半導体記憶装置
【課題】 ビット線選択回路の小型化を図るとともにビット線の駆動時間を高速に行うことができる半導体記憶装置を提供する。
【解決手段】 フラッシュメモリ１０は、セルユニットＮＵが行列状に複数配置されたメモリアレイ１００と、セルユニットＮＵに接続されたビット線を選択するビット線選択回路２００とを有する。ビット線選択回路２００は、偶数ビット線GBL_e、奇数ビット線GBL_oをセンス回路に選択的に接続するための選択トランジスタSEL_e、SEL_o、BLSを含む第１の選択部２１０と、偶数ビット線GBL_eおよび奇数ビット線GBL_oに選択的にバイアス電圧を印加するためのバイアストランジスタYSEL_e、YSEL_oとを含む第２の選択部２２０とを有する。第２の選択部２２０のバイアストランジスタYSEL_e、YSEL_oは、記憶素子と共通のウエル内に形成される。
【解決手段】 フラッシュメモリ１０は、セルユニットＮＵが行列状に複数配置されたメモリアレイ１００と、セルユニットＮＵに接続されたビット線を選択するビット線選択回路２００とを有する。ビット線選択回路２００は、偶数ビット線GBL_e、奇数ビット線GBL_oをセンス回路に選択的に接続するための選択トランジスタSEL_e、SEL_o、BLSを含む第１の選択部２１０と、偶数ビット線GBL_eおよび奇数ビット線GBL_oに選択的にバイアス電圧を印加するためのバイアストランジスタYSEL_e、YSEL_oとを含む第２の選択部２２０とを有する。第２の選択部２２０のバイアストランジスタYSEL_e、YSEL_oは、記憶素子と共通のウエル内に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリのビット線選択回路に関する。
【背景技術】
【０００２】
フラッシュメモリは、ストレージデバイスとして、デジタルカメラ、スマートフォン、等の電子機器に広く利用されている。こうした市場では、フラッシュメモリは、小型化、大容量化を要求され、かつ高速化、低消費電力化が求められている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤストリングを列方向に配置したメモリブロックアレイを含んで構成される。ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続された選択トランジスタとを含んで構成され、一方の端部は、選択トランジスタを介してビット線に接続され、他方の端部は、選択トランジスタを介してソース線に接続される。データの読出しやプログラム（書込み）は、ＮＡＮＤストリングに接続されたビット線を介して行われ、例えば、特許文献１は、データのプログラム速度を向上させるフラッシュメモリを開示している。
【０００４】
図１は、従来のフラッシュメモリのビット線選択回路の構成を示す図である。ここには、偶数ビット線BLeと奇数ビット線BLoの一対のビット線が示されている。ビット線選択回路３００は、偶数ビット線BLeまたは奇数ビット線BLoをセンス回路に接続するための選択トランジスタBLCを含む第１の選択部３１０と、偶数ビット線BLeおよび奇数ビット線BLoにバイアス電圧VPREを印加するためのバイアストランジスタBLASe、BLASoと、偶数ビット線BLeおよび奇数ビット線BLoを第１の選択部３１０に接続するための選択トランジスタBLSe、BLSoとを含む第２の選択部３２０とを有する。プログラム動作時に書き込み禁止のビット線をバイアス電圧にプロチャージしたり、あるいは消去動作時に全てのビット線を、セルウエルに印加される消去電圧にまでプリチャージするため、第２の選択部３２０のバイアストランジスタBIASe、BIASoおよび選択トランジスタBLSe、BLSoは、ゲート酸化膜が厚くかつゲート長が長い高電圧（HV）のトランジスタから構成される。
【０００５】
非特許文献１は、図２に示すように、ビット線選択回路３００Ａの第２の選択部３２０Ａを低電圧(LV)のトランジスタから構成し、第２の選択部３２０Ａと第１の選択部３１０との間に、高電圧（HV）トランジスタBLSからなる中継部３３０を設けている。第２の選択部３２０Ａを構成する低電圧トランジスタBIASe、BIASo、BLSe、BLSoは、ゲート酸化膜を通常の膜厚にし、かつゲート長が短くされ、セルウエル内に配置される。中継部３３０のトランジスタBLSは、セルウエルの外側に配置され、第１の選択部３１０のトランジスタBLCを第２の選択部３２０Ａの低電圧トランジスタから分離するのに使用される。消去動作時、第２の選択部３２０Ａのトランジスタのゲートはフローティングにされ、ゲートの電位は、ゲートとセルウエル間の容量結合により消去電圧近くまで上昇されるため、低電圧トランジスタのゲート酸化膜のブレークダウンが回避される。第２の選択部３２０Ａの低電圧トランジスタが占有するレイアウト面積を削減することで、全体のメモリサイズの小型化を図っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３０２９６０号公報
【非特許文献１】K. Fukuda. Et al., “A 151mm2 64Gb MLC NAND Memory in 24n, CMOS Technology”, IEEE International Solid-State Circuit Conference, Digest of Technical Paper P198-199, Session 11, 2011
【発明の概要】
【発明が解決しようとする課題】
【０００７】
フラッシュメモリの小型化で高集積化を実現する上で、ビット線選択回路の占有面積を低減することは重要である。非特許文献１のように、第２の選択部３２０Ａの低電圧トランジスタ（BLSe、BLSo、BIASe、BIASo）をセルウエル内に配置することは、１つの解決策ではあるが、非特許文献１は、この低電圧トランジスタをどのような形態でセルウエル内に配置するのかを具体的に教示していない。
【０００８】
本発明の目的は、メモリセルアレイ内に最適に組み込まれたビット線選択回路を含む半導体記憶装置を提供することを目的とする。
さらに本発明の目的は、ビット線選択回路の小型化を図るとともにビット線の駆動をより高速に行うことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体記憶装置は、電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、前記セルユニット内の行方向の記憶素子を選択する行選択手段と、前記セルユニットの各々に接続されたビット線を選択するビット線選択回路とを有し、前記ビット線選択回路は、偶数ビット線または奇数ビット線をセンス回路に選択的に接続するための選択トランジスタを含む第１の選択部と、偶数ビット線または奇数ビット線をバイアス電圧を供給する電圧源に選択的に接続するためのバイアストランジスタを含む第２の選択部とを有し、前記バイアストランジスタは、前記メモリアレイの記憶素子と共通のウエル内に形成される。
【００１０】
好ましくは前記バイアストランジスタは、偶数ビット線と前記電圧源との間に接続された偶数バイアストランジスタと、奇数ビット線と前記電圧源との間に接続された奇数バイアストランジスタとを含み、前記偶数バイアストランジスタおよび奇数バイアストランジスタは、それぞれ並列接続された複数のトランジスタを含む。好ましくは前記偶数バイアストランジスタおよび奇数バイアストランジスタは、偶数ビット線および奇数ビット線のうち非選択とされたビット線にバイアス電圧を与えるように制御される。
【００１１】
好ましくは前記電圧源は、半導体ウエル上に、行方向に延在するストリップ部分を含み、前記偶数バイアストランジスタのゲート電極は、前記電圧源の一方の側に配置され、前記奇数バイアストランジスタのゲート電極は、前記電圧源の前記一方と対向する他方の側に配置され、前記電圧源は、前記偶数バイアストランジスタおよび前記奇数バイアストランジスタの一方の拡散領域に電気的に接続され、偶数ビット線および奇数ビット線は、電圧源と交差する列方向に延在するストリップ部分を含み、偶数ビット線は、偶数バイアストランジスタの他方の拡散領域に接続され、奇数ビット線は、奇数バイアストランジスタの他方の拡散領域に接続される。
【００１２】
一対の電圧源が形成されるとき、一対の電圧源の間に一対の偶数バイアストランジスタのゲート電極が配置されることができる。また、一対の電圧源が形成されるとき、一対の電圧源の間に一対の奇数バイアストランジスタのゲート電極が配置されるようにしてもよい。好ましくは前記第２の選択部は、メモリアレイ内の１つのブロック内に形成され、１つのブロックは、行方向に配置された複数のセルユニットから構成される。好ましくは、メモリアレイ内に複数のブロックが形成されているとき、前記第２の選択部は、複数のブロックの中間に位置する１つのブロック内に形成される。好ましくは偶数および奇数バイアストランジスタのゲート酸化膜の膜厚は、前記選択トランジスタのゲート酸化膜の膜厚よりも薄い。好ましくは偶数および奇数バイアストランジスタのゲート長は、前記選択トランジスタのゲート長よりも小さい。好ましくは前記電圧源は、読出し、プログラムまたは消去の動作状態に応じたバイアス電圧を供給する。
【発明の効果】
【００１３】
本発明によれば、第２の選択部を構成するバイアストランジスタをメモリアレイの記憶素子と共通のウエル内に形成することにより、ビット線選択回路の占有面積を削減することができ、これにより、小型でありかつ高集積の半導体記憶装置を提供することができる。さらに、第２の選択部のバイアストランジスタを並列接続することで、電圧源とビット線間の抵抗を低減し、バイアストランジスタの駆動能力を増加させ、ビット線の駆動の高速化を図ることも可能になる。
【図面の簡単な説明】
【００１４】
【図１】従来のフラッシュメモリのビットライン選択回路の構成を示す図である。
【図２】従来のフラッシュメモリの他のビットライン選択回路の構成を示す図である。
【図３】本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。
【図４】ＮＡＮＤストリングの構成を示す回路図である。
【図５】本発明の実施例に係るビット線選択回路の構成を示す図である。
【図６】本発明の実施例に係るビット線選択回路のレイアウトを説明する平面図である。
【図７Ａ】図６に示すレイアウトのＡ１−Ａ１線断面図、Ａ２−Ａ２線断面図である。
【図７Ｂ】図６に示すレイアウトのＢ１−Ｂ１線断面図、Ｂ２−Ｂ２線断面図である。
【図７Ｃ】図６に示すレイアウトのＣ１−Ｃ１線断面図である。
【発明を実施するための形態】
【００１５】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態では、ＮＡＮＤ型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。
【実施例】
【００１６】
図３は、典型的なフラッシュメモリの構成を示すブロック図である。ここに示すフラッシュメモリの構成は、例示であって、本発明は、必ずしもこのような構成に限定されるものではない。本実施例のフラッシュメモリ１０は、行列状に配列された複数のメモリセルを有するメモリアレイ１００と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からのアドレスデータを受け取るアドレスレジスタ１２０と、入出力されるデータを保持するデータレジスタ１３０、入出力バッファ１１０からのコマンドデータや外部制御信号に基づき各部を制御する制御信号C1、C2、C3等を供給するコントローラ１４０と、アドレスレジスタ１２０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１２０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきページバッファ内の列データを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Vers）を生成する内部電圧発生回路１８０とを含んで構成される。
【００１７】
メモリアレイ１００は、列方向に配置されたｍ個のメモリブロックBLK(1)、BLK(2)、・・・、BLK(m)を有する。図４は、メモリブロック内に形成されるＮＡＮＤストリングの構成を示す回路図である。１つのメモリブロックは、複数のメモリセルを直列に接続したＮＡＮＤストリング（以下、セルユニットＮＵという）を複数含み、各セルユニットＮＵは行方向に配置される。行方向に配置された複数のセルユニットが１つのメモリブロックを構成する。
【００１８】
図の例では、１つのセルユニットＮＵは、直列に接続された３２個のメモリセルMCi(i=０、１、・・・、３１)と、その両端に接続された選択トランジスタTR1、TR2とを含んで構成される。選択トランジスタTR1のドレインは、対応する１つのビット線GBLに接続され、選択トランジスタTR2のソースは、共通ソース線SLに接続される。
【００１９】
メモリセルは、典型的に、Ｎ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された電荷と蓄積するフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。典型的に、フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書き込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書き込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。
【００２０】
メモリセルMCiのコントロールゲートは、ワード線WLiに対応する。選択トランジスタTR1、TR2のゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに対応する。ワード線選択回路１５０は、行アドレスＡｘに基づきメモリブロックを選択するとき、当該メモリブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTR1、TR2を選択的に駆動する。
【００２１】
セルユニットＮＵに接続されたビット線GBL1、GBL1、・・・、GBLnは、ビット線選択回路を介してページバッファ／センス回路１６０に接続される。ビット線選択回路は、読出し時やプログラム時に、偶数ビット線または奇数ビット線を選択し、選択された偶数ビット線または奇数ビット線をページバッファ／センス回路１６０に接続する。１つのセンス回路１６０は、一対の偶数ビット線および奇数ビット線で共有され、偶数ビット線および奇数ビット線がそれぞれ１ページを構成するならば、ページバッファ／センス回路１６０は、１ページ分のセンス回路を含む。センス回路１６０は、読出し時に、偶数ビット線または奇数ビット線の電位を感知し、プログラム時に、偶数ビット線または奇数ビット線に書込むデータを保持する。
【００２２】
次に、本実施例のビット線選択回路について説明する。図５は、本実施例のビット線選択回路の一部を示すであり、図５は、一対のグローバルな偶数ビット線GBL_eと奇数ビット線GBL_oのみを例示しているが、実際には、グローバルビット線GBL_0〜GBL_ｎのｎビット線を選択する回路が含まれることに留意すべきである。さらに図５には、１つのブロックのみを例示していることに留意すべきである。
【００２３】
ビット線選択回路２００は、偶数ビット線GBL_eと奇数ビット線GBL_oをセンス回路１６０に接続するための第１の選択部２１０と、偶数ビット線GBL_eおよび奇数ビット線GBL_oに所定のバイアス電圧を印加する第２の選択部２２０とを含んで構成される。
【００２４】
第１の選択部２１０は、偶数ビット線GBL_eに接続された偶数選択トランジスタSEL_eと、奇数ビット線GBL_oに接続された奇数選択トランジスタSEL_oと、偶数選択トランジスタGBL_eおよび奇数選択トランジスタGBL_oの共通ノードN1とセンス回路との間に接続されたビット線選択トランジスタBLSとを有する。第１の選択部２１０を構成するトランジスタSEL_e、SEL_o、BLSは、Ｎ型のＭＯＳトランジスタであり、ページバッファ／センス回路１６０などの周辺回路を構成するＰウエル内に形成される。第１の選択部２１０を構成するトランジスタは、高電圧（HV）で動作可能な高耐圧トランジスタである。
【００２５】
偶数および奇数選択トランジスタSEL_e、SEL_o、ならびにビット線選択トランジスタBLSのゲートには、コントローラ１４０からの制御信号が印加され、これらのトランジスタは、読出し、プログラム、消去時に選択的に駆動される。例えば、選択されたページの読出しが行われる場合であって、偶数ビット線GBL_eが選択されるとき、奇数ビット線GBL_oが非選択とされ、偶数選択トランジスタSEL_e、ビット線選択トランジスタBLSがオンし、奇数選択トランジスタSEL_oがオフする。また、奇数ビット線GBL_oが選択されるとき、偶数ビット線GBL_eが非選択とされ、奇数選択トランジスタSEL_o、ビット線選択トランジスタBLSがオンし、偶数選択トランジスタSEL_eがオフする。こうして、１つのセンス回路は、２本のビット線GBL_eおよびGBL_oに共通に使用される。
【００２６】
第２の選択部２２０は、偶数ビット線GBL_eと仮想電位VPREとの間に接続された偶数バイアストランジスタYSEL_eと、奇数ビット線GBL_oと仮想電位VPREとの間に接続された奇数バイアストランジスタYSEL_oとを有する。偶数および奇数バイアストランジスタYSEL_e、YSEL_oは、Ｎ型のＭＯＳトランジスタであり、メモリ素子またはメモリブロックを形成するＰウエル内に形成される。第２の選択部２２０を構成するトランジスタは、第１の選択部２１０のトランジスタと異なり、低電圧（LV）で動作可能な低耐圧トランジスタである。従って、第２の選択部２２０を構成する偶数および奇数バイアストランジスタYSEL_e、YSEL_oのゲート酸化膜Toxは、メモリ素子のゲート酸化膜Goxと等しく、偶数および奇数バイアストランジスタYSEL_e、YSEL_oとメモリ素子とは、同一の製造工程にて形成される。
【００２７】
偶数バイアスおよび奇数バイアストランジスタYSEL_e、YSEL_oのゲートには、コントローラ１４０からの制御信号が印加され、これらのトランジスタは、読出し、プログラム、消去時に選択的に駆動される。また、仮想電位VPREには、コントローラ１４０の制御により内部電圧発生回路１８０から動作状態に応じたバイアス電圧またはプリチャージ電圧が供給される。例えば、ページ読出しの際に、偶数ビット線GBL_eが選択され、奇数ビット線GBL_oが非選択されるとき、偶数バイアストランジスタYSEL_eがオフし、奇数バイアストランジスタYSEL_oがオンし、仮想電位VPREにシールド電位が供給される。また、偶数ビット線GBL_eが非選択され、奇数ビット線GBL_oが選択されるとき、偶数バイアストランジスタYSEL_eがオンし、奇数バイアストランジスタYSEL_oがオフし、偶数ビット線GBL_eにシールド電位が供給される。シールド電圧は、例えば接地電位である。プログラム時には、仮想電位VPREにはプログラム禁止電圧が供給され、非選択のビット線のメモリセルのチャンネルは、書込み禁止電圧にバイアスまたはプリチャージされる。
【００２８】
本実施例において１つの特徴的な点は、偶数バイアストランジスタYSEL_eおよび奇数バイアストランジスタYSEL_oがメモリアレイまたはメモリブロック内に形成され、メモリセルを形成するときに同時に形成され、また、これらのトランジスタは、第１の選択部２１０を構成するトランジスタよりも、ゲート酸化膜の膜厚を薄くし、チャンネル長を短くした低電圧駆動のトランジスタから構成されることである。これにより、本実施例のビット線選択回路２００は、図１に示す従来のビット線選択回路３００と比較して、その占有面積を小さくすることができる。
【００２９】
また、偶数および奇数バイアストランジスタYSEL_e、YSEL_oを小さくすることで、個々のトランジスタの駆動能力が小さくなるが、これを補うため、偶数および奇数バイアストランジスタYSEL_e、YSEL_oは、複数のトランジスタを並列に接続して構成され、事実上、トランジスタのチャンネル幅を増加させている。これにより、本実施例のビット線選択回路２００は、図２に示す従来のビット線選択回路３００Ａと比較して、ビット線を所望のバイアス電圧に高速に充電または放電することができる。
【００３０】
次に、本実施例のビット線選択回路２００の第２の選択部２２０のレイアウトについて説明する。図６は、メモリアレイに組み込まれた第２の選択部２２０のレイアウトを模式的に示した平面図であり、図７Ａは、Ａ１−Ａ１線、Ａ２−Ａ２線の断面図、図７Ｂは、Ｂ１−Ｂ１線、Ｂ２−Ｂ２線の断面図、図７Ｃは、Ｃ１−Ｃ１線の断面図を示している。
【００３１】
好ましい態様では、メモリアレイ１００は、Ｎ型のシリコン半導体基板もしくはウエル内に形成されたＰ型のウエル内に形成される。各メモリブロックは、ブロック単位での一括消去を可能にするため、個々のＰウエル内に形成される。第２の選択部２２０を構成するトランジスタは、メモリブロックを形成するＰウエル内にメモリ素子と同時に形成される。第２の選択部２２０は、好ましくは１つのメモリブロックに隣接して形成される。但し、複数のメモリブロックに隣接して形成することも可能である。
【００３２】
図６は、４ビットのビット線GBL0〜GBL4のレイアウトを例示している。ここに例示する第２の選択部２２０では、偶数および奇数バイアストランジスタYSEL_e、YSEL_oが２つの並列接続されたトランジスタを構成するように、一対の仮想電位VPREと、一対の仮想電位VPREに接続される一対の偶数および奇数バイアストランジスタYSEL_e、YSEL_oを有する。
【００３３】
Ｐウエル内には、列方向に延在するストリップ状のトレンチアイソレーションSTIが形成され、これにより、トレンチアイソレーションSTIによって分離されたＰ型の活性領域が規定される。偶数および奇数バイアストランジスタYSEL_e、YSEL_oのゲート電極は、ポリシリコン層から構成され、ポリシリコン層をマスクに活性領域内にＮ−の拡散領域が形成される。Ｎ−の拡散領域は、偶数および奇数トランジスタのソース、ドレインを形成する。また、仮想電位VPREと接続される領域には、不純物濃度が高いＮ＋のコンタクト領域が形成される。
【００３４】
仮想電位VPREは、図７Ａに示すように、タングステンプラグ(W)またはタングステンレール等のメタル電極M1により構成される。メタル電極M1は、活性領域と直交する行方向にストリップ状に延在し、メタル電極M1は、Ｎ＋のコンタクト領域にオーミック接続される。
【００３５】
仮想電極VPRE上には、層間絶縁膜MLOを介して仮想電極VPREと直交する方向にストリップ状に延在するビット線GBL0〜GBL4が形成される。ビット線GBL0〜GBL4が延在する方向は、メモリブロック１、２、・・・ｍが配置される方向である。ビット線GBL0〜GBL4のピッチは、活性領域のピッチに略等しく、AlまたはAl合金等のメタル電極M2により構成される。メタル電極M2は、図７Ｃに示すように、セルユニットＮＵの選択トランジスタTR1のドレインに、タングステンプラグ等のコンタクトCTを介してオーミック接続される。
【００３６】
仮想電位VPREを挟むように偶数および奇数バイアストランジスタYSEL_e、YSEL_oが配置される。図６のレイアウトでは、一対の奇数バイアストランジスタYSEL_oが隣接するように配置され、一対の偶数バイアストランジスタYSEL_eが離間されるように配置される。偶数および奇数バイアストランジスタYSEL_e、YSEL_oのゲート電極は、活性領域上のゲート酸化膜Goxを介して形成されたポリシリコン層Polyから構成され、ポリシリコン層Polyは、活性領域と直交するように行方向にストリップ状に延在する。このポリシリコン層Polyは、セルユニットＮＵを構成するメモリセルのフローティングゲートと同時に形成される層であっても良いし、フローティングゲートとコントロールゲートとを積層する場合には、その間に介在するＯＮＯの一部または全部を除去し両者が電気的に接続されるようにしてもよい。
【００３７】
偶数ビット線GBL0、GBL2は、図７Ｂに示すように、タングステンプラグ等のコンタクトCTを介して偶数バイアストランジスタYSEL_eのＮ＋の拡散領域（ソース）に接続され、奇数ビット線GBL1、GBL3は、奇数バイアストランジスタYSEL_oのＮ＋の拡散領域（ソース）に接続される。こうして、仮想電位VPREと偶数ビット線GBL_eおよび奇数ビット線GBL_oとの間には、複数の並列に接続されたトランジスタYSEL_e、YSEL_oが形成される。
【００３８】
図７Ｃは、セルユニットＮＵの断面を示している。選択トランジスタTR1とTR2のゲート電極SGD、SGSは、２層のポリシリコン層を積層して形成される。他方、メモリセルMC0〜MC31は、ゲート絶縁膜Gox上に形成された１層目のポリシリコン層Poly1からなるフローティングゲートと、誘電体膜と、当該誘電体膜上に形成された２層目のポリシリコン層Poly2からなるコントロールゲートとを含んで構成される。誘電体膜は、例えば、シリコン窒化膜をシリコン酸化膜で挟んだＯＮＯ構造から構成され、２層目のポリシリコン層Poly2は、ワード線を構成する。選択トランジスタTR1、TR2を構成するゲート電極は、ポリシリコン層Poly1とポリシリコン層Poly2とが電気的に接続されたものか、Poly1から構成される。
【００３９】
偶数ビット線が選択ビット線、奇数ビット線が非選択ビット線であるときの動作を説明する。読出し時、ビット線選択トランジスタBLS、偶数選択トランジスタSEL_eがオンし、偶数バイアストランジスタYSEL_oがオフし、選択ビット線がセンス回路に接続される。一方、奇数選択トランジスタSEL_oがオフし、奇数バイアストランジスタYSEL_oがオンし、非選択ビット線には、仮想電位VPREによりシールド電位（GND）が印加される。
【００４０】
プログラム時、初めに、ビット線選択トランジスタBLS、偶数および奇数選択トランジスタSEL_e、SEL_o、偶数バイアストランジスタYSEL_eがオフし、奇数バイアストランジスタYSEL_oがオンし、非選択ビット線には、仮想電位VPREから書き込み禁止電圧が印加され、非選択ビット線のセルユニットのメモリセルのチャンネルが書き込み禁止電圧にプリチャージされる。次に、ビット線選択トランジスタBLS、偶数選択トランジスタSEL_eがオンし、選択ビット線がセンス回路に接続され、選択ビット線には、書込むデータ「０」または「１」に応じた電圧が印加される。また、奇数バイアストランジスタYSEL_o、奇数選択トランジスタSEL_o、選択トランジスタTR1、TR2はオフし、非選択ビット線はフローティングされるため、コントロールゲートとチャンネルの容量結合によりフローティングゲートへの電子の書き込みは行われない。
【００４１】
消去時、ビット線選択トランジスタBLS、偶数および奇数選択トランジスタSEL_e、SEL_oがオフし、偶数および奇数バイアストランジスタYSEL_e、YSEL_oがオンし、選択ビット線および非選択ビット線には、仮想電位VPREから消去電圧（２０V）がプリチャージされる。次に、選択トランジスタTR1、TR2がフローティングされ、選択されたメモリブロックのコントロールゲートが０V、Pウエルに２０Vの消去電圧が印加される。
【００４２】
第２の選択部２２０の活性領域は、セルユニットＮＵの活性領域の延長であり、第２の選択部２２０の偶数および奇数バイアストランジスタYSEL_e、YSEL_oは、メモリセルを構成するトランジスタと互換性のあるプロセスで構成することができる。第２の選択部２２０を構成する偶数および奇数バイアストランジスタYSEL_e、YSEL_oのゲート酸化膜Goxは、メモリセルを構成するゲート酸化膜Goxと同じ膜厚であり、第１の選択部２１０の偶数および奇数選択トランジスタSEL_e、SEL_oのゲート酸化膜Goxよりも薄く、かつチャンネル長も短くすることができる。これにより、ビット線選択回路の占有面積を削減し、フラッシュメモリの小型化および高集積化を図ることができる。
【００４３】
本発明の好ましい実施例では、第２の選択部２２０は、複数のメモリブロックの中の選択された１つのメモリブロック内にもしくはこれに隣接して形成される。例えば、第２の選択部２２０は、図３に示すメモリアレイ１００内のページバッファ／センス回路１６０に近接したメモリブロックBLK(0)内またはこれに隣接するように形成される。
【００４４】
また、メモリブロックのｍが２以上であるとき、すなわち、メモリブロックの数が３個以上のとき、第２の選択部２２０は、複数のメモリブロックの中間またはほぼ中央に形成することができる。例えば、ｍ＝２であるとき、第２の選択部２２０は、ｍ＝１のメモリブロック内またはこれに隣接して形成され、ｍ＝３であるとき、第２の選択部２２０は、ｍ＝１またはｍ＝２内にまたはこれに隣接して形成することができる。第２の選択部２２０をｍ個のメモリブロックのほぼ中間に形成することで、第２の選択部２２０をメモリブロックの端部（例えば、メモリブロックBLK(0)）に形成するときと比較して、選択されるブロックまでの偶数ビット線GBL_eまたは奇数ビット線GBL_oの実質的な容量または距離を低減することができる。
【００４５】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４６】
１０：フラッシュメモリ
１００：メモリアレイ
１６０：ページバッファ／センス回路
２００：ビット線選択回路
２１０：第１の選択部
２２０：第２の選択部
VIRPWR：仮想電位
SEL_e：偶数選択トランジスタ
SEL_o：奇数選択トランジスタ
BLS：ビット線選択トランジスタ
YSEL_e：偶数バイアストランジスタ
YSEL_o：奇数バイアストランジスタ
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリのビット線選択回路に関する。
【背景技術】
【０００２】
フラッシュメモリは、ストレージデバイスとして、デジタルカメラ、スマートフォン、等の電子機器に広く利用されている。こうした市場では、フラッシュメモリは、小型化、大容量化を要求され、かつ高速化、低消費電力化が求められている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤストリングを列方向に配置したメモリブロックアレイを含んで構成される。ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続された選択トランジスタとを含んで構成され、一方の端部は、選択トランジスタを介してビット線に接続され、他方の端部は、選択トランジスタを介してソース線に接続される。データの読出しやプログラム（書込み）は、ＮＡＮＤストリングに接続されたビット線を介して行われ、例えば、特許文献１は、データのプログラム速度を向上させるフラッシュメモリを開示している。
【０００４】
図１は、従来のフラッシュメモリのビット線選択回路の構成を示す図である。ここには、偶数ビット線BLeと奇数ビット線BLoの一対のビット線が示されている。ビット線選択回路３００は、偶数ビット線BLeまたは奇数ビット線BLoをセンス回路に接続するための選択トランジスタBLCを含む第１の選択部３１０と、偶数ビット線BLeおよび奇数ビット線BLoにバイアス電圧VPREを印加するためのバイアストランジスタBLASe、BLASoと、偶数ビット線BLeおよび奇数ビット線BLoを第１の選択部３１０に接続するための選択トランジスタBLSe、BLSoとを含む第２の選択部３２０とを有する。プログラム動作時に書き込み禁止のビット線をバイアス電圧にプロチャージしたり、あるいは消去動作時に全てのビット線を、セルウエルに印加される消去電圧にまでプリチャージするため、第２の選択部３２０のバイアストランジスタBIASe、BIASoおよび選択トランジスタBLSe、BLSoは、ゲート酸化膜が厚くかつゲート長が長い高電圧（HV）のトランジスタから構成される。
【０００５】
非特許文献１は、図２に示すように、ビット線選択回路３００Ａの第２の選択部３２０Ａを低電圧(LV)のトランジスタから構成し、第２の選択部３２０Ａと第１の選択部３１０との間に、高電圧（HV）トランジスタBLSからなる中継部３３０を設けている。第２の選択部３２０Ａを構成する低電圧トランジスタBIASe、BIASo、BLSe、BLSoは、ゲート酸化膜を通常の膜厚にし、かつゲート長が短くされ、セルウエル内に配置される。中継部３３０のトランジスタBLSは、セルウエルの外側に配置され、第１の選択部３１０のトランジスタBLCを第２の選択部３２０Ａの低電圧トランジスタから分離するのに使用される。消去動作時、第２の選択部３２０Ａのトランジスタのゲートはフローティングにされ、ゲートの電位は、ゲートとセルウエル間の容量結合により消去電圧近くまで上昇されるため、低電圧トランジスタのゲート酸化膜のブレークダウンが回避される。第２の選択部３２０Ａの低電圧トランジスタが占有するレイアウト面積を削減することで、全体のメモリサイズの小型化を図っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３０２９６０号公報
【非特許文献１】K. Fukuda. Et al., “A 151mm2 64Gb MLC NAND Memory in 24n, CMOS Technology”, IEEE International Solid-State Circuit Conference, Digest of Technical Paper P198-199, Session 11, 2011
【発明の概要】
【発明が解決しようとする課題】
【０００７】
フラッシュメモリの小型化で高集積化を実現する上で、ビット線選択回路の占有面積を低減することは重要である。非特許文献１のように、第２の選択部３２０Ａの低電圧トランジスタ（BLSe、BLSo、BIASe、BIASo）をセルウエル内に配置することは、１つの解決策ではあるが、非特許文献１は、この低電圧トランジスタをどのような形態でセルウエル内に配置するのかを具体的に教示していない。
【０００８】
本発明の目的は、メモリセルアレイ内に最適に組み込まれたビット線選択回路を含む半導体記憶装置を提供することを目的とする。
さらに本発明の目的は、ビット線選択回路の小型化を図るとともにビット線の駆動をより高速に行うことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体記憶装置は、電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、前記セルユニット内の行方向の記憶素子を選択する行選択手段と、前記セルユニットの各々に接続されたビット線を選択するビット線選択回路とを有し、前記ビット線選択回路は、偶数ビット線または奇数ビット線をセンス回路に選択的に接続するための選択トランジスタを含む第１の選択部と、偶数ビット線または奇数ビット線をバイアス電圧を供給する電圧源に選択的に接続するためのバイアストランジスタを含む第２の選択部とを有し、前記バイアストランジスタは、前記メモリアレイの記憶素子と共通のウエル内に形成される。
【００１０】
好ましくは前記バイアストランジスタは、偶数ビット線と前記電圧源との間に接続された偶数バイアストランジスタと、奇数ビット線と前記電圧源との間に接続された奇数バイアストランジスタとを含み、前記偶数バイアストランジスタおよび奇数バイアストランジスタは、それぞれ並列接続された複数のトランジスタを含む。好ましくは前記偶数バイアストランジスタおよび奇数バイアストランジスタは、偶数ビット線および奇数ビット線のうち非選択とされたビット線にバイアス電圧を与えるように制御される。
【００１１】
好ましくは前記電圧源は、半導体ウエル上に、行方向に延在するストリップ部分を含み、前記偶数バイアストランジスタのゲート電極は、前記電圧源の一方の側に配置され、前記奇数バイアストランジスタのゲート電極は、前記電圧源の前記一方と対向する他方の側に配置され、前記電圧源は、前記偶数バイアストランジスタおよび前記奇数バイアストランジスタの一方の拡散領域に電気的に接続され、偶数ビット線および奇数ビット線は、電圧源と交差する列方向に延在するストリップ部分を含み、偶数ビット線は、偶数バイアストランジスタの他方の拡散領域に接続され、奇数ビット線は、奇数バイアストランジスタの他方の拡散領域に接続される。
【００１２】
一対の電圧源が形成されるとき、一対の電圧源の間に一対の偶数バイアストランジスタのゲート電極が配置されることができる。また、一対の電圧源が形成されるとき、一対の電圧源の間に一対の奇数バイアストランジスタのゲート電極が配置されるようにしてもよい。好ましくは前記第２の選択部は、メモリアレイ内の１つのブロック内に形成され、１つのブロックは、行方向に配置された複数のセルユニットから構成される。好ましくは、メモリアレイ内に複数のブロックが形成されているとき、前記第２の選択部は、複数のブロックの中間に位置する１つのブロック内に形成される。好ましくは偶数および奇数バイアストランジスタのゲート酸化膜の膜厚は、前記選択トランジスタのゲート酸化膜の膜厚よりも薄い。好ましくは偶数および奇数バイアストランジスタのゲート長は、前記選択トランジスタのゲート長よりも小さい。好ましくは前記電圧源は、読出し、プログラムまたは消去の動作状態に応じたバイアス電圧を供給する。
【発明の効果】
【００１３】
本発明によれば、第２の選択部を構成するバイアストランジスタをメモリアレイの記憶素子と共通のウエル内に形成することにより、ビット線選択回路の占有面積を削減することができ、これにより、小型でありかつ高集積の半導体記憶装置を提供することができる。さらに、第２の選択部のバイアストランジスタを並列接続することで、電圧源とビット線間の抵抗を低減し、バイアストランジスタの駆動能力を増加させ、ビット線の駆動の高速化を図ることも可能になる。
【図面の簡単な説明】
【００１４】
【図１】従来のフラッシュメモリのビットライン選択回路の構成を示す図である。
【図２】従来のフラッシュメモリの他のビットライン選択回路の構成を示す図である。
【図３】本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。
【図４】ＮＡＮＤストリングの構成を示す回路図である。
【図５】本発明の実施例に係るビット線選択回路の構成を示す図である。
【図６】本発明の実施例に係るビット線選択回路のレイアウトを説明する平面図である。
【図７Ａ】図６に示すレイアウトのＡ１−Ａ１線断面図、Ａ２−Ａ２線断面図である。
【図７Ｂ】図６に示すレイアウトのＢ１−Ｂ１線断面図、Ｂ２−Ｂ２線断面図である。
【図７Ｃ】図６に示すレイアウトのＣ１−Ｃ１線断面図である。
【発明を実施するための形態】
【００１５】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態では、ＮＡＮＤ型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。
【実施例】
【００１６】
図３は、典型的なフラッシュメモリの構成を示すブロック図である。ここに示すフラッシュメモリの構成は、例示であって、本発明は、必ずしもこのような構成に限定されるものではない。本実施例のフラッシュメモリ１０は、行列状に配列された複数のメモリセルを有するメモリアレイ１００と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からのアドレスデータを受け取るアドレスレジスタ１２０と、入出力されるデータを保持するデータレジスタ１３０、入出力バッファ１１０からのコマンドデータや外部制御信号に基づき各部を制御する制御信号C1、C2、C3等を供給するコントローラ１４０と、アドレスレジスタ１２０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１２０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきページバッファ内の列データを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Vers）を生成する内部電圧発生回路１８０とを含んで構成される。
【００１７】
メモリアレイ１００は、列方向に配置されたｍ個のメモリブロックBLK(1)、BLK(2)、・・・、BLK(m)を有する。図４は、メモリブロック内に形成されるＮＡＮＤストリングの構成を示す回路図である。１つのメモリブロックは、複数のメモリセルを直列に接続したＮＡＮＤストリング（以下、セルユニットＮＵという）を複数含み、各セルユニットＮＵは行方向に配置される。行方向に配置された複数のセルユニットが１つのメモリブロックを構成する。
【００１８】
図の例では、１つのセルユニットＮＵは、直列に接続された３２個のメモリセルMCi(i=０、１、・・・、３１)と、その両端に接続された選択トランジスタTR1、TR2とを含んで構成される。選択トランジスタTR1のドレインは、対応する１つのビット線GBLに接続され、選択トランジスタTR2のソースは、共通ソース線SLに接続される。
【００１９】
メモリセルは、典型的に、Ｎ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された電荷と蓄積するフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。典型的に、フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書き込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書き込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。
【００２０】
メモリセルMCiのコントロールゲートは、ワード線WLiに対応する。選択トランジスタTR1、TR2のゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに対応する。ワード線選択回路１５０は、行アドレスＡｘに基づきメモリブロックを選択するとき、当該メモリブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTR1、TR2を選択的に駆動する。
【００２１】
セルユニットＮＵに接続されたビット線GBL1、GBL1、・・・、GBLnは、ビット線選択回路を介してページバッファ／センス回路１６０に接続される。ビット線選択回路は、読出し時やプログラム時に、偶数ビット線または奇数ビット線を選択し、選択された偶数ビット線または奇数ビット線をページバッファ／センス回路１６０に接続する。１つのセンス回路１６０は、一対の偶数ビット線および奇数ビット線で共有され、偶数ビット線および奇数ビット線がそれぞれ１ページを構成するならば、ページバッファ／センス回路１６０は、１ページ分のセンス回路を含む。センス回路１６０は、読出し時に、偶数ビット線または奇数ビット線の電位を感知し、プログラム時に、偶数ビット線または奇数ビット線に書込むデータを保持する。
【００２２】
次に、本実施例のビット線選択回路について説明する。図５は、本実施例のビット線選択回路の一部を示すであり、図５は、一対のグローバルな偶数ビット線GBL_eと奇数ビット線GBL_oのみを例示しているが、実際には、グローバルビット線GBL_0〜GBL_ｎのｎビット線を選択する回路が含まれることに留意すべきである。さらに図５には、１つのブロックのみを例示していることに留意すべきである。
【００２３】
ビット線選択回路２００は、偶数ビット線GBL_eと奇数ビット線GBL_oをセンス回路１６０に接続するための第１の選択部２１０と、偶数ビット線GBL_eおよび奇数ビット線GBL_oに所定のバイアス電圧を印加する第２の選択部２２０とを含んで構成される。
【００２４】
第１の選択部２１０は、偶数ビット線GBL_eに接続された偶数選択トランジスタSEL_eと、奇数ビット線GBL_oに接続された奇数選択トランジスタSEL_oと、偶数選択トランジスタGBL_eおよび奇数選択トランジスタGBL_oの共通ノードN1とセンス回路との間に接続されたビット線選択トランジスタBLSとを有する。第１の選択部２１０を構成するトランジスタSEL_e、SEL_o、BLSは、Ｎ型のＭＯＳトランジスタであり、ページバッファ／センス回路１６０などの周辺回路を構成するＰウエル内に形成される。第１の選択部２１０を構成するトランジスタは、高電圧（HV）で動作可能な高耐圧トランジスタである。
【００２５】
偶数および奇数選択トランジスタSEL_e、SEL_o、ならびにビット線選択トランジスタBLSのゲートには、コントローラ１４０からの制御信号が印加され、これらのトランジスタは、読出し、プログラム、消去時に選択的に駆動される。例えば、選択されたページの読出しが行われる場合であって、偶数ビット線GBL_eが選択されるとき、奇数ビット線GBL_oが非選択とされ、偶数選択トランジスタSEL_e、ビット線選択トランジスタBLSがオンし、奇数選択トランジスタSEL_oがオフする。また、奇数ビット線GBL_oが選択されるとき、偶数ビット線GBL_eが非選択とされ、奇数選択トランジスタSEL_o、ビット線選択トランジスタBLSがオンし、偶数選択トランジスタSEL_eがオフする。こうして、１つのセンス回路は、２本のビット線GBL_eおよびGBL_oに共通に使用される。
【００２６】
第２の選択部２２０は、偶数ビット線GBL_eと仮想電位VPREとの間に接続された偶数バイアストランジスタYSEL_eと、奇数ビット線GBL_oと仮想電位VPREとの間に接続された奇数バイアストランジスタYSEL_oとを有する。偶数および奇数バイアストランジスタYSEL_e、YSEL_oは、Ｎ型のＭＯＳトランジスタであり、メモリ素子またはメモリブロックを形成するＰウエル内に形成される。第２の選択部２２０を構成するトランジスタは、第１の選択部２１０のトランジスタと異なり、低電圧（LV）で動作可能な低耐圧トランジスタである。従って、第２の選択部２２０を構成する偶数および奇数バイアストランジスタYSEL_e、YSEL_oのゲート酸化膜Toxは、メモリ素子のゲート酸化膜Goxと等しく、偶数および奇数バイアストランジスタYSEL_e、YSEL_oとメモリ素子とは、同一の製造工程にて形成される。
【００２７】
偶数バイアスおよび奇数バイアストランジスタYSEL_e、YSEL_oのゲートには、コントローラ１４０からの制御信号が印加され、これらのトランジスタは、読出し、プログラム、消去時に選択的に駆動される。また、仮想電位VPREには、コントローラ１４０の制御により内部電圧発生回路１８０から動作状態に応じたバイアス電圧またはプリチャージ電圧が供給される。例えば、ページ読出しの際に、偶数ビット線GBL_eが選択され、奇数ビット線GBL_oが非選択されるとき、偶数バイアストランジスタYSEL_eがオフし、奇数バイアストランジスタYSEL_oがオンし、仮想電位VPREにシールド電位が供給される。また、偶数ビット線GBL_eが非選択され、奇数ビット線GBL_oが選択されるとき、偶数バイアストランジスタYSEL_eがオンし、奇数バイアストランジスタYSEL_oがオフし、偶数ビット線GBL_eにシールド電位が供給される。シールド電圧は、例えば接地電位である。プログラム時には、仮想電位VPREにはプログラム禁止電圧が供給され、非選択のビット線のメモリセルのチャンネルは、書込み禁止電圧にバイアスまたはプリチャージされる。
【００２８】
本実施例において１つの特徴的な点は、偶数バイアストランジスタYSEL_eおよび奇数バイアストランジスタYSEL_oがメモリアレイまたはメモリブロック内に形成され、メモリセルを形成するときに同時に形成され、また、これらのトランジスタは、第１の選択部２１０を構成するトランジスタよりも、ゲート酸化膜の膜厚を薄くし、チャンネル長を短くした低電圧駆動のトランジスタから構成されることである。これにより、本実施例のビット線選択回路２００は、図１に示す従来のビット線選択回路３００と比較して、その占有面積を小さくすることができる。
【００２９】
また、偶数および奇数バイアストランジスタYSEL_e、YSEL_oを小さくすることで、個々のトランジスタの駆動能力が小さくなるが、これを補うため、偶数および奇数バイアストランジスタYSEL_e、YSEL_oは、複数のトランジスタを並列に接続して構成され、事実上、トランジスタのチャンネル幅を増加させている。これにより、本実施例のビット線選択回路２００は、図２に示す従来のビット線選択回路３００Ａと比較して、ビット線を所望のバイアス電圧に高速に充電または放電することができる。
【００３０】
次に、本実施例のビット線選択回路２００の第２の選択部２２０のレイアウトについて説明する。図６は、メモリアレイに組み込まれた第２の選択部２２０のレイアウトを模式的に示した平面図であり、図７Ａは、Ａ１−Ａ１線、Ａ２−Ａ２線の断面図、図７Ｂは、Ｂ１−Ｂ１線、Ｂ２−Ｂ２線の断面図、図７Ｃは、Ｃ１−Ｃ１線の断面図を示している。
【００３１】
好ましい態様では、メモリアレイ１００は、Ｎ型のシリコン半導体基板もしくはウエル内に形成されたＰ型のウエル内に形成される。各メモリブロックは、ブロック単位での一括消去を可能にするため、個々のＰウエル内に形成される。第２の選択部２２０を構成するトランジスタは、メモリブロックを形成するＰウエル内にメモリ素子と同時に形成される。第２の選択部２２０は、好ましくは１つのメモリブロックに隣接して形成される。但し、複数のメモリブロックに隣接して形成することも可能である。
【００３２】
図６は、４ビットのビット線GBL0〜GBL4のレイアウトを例示している。ここに例示する第２の選択部２２０では、偶数および奇数バイアストランジスタYSEL_e、YSEL_oが２つの並列接続されたトランジスタを構成するように、一対の仮想電位VPREと、一対の仮想電位VPREに接続される一対の偶数および奇数バイアストランジスタYSEL_e、YSEL_oを有する。
【００３３】
Ｐウエル内には、列方向に延在するストリップ状のトレンチアイソレーションSTIが形成され、これにより、トレンチアイソレーションSTIによって分離されたＰ型の活性領域が規定される。偶数および奇数バイアストランジスタYSEL_e、YSEL_oのゲート電極は、ポリシリコン層から構成され、ポリシリコン層をマスクに活性領域内にＮ−の拡散領域が形成される。Ｎ−の拡散領域は、偶数および奇数トランジスタのソース、ドレインを形成する。また、仮想電位VPREと接続される領域には、不純物濃度が高いＮ＋のコンタクト領域が形成される。
【００３４】
仮想電位VPREは、図７Ａに示すように、タングステンプラグ(W)またはタングステンレール等のメタル電極M1により構成される。メタル電極M1は、活性領域と直交する行方向にストリップ状に延在し、メタル電極M1は、Ｎ＋のコンタクト領域にオーミック接続される。
【００３５】
仮想電極VPRE上には、層間絶縁膜MLOを介して仮想電極VPREと直交する方向にストリップ状に延在するビット線GBL0〜GBL4が形成される。ビット線GBL0〜GBL4が延在する方向は、メモリブロック１、２、・・・ｍが配置される方向である。ビット線GBL0〜GBL4のピッチは、活性領域のピッチに略等しく、AlまたはAl合金等のメタル電極M2により構成される。メタル電極M2は、図７Ｃに示すように、セルユニットＮＵの選択トランジスタTR1のドレインに、タングステンプラグ等のコンタクトCTを介してオーミック接続される。
【００３６】
仮想電位VPREを挟むように偶数および奇数バイアストランジスタYSEL_e、YSEL_oが配置される。図６のレイアウトでは、一対の奇数バイアストランジスタYSEL_oが隣接するように配置され、一対の偶数バイアストランジスタYSEL_eが離間されるように配置される。偶数および奇数バイアストランジスタYSEL_e、YSEL_oのゲート電極は、活性領域上のゲート酸化膜Goxを介して形成されたポリシリコン層Polyから構成され、ポリシリコン層Polyは、活性領域と直交するように行方向にストリップ状に延在する。このポリシリコン層Polyは、セルユニットＮＵを構成するメモリセルのフローティングゲートと同時に形成される層であっても良いし、フローティングゲートとコントロールゲートとを積層する場合には、その間に介在するＯＮＯの一部または全部を除去し両者が電気的に接続されるようにしてもよい。
【００３７】
偶数ビット線GBL0、GBL2は、図７Ｂに示すように、タングステンプラグ等のコンタクトCTを介して偶数バイアストランジスタYSEL_eのＮ＋の拡散領域（ソース）に接続され、奇数ビット線GBL1、GBL3は、奇数バイアストランジスタYSEL_oのＮ＋の拡散領域（ソース）に接続される。こうして、仮想電位VPREと偶数ビット線GBL_eおよび奇数ビット線GBL_oとの間には、複数の並列に接続されたトランジスタYSEL_e、YSEL_oが形成される。
【００３８】
図７Ｃは、セルユニットＮＵの断面を示している。選択トランジスタTR1とTR2のゲート電極SGD、SGSは、２層のポリシリコン層を積層して形成される。他方、メモリセルMC0〜MC31は、ゲート絶縁膜Gox上に形成された１層目のポリシリコン層Poly1からなるフローティングゲートと、誘電体膜と、当該誘電体膜上に形成された２層目のポリシリコン層Poly2からなるコントロールゲートとを含んで構成される。誘電体膜は、例えば、シリコン窒化膜をシリコン酸化膜で挟んだＯＮＯ構造から構成され、２層目のポリシリコン層Poly2は、ワード線を構成する。選択トランジスタTR1、TR2を構成するゲート電極は、ポリシリコン層Poly1とポリシリコン層Poly2とが電気的に接続されたものか、Poly1から構成される。
【００３９】
偶数ビット線が選択ビット線、奇数ビット線が非選択ビット線であるときの動作を説明する。読出し時、ビット線選択トランジスタBLS、偶数選択トランジスタSEL_eがオンし、偶数バイアストランジスタYSEL_oがオフし、選択ビット線がセンス回路に接続される。一方、奇数選択トランジスタSEL_oがオフし、奇数バイアストランジスタYSEL_oがオンし、非選択ビット線には、仮想電位VPREによりシールド電位（GND）が印加される。
【００４０】
プログラム時、初めに、ビット線選択トランジスタBLS、偶数および奇数選択トランジスタSEL_e、SEL_o、偶数バイアストランジスタYSEL_eがオフし、奇数バイアストランジスタYSEL_oがオンし、非選択ビット線には、仮想電位VPREから書き込み禁止電圧が印加され、非選択ビット線のセルユニットのメモリセルのチャンネルが書き込み禁止電圧にプリチャージされる。次に、ビット線選択トランジスタBLS、偶数選択トランジスタSEL_eがオンし、選択ビット線がセンス回路に接続され、選択ビット線には、書込むデータ「０」または「１」に応じた電圧が印加される。また、奇数バイアストランジスタYSEL_o、奇数選択トランジスタSEL_o、選択トランジスタTR1、TR2はオフし、非選択ビット線はフローティングされるため、コントロールゲートとチャンネルの容量結合によりフローティングゲートへの電子の書き込みは行われない。
【００４１】
消去時、ビット線選択トランジスタBLS、偶数および奇数選択トランジスタSEL_e、SEL_oがオフし、偶数および奇数バイアストランジスタYSEL_e、YSEL_oがオンし、選択ビット線および非選択ビット線には、仮想電位VPREから消去電圧（２０V）がプリチャージされる。次に、選択トランジスタTR1、TR2がフローティングされ、選択されたメモリブロックのコントロールゲートが０V、Pウエルに２０Vの消去電圧が印加される。
【００４２】
第２の選択部２２０の活性領域は、セルユニットＮＵの活性領域の延長であり、第２の選択部２２０の偶数および奇数バイアストランジスタYSEL_e、YSEL_oは、メモリセルを構成するトランジスタと互換性のあるプロセスで構成することができる。第２の選択部２２０を構成する偶数および奇数バイアストランジスタYSEL_e、YSEL_oのゲート酸化膜Goxは、メモリセルを構成するゲート酸化膜Goxと同じ膜厚であり、第１の選択部２１０の偶数および奇数選択トランジスタSEL_e、SEL_oのゲート酸化膜Goxよりも薄く、かつチャンネル長も短くすることができる。これにより、ビット線選択回路の占有面積を削減し、フラッシュメモリの小型化および高集積化を図ることができる。
【００４３】
本発明の好ましい実施例では、第２の選択部２２０は、複数のメモリブロックの中の選択された１つのメモリブロック内にもしくはこれに隣接して形成される。例えば、第２の選択部２２０は、図３に示すメモリアレイ１００内のページバッファ／センス回路１６０に近接したメモリブロックBLK(0)内またはこれに隣接するように形成される。
【００４４】
また、メモリブロックのｍが２以上であるとき、すなわち、メモリブロックの数が３個以上のとき、第２の選択部２２０は、複数のメモリブロックの中間またはほぼ中央に形成することができる。例えば、ｍ＝２であるとき、第２の選択部２２０は、ｍ＝１のメモリブロック内またはこれに隣接して形成され、ｍ＝３であるとき、第２の選択部２２０は、ｍ＝１またはｍ＝２内にまたはこれに隣接して形成することができる。第２の選択部２２０をｍ個のメモリブロックのほぼ中間に形成することで、第２の選択部２２０をメモリブロックの端部（例えば、メモリブロックBLK(0)）に形成するときと比較して、選択されるブロックまでの偶数ビット線GBL_eまたは奇数ビット線GBL_oの実質的な容量または距離を低減することができる。
【００４５】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４６】
１０：フラッシュメモリ
１００：メモリアレイ
１６０：ページバッファ／センス回路
２００：ビット線選択回路
２１０：第１の選択部
２２０：第２の選択部
VIRPWR：仮想電位
SEL_e：偶数選択トランジスタ
SEL_o：奇数選択トランジスタ
BLS：ビット線選択トランジスタ
YSEL_e：偶数バイアストランジスタ
YSEL_o：奇数バイアストランジスタ
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、
前記セルユニット内の行方向の記憶素子を選択する行選択手段と、
前記セルユニットの各々に接続されたビット線を選択するビット線選択回路とを有し、
前記ビット線選択回路は、偶数ビット線または奇数ビット線をセンス回路に選択的に接続するための選択トランジスタを含む第１の選択部と、偶数ビット線または奇数ビット線をバイアス電圧を供給する電圧源に選択的に接続するためのバイアストランジスタを含む第２の選択部とを有し、
前記バイアストランジスタは、前記メモリアレイの記憶素子と共通のウエル内に形成される、半導体記憶装置。
【請求項２】
前記バイアストランジスタは、偶数ビット線と前記電圧源との間に接続された偶数バイアストランジスタと、奇数ビット線と前記電圧源との間に接続された奇数バイアストランジスタとを含み、前記偶数バイアストランジスタおよび奇数バイアストランジスタは、それぞれ並列接続された複数のトランジスタを含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記偶数バイアストランジスタおよび奇数バイアストランジスタのゲート絶縁膜の膜厚は、前記記憶素子を構成するトランジスタのゲート絶縁膜と等しい、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記偶数バイアストランジスタおよび奇数バイアストランジスタは、偶数ビット線および奇数ビット線のうち非選択とされたビット線にバイアス電圧を与えるように制御される、請求項１ないし３いずれか１つに記載の半導体記憶装置。
【請求項５】
前記電圧源は、半導体ウエル上に、行方向に延在するストリップ部分を含み、前記偶数バイアストランジスタのゲート電極は、前記電圧源の一方の側に配置され、前記奇数バイアストランジスタのゲート電極は、前記電圧源の前記一方と対向する他方の側に配置され、前記電圧源は、前記偶数バイアストランジスタおよび前記奇数バイアストランジスタの一方の拡散領域に電気的に接続され、
偶数ビット線および奇数ビット線は、電圧源と交差する列方向に延在するストリップ部分を含み、偶数ビット線は、偶数バイアストランジスタの他方の拡散領域に接続され、奇数ビット線は、奇数バイアストランジスタの他方の拡散領域に接続される、請求項１ないし４いずれか１つに記載の半導体記憶装置。
【請求項６】
一対の電圧源が形成されるとき、一対の電圧源の間に一対の偶数バイアストランジスタのゲート電極が配置される、請求項４に記載の半導体記憶装置。
【請求項７】
一対の電圧源が形成されるとき、一対の電圧源の間に一対の奇数バイアストランジスタのゲート電極が配置される、請求項５または６に記載の半導体記憶装置。
【請求項８】
前記第２の選択部は、メモリアレイ内の１つのブロック内または当該１つのブロックに隣接して形成され、当該１つのブロックは、行方向に配置された複数のセルユニットから構成される、請求項１ないし７いずれか１つに記載の半導体記憶装置。
【請求項９】
メモリアレイ内に複数のブロックが形成されているとき、前記第２の選択部は、複数のブロックの中間に位置する１つのブロック内またはこれに隣接して形成される、請求項１ないし７いずれか１つに記載の半導体記憶装置。
【請求項１０】
偶数および奇数バイアストランジスタのゲート酸化膜の膜厚は、前記選択トランジスタのゲート酸化膜の膜厚よりも薄い、請求項１ないし９いずれか１つに記載の半導体記憶装置。
【請求項１１】
偶数および奇数バイアストランジスタのゲート長は、前記選択トランジスタのゲート長よりも小さい、請求項１ないし１０いずれか１つに記載の半導体記憶装置。
【請求項１２】
前記電圧源は、読出し、プログラムまたは消去の動作状態に応じたバイアス電圧を供給する、請求項１ないし１１いずれか１つに記載の半導体記憶装置。
【請求項１】
電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、
前記セルユニット内の行方向の記憶素子を選択する行選択手段と、
前記セルユニットの各々に接続されたビット線を選択するビット線選択回路とを有し、
前記ビット線選択回路は、偶数ビット線または奇数ビット線をセンス回路に選択的に接続するための選択トランジスタを含む第１の選択部と、偶数ビット線または奇数ビット線をバイアス電圧を供給する電圧源に選択的に接続するためのバイアストランジスタを含む第２の選択部とを有し、
前記バイアストランジスタは、前記メモリアレイの記憶素子と共通のウエル内に形成される、半導体記憶装置。
【請求項２】
前記バイアストランジスタは、偶数ビット線と前記電圧源との間に接続された偶数バイアストランジスタと、奇数ビット線と前記電圧源との間に接続された奇数バイアストランジスタとを含み、前記偶数バイアストランジスタおよび奇数バイアストランジスタは、それぞれ並列接続された複数のトランジスタを含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記偶数バイアストランジスタおよび奇数バイアストランジスタのゲート絶縁膜の膜厚は、前記記憶素子を構成するトランジスタのゲート絶縁膜と等しい、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記偶数バイアストランジスタおよび奇数バイアストランジスタは、偶数ビット線および奇数ビット線のうち非選択とされたビット線にバイアス電圧を与えるように制御される、請求項１ないし３いずれか１つに記載の半導体記憶装置。
【請求項５】
前記電圧源は、半導体ウエル上に、行方向に延在するストリップ部分を含み、前記偶数バイアストランジスタのゲート電極は、前記電圧源の一方の側に配置され、前記奇数バイアストランジスタのゲート電極は、前記電圧源の前記一方と対向する他方の側に配置され、前記電圧源は、前記偶数バイアストランジスタおよび前記奇数バイアストランジスタの一方の拡散領域に電気的に接続され、
偶数ビット線および奇数ビット線は、電圧源と交差する列方向に延在するストリップ部分を含み、偶数ビット線は、偶数バイアストランジスタの他方の拡散領域に接続され、奇数ビット線は、奇数バイアストランジスタの他方の拡散領域に接続される、請求項１ないし４いずれか１つに記載の半導体記憶装置。
【請求項６】
一対の電圧源が形成されるとき、一対の電圧源の間に一対の偶数バイアストランジスタのゲート電極が配置される、請求項４に記載の半導体記憶装置。
【請求項７】
一対の電圧源が形成されるとき、一対の電圧源の間に一対の奇数バイアストランジスタのゲート電極が配置される、請求項５または６に記載の半導体記憶装置。
【請求項８】
前記第２の選択部は、メモリアレイ内の１つのブロック内または当該１つのブロックに隣接して形成され、当該１つのブロックは、行方向に配置された複数のセルユニットから構成される、請求項１ないし７いずれか１つに記載の半導体記憶装置。
【請求項９】
メモリアレイ内に複数のブロックが形成されているとき、前記第２の選択部は、複数のブロックの中間に位置する１つのブロック内またはこれに隣接して形成される、請求項１ないし７いずれか１つに記載の半導体記憶装置。
【請求項１０】
偶数および奇数バイアストランジスタのゲート酸化膜の膜厚は、前記選択トランジスタのゲート酸化膜の膜厚よりも薄い、請求項１ないし９いずれか１つに記載の半導体記憶装置。
【請求項１１】
偶数および奇数バイアストランジスタのゲート長は、前記選択トランジスタのゲート長よりも小さい、請求項１ないし１０いずれか１つに記載の半導体記憶装置。
【請求項１２】
前記電圧源は、読出し、プログラムまたは消去の動作状態に応じたバイアス電圧を供給する、請求項１ないし１１いずれか１つに記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【公開番号】特開２０１３−２１２０２（Ｐ２０１３−２１２０２Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５４４５３（Ｐ２０１１−１５４４５３）
【出願日】平成２３年７月１３日（２０１１．７．１３）
【出願人】（５１１０６２２５４）ウィンボンド エレクトロニクス コーポレーション (6)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１３日（２０１１．７．１３）
【出願人】（５１１０６２２５４）ウィンボンド エレクトロニクス コーポレーション (6)
【Ｆターム（参考）】
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