不揮発性半導体記憶装置
【課題】チップ面積を削減することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。電源回路は、電圧を生成するポンプ回路と、ポンプ回路の出力端子に接続され、出力端子の電圧値が所定の値を下回った場合にポンプ回路へ制御信号を出力するリミッタ回路と、出力端子に一端が接続され、出力端子の電圧を調整するように構成されたキャパシタと、キャパシタの他端に接続され、制御信号に基づき所定の電流値の定電流を用いてキャパシタを充電するブースト回路と、ブースト回路の充電動作を停止させるスイッチとを備える。キャパシタは、メモリセルアレイの直下に設けられる。
【解決手段】一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。電源回路は、電圧を生成するポンプ回路と、ポンプ回路の出力端子に接続され、出力端子の電圧値が所定の値を下回った場合にポンプ回路へ制御信号を出力するリミッタ回路と、出力端子に一端が接続され、出力端子の電圧を調整するように構成されたキャパシタと、キャパシタの他端に接続され、制御信号に基づき所定の電流値の定電流を用いてキャパシタを充電するブースト回路と、ブースト回路の充電動作を停止させるスイッチとを備える。キャパシタは、メモリセルアレイの直下に設けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置において集積度向上を図るため、メモリセルの積層化が期待されている。その一つとして縦型トランジスタをメモリセルとして用いた積層型ＮＡＮＤ型フラッシュメモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３５３７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、チップ面積を削減することのできる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。電源回路は、メモリセルアレイに供給する電圧を生成するポンプ回路と、ポンプ回路の出力端子に接続され、出力端子の電圧値が所定の値を下回った場合にポンプ回路を作動させる制御信号を出力するリミッタ回路と、出力端子に一端が接続され、出力端子の電圧を調整するように構成されたキャパシタと、キャパシタの他端に接続され、制御信号に基づき所定の電流値の定電流を用いてキャパシタを充電するブースト回路と、ブースト回路の充電動作を停止させるスイッチとを備える。キャパシタは、メモリセルアレイの直下に設けられる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び周辺回路ＣＣを示す図である。
【図２】第１実施形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【図３】第１実施形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図４】第１実施形態に係るメモリセルアレイＭＡの動作の制御対象を示す図である。
【図５】第１実施形態に係るプログラム動作時のタイミングチャートである。
【図６】第１実施形態に係る読み出し動作時のタイミングチャートである。
【図７】第１実施形態に係る周辺回路ＣＣを示す回路図である。
【図８】第１実施形態に係る各種ドライバを示す回路図である。
【図９】第１実施形態に係る各種昇圧回路を示す回路図である。
【図１０】比較例に係る周辺回路の回路配置図である。
【図１１】比較例に係る周辺回路のブロック図である。
【図１２】比較例に係る周辺回路の動作波形図である。
【図１３】第１実施形態に係る周辺回路の回路配置図である。
【図１４】第１実施形態に係る周辺回路のブロック図である。
【図１５】第１実施形態に係る周辺回路の回路図である。
【図１６】第１実施形態に係る周辺回路の回路図である。
【図１７】第１実施形態に係る周辺回路の動作波形図である。
【図１８】第２実施形態に係る周辺回路の回路図である。
【図１９】第２実施形態に係る周辺回路の動作波形図である。
【発明を実施するための形態】
【０００７】
半導体基板上に積層されたメモリセルを有するメモリセルアレイの下方には、デコーダやドライバ、メモリセルアレイに電圧を供給する電源回路等を含む各種の制御回路を設けることが検討できる。しかしながら、積層型ＮＡＮＤ型フラッシュメモリにおいて、チップ面積を最小にするためにこれらの制御回路をいかに効率よくメモリセルアレイの下部に配置するかが課題となる。
【０００８】
以下、図面を参照して、不揮発性半導体記憶装置の実施形態について説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００９】
［第１実施形態］
［第１実施形態の不揮発性半導体記憶装置の構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び周辺回路ＣＣを備える。なお、周辺回路ＣＣの具体的構成については後述する。
【００１０】
メモリセルアレイＭＡは、図１に示すように、ｍ列のメモリブロックＭＢ（１）、…ＭＢ（ｍ）（以下、メモリブロックＭＢと記載する場合もある）を有する。
【００１１】
各メモリブロックＭＢは、ｎ行、２列のメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）（以下、メモリユニットＭＵと記載する場合もある）を有する。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。メモリユニットＭＵの一端はビット線ＢＬに接続され、メモリユニットＭＵの他端はソース線ＳＬに接続される。即ち、ドレイン側選択トランジスタＳＤＴｒの電流経路の一端は、ビット線ＢＬに接続され、ソース側選択トランジスタＳＳＴｒの電流経路の一端は、ソース線ＳＬに接続される。
【００１２】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴｒ４、ＭＴｒ５〜ＭＴｒ８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に設けられる。
【００１３】
メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによって、データを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１４】
メモリブロックＭＢ（１）〜ＭＢ（ｍ）において、ｎ行２列のメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、各々、共通にワード線ＷＬ１〜ＷＬ８が接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、共通にバックゲート線ＢＧが接続される。
【００１５】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソース（メモリトランジスタＭＴｒ１のソース）に接続される。ソース側選択トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続される。各メモリブロックＭＢの奇数列目（１列目、３列目、５列目、…）、偶数列目（２列目、４列目、６列目、…）に並ぶソース側選択トランジスタＳＳＴｒのゲートには、各々、共通にソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）（以下、ソース側選択ゲート線ＳＧＳと記載する場合もある）が接続される。
【００１６】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレイン（メモリトランジスタＭＴｒ８のドレイン）に接続される。ドレイン側選択トランジスタＳＳＴｒのドレインは、ビット線ＢＬに接続される。各メモリブロックＭＢの奇数列目、偶数列目に並ぶドレイン側選択トランジスタＳＤＴｒのゲートには、各々、共通にドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）（以下、ドレイン側選択ゲート線ＳＧＤ）が接続される。
【００１７】
［積層構造］
次に、図２及び図３を参照して、第１実施形態に係るメモリブロックＭＢの積層構造について説明する。図２は、メモリセルアレイＭＡを示す斜視図である。図３は、メモリセルアレイＭＡを示す断面図である。メモリブロックＭＢは、図２及び図３に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００１８】
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００１９】
バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられる。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１に埋め込まれるように形成される。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、ロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２０】
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、ワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。ワード線導電層４１ｂは、ワード線ＷＬ３、及びメモリトランジスタＭＴｒ３のゲートとして機能する。また、ワード線導電層４１ｂは、ワード線ＷＬ６、及びメモリトランジスタＭＴｒ６のゲートとしても機能する。ワード線導電層４１ｃは、ワード線ＷＬ２、及びメモリトランジスタＭＴｒ２のゲートとして機能する。また、ワード線導電層４１ｃは、ワード線ＷＬ７、及びメモリトランジスタＭＴｒ７のゲートとしても機能する。ワード線導電層４１ｄは、ワード線ＷＬ１、及びメモリトランジスタＭＴｒ１のゲートとして機能する。また、ワード線導電層４１ｄは、ワード線ＷＬ８、及びメモリトランジスタＭＴｒ８のゲートとしても機能する。
【００２１】
ワード線導電層４１ａ〜４１ｄは、層間絶縁層を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びる部分を有する。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２２】
メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、及び柱状半導体層４４Ａを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられている。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層を貫通するように形成される。柱状半導体層４４Ａは、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合するように形成される。柱状導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２３】
すなわち、バックゲート層３０及びメモリ層４０において、メモリ半導体層４４は、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂを有し、メモリストリングＭＳのボディ（チャネル）として機能する。メモリ半導体層４４は、メモリ層４０の層間絶縁層、及びバックゲート導電層３１に埋め込まれるように形成される。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。
【００２４】
メモリゲート絶縁層４３は、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、トンネル絶縁層４３ｃを有する。ブロック絶縁層４３ａは、柱状半導体層４４Ａの側面及び連結半導体層４４Ｂの側面に形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側面に形成される。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂとメモリ半導体層４４との間に形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、例えば、酸化シリコン（ＳｉＯ２）の材料を用いる。電荷蓄積層４３ｂは、例えば、窒化シリコン（ＳｉＮ）の材料を用いる。
【００２５】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲むように形成される。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成される。
【００２６】
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００２７】
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。複数のソース側導電層５１ａ、及びドレイン側導電層５１ｂ、は、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２８】
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００２９】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａと、ソース側柱状半導体層５４ａとの間に設けられている。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通するように形成される。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ソース側ゲート絶縁層５３ａは、例えば、酸化シリコン（ＳｉＯ２）の材料を用いる。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３０】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂと、ドレイン側柱状半導体層５４ｂとの間に設けられている。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通するように形成される。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側ゲート絶縁層５３ｂは、例えば、酸化シリコン（ＳｉＯ２）の材料を用いる。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３１】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
【００３２】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成される。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成される。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン（Ｗ）等の金属の材料を用いる。
【００３３】
［第１実施形態における動作の制御対象］
次に、図４を参照して、以下に説明する動作の制御対象について説明する。周辺回路ＣＣは、プログラム動作時、図４に示すように各種配線を選択、非選択として、それぞれの配線の電圧を制御する。動作は、選択メモリブロックｓ−ＭＢ内の選択メモリユニットｓ−ＭＵに含まれる選択メモリトランジスタｓ−ＭＴｒを対象として実行される。
【００３４】
例えば、図４に示す例では、メモリブロックＭＢ（１）が選択メモリブロックｓ−ＭＢとされ、その他のメモリブロックＭＢが非選択メモリブロックｎｓ−ＭＢとされる。選択メモリブロックｓ−ＭＢであるメモリブロックＭＢ（１）中のメモリユニットＭＵ（１、ｋ）が選択メモリユニットｓ−ＭＵとされ、メモリブロックＭＢ（１）中のその他のメモリユニットＭＵが非選択メモリユニットｎｓ−ＭＵとされる。選択メモリユニットｓ−ＭＵ内において、メモリトランジスタＭＴｒ３が選択メモリトランジスタｓ−ＭＴｒとされ、その他のメモリトランジスタＭＴｒが非選択メモリトランジスタｎｓ−ＭＴｒとされる。
【００３５】
例えば、図４に示す例では、ビット線ＢＬ（ｋ）が選択ビット線ｓ−ＢＬとされ、その他のビット線ＢＬが非選択ビット線ｎｓ−ＢＬとされる。選択メモリブロックｓ−ＭＢにおいて、ワード線ＷＬ３が選択ワード線ｓ−ＷＬとされ、その他のワード線ＷＬが非選択ワード線ｎｓ−ＷＬとされる。また、選択メモリブロックｓ−ＭＢにおいて、ソース側選択ゲート線ＳＧＳ（１）及びドレイン側選択ゲート線ＳＧＤ（１）が、各々、選択ソース側選択ゲート線ｓ−ＳＧＳ、及び選択ドレイン側選択ゲート線ｓ−ＳＧＤとされ、ソース側選択ゲート線ＳＧＳ（２）及びドレイン側選択ゲート線ＳＧＤ（２）が、各々、非選択ソース側選択ゲート線ｎｓ−ＳＧＳ、及び非選択ドレイン側選択ゲート線ｎｓ−ＳＧＤとされる。
【００３６】
［第１実施形態のプログラム動作］
次に、図５を参照して、第１実施形態に係るプログラム動作を具体的に説明する。図５は、第１実施形態に係るプログラム動作時のタイミングチャートである。図５（ａ）は、選択メモリユニットｓ−ＭＵに関係する配線の電圧を示す。図５（ｂ）は、非選択メモリユニットｎｓ−ＭＵに関係する配線の電圧を示す。図５（ｃ）は、非選択メモリブロックｎｓ−ＭＢに関係する配線の電圧を示す。図５（ａ）〜図５（ｃ）に示すように、先ず、時刻ｔ１１から、選択ビット線ｓ−ＢＬの電圧が２．５Ｖまで上げられる。また、選択ドレイン側選択ゲート線ｓ−ＳＧＤの電圧が４Ｖまで上げられる。他方、選択ソース側選択ゲート線ｓ−ＳＧＳは電圧ＶＳＳに保持される。
【００３７】
続いて、時刻ｔ１２にて、例えばセンスアンプＳ／Ａとビット線ＢＬとの間に設けられたトランジスタを制御して（選択ビット線ｓ−ＢＬに接続されたトランジスタをオフ状態として）、選択ビット線ｓ−ＢＬはフローティング状態とされる。また、非選択ビット線ｎｓ−ＢＬの電圧は２Ｖまで上げられ、ソース線ＳＬの電圧は２．５Ｖまで上げられる。これらに伴うカップリングにより、選択ビット線ｓ−ＢＬの電圧は、４Ｖまで上がる。
【００３８】
次に、時刻ｔ１３にて、選択ドレイン側選択ゲート線ｓ−ＳＧＤは２．５Ｖまで降下される。
【００３９】
続いて、時刻ｔ１４から、選択ワード線ｓ−ＷＬ及び非選択ワード線ｎｓ−ＷＬは電圧ＶＰＡＳＳまで上げられる。これにより、選択メモリユニットｓ−ＭＵにおいて、非選択メモリトランジスタｎｓ−ＭＴｒは導通状態となる。その後、選択ワード線ｓ−ＷＬは電圧ＶＰＧＭまで上げられる。これにより、選択メモリユニットｓ−ＭＵ内にて、選択メモリトランジスタｓ−ＭＴｒのゲートに高電圧が印加される。すなわち、選択メモリトランジスタｓ−ＭＴｒに対してプログラム動作が実行される。
【００４０】
上記時刻ｔ１１〜ｔ１４において、非選択ドレイン側選択ゲート線ｎｓ−ＳＧＤ、及び非選択ソース側選択ゲート線ｎｓ−ＳＧＳは、電圧Ｖｓｓに保持される。これにより、非選択メモリユニットｎｓ−ＭＵにおいて、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒは非導通状態に保持される。よって、非選択メモリユニットｎｓ−ＭＵにおいて、メモリトランジスタＭＴｒのゲートに高電圧は印加されず、それらメモリトランジスタＭＴｒに対してプログラム動作は禁止される。
【００４１】
上記時刻ｔ１１〜ｔ１４において、非選択メモリブロックｎｓ−ＭＢにおいて、ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳは電圧ＶＳＳに保持される。よって、非選択メモリブロックｎｓ−ＭＢにおいて、メモリトランジスタＭＴｒのゲートに高電圧は印加されず、それらメモリトランジスタＭＴｒに対してプログラム動作は禁止される。
【００４２】
［第１実施形態の読み出し動作］
次に、図６を参照して、第１実施形態に係る読み出し動作について説明する。図６は、第１実施形態に係る読み出し動作時のタイミングチャートである。
なお、説明の便宜上、図６では、隣接する複数のビット線ＢＬを同時に読み出す方式（Ａｌｌ Ｂｉｔ Ｌｉｎｅセンス方式：ＡＢＬセンス方式）を採用した場合のタイミングチャートを示す。しかし、実施の形態の読み出し方式はこれに限定されるものではなく、他の読み出し方式であっても良い。
先ず、時刻ｔ２１から、選択ワード線ｓ−ＷＬが電圧ＶＣＧＲＶまで上げられ、非選択ワード線ｎｓ−ＷＬが電圧ＶＲＥＡＤまで上げられる。続いて、時刻ｔ２２にて、選択ソース側選択ゲート線ｓ−ＳＧＤ、及び選択ドレイン側選択ゲート線ｓ−ＳＧＤが電圧ＶＳＧ（４Ｖ）まで上げられる。また、ビット線ＢＬが電圧ＶＢＬ（２Ｖ）まで上げられ、ソース線ＳＬが電圧ＶＳＬ（１．５Ｖ）まで上げられる。
【００４３】
以上により、選択メモリトランジスタｓ−ＭＴｒのデータに応じて、ビット線ＢＬからソース線ＳＬに電流が流れる。この電流を検知して、選択メモリトランジスタｓ−ＭＴｒのデータが読み出される。
【００４４】
［周辺回路ＣＣの構成］
次に、図７を参照して、上記第１の実施の形態の周辺回路ＣＣの具体的構成について説明する。周辺回路ＣＣは、図７に示すように、アドレスデコーダ回路１１、昇圧回路１２ａ〜１２ｄ、ワード線駆動回路１３ａ、１３ｂ、バックゲート線駆動回路１４、選択ゲート線駆動回路１５ａ、１５ｂ、ソース線駆動回路１６ａ、ビット線駆動回路１６ｂ、センスアンプ回路１７、シーケンサ１８、及びロウデコーダ１９ａ、１９ｂを有する。
【００４５】
アドレスデコーダ回路１１は、バスを介してロウデコーダ１９ａ、１９ｂに接続される。アドレスデコーダ回路１１は、信号ＢＡＤをロウデコーダ１９ａ、１９ｂに出力する。信号ＢＡＤは、メモリブロックＭＢ（ブロックアドレス）を指定する信号である。
【００４６】
昇圧回路１２ａ〜１２ｄは、基準電圧を昇圧させた昇圧電圧を生成する。昇圧回路１２ａは、ワード線駆動回路１３ａ、１３ｂに接続される。昇圧回路１２ａは、昇圧した電圧をワード線駆動回路１３ａ、１３ｂに転送する。昇圧回路１２ｂは、ソース線駆動回路１６ａに接続される。昇圧回路１２ｂは、昇圧した電圧をソース線駆動回路１６ａに出力する。昇圧回路１２ｃは、ビット線駆動回路１６ｂに接続される。昇圧回路１２ｃは、昇圧した電圧をビット線駆動回路１６ｂに出力する。昇圧回路１２ｄは、ロウデコーダ１９ａ、１９ｂに接続される。昇圧回路１２ｄは、昇圧した信号ＶＲＤＥＣをロウデコーダ１９ａ、１９ｂに出力する。
【００４７】
ワード線駆動回路１３ａは、ロウデコーダ１９ａに接続される。ワード線駆動回路１３ａは、信号ＶＣＧ５〜ＶＣＧ８をロウデコーダ１９ａに出力する。ワード線駆動回路１３ｂは、ロウデコーダ１９ｂに接続される。ワード線駆動回路１３ｂは、信号ＶＣＧ１〜ＶＣＧ４をロウデコーダ１９ｂに出力する。信号ＶＣＧ１〜ＶＣＧ８は、選択メモリブロックＭＢ内のワード線ＷＬ１〜ＷＬ８を駆動する際に用いられる。
【００４８】
バックゲート線駆動回路１４は、ロウデコーダ１９ｂに接続される。バックゲート線駆動回路１４は、信号ＶＢＧをロウデコーダ１９ｂに出力する。信号ＶＢＧは、選択メモリブロックＭＢのバックゲート線ＢＧを駆動する際に用いられる。
【００４９】
選択ゲート線駆動回路１５ａは、ロウデコーダ１９ａに接続される。選択ゲート線駆動回路１５ａは、信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦをロウデコーダ１９ａに出力する。選択ゲート線駆動回路１５ｂは、ロウデコーダ１９ｂに接続される。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＳ１、信号ＶＳＧＤ２、及び信号ＶＳＧＯＦＦをロウデコーダ１９ｂに出力する。信号ＶＳＧＳ１、ＶＳＧＳ２は、各々、選択メモリブロックＭＢ内のソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）を駆動する際に用いられる。信号ＶＳＧＤ１、ＶＳＧＤ２は、各々、選択メモリブロックＭＢ内のドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）を駆動する際に用いられる。信号ＶＳＧＯＦＦは、非選択メモリブロックＭＢのソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）を駆動する際に用いられる。
【００５０】
上記信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦは、選択ゲート線駆動回路１５ａからロウデコーダ１９ａを介して各種配線に入力される。また、信号ＶＳＧＯＦＦ、ＶＳＧＤ２、ＶＳＧＳ１は、選択ゲート線駆動回路１５ｂからロウデコーダ１９ｂを介して各種配線に入力される。
【００５１】
ソース線駆動回路１６ａは、ソース線ＳＬに接続される。ソース線駆動回路１６ａは、信号ＶＳＬをソース線ＳＬに出力する。信号ＶＳＬは、ソース線ＳＬを駆動する際に用いられる。ビット線駆動回路１６ｂは、ビット線ＢＬに接続される。ビット線駆動回路１６ｂは、転送トランジスタＴｒを介して選択的に信号ＶＢＬをビット線ＢＬに供給する。信号ＶＢＬは、ビット線ＢＬを駆動する際に用いられる。
【００５２】
センスアンプ回路１７は、ビット線ＢＬに接続される。センスアンプ回路１７は、ビット線ＢＬの電圧の変化に基づきメモリトランジスタＭＴｒ１〜ＭＴｒ８の保持データを判定する。シーケンサ１８は、上記回路１１〜１７に接続される。シーケンサ１８は、回路１１〜１７に制御信号を供給し、それら回路を制御する。
【００５３】
ロウデコーダ１９ａ、１９ｂは、一つのメモリブロックＭＢに対して、各々一つ設けられる。ロウデコーダ１９ａは、ワード線ＷＬ５〜８、ソース側選択ゲート線ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）に接続される。ロウデコーダ１９ｂは、ワード線ＷＬ１〜４、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ（２）、及びソース側選択ゲート線ＳＧＳ（１）に接続される。
【００５４】
ロウデコーダ１９ａは、信号ＢＡＤ、信号ＶＣＧ５〜ＶＣＧ８に基づき、ワード線ＷＬ５〜８を介してメモリトランジスタＭＴｒ５〜ＭＴｒ８のゲートに信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を入力する。また、ロウデコーダ１９ａは、信号ＢＡＤ、信号ＶＳＧＳ２、及び信号ＳＧＯＦＦに基づき、ソース側選択ゲート線ＳＧＳ（２）を介して選択的にメモリブロックＭＢの２列目に位置するソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ２＜ｉ＞を入力する。また、ロウデコーダ１９ａは、信号ＢＡＤ、信号ＶＳＧＤ１、及び信号ＳＧＯＦＦに基づき、ドレイン側選択ゲート線ＳＧＤ（１）を介して選択的にメモリブロックＭＢの１列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ１＜ｉ＞を入力する。
【００５５】
ロウデコーダ１９ａは、電圧変換回路ＶＣａ、第１転送トランジスタＴｒａ１〜Ｔｒａ６、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２を有する。電圧変換回路ＶＣａは、アドレスデコーダ回路１１、昇圧回路１２ｄ、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲート、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに接続される。電圧変換回路ＶＣａは、信号ＢＡＤ、及び信号ＶＲＤＥＣに基づき信号ＶＳＥＬａ＜ｉ＞を生成し、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲートに出力する。また、電圧変換回路ＶＣａは、信号ＢＡＤ、信号ＶＲＤＥＣに基づき、信号ＶＵＳＥＬａ＜ｉ＞を生成し、第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに出力する。
【００５６】
第１転送トランジスタＴｒａ１〜Ｔｒａ４は、各々、ワード線駆動回路１３ａとワード線ＷＬ５〜ＷＬ８との間に接続される。第１転送トランジスタＴｒａ１〜Ｔｒａ４は、各々、信号ＶＣＧ５〜ＶＣＧ８、ＶＳＥＬａ＜ｉ＞に基づき、ワード線ＷＬ５〜ＷＬ８に信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を出力する。第１転送トランジスタＴｒａ５は、選択ゲート線駆動回路１５ａとドレイン側選択ゲート線ＳＧＤ（１）との間に接続される。第１転送トランジスタＴｒａ６は、選択ゲート線駆動回路１５ａとソース側選択ゲート線ＳＧＳ（２）との間に接続される。
【００５７】
第２転送トランジスタＴｒｂ１は、選択ゲート線駆動回路１５ａとドレイン側選択ゲート線ＳＧＤ（１）との間に接続される。第２転送トランジスタＴｒｂ２は、選択ゲート線駆動回路１５ａとソース側選択ゲート線ＳＧＳ（２）との間に接続される。
【００５８】
ロウデコーダ１９ｂは、信号ＢＡＤ、及び信号ＶＣＧ１〜ＶＣＧ４に基づき、ワード線ＷＬ１〜４を介してメモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を入力する。また、ロウデコーダ１９ｂは、信号ＢＡＤ、及び信号ＶＢＧに基づき、バックゲート線ＢＧを介してバックゲートトランジスタＢＴｒのゲートに信号ＶＢＧ＜ｉ＞を入力する。また、ロウデコーダ１９ｂは、信号ＢＡＤ、信号ＶＳＧＳ１、及び信号ＳＧＯＦＦに基づき、ソース側選択ゲート線ＳＧＳ（１）を介して選択的にメモリブロックＭＢの１列目に位置するソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ１＜ｉ＞を入力する。また、ロウデコーダ１９ｂは、信号ＢＡＤ、信号ＶＳＧＤ２、及び信号ＳＧＯＦＦに基づき、ドレイン側選択ゲート線ＳＧＤ（２）を介して選択的にメモリブロックＭＢの２列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ２＜ｉ＞を入力する。
【００５９】
ロウデコーダ１９ｂは、電圧変換回路ＶＣｂ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２を有する。電圧変換回路ＶＣｂは、アドレスデコーダ回路１１、昇圧回路１２ｄ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲート、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに接続される。電圧変換回路ＶＣｂは、信号ＢＡＤ、信号ＶＲＤＥＣに基づき信号ＶＳＥＬｂ＜ｉ＞を生成し、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲートに出力する。また、電圧変換回路ＶＣｂは、信号ＢＡＤ、信号ＶＲＤＥＣに基づき信号ＶＵＳＥＬｂ＜ｉ＞を生成し、第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに出力する。
【００６０】
第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、各々、ワード線駆動回路１３ｂとワード線ＷＬ１〜ＷＬ４との間に接続される。第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、信号ＶＣＧ１〜ＶＣＧ４、ＶＳＥＬｂ＜ｉ＞に基づき、ワード線ＷＬ１〜ＷＬ４に信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を出力する。第１転送トランジスタＴｒｃ５は、バックゲート線駆動回路１４とバックゲート線ＢＧとの間に接続される。第１転送トランジスタＴｒｃ５は、信号ＶＢＧ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、バックゲート線ＢＧに信号ＶＢＧ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ６は、選択ゲート線駆動回路１５ｂとソース側選択ゲート線ＳＧＳ（１）との間に接続される。第１転送トランジスタＴｒｃ７は、選択ゲート線駆動回路１５ｂとドレイン側選択ゲート線ＳＧＤ（２）との間に接続される。
【００６１】
第２転送トランジスタＴｒｄ１は、選択ゲート線駆動回路１５ｂとソース側選択ゲート線ＳＧＳ（１）との間に接続される。第２転送トランジスタＴｒｄ２は、選択ゲート線駆動回路１５ｂとドレイン側選択ゲート線ＳＧＤ（２）との間に接続される。
【００６２】
次に、図８及び図９を参照して、ロウデコーダ１９を介して、ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳを駆動する駆動回路について説明する。図８に示すように、ワード線駆動回路１３は、上述の各動作に必要な電圧ＶＰＧＭ、ＶＣＧＲＶ、ＶＰＡＳＳ、ＶＲＥＡＤ等（信号ＶＣＧ）を、配線ＶＣＧＳＥＬ、ＶＣＧＵＳＥＬ等からメモリセルアレイＭＡに供給する。また、ワード線駆動回路１３は、放電機能を有する放電回路ＳＧＤＩＳを有する。選択ゲート線駆動回路１５は、レベルシフタＬＳＨＶＸを用いて上述の動作に必要な電圧を調整した後、信号ＶＳＧＤ、ＶＳＧＳとしてメモリセルアレイＭＡに供給する。
【００６３】
図９は、上述のロウデコーダ１９及びワード線駆動回路１３に動作電圧ＶＲＤＥＣ及びＶＢＳＴをそれぞれ供給する昇圧回路１２ａ、１２ｄを示す回路図である。昇圧回路１２ａ、１２ｄは、プログラム動作又は読み出し動作時に、スイッチＳＷＶＰＰ又はＳＷＶＰＡＳＳの制御に基づき電圧ＶＰＧＭＨ、ＶＲＥＡＤＨを動作電圧ＶＢＳＴ、ＶＲＤＥＣとして転送する。また、昇圧回路１２ａ、１２ｄは、放電回路ＶＢＳＴＤＩＳ又は充電回路ＶＲＤＥＣＶＤＤをそれぞれ有する。
【００６４】
［比較例に係る電源回路］
まず、比較例の電源回路について図１０乃至図１２を参照して説明した後、第１実施形態の電源回路について説明する。
【００６５】
図１０は、比較例に係る周辺回路の回路配置図であり、図１１は、比較例に係る周辺回路のブロック図である。図１０に示すように、半導体基板上に、上述のロウデコーダ１９や各種ドライバ回路、センスアンプＳ／Ａ等を含む周辺回路が形成される。また、周辺回路の動作に必要な電圧を供給する電源回路ＰＣも基板上に形成される。上述したように、メモリセルアレイＭＡは３次元的に積層されて形成されており、このメモリセルアレイＭＡの下部の領域（図１０の斜線部分）にも周辺回路の一部が設けられる。図１０では、メモリセルアレイＭＡの下部の領域にセンスアンプＳ／Ａが設けられた例を示している。
【００６６】
図１１に示すように、比較例の電源回路ＰＣは、メモリセルアレイＭＡに供給する電圧を発生させるポンプ回路１３０を備える。ポンプ回路１３０により生じた各動作に必要な電圧（ＶＰＧＭ、ＶＲＥＡＤ、ＶＰＡＳＳ等）は、出力端子ＶＯＵＴからワード線駆動回路１３及びロウデコーダ１９を介してメモリセルアレイＭＡのワード線ＷＬに供給される。また、電源回路ＰＣは、ポンプ回路１３０の出力端子ＶＯＵＴに接続されたリミッタ回路１４０を備える。リミッタ回路１４０は、出力端子ＶＯＵＴの電圧値が所定の値を下回った場合にポンプ回路１３０を作動させるイネーブル信号ＥＮをポンプ回路１３０に出力する。そして、電源回路ＰＣは、ポンプ回路１３０の出力端子ＶＯＵＴに一端が接続され、出力端子ＶＯＵＴの電圧を調整するキャパシタＣＡＰ’を備える。
【００６７】
次に、図１２を参照して比較例の電源回路ＰＣの動作について説明する。図１２は、比較例に係る周辺回路の動作波形図である。図１２（ａ）は、プログラム動作時に、電圧ＶＰＧＭを選択ワード線ＷＬに印加する際の電圧波形図であり、図１２（ｂ）は、プログラム動作時の電圧ＶＰＡＳＳ又は読み出し動作時の電圧ＶＲＥＡＤを非選択ワード線ＷＬに印加する際の電圧波形図である。
【００６８】
図１２の時刻ｓｔ１、ｓｔ２に示すように、ポンプ回路１３０とワード線ＷＬが接続されてワード線ＷＬに電圧が印加される時、ポンプ回路１３０の出力端子ＶＯＵＴの電圧が低下する。これは、電圧ＶＰＧＭや電圧ＶＲＥＡＤ等に充電されたキャパシタＣＡＰ’と、ワード線ＷＬの負荷容量との間で電荷の分配がおきるためである。リミッタ回路１４０は、この電圧の低下を検知してイネーブル信号ＥＮを“Ｈ”レベルにして出力し、ポンプ回路１３０を作動させる。ポンプ回路１３０は、低下した電圧が電圧ＶＰＧＭや電圧ＶＲＥＡＤ等に戻るまで動作を継続する。この時、電圧が電圧ＶＰＧＭや電圧ＶＲＥＡＤ等に戻るまでの時間が長くなると、半導体記憶装置の動作速度に影響する。そのため、ポンプ回路１３０は、ワード線ＷＬの立ち上げに許容される時間（例えば５μｓ）内に電圧ＶＰＧＭや電圧ＶＲＥＡＤ等まで上昇させるように構成する必要がある。その場合、強力なポンプ回路１３０が必要となり、回路面積が増加するおそれがある。
【００６９】
このため、メモリセルアレイＭＡの下方にポンプ回路１３０を配置することも検討できる。しかしながら、その場合には、ポンプ回路１３０とメモリセルアレイＭＡとの間の寄生容量が増えるおそれがある。また、メモリセルアレイＭＡの下方に設けることができる配線数に制限があること等の種々の理由によりポンプ回路１３０の効率が落ち、設計も困難となる。そのため、メモリセルアレイＭＡの下方の領域にポンプ回路１３０を設けることは難しい。
【００７０】
［第１実施形態に係る電源回路］
このような観点から、第１実施形態では、以下に示すような電源回路ＰＣの構成及び配置を採用する。以下、本実施形態に係る電源回路ＰＣを、図１３乃至図１７を参照して説明する。
【００７１】
図１３は、第１実施形態に係る周辺回路の回路配置図であり、図１４は、第１実施形態に係る周辺回路のブロック図である。ここで、比較例と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図１３及び図１４に示すように、第１実施形態の電源回路ＰＣは、ブースト回路１５０及びスイッチ１６０を有する点で比較例の電源回路ＰＣと異なる。また、第１実施形態のキャパシタＣＡＰは、比較例のキャパシタＣＡＰ’よりも大きなサイズで形成されており、容量も大きい点で比較例と異なる。
【００７２】
図１３に示すように、第１実施形態においては、半導体基板上のメモリセルアレイＭＡの下方の領域（図１３の斜線部分）には、センスアンプＳ／ＡとともにキャパシタＣＡＰが設けられる。図１３では、１つのメモリセルアレイＭＡの直下の領域にキャパシタＣＡＰが形成された例を示しているが、キャパシタＣＡＰは複数のメモリセルアレイＭＡのそれぞれの直下の領域に設けられていてもよい。
【００７３】
また、図１４に示すように、本実施形態のブースト回路１５０は、キャパシタＣＡＰに接続され、イネーブル信号ＥＮに基づき所定の定電流を用いてキャパシタＣＡＰを充電する。また、スイッチ１６０は、後述するブーストイネーブル信号ＢＴＥＮに基づきブースト回路１５０の充電動作を停止させる機能を有する。
【００７４】
図１５及び図１６は、第１実施形態に係るブースト回路１５０及びスイッチ１６０と、ポンプ回路１３０及びリミッタ回路１４０との構成をそれぞれ示す回路図である。
【００７５】
図１５に示すように、ブースト回路１５０は、ＮＡＮＤ回路１５１及びカレントミラー回路１５２を備える。ＮＡＮＤ回路１５１は、イネーブル信号ＥＮ及びブーストイネーブル信号ＢＴＥＮが双方とも“Ｈ”レベルの際に、“Ｌ”レベルの信号を出力する。また、カレントミラー回路１５２は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３及びインバータ１５３を有する。トランジスタＭＮ１のドレインは定電流供給端子に接続される。トランジスタＭＮ１のドレイン及びゲートと、トランジスタＭＮ２のゲートとが接続され、カレントミラー対を構成する。また、トランジスタＭＮ１、ＭＮ２のソースは、トランジスタＭＮ３のドレインに接続され、トランジスタＭＮ３のソースは接地される。ＮＡＮＤ回路１５１の出力端子は、インバータ１５３の入力端子に接続され、インバータ１５３の出力端子がトランジスタＭＮ３のゲートに接続される。トランジスタＭＰ２のドレインはトランジスタＭＮ２のドレインに接続される。トランジスタＭＰ２のドレイン及びゲートと、トランジスタＭＰ３のゲートとが接続され、カレントミラー対を構成する。また、トランジスタＭＰ２、ＭＰ３のソースは、トランジスタＭＰ１のドレインに接続され、トランジスタＭＰ１のソースは電源端子に接続される。ＮＡＮＤ回路１５１の出力端子は、トランジスタＭＰ１のゲートに接続される。そして、スイッチ１６０は、入力端子にブーストイネーブル信号ＢＴＥＮが入力されるインバータ１６１と、トランジスタＭＮ４及びＭＰ４とを有する。トランジスタＭＰ４は、ソースにトランジスタＭＰ３のドレインが接続され、ゲートにＮＡＮＤ回路１５１の出力端子が接続される。トランジスタＭＮ４は、ソースが接地され、ゲートにインバータ１６１の出力端子が接続される。トランジスタＭＰ４、ＭＮ４のドレインはともにノードＢＴに接続される。
【００７６】
ブースト回路１５０に、“Ｈ”レベルのイネーブル信号ＥＮ及び“Ｈ”レベルのブーストイネーブル信号ＢＴＥＮが入力されると、ＮＡＮＤ回路１５１は、“Ｌ”レベルの信号を出力する。この“Ｌ”レベルの信号は、インバータ１５３を介してトランジスタＭＮ３のゲートに入力されるとともに、トランジスタＭＰ１のゲートに入力される。その結果、トランジスタＭＰ１及びＭＮ３は導通して、カレントミラー回路１５２が動作を開始する。このとき、電流Ｉｒｅｆが、定電流端子からカレントミラー対を介してトランジスタＭＰ４へ向けて流れる。ブーストイネーブル信号ＢＴＥＮが“Ｈ”レベル、ＮＡＮＤ回路１５１の出力信号が“Ｌ”レベルの場合、スイッチ１６０内のトランジスタＭＰ４は導通し、トランジスタＭＮ４は導通しない。定電流は、カレントミラー回路１５２からトランジスタＭＰ４を介してノードＢＴに流れてキャパシタＣＡＰが充電される。ブーストイネーブル信号ＢＴＥＮが“Ｌ”レベルの際には、ノードＢＴはトランジスタＭＮ４を介して放電される。
【００７７】
図１６に示すように、ポンプ回路１３０は、クロック信号ＣＬＫ及びイネーブル信号ＥＮが双方とも“Ｈ”レベルの際に、クロック信号ＣＬＫと同相の信号を出力するＡＮＤ回路１３１を備える。ＡＮＤ回路１３１から出力された信号は、インバータ群１３２により発振信号φ１、／φ１として出力される（第１ステージ）。また、ポンプ回路１３０は、ダイオード接続されたトランジスタ１３３ａ〜１３３ｅを有する。このうちトランジスタ１３３ａは電源に接続される。また、各トランジスタ１３３の接続ノードＮ１〜Ｎ４には、ポンピングキャパシタ１３４ａ〜１３４ｄがそれぞれ接続される。発振信号φ１、／φ１は、ポンピングキャパシタ１３４の他端に交互に供給される。このポンプ回路１３０の第２ステージ部分はチャージポンプになっており、トランジスタ１３３ｅから動作に必要な電圧が出力される。
【００７８】
リミッタ回路１４０のノードＶＭＯＮは、抵抗ＲＬを介してポンプ回路１３０の出力端子ＶＯＵＴに接続される。リミッタ回路１４０は作動増幅器１４１を有し、作動増幅器１４１の反転入力端子及び非反転入力端子には、ノードＶＭＯＮ及び基準電圧ＶＲＥＦがそれぞれ接続される。この作動増幅器１４１は、ノードＶＭＯＮの電圧が基準電圧ＶＲＥＦを下回った場合、イネーブル信号ＥＮを“Ｈ”レベルにする。このイネーブル信号ＥＮがポンプ回路１３０のＡＮＤ回路１３１に入力される。
【００７９】
次に、図１７を参照して第１実施形態の電源回路ＰＣの動作について説明する。図１７は、第１実施形態に係る周辺回路の動作波形図である。図１７（ａ）は、プログラム動作時に、電圧ＶＰＧＭを選択ワード線ＷＬに印加する際の電圧波形図であり、図１７（ｂ）は、プログラム動作時の電圧ＶＰＡＳＳ又は読み出し動作時の電圧ＶＲＥＡＤを非選択ワード線ＷＬに印加する際の電圧波形図である。
【００８０】
図１７の時刻ｓｔ１、ｓｔ２に示すように、ポンプ回路１３０とワード線ＷＬが接続されて、ワード線ＷＬに電圧が印加される時、ポンプ回路１３０の出力電圧が低下する。ここで、本実施形態のキャパシタＣＡＰは、メモリセルアレイＭＡの直下の領域に設けられており、その容量が大きい。そのため、ポンプ回路１３０の電圧の低下量は、図１２に示す比較例に比べて小さい。
【００８１】
また、本実施形態の電源回路ＰＣでは、時刻ｓｔ１、ｓｔ２にブーストイネーブル信号ＢＴＥＮを“Ｈ”レベルにする。また、リミッタ回路１４０は、ポンプ回路１３０の電圧の低下を検知してイネーブル信号ＥＮを“Ｈ”レベルにして出力している。そのため、時刻ｓｔ１、ｓｔ２以降はブースト回路１５０が作動してノードＢＴを充電する。ポンプ回路１３０の出力が所望の電圧に戻り、リミッタ回路１４０から出力されるイネーブル信号ＥＮが“Ｌ”レベルになると、ノードＢＴの充電は停止する（時刻ｓｔ３、ｓｔ４）。その後、ポンプ回路１３０から選択ワード線ＷＬに電圧を印加する期間（時刻ｓｔ３〜ｓｔ５、ｓｔ４〜ｓｔ６）は、ブーストイネーブル信号ＢＴＥＮが“Ｈ”レベルに保たれ、ノードＢＴの充電状態は維持される。
【００８２】
時刻ｓｔ５、ｓｔ６において、動作が終了してワード線ＷＬを放電する際、ブーストイネーブル信号ＢＴＥＮは“Ｌ”レベルにされる。これにより、ノードＢＴが放電され、ポンプ回路１３０の出力端子ＶＯＵＴも放電される。この後、出力端子ＶＯＵＴが電圧ＶＰＧＭや電圧ＶＲＥＡＤに戻るまでポンプ回路１３０が動作する。
【００８３】
［第１実施形態の効果］
比較例のポンプ回路１３０は、ワード線ＷＬの立ち上げに許容される時間内に電圧ＶＰＧＭや電圧ＶＲＥＡＤ等まで上昇させるため、強力なポンプ回路が必要である。このため、ポンプ回路のキャパシタＣＡＰの面積が増大し、回路面積が増加するおそれがある。これに対し、本実施形態の電源回路ＰＣでは容量の大きなキャパシタＣＡＰをメモリセルアレイＭＡの直下の領域に設けており、回路面積が増加を防止しつつ、ポンプ回路のキャパシタＣＡＰの面積が増大できる。その結果、チップ面積を削減することのできる不揮発性半導体記憶装置を提供できる。また、本実施形態の電源回路ＰＣでは容量の大きなキャパシタＣＡＰをブースト回路１５０によって充電できるため、ポンプ回路１３０の出力端子ＶＯＵＴの電圧の低下量を小さくすることができる。
【００８４】
また、ワード線ＷＬ及びキャパシタＣＡＰの放電後に再度出力端子ＶＯＵＴを充電する必要があるが、これは、次回の動作までに終了していればよい。出力端子ＶＯＵＴの充電までの許容時間が長くなるため、ポンプ回路１３０の構成を大きくする必要がない。その結果、メモリセルアレイＭＡの下部領域の外に配置されるポンプ回路１３０の面積を削減することができる。充電までの許容時間が長くなることはピーク電流削減にも効果的ある。例えばＮＡＮＤ型フラッシュメモリの１チップ当たりピーク電流を減らすことにより、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などのシステムで多数のＮＡＮＤフラッシュメモリのチップを同時に動作させる時、より多くのチップを動作させることができる。その結果、メモリチップからなるシステムとしてもデータ転送スピードが上げられる。また、サイズの大きいキャパシタＣＡＰは、メモリセルアレイＭＡの下部に配置されるため、チップ面積が増大することはない。よって、電源回路ＰＣ全体としてはチップ面積を削減することができる。
【００８５】
キャパシタＣＡＰは、ブースト回路１５０からの定電流により、充電速度を制御しながら充電する。これにより、所望の電圧まで充電された後、充電を即座に停止させ、電圧がオーバーシュートすることを防ぐことができる。
【００８６】
［第２実施形態］
次に、第２実施形態の不揮発性半導体記憶装置を、図１８及び図１９を参照して説明する。本実施形態の不揮発性半導体記憶装置の全体構成は、第１実施形態と同様であり、その詳細な説明は省略する。また、第１実施形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００８７】
図１８は、第２実施形態に係るブースト回路１５０、スイッチ１６０の構成を示す回路図である。本実施形態のブースト回路は、ノードＢＴを充電するための定電流の値を変更可能に構成されている点で第１実施形態と異なる。
【００８８】
図１８に示すように、本実施形態のリミッタ回路１４０は、ブースト回路１５０の出力端子ＶＯＵＴの電圧に応じて２種類のイネーブル信号ＥＮ１、ＥＮ２を出力する。イネーブル信号ＥＮ２は、イネーブル信号ＥＮ１よりも基準電圧が低く設定された信号である。出力端子ＶＯＵＴの電圧が低下すると、まずイネーブル信号ＥＮ１、ＥＮ２が双方とも“Ｈ”レベルになり、出力端子ＶＯＵＴの電圧が上昇していくとイネーブル信号ＥＮ２、ＥＮ１の順番で“Ｌ”レベルに変化する。
【００８９】
ブースト回路１５０は、イネーブル信号ＥＮ２及びブーストイネーブル信号ＢＴＥＮが双方とも“Ｈ”レベルの際に、“Ｈ”レベルの信号を出力するＡＮＤ回路１５１’を備える。また、ブースト回路１５０は、カレントミラー回路１５２内にＮＭＯＳトランジスタＭＮ５〜ＭＮ７を有する。トランジスタＭＮ５は、トランジスタＭＮ２とトランジスタＭＮ３との間に直列に接続され、ゲートにＡＮＤ回路１５１’の出力信号が入力される。トランジスタＭＮ６、ＭＮ７は、トランジスタＭＰ２とトランジスタＭＮ３との間に直列に接続される。トランジスタＭＮ６のゲートは、トランジスタＭＮ１、ＭＮ２のゲートに接続され、トランジスタＭＮ７のゲートは電源端子に接続される。
【００９０】
イネーブル信号ＥＮ１、ＥＮ２が双方とも“Ｈ”レベルである場合、トランジスタＭＮ５〜ＭＮ７は導通状態となり、カレントミラー回路１５２からトランジスタＭＰ４を介してノードＢＴに流れる定電流の値が第１実施形態よりも大きくなる。そして、出力端子ＶＯＵＴの電圧が上昇し、イネーブル信号ＥＮ２が“Ｌ”レベルになると、トランジスタＭＮ５が非導通状態となり、ノードＢＴに流れ込む定電流の値が減少する。
【００９１】
図１９は、第２実施形態に係る周辺回路の動作波形図である。図１９に示すように、時刻ｓｔ１において、ブーストイネーブル信号ＢＴＥＮ及びイネーブル信号ＥＮ１、ＥＮ２が全て“Ｈ”レベルとなるとノードＢＴの充電が開始する。この開始当初の充電は、ノードＢＴに流れ込む定電流の量が多く、充電速度が速い。その後、時刻ｓｔ１’でイネーブル信号ＥＮ２が“Ｌ”レベルになるとノードＢＴの充電速度は遅くなり、イネーブル信号ＥＮ１が“Ｌ”レベルになるとノードＢＴの充電が終了する。
【００９２】
［第２実施形態の効果］
本実施形態の電源回路ＰＣでも容量の大きなキャパシタＣＡＰをメモリセルアレイＭＡの直下の領域に設けており、ポンプ回路１３０の出力端子ＶＯＵＴの電圧の低下量を小さくすることができる。また、サイズの大きいキャパシタＣＡＰは、メモリセルアレイＭＡの下部に配置されるため、チップ面積が増大することはない。よって、電源回路ＰＣ全体としてはチップ面積を削減することができる。
【００９３】
キャパシタＣＡＰは、ブースト回路１５０からの定電流の電流値を変化させることができる。これにより、充電速度を制御しながら充電することが可能になる。これにより、ノードＢＴの電圧が所望の電圧に近づいたら充電速度を抑えることができる。その結果、電圧がオーバーシュートをすることをより効果的に防ぐことができる。
【００９４】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、実施形態で説明した周辺回路や電源回路の構成は一例として示したものであり、種々の構成を採用することができる。
【符号の説明】
【００９５】
ＭＡ・・・メモリセルアレイ、 ＣＣ・・・周辺回路、 ＭＢ・・・メモリブロック、 ＭＵ・・・メモリユニット、 ＭＳ・・・メモリストリング、 ＭＴｒ１〜ＭＴｒ８・・・メモリトランジスタ、 ＳＳＴｒ・・・ソース側選択トランジスタ、 ＳＤＴｒ・・・ドレイン側選択トランジスタ、 ＢＴｒ・・・バックゲートトランジスタ、 ＣＡＰ・・・キャパシタ、 １３０・・・ポンプ回路、 １４０・・・リミッタ回路、 １５０・・・ブースト回路、 １６０・・・スイッチ。
【技術分野】
【０００１】
実施形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置において集積度向上を図るため、メモリセルの積層化が期待されている。その一つとして縦型トランジスタをメモリセルとして用いた積層型ＮＡＮＤ型フラッシュメモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３５３７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、チップ面積を削減することのできる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。電源回路は、メモリセルアレイに供給する電圧を生成するポンプ回路と、ポンプ回路の出力端子に接続され、出力端子の電圧値が所定の値を下回った場合にポンプ回路を作動させる制御信号を出力するリミッタ回路と、出力端子に一端が接続され、出力端子の電圧を調整するように構成されたキャパシタと、キャパシタの他端に接続され、制御信号に基づき所定の電流値の定電流を用いてキャパシタを充電するブースト回路と、ブースト回路の充電動作を停止させるスイッチとを備える。キャパシタは、メモリセルアレイの直下に設けられる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び周辺回路ＣＣを示す図である。
【図２】第１実施形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【図３】第１実施形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図４】第１実施形態に係るメモリセルアレイＭＡの動作の制御対象を示す図である。
【図５】第１実施形態に係るプログラム動作時のタイミングチャートである。
【図６】第１実施形態に係る読み出し動作時のタイミングチャートである。
【図７】第１実施形態に係る周辺回路ＣＣを示す回路図である。
【図８】第１実施形態に係る各種ドライバを示す回路図である。
【図９】第１実施形態に係る各種昇圧回路を示す回路図である。
【図１０】比較例に係る周辺回路の回路配置図である。
【図１１】比較例に係る周辺回路のブロック図である。
【図１２】比較例に係る周辺回路の動作波形図である。
【図１３】第１実施形態に係る周辺回路の回路配置図である。
【図１４】第１実施形態に係る周辺回路のブロック図である。
【図１５】第１実施形態に係る周辺回路の回路図である。
【図１６】第１実施形態に係る周辺回路の回路図である。
【図１７】第１実施形態に係る周辺回路の動作波形図である。
【図１８】第２実施形態に係る周辺回路の回路図である。
【図１９】第２実施形態に係る周辺回路の動作波形図である。
【発明を実施するための形態】
【０００７】
半導体基板上に積層されたメモリセルを有するメモリセルアレイの下方には、デコーダやドライバ、メモリセルアレイに電圧を供給する電源回路等を含む各種の制御回路を設けることが検討できる。しかしながら、積層型ＮＡＮＤ型フラッシュメモリにおいて、チップ面積を最小にするためにこれらの制御回路をいかに効率よくメモリセルアレイの下部に配置するかが課題となる。
【０００８】
以下、図面を参照して、不揮発性半導体記憶装置の実施形態について説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００９】
［第１実施形態］
［第１実施形態の不揮発性半導体記憶装置の構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び周辺回路ＣＣを備える。なお、周辺回路ＣＣの具体的構成については後述する。
【００１０】
メモリセルアレイＭＡは、図１に示すように、ｍ列のメモリブロックＭＢ（１）、…ＭＢ（ｍ）（以下、メモリブロックＭＢと記載する場合もある）を有する。
【００１１】
各メモリブロックＭＢは、ｎ行、２列のメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）（以下、メモリユニットＭＵと記載する場合もある）を有する。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。メモリユニットＭＵの一端はビット線ＢＬに接続され、メモリユニットＭＵの他端はソース線ＳＬに接続される。即ち、ドレイン側選択トランジスタＳＤＴｒの電流経路の一端は、ビット線ＢＬに接続され、ソース側選択トランジスタＳＳＴｒの電流経路の一端は、ソース線ＳＬに接続される。
【００１２】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴｒ４、ＭＴｒ５〜ＭＴｒ８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に設けられる。
【００１３】
メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによって、データを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１４】
メモリブロックＭＢ（１）〜ＭＢ（ｍ）において、ｎ行２列のメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、各々、共通にワード線ＷＬ１〜ＷＬ８が接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、共通にバックゲート線ＢＧが接続される。
【００１５】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソース（メモリトランジスタＭＴｒ１のソース）に接続される。ソース側選択トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続される。各メモリブロックＭＢの奇数列目（１列目、３列目、５列目、…）、偶数列目（２列目、４列目、６列目、…）に並ぶソース側選択トランジスタＳＳＴｒのゲートには、各々、共通にソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）（以下、ソース側選択ゲート線ＳＧＳと記載する場合もある）が接続される。
【００１６】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレイン（メモリトランジスタＭＴｒ８のドレイン）に接続される。ドレイン側選択トランジスタＳＳＴｒのドレインは、ビット線ＢＬに接続される。各メモリブロックＭＢの奇数列目、偶数列目に並ぶドレイン側選択トランジスタＳＤＴｒのゲートには、各々、共通にドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）（以下、ドレイン側選択ゲート線ＳＧＤ）が接続される。
【００１７】
［積層構造］
次に、図２及び図３を参照して、第１実施形態に係るメモリブロックＭＢの積層構造について説明する。図２は、メモリセルアレイＭＡを示す斜視図である。図３は、メモリセルアレイＭＡを示す断面図である。メモリブロックＭＢは、図２及び図３に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００１８】
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００１９】
バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられる。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１に埋め込まれるように形成される。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、ロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２０】
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、ワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。ワード線導電層４１ｂは、ワード線ＷＬ３、及びメモリトランジスタＭＴｒ３のゲートとして機能する。また、ワード線導電層４１ｂは、ワード線ＷＬ６、及びメモリトランジスタＭＴｒ６のゲートとしても機能する。ワード線導電層４１ｃは、ワード線ＷＬ２、及びメモリトランジスタＭＴｒ２のゲートとして機能する。また、ワード線導電層４１ｃは、ワード線ＷＬ７、及びメモリトランジスタＭＴｒ７のゲートとしても機能する。ワード線導電層４１ｄは、ワード線ＷＬ１、及びメモリトランジスタＭＴｒ１のゲートとして機能する。また、ワード線導電層４１ｄは、ワード線ＷＬ８、及びメモリトランジスタＭＴｒ８のゲートとしても機能する。
【００２１】
ワード線導電層４１ａ〜４１ｄは、層間絶縁層を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びる部分を有する。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２２】
メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、及び柱状半導体層４４Ａを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられている。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層を貫通するように形成される。柱状半導体層４４Ａは、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合するように形成される。柱状導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２３】
すなわち、バックゲート層３０及びメモリ層４０において、メモリ半導体層４４は、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂを有し、メモリストリングＭＳのボディ（チャネル）として機能する。メモリ半導体層４４は、メモリ層４０の層間絶縁層、及びバックゲート導電層３１に埋め込まれるように形成される。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。
【００２４】
メモリゲート絶縁層４３は、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、トンネル絶縁層４３ｃを有する。ブロック絶縁層４３ａは、柱状半導体層４４Ａの側面及び連結半導体層４４Ｂの側面に形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側面に形成される。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂとメモリ半導体層４４との間に形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、例えば、酸化シリコン（ＳｉＯ２）の材料を用いる。電荷蓄積層４３ｂは、例えば、窒化シリコン（ＳｉＮ）の材料を用いる。
【００２５】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲むように形成される。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成される。
【００２６】
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００２７】
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。複数のソース側導電層５１ａ、及びドレイン側導電層５１ｂ、は、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２８】
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００２９】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａと、ソース側柱状半導体層５４ａとの間に設けられている。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通するように形成される。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ソース側ゲート絶縁層５３ａは、例えば、酸化シリコン（ＳｉＯ２）の材料を用いる。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３０】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂと、ドレイン側柱状半導体層５４ｂとの間に設けられている。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通するように形成される。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側ゲート絶縁層５３ｂは、例えば、酸化シリコン（ＳｉＯ２）の材料を用いる。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３１】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
【００３２】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成される。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成される。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン（Ｗ）等の金属の材料を用いる。
【００３３】
［第１実施形態における動作の制御対象］
次に、図４を参照して、以下に説明する動作の制御対象について説明する。周辺回路ＣＣは、プログラム動作時、図４に示すように各種配線を選択、非選択として、それぞれの配線の電圧を制御する。動作は、選択メモリブロックｓ−ＭＢ内の選択メモリユニットｓ−ＭＵに含まれる選択メモリトランジスタｓ−ＭＴｒを対象として実行される。
【００３４】
例えば、図４に示す例では、メモリブロックＭＢ（１）が選択メモリブロックｓ−ＭＢとされ、その他のメモリブロックＭＢが非選択メモリブロックｎｓ−ＭＢとされる。選択メモリブロックｓ−ＭＢであるメモリブロックＭＢ（１）中のメモリユニットＭＵ（１、ｋ）が選択メモリユニットｓ−ＭＵとされ、メモリブロックＭＢ（１）中のその他のメモリユニットＭＵが非選択メモリユニットｎｓ−ＭＵとされる。選択メモリユニットｓ−ＭＵ内において、メモリトランジスタＭＴｒ３が選択メモリトランジスタｓ−ＭＴｒとされ、その他のメモリトランジスタＭＴｒが非選択メモリトランジスタｎｓ−ＭＴｒとされる。
【００３５】
例えば、図４に示す例では、ビット線ＢＬ（ｋ）が選択ビット線ｓ−ＢＬとされ、その他のビット線ＢＬが非選択ビット線ｎｓ−ＢＬとされる。選択メモリブロックｓ−ＭＢにおいて、ワード線ＷＬ３が選択ワード線ｓ−ＷＬとされ、その他のワード線ＷＬが非選択ワード線ｎｓ−ＷＬとされる。また、選択メモリブロックｓ−ＭＢにおいて、ソース側選択ゲート線ＳＧＳ（１）及びドレイン側選択ゲート線ＳＧＤ（１）が、各々、選択ソース側選択ゲート線ｓ−ＳＧＳ、及び選択ドレイン側選択ゲート線ｓ−ＳＧＤとされ、ソース側選択ゲート線ＳＧＳ（２）及びドレイン側選択ゲート線ＳＧＤ（２）が、各々、非選択ソース側選択ゲート線ｎｓ−ＳＧＳ、及び非選択ドレイン側選択ゲート線ｎｓ−ＳＧＤとされる。
【００３６】
［第１実施形態のプログラム動作］
次に、図５を参照して、第１実施形態に係るプログラム動作を具体的に説明する。図５は、第１実施形態に係るプログラム動作時のタイミングチャートである。図５（ａ）は、選択メモリユニットｓ−ＭＵに関係する配線の電圧を示す。図５（ｂ）は、非選択メモリユニットｎｓ−ＭＵに関係する配線の電圧を示す。図５（ｃ）は、非選択メモリブロックｎｓ−ＭＢに関係する配線の電圧を示す。図５（ａ）〜図５（ｃ）に示すように、先ず、時刻ｔ１１から、選択ビット線ｓ−ＢＬの電圧が２．５Ｖまで上げられる。また、選択ドレイン側選択ゲート線ｓ−ＳＧＤの電圧が４Ｖまで上げられる。他方、選択ソース側選択ゲート線ｓ−ＳＧＳは電圧ＶＳＳに保持される。
【００３７】
続いて、時刻ｔ１２にて、例えばセンスアンプＳ／Ａとビット線ＢＬとの間に設けられたトランジスタを制御して（選択ビット線ｓ−ＢＬに接続されたトランジスタをオフ状態として）、選択ビット線ｓ−ＢＬはフローティング状態とされる。また、非選択ビット線ｎｓ−ＢＬの電圧は２Ｖまで上げられ、ソース線ＳＬの電圧は２．５Ｖまで上げられる。これらに伴うカップリングにより、選択ビット線ｓ−ＢＬの電圧は、４Ｖまで上がる。
【００３８】
次に、時刻ｔ１３にて、選択ドレイン側選択ゲート線ｓ−ＳＧＤは２．５Ｖまで降下される。
【００３９】
続いて、時刻ｔ１４から、選択ワード線ｓ−ＷＬ及び非選択ワード線ｎｓ−ＷＬは電圧ＶＰＡＳＳまで上げられる。これにより、選択メモリユニットｓ−ＭＵにおいて、非選択メモリトランジスタｎｓ−ＭＴｒは導通状態となる。その後、選択ワード線ｓ−ＷＬは電圧ＶＰＧＭまで上げられる。これにより、選択メモリユニットｓ−ＭＵ内にて、選択メモリトランジスタｓ−ＭＴｒのゲートに高電圧が印加される。すなわち、選択メモリトランジスタｓ−ＭＴｒに対してプログラム動作が実行される。
【００４０】
上記時刻ｔ１１〜ｔ１４において、非選択ドレイン側選択ゲート線ｎｓ−ＳＧＤ、及び非選択ソース側選択ゲート線ｎｓ−ＳＧＳは、電圧Ｖｓｓに保持される。これにより、非選択メモリユニットｎｓ−ＭＵにおいて、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒは非導通状態に保持される。よって、非選択メモリユニットｎｓ−ＭＵにおいて、メモリトランジスタＭＴｒのゲートに高電圧は印加されず、それらメモリトランジスタＭＴｒに対してプログラム動作は禁止される。
【００４１】
上記時刻ｔ１１〜ｔ１４において、非選択メモリブロックｎｓ−ＭＢにおいて、ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳは電圧ＶＳＳに保持される。よって、非選択メモリブロックｎｓ−ＭＢにおいて、メモリトランジスタＭＴｒのゲートに高電圧は印加されず、それらメモリトランジスタＭＴｒに対してプログラム動作は禁止される。
【００４２】
［第１実施形態の読み出し動作］
次に、図６を参照して、第１実施形態に係る読み出し動作について説明する。図６は、第１実施形態に係る読み出し動作時のタイミングチャートである。
なお、説明の便宜上、図６では、隣接する複数のビット線ＢＬを同時に読み出す方式（Ａｌｌ Ｂｉｔ Ｌｉｎｅセンス方式：ＡＢＬセンス方式）を採用した場合のタイミングチャートを示す。しかし、実施の形態の読み出し方式はこれに限定されるものではなく、他の読み出し方式であっても良い。
先ず、時刻ｔ２１から、選択ワード線ｓ−ＷＬが電圧ＶＣＧＲＶまで上げられ、非選択ワード線ｎｓ−ＷＬが電圧ＶＲＥＡＤまで上げられる。続いて、時刻ｔ２２にて、選択ソース側選択ゲート線ｓ−ＳＧＤ、及び選択ドレイン側選択ゲート線ｓ−ＳＧＤが電圧ＶＳＧ（４Ｖ）まで上げられる。また、ビット線ＢＬが電圧ＶＢＬ（２Ｖ）まで上げられ、ソース線ＳＬが電圧ＶＳＬ（１．５Ｖ）まで上げられる。
【００４３】
以上により、選択メモリトランジスタｓ−ＭＴｒのデータに応じて、ビット線ＢＬからソース線ＳＬに電流が流れる。この電流を検知して、選択メモリトランジスタｓ−ＭＴｒのデータが読み出される。
【００４４】
［周辺回路ＣＣの構成］
次に、図７を参照して、上記第１の実施の形態の周辺回路ＣＣの具体的構成について説明する。周辺回路ＣＣは、図７に示すように、アドレスデコーダ回路１１、昇圧回路１２ａ〜１２ｄ、ワード線駆動回路１３ａ、１３ｂ、バックゲート線駆動回路１４、選択ゲート線駆動回路１５ａ、１５ｂ、ソース線駆動回路１６ａ、ビット線駆動回路１６ｂ、センスアンプ回路１７、シーケンサ１８、及びロウデコーダ１９ａ、１９ｂを有する。
【００４５】
アドレスデコーダ回路１１は、バスを介してロウデコーダ１９ａ、１９ｂに接続される。アドレスデコーダ回路１１は、信号ＢＡＤをロウデコーダ１９ａ、１９ｂに出力する。信号ＢＡＤは、メモリブロックＭＢ（ブロックアドレス）を指定する信号である。
【００４６】
昇圧回路１２ａ〜１２ｄは、基準電圧を昇圧させた昇圧電圧を生成する。昇圧回路１２ａは、ワード線駆動回路１３ａ、１３ｂに接続される。昇圧回路１２ａは、昇圧した電圧をワード線駆動回路１３ａ、１３ｂに転送する。昇圧回路１２ｂは、ソース線駆動回路１６ａに接続される。昇圧回路１２ｂは、昇圧した電圧をソース線駆動回路１６ａに出力する。昇圧回路１２ｃは、ビット線駆動回路１６ｂに接続される。昇圧回路１２ｃは、昇圧した電圧をビット線駆動回路１６ｂに出力する。昇圧回路１２ｄは、ロウデコーダ１９ａ、１９ｂに接続される。昇圧回路１２ｄは、昇圧した信号ＶＲＤＥＣをロウデコーダ１９ａ、１９ｂに出力する。
【００４７】
ワード線駆動回路１３ａは、ロウデコーダ１９ａに接続される。ワード線駆動回路１３ａは、信号ＶＣＧ５〜ＶＣＧ８をロウデコーダ１９ａに出力する。ワード線駆動回路１３ｂは、ロウデコーダ１９ｂに接続される。ワード線駆動回路１３ｂは、信号ＶＣＧ１〜ＶＣＧ４をロウデコーダ１９ｂに出力する。信号ＶＣＧ１〜ＶＣＧ８は、選択メモリブロックＭＢ内のワード線ＷＬ１〜ＷＬ８を駆動する際に用いられる。
【００４８】
バックゲート線駆動回路１４は、ロウデコーダ１９ｂに接続される。バックゲート線駆動回路１４は、信号ＶＢＧをロウデコーダ１９ｂに出力する。信号ＶＢＧは、選択メモリブロックＭＢのバックゲート線ＢＧを駆動する際に用いられる。
【００４９】
選択ゲート線駆動回路１５ａは、ロウデコーダ１９ａに接続される。選択ゲート線駆動回路１５ａは、信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦをロウデコーダ１９ａに出力する。選択ゲート線駆動回路１５ｂは、ロウデコーダ１９ｂに接続される。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＳ１、信号ＶＳＧＤ２、及び信号ＶＳＧＯＦＦをロウデコーダ１９ｂに出力する。信号ＶＳＧＳ１、ＶＳＧＳ２は、各々、選択メモリブロックＭＢ内のソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）を駆動する際に用いられる。信号ＶＳＧＤ１、ＶＳＧＤ２は、各々、選択メモリブロックＭＢ内のドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）を駆動する際に用いられる。信号ＶＳＧＯＦＦは、非選択メモリブロックＭＢのソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）を駆動する際に用いられる。
【００５０】
上記信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦは、選択ゲート線駆動回路１５ａからロウデコーダ１９ａを介して各種配線に入力される。また、信号ＶＳＧＯＦＦ、ＶＳＧＤ２、ＶＳＧＳ１は、選択ゲート線駆動回路１５ｂからロウデコーダ１９ｂを介して各種配線に入力される。
【００５１】
ソース線駆動回路１６ａは、ソース線ＳＬに接続される。ソース線駆動回路１６ａは、信号ＶＳＬをソース線ＳＬに出力する。信号ＶＳＬは、ソース線ＳＬを駆動する際に用いられる。ビット線駆動回路１６ｂは、ビット線ＢＬに接続される。ビット線駆動回路１６ｂは、転送トランジスタＴｒを介して選択的に信号ＶＢＬをビット線ＢＬに供給する。信号ＶＢＬは、ビット線ＢＬを駆動する際に用いられる。
【００５２】
センスアンプ回路１７は、ビット線ＢＬに接続される。センスアンプ回路１７は、ビット線ＢＬの電圧の変化に基づきメモリトランジスタＭＴｒ１〜ＭＴｒ８の保持データを判定する。シーケンサ１８は、上記回路１１〜１７に接続される。シーケンサ１８は、回路１１〜１７に制御信号を供給し、それら回路を制御する。
【００５３】
ロウデコーダ１９ａ、１９ｂは、一つのメモリブロックＭＢに対して、各々一つ設けられる。ロウデコーダ１９ａは、ワード線ＷＬ５〜８、ソース側選択ゲート線ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）に接続される。ロウデコーダ１９ｂは、ワード線ＷＬ１〜４、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ（２）、及びソース側選択ゲート線ＳＧＳ（１）に接続される。
【００５４】
ロウデコーダ１９ａは、信号ＢＡＤ、信号ＶＣＧ５〜ＶＣＧ８に基づき、ワード線ＷＬ５〜８を介してメモリトランジスタＭＴｒ５〜ＭＴｒ８のゲートに信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を入力する。また、ロウデコーダ１９ａは、信号ＢＡＤ、信号ＶＳＧＳ２、及び信号ＳＧＯＦＦに基づき、ソース側選択ゲート線ＳＧＳ（２）を介して選択的にメモリブロックＭＢの２列目に位置するソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ２＜ｉ＞を入力する。また、ロウデコーダ１９ａは、信号ＢＡＤ、信号ＶＳＧＤ１、及び信号ＳＧＯＦＦに基づき、ドレイン側選択ゲート線ＳＧＤ（１）を介して選択的にメモリブロックＭＢの１列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ１＜ｉ＞を入力する。
【００５５】
ロウデコーダ１９ａは、電圧変換回路ＶＣａ、第１転送トランジスタＴｒａ１〜Ｔｒａ６、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２を有する。電圧変換回路ＶＣａは、アドレスデコーダ回路１１、昇圧回路１２ｄ、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲート、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに接続される。電圧変換回路ＶＣａは、信号ＢＡＤ、及び信号ＶＲＤＥＣに基づき信号ＶＳＥＬａ＜ｉ＞を生成し、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲートに出力する。また、電圧変換回路ＶＣａは、信号ＢＡＤ、信号ＶＲＤＥＣに基づき、信号ＶＵＳＥＬａ＜ｉ＞を生成し、第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに出力する。
【００５６】
第１転送トランジスタＴｒａ１〜Ｔｒａ４は、各々、ワード線駆動回路１３ａとワード線ＷＬ５〜ＷＬ８との間に接続される。第１転送トランジスタＴｒａ１〜Ｔｒａ４は、各々、信号ＶＣＧ５〜ＶＣＧ８、ＶＳＥＬａ＜ｉ＞に基づき、ワード線ＷＬ５〜ＷＬ８に信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を出力する。第１転送トランジスタＴｒａ５は、選択ゲート線駆動回路１５ａとドレイン側選択ゲート線ＳＧＤ（１）との間に接続される。第１転送トランジスタＴｒａ６は、選択ゲート線駆動回路１５ａとソース側選択ゲート線ＳＧＳ（２）との間に接続される。
【００５７】
第２転送トランジスタＴｒｂ１は、選択ゲート線駆動回路１５ａとドレイン側選択ゲート線ＳＧＤ（１）との間に接続される。第２転送トランジスタＴｒｂ２は、選択ゲート線駆動回路１５ａとソース側選択ゲート線ＳＧＳ（２）との間に接続される。
【００５８】
ロウデコーダ１９ｂは、信号ＢＡＤ、及び信号ＶＣＧ１〜ＶＣＧ４に基づき、ワード線ＷＬ１〜４を介してメモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を入力する。また、ロウデコーダ１９ｂは、信号ＢＡＤ、及び信号ＶＢＧに基づき、バックゲート線ＢＧを介してバックゲートトランジスタＢＴｒのゲートに信号ＶＢＧ＜ｉ＞を入力する。また、ロウデコーダ１９ｂは、信号ＢＡＤ、信号ＶＳＧＳ１、及び信号ＳＧＯＦＦに基づき、ソース側選択ゲート線ＳＧＳ（１）を介して選択的にメモリブロックＭＢの１列目に位置するソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ１＜ｉ＞を入力する。また、ロウデコーダ１９ｂは、信号ＢＡＤ、信号ＶＳＧＤ２、及び信号ＳＧＯＦＦに基づき、ドレイン側選択ゲート線ＳＧＤ（２）を介して選択的にメモリブロックＭＢの２列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ２＜ｉ＞を入力する。
【００５９】
ロウデコーダ１９ｂは、電圧変換回路ＶＣｂ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２を有する。電圧変換回路ＶＣｂは、アドレスデコーダ回路１１、昇圧回路１２ｄ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲート、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに接続される。電圧変換回路ＶＣｂは、信号ＢＡＤ、信号ＶＲＤＥＣに基づき信号ＶＳＥＬｂ＜ｉ＞を生成し、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲートに出力する。また、電圧変換回路ＶＣｂは、信号ＢＡＤ、信号ＶＲＤＥＣに基づき信号ＶＵＳＥＬｂ＜ｉ＞を生成し、第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに出力する。
【００６０】
第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、各々、ワード線駆動回路１３ｂとワード線ＷＬ１〜ＷＬ４との間に接続される。第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、信号ＶＣＧ１〜ＶＣＧ４、ＶＳＥＬｂ＜ｉ＞に基づき、ワード線ＷＬ１〜ＷＬ４に信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を出力する。第１転送トランジスタＴｒｃ５は、バックゲート線駆動回路１４とバックゲート線ＢＧとの間に接続される。第１転送トランジスタＴｒｃ５は、信号ＶＢＧ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、バックゲート線ＢＧに信号ＶＢＧ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ６は、選択ゲート線駆動回路１５ｂとソース側選択ゲート線ＳＧＳ（１）との間に接続される。第１転送トランジスタＴｒｃ７は、選択ゲート線駆動回路１５ｂとドレイン側選択ゲート線ＳＧＤ（２）との間に接続される。
【００６１】
第２転送トランジスタＴｒｄ１は、選択ゲート線駆動回路１５ｂとソース側選択ゲート線ＳＧＳ（１）との間に接続される。第２転送トランジスタＴｒｄ２は、選択ゲート線駆動回路１５ｂとドレイン側選択ゲート線ＳＧＤ（２）との間に接続される。
【００６２】
次に、図８及び図９を参照して、ロウデコーダ１９を介して、ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳを駆動する駆動回路について説明する。図８に示すように、ワード線駆動回路１３は、上述の各動作に必要な電圧ＶＰＧＭ、ＶＣＧＲＶ、ＶＰＡＳＳ、ＶＲＥＡＤ等（信号ＶＣＧ）を、配線ＶＣＧＳＥＬ、ＶＣＧＵＳＥＬ等からメモリセルアレイＭＡに供給する。また、ワード線駆動回路１３は、放電機能を有する放電回路ＳＧＤＩＳを有する。選択ゲート線駆動回路１５は、レベルシフタＬＳＨＶＸを用いて上述の動作に必要な電圧を調整した後、信号ＶＳＧＤ、ＶＳＧＳとしてメモリセルアレイＭＡに供給する。
【００６３】
図９は、上述のロウデコーダ１９及びワード線駆動回路１３に動作電圧ＶＲＤＥＣ及びＶＢＳＴをそれぞれ供給する昇圧回路１２ａ、１２ｄを示す回路図である。昇圧回路１２ａ、１２ｄは、プログラム動作又は読み出し動作時に、スイッチＳＷＶＰＰ又はＳＷＶＰＡＳＳの制御に基づき電圧ＶＰＧＭＨ、ＶＲＥＡＤＨを動作電圧ＶＢＳＴ、ＶＲＤＥＣとして転送する。また、昇圧回路１２ａ、１２ｄは、放電回路ＶＢＳＴＤＩＳ又は充電回路ＶＲＤＥＣＶＤＤをそれぞれ有する。
【００６４】
［比較例に係る電源回路］
まず、比較例の電源回路について図１０乃至図１２を参照して説明した後、第１実施形態の電源回路について説明する。
【００６５】
図１０は、比較例に係る周辺回路の回路配置図であり、図１１は、比較例に係る周辺回路のブロック図である。図１０に示すように、半導体基板上に、上述のロウデコーダ１９や各種ドライバ回路、センスアンプＳ／Ａ等を含む周辺回路が形成される。また、周辺回路の動作に必要な電圧を供給する電源回路ＰＣも基板上に形成される。上述したように、メモリセルアレイＭＡは３次元的に積層されて形成されており、このメモリセルアレイＭＡの下部の領域（図１０の斜線部分）にも周辺回路の一部が設けられる。図１０では、メモリセルアレイＭＡの下部の領域にセンスアンプＳ／Ａが設けられた例を示している。
【００６６】
図１１に示すように、比較例の電源回路ＰＣは、メモリセルアレイＭＡに供給する電圧を発生させるポンプ回路１３０を備える。ポンプ回路１３０により生じた各動作に必要な電圧（ＶＰＧＭ、ＶＲＥＡＤ、ＶＰＡＳＳ等）は、出力端子ＶＯＵＴからワード線駆動回路１３及びロウデコーダ１９を介してメモリセルアレイＭＡのワード線ＷＬに供給される。また、電源回路ＰＣは、ポンプ回路１３０の出力端子ＶＯＵＴに接続されたリミッタ回路１４０を備える。リミッタ回路１４０は、出力端子ＶＯＵＴの電圧値が所定の値を下回った場合にポンプ回路１３０を作動させるイネーブル信号ＥＮをポンプ回路１３０に出力する。そして、電源回路ＰＣは、ポンプ回路１３０の出力端子ＶＯＵＴに一端が接続され、出力端子ＶＯＵＴの電圧を調整するキャパシタＣＡＰ’を備える。
【００６７】
次に、図１２を参照して比較例の電源回路ＰＣの動作について説明する。図１２は、比較例に係る周辺回路の動作波形図である。図１２（ａ）は、プログラム動作時に、電圧ＶＰＧＭを選択ワード線ＷＬに印加する際の電圧波形図であり、図１２（ｂ）は、プログラム動作時の電圧ＶＰＡＳＳ又は読み出し動作時の電圧ＶＲＥＡＤを非選択ワード線ＷＬに印加する際の電圧波形図である。
【００６８】
図１２の時刻ｓｔ１、ｓｔ２に示すように、ポンプ回路１３０とワード線ＷＬが接続されてワード線ＷＬに電圧が印加される時、ポンプ回路１３０の出力端子ＶＯＵＴの電圧が低下する。これは、電圧ＶＰＧＭや電圧ＶＲＥＡＤ等に充電されたキャパシタＣＡＰ’と、ワード線ＷＬの負荷容量との間で電荷の分配がおきるためである。リミッタ回路１４０は、この電圧の低下を検知してイネーブル信号ＥＮを“Ｈ”レベルにして出力し、ポンプ回路１３０を作動させる。ポンプ回路１３０は、低下した電圧が電圧ＶＰＧＭや電圧ＶＲＥＡＤ等に戻るまで動作を継続する。この時、電圧が電圧ＶＰＧＭや電圧ＶＲＥＡＤ等に戻るまでの時間が長くなると、半導体記憶装置の動作速度に影響する。そのため、ポンプ回路１３０は、ワード線ＷＬの立ち上げに許容される時間（例えば５μｓ）内に電圧ＶＰＧＭや電圧ＶＲＥＡＤ等まで上昇させるように構成する必要がある。その場合、強力なポンプ回路１３０が必要となり、回路面積が増加するおそれがある。
【００６９】
このため、メモリセルアレイＭＡの下方にポンプ回路１３０を配置することも検討できる。しかしながら、その場合には、ポンプ回路１３０とメモリセルアレイＭＡとの間の寄生容量が増えるおそれがある。また、メモリセルアレイＭＡの下方に設けることができる配線数に制限があること等の種々の理由によりポンプ回路１３０の効率が落ち、設計も困難となる。そのため、メモリセルアレイＭＡの下方の領域にポンプ回路１３０を設けることは難しい。
【００７０】
［第１実施形態に係る電源回路］
このような観点から、第１実施形態では、以下に示すような電源回路ＰＣの構成及び配置を採用する。以下、本実施形態に係る電源回路ＰＣを、図１３乃至図１７を参照して説明する。
【００７１】
図１３は、第１実施形態に係る周辺回路の回路配置図であり、図１４は、第１実施形態に係る周辺回路のブロック図である。ここで、比較例と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図１３及び図１４に示すように、第１実施形態の電源回路ＰＣは、ブースト回路１５０及びスイッチ１６０を有する点で比較例の電源回路ＰＣと異なる。また、第１実施形態のキャパシタＣＡＰは、比較例のキャパシタＣＡＰ’よりも大きなサイズで形成されており、容量も大きい点で比較例と異なる。
【００７２】
図１３に示すように、第１実施形態においては、半導体基板上のメモリセルアレイＭＡの下方の領域（図１３の斜線部分）には、センスアンプＳ／ＡとともにキャパシタＣＡＰが設けられる。図１３では、１つのメモリセルアレイＭＡの直下の領域にキャパシタＣＡＰが形成された例を示しているが、キャパシタＣＡＰは複数のメモリセルアレイＭＡのそれぞれの直下の領域に設けられていてもよい。
【００７３】
また、図１４に示すように、本実施形態のブースト回路１５０は、キャパシタＣＡＰに接続され、イネーブル信号ＥＮに基づき所定の定電流を用いてキャパシタＣＡＰを充電する。また、スイッチ１６０は、後述するブーストイネーブル信号ＢＴＥＮに基づきブースト回路１５０の充電動作を停止させる機能を有する。
【００７４】
図１５及び図１６は、第１実施形態に係るブースト回路１５０及びスイッチ１６０と、ポンプ回路１３０及びリミッタ回路１４０との構成をそれぞれ示す回路図である。
【００７５】
図１５に示すように、ブースト回路１５０は、ＮＡＮＤ回路１５１及びカレントミラー回路１５２を備える。ＮＡＮＤ回路１５１は、イネーブル信号ＥＮ及びブーストイネーブル信号ＢＴＥＮが双方とも“Ｈ”レベルの際に、“Ｌ”レベルの信号を出力する。また、カレントミラー回路１５２は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３及びインバータ１５３を有する。トランジスタＭＮ１のドレインは定電流供給端子に接続される。トランジスタＭＮ１のドレイン及びゲートと、トランジスタＭＮ２のゲートとが接続され、カレントミラー対を構成する。また、トランジスタＭＮ１、ＭＮ２のソースは、トランジスタＭＮ３のドレインに接続され、トランジスタＭＮ３のソースは接地される。ＮＡＮＤ回路１５１の出力端子は、インバータ１５３の入力端子に接続され、インバータ１５３の出力端子がトランジスタＭＮ３のゲートに接続される。トランジスタＭＰ２のドレインはトランジスタＭＮ２のドレインに接続される。トランジスタＭＰ２のドレイン及びゲートと、トランジスタＭＰ３のゲートとが接続され、カレントミラー対を構成する。また、トランジスタＭＰ２、ＭＰ３のソースは、トランジスタＭＰ１のドレインに接続され、トランジスタＭＰ１のソースは電源端子に接続される。ＮＡＮＤ回路１５１の出力端子は、トランジスタＭＰ１のゲートに接続される。そして、スイッチ１６０は、入力端子にブーストイネーブル信号ＢＴＥＮが入力されるインバータ１６１と、トランジスタＭＮ４及びＭＰ４とを有する。トランジスタＭＰ４は、ソースにトランジスタＭＰ３のドレインが接続され、ゲートにＮＡＮＤ回路１５１の出力端子が接続される。トランジスタＭＮ４は、ソースが接地され、ゲートにインバータ１６１の出力端子が接続される。トランジスタＭＰ４、ＭＮ４のドレインはともにノードＢＴに接続される。
【００７６】
ブースト回路１５０に、“Ｈ”レベルのイネーブル信号ＥＮ及び“Ｈ”レベルのブーストイネーブル信号ＢＴＥＮが入力されると、ＮＡＮＤ回路１５１は、“Ｌ”レベルの信号を出力する。この“Ｌ”レベルの信号は、インバータ１５３を介してトランジスタＭＮ３のゲートに入力されるとともに、トランジスタＭＰ１のゲートに入力される。その結果、トランジスタＭＰ１及びＭＮ３は導通して、カレントミラー回路１５２が動作を開始する。このとき、電流Ｉｒｅｆが、定電流端子からカレントミラー対を介してトランジスタＭＰ４へ向けて流れる。ブーストイネーブル信号ＢＴＥＮが“Ｈ”レベル、ＮＡＮＤ回路１５１の出力信号が“Ｌ”レベルの場合、スイッチ１６０内のトランジスタＭＰ４は導通し、トランジスタＭＮ４は導通しない。定電流は、カレントミラー回路１５２からトランジスタＭＰ４を介してノードＢＴに流れてキャパシタＣＡＰが充電される。ブーストイネーブル信号ＢＴＥＮが“Ｌ”レベルの際には、ノードＢＴはトランジスタＭＮ４を介して放電される。
【００７７】
図１６に示すように、ポンプ回路１３０は、クロック信号ＣＬＫ及びイネーブル信号ＥＮが双方とも“Ｈ”レベルの際に、クロック信号ＣＬＫと同相の信号を出力するＡＮＤ回路１３１を備える。ＡＮＤ回路１３１から出力された信号は、インバータ群１３２により発振信号φ１、／φ１として出力される（第１ステージ）。また、ポンプ回路１３０は、ダイオード接続されたトランジスタ１３３ａ〜１３３ｅを有する。このうちトランジスタ１３３ａは電源に接続される。また、各トランジスタ１３３の接続ノードＮ１〜Ｎ４には、ポンピングキャパシタ１３４ａ〜１３４ｄがそれぞれ接続される。発振信号φ１、／φ１は、ポンピングキャパシタ１３４の他端に交互に供給される。このポンプ回路１３０の第２ステージ部分はチャージポンプになっており、トランジスタ１３３ｅから動作に必要な電圧が出力される。
【００７８】
リミッタ回路１４０のノードＶＭＯＮは、抵抗ＲＬを介してポンプ回路１３０の出力端子ＶＯＵＴに接続される。リミッタ回路１４０は作動増幅器１４１を有し、作動増幅器１４１の反転入力端子及び非反転入力端子には、ノードＶＭＯＮ及び基準電圧ＶＲＥＦがそれぞれ接続される。この作動増幅器１４１は、ノードＶＭＯＮの電圧が基準電圧ＶＲＥＦを下回った場合、イネーブル信号ＥＮを“Ｈ”レベルにする。このイネーブル信号ＥＮがポンプ回路１３０のＡＮＤ回路１３１に入力される。
【００７９】
次に、図１７を参照して第１実施形態の電源回路ＰＣの動作について説明する。図１７は、第１実施形態に係る周辺回路の動作波形図である。図１７（ａ）は、プログラム動作時に、電圧ＶＰＧＭを選択ワード線ＷＬに印加する際の電圧波形図であり、図１７（ｂ）は、プログラム動作時の電圧ＶＰＡＳＳ又は読み出し動作時の電圧ＶＲＥＡＤを非選択ワード線ＷＬに印加する際の電圧波形図である。
【００８０】
図１７の時刻ｓｔ１、ｓｔ２に示すように、ポンプ回路１３０とワード線ＷＬが接続されて、ワード線ＷＬに電圧が印加される時、ポンプ回路１３０の出力電圧が低下する。ここで、本実施形態のキャパシタＣＡＰは、メモリセルアレイＭＡの直下の領域に設けられており、その容量が大きい。そのため、ポンプ回路１３０の電圧の低下量は、図１２に示す比較例に比べて小さい。
【００８１】
また、本実施形態の電源回路ＰＣでは、時刻ｓｔ１、ｓｔ２にブーストイネーブル信号ＢＴＥＮを“Ｈ”レベルにする。また、リミッタ回路１４０は、ポンプ回路１３０の電圧の低下を検知してイネーブル信号ＥＮを“Ｈ”レベルにして出力している。そのため、時刻ｓｔ１、ｓｔ２以降はブースト回路１５０が作動してノードＢＴを充電する。ポンプ回路１３０の出力が所望の電圧に戻り、リミッタ回路１４０から出力されるイネーブル信号ＥＮが“Ｌ”レベルになると、ノードＢＴの充電は停止する（時刻ｓｔ３、ｓｔ４）。その後、ポンプ回路１３０から選択ワード線ＷＬに電圧を印加する期間（時刻ｓｔ３〜ｓｔ５、ｓｔ４〜ｓｔ６）は、ブーストイネーブル信号ＢＴＥＮが“Ｈ”レベルに保たれ、ノードＢＴの充電状態は維持される。
【００８２】
時刻ｓｔ５、ｓｔ６において、動作が終了してワード線ＷＬを放電する際、ブーストイネーブル信号ＢＴＥＮは“Ｌ”レベルにされる。これにより、ノードＢＴが放電され、ポンプ回路１３０の出力端子ＶＯＵＴも放電される。この後、出力端子ＶＯＵＴが電圧ＶＰＧＭや電圧ＶＲＥＡＤに戻るまでポンプ回路１３０が動作する。
【００８３】
［第１実施形態の効果］
比較例のポンプ回路１３０は、ワード線ＷＬの立ち上げに許容される時間内に電圧ＶＰＧＭや電圧ＶＲＥＡＤ等まで上昇させるため、強力なポンプ回路が必要である。このため、ポンプ回路のキャパシタＣＡＰの面積が増大し、回路面積が増加するおそれがある。これに対し、本実施形態の電源回路ＰＣでは容量の大きなキャパシタＣＡＰをメモリセルアレイＭＡの直下の領域に設けており、回路面積が増加を防止しつつ、ポンプ回路のキャパシタＣＡＰの面積が増大できる。その結果、チップ面積を削減することのできる不揮発性半導体記憶装置を提供できる。また、本実施形態の電源回路ＰＣでは容量の大きなキャパシタＣＡＰをブースト回路１５０によって充電できるため、ポンプ回路１３０の出力端子ＶＯＵＴの電圧の低下量を小さくすることができる。
【００８４】
また、ワード線ＷＬ及びキャパシタＣＡＰの放電後に再度出力端子ＶＯＵＴを充電する必要があるが、これは、次回の動作までに終了していればよい。出力端子ＶＯＵＴの充電までの許容時間が長くなるため、ポンプ回路１３０の構成を大きくする必要がない。その結果、メモリセルアレイＭＡの下部領域の外に配置されるポンプ回路１３０の面積を削減することができる。充電までの許容時間が長くなることはピーク電流削減にも効果的ある。例えばＮＡＮＤ型フラッシュメモリの１チップ当たりピーク電流を減らすことにより、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などのシステムで多数のＮＡＮＤフラッシュメモリのチップを同時に動作させる時、より多くのチップを動作させることができる。その結果、メモリチップからなるシステムとしてもデータ転送スピードが上げられる。また、サイズの大きいキャパシタＣＡＰは、メモリセルアレイＭＡの下部に配置されるため、チップ面積が増大することはない。よって、電源回路ＰＣ全体としてはチップ面積を削減することができる。
【００８５】
キャパシタＣＡＰは、ブースト回路１５０からの定電流により、充電速度を制御しながら充電する。これにより、所望の電圧まで充電された後、充電を即座に停止させ、電圧がオーバーシュートすることを防ぐことができる。
【００８６】
［第２実施形態］
次に、第２実施形態の不揮発性半導体記憶装置を、図１８及び図１９を参照して説明する。本実施形態の不揮発性半導体記憶装置の全体構成は、第１実施形態と同様であり、その詳細な説明は省略する。また、第１実施形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００８７】
図１８は、第２実施形態に係るブースト回路１５０、スイッチ１６０の構成を示す回路図である。本実施形態のブースト回路は、ノードＢＴを充電するための定電流の値を変更可能に構成されている点で第１実施形態と異なる。
【００８８】
図１８に示すように、本実施形態のリミッタ回路１４０は、ブースト回路１５０の出力端子ＶＯＵＴの電圧に応じて２種類のイネーブル信号ＥＮ１、ＥＮ２を出力する。イネーブル信号ＥＮ２は、イネーブル信号ＥＮ１よりも基準電圧が低く設定された信号である。出力端子ＶＯＵＴの電圧が低下すると、まずイネーブル信号ＥＮ１、ＥＮ２が双方とも“Ｈ”レベルになり、出力端子ＶＯＵＴの電圧が上昇していくとイネーブル信号ＥＮ２、ＥＮ１の順番で“Ｌ”レベルに変化する。
【００８９】
ブースト回路１５０は、イネーブル信号ＥＮ２及びブーストイネーブル信号ＢＴＥＮが双方とも“Ｈ”レベルの際に、“Ｈ”レベルの信号を出力するＡＮＤ回路１５１’を備える。また、ブースト回路１５０は、カレントミラー回路１５２内にＮＭＯＳトランジスタＭＮ５〜ＭＮ７を有する。トランジスタＭＮ５は、トランジスタＭＮ２とトランジスタＭＮ３との間に直列に接続され、ゲートにＡＮＤ回路１５１’の出力信号が入力される。トランジスタＭＮ６、ＭＮ７は、トランジスタＭＰ２とトランジスタＭＮ３との間に直列に接続される。トランジスタＭＮ６のゲートは、トランジスタＭＮ１、ＭＮ２のゲートに接続され、トランジスタＭＮ７のゲートは電源端子に接続される。
【００９０】
イネーブル信号ＥＮ１、ＥＮ２が双方とも“Ｈ”レベルである場合、トランジスタＭＮ５〜ＭＮ７は導通状態となり、カレントミラー回路１５２からトランジスタＭＰ４を介してノードＢＴに流れる定電流の値が第１実施形態よりも大きくなる。そして、出力端子ＶＯＵＴの電圧が上昇し、イネーブル信号ＥＮ２が“Ｌ”レベルになると、トランジスタＭＮ５が非導通状態となり、ノードＢＴに流れ込む定電流の値が減少する。
【００９１】
図１９は、第２実施形態に係る周辺回路の動作波形図である。図１９に示すように、時刻ｓｔ１において、ブーストイネーブル信号ＢＴＥＮ及びイネーブル信号ＥＮ１、ＥＮ２が全て“Ｈ”レベルとなるとノードＢＴの充電が開始する。この開始当初の充電は、ノードＢＴに流れ込む定電流の量が多く、充電速度が速い。その後、時刻ｓｔ１’でイネーブル信号ＥＮ２が“Ｌ”レベルになるとノードＢＴの充電速度は遅くなり、イネーブル信号ＥＮ１が“Ｌ”レベルになるとノードＢＴの充電が終了する。
【００９２】
［第２実施形態の効果］
本実施形態の電源回路ＰＣでも容量の大きなキャパシタＣＡＰをメモリセルアレイＭＡの直下の領域に設けており、ポンプ回路１３０の出力端子ＶＯＵＴの電圧の低下量を小さくすることができる。また、サイズの大きいキャパシタＣＡＰは、メモリセルアレイＭＡの下部に配置されるため、チップ面積が増大することはない。よって、電源回路ＰＣ全体としてはチップ面積を削減することができる。
【００９３】
キャパシタＣＡＰは、ブースト回路１５０からの定電流の電流値を変化させることができる。これにより、充電速度を制御しながら充電することが可能になる。これにより、ノードＢＴの電圧が所望の電圧に近づいたら充電速度を抑えることができる。その結果、電圧がオーバーシュートをすることをより効果的に防ぐことができる。
【００９４】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、実施形態で説明した周辺回路や電源回路の構成は一例として示したものであり、種々の構成を採用することができる。
【符号の説明】
【００９５】
ＭＡ・・・メモリセルアレイ、 ＣＣ・・・周辺回路、 ＭＢ・・・メモリブロック、 ＭＵ・・・メモリユニット、 ＭＳ・・・メモリストリング、 ＭＴｒ１〜ＭＴｒ８・・・メモリトランジスタ、 ＳＳＴｒ・・・ソース側選択トランジスタ、 ＳＤＴｒ・・・ドレイン側選択トランジスタ、 ＢＴｒ・・・バックゲートトランジスタ、 ＣＡＰ・・・キャパシタ、 １３０・・・ポンプ回路、 １４０・・・リミッタ回路、 １５０・・・ブースト回路、 １６０・・・スイッチ。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に設けられ、所望の電圧を前記メモリセルアレイに供給する電源回路とを備え、
前記電源回路は、
前記メモリセルアレイに供給する電圧を生成するポンプ回路と、
前記ポンプ回路の出力端子に接続され、前記出力端子の電圧値が所定の値を下回った場合に前記ポンプ回路を作動させる制御信号を出力するリミッタ回路と、
前記出力端子に一端が接続され、前記出力端子の電圧を調整するように構成されたキャパシタと、
前記キャパシタの他端に接続され、前記制御信号に基づき所定の電流値の定電流を用いて前記キャパシタを充電するブースト回路と、
前記ブースト回路の充電動作を停止させるスイッチとを備え、
前記キャパシタは、前記メモリセルアレイの直下に設けられた
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ブースト回路は、前記定電流の電流値を変更可能に構成された
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ブースト回路は、所定の電圧を前記メモリセルアレイに供給する期間に前記キャパシタを充電する動作を実行するよう構成されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイは、
前記メモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続された選択トランジスタをそれぞれ備える複数のメモリユニットと、
複数の前記メモリユニットの一端に接続された複数のビット線と、
複数の前記メモリユニットの他端に接続されたソース線とを備え、
前記メモリストリングは、
前記半導体基板に対して垂直方向に延び、複数の前記メモリセルのボディ及び前記選択トランジスタのボディとして機能する柱状半導体層と、
前記柱状半導体層の側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲み且つ層間絶縁膜を介して積層され、前記メモリセルのゲートと電気的に接続された第１導電層とを備える
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
一対の前記柱状半導体層の下端を連結する連結半導体層を備える
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に設けられ、所望の電圧を前記メモリセルアレイに供給する電源回路とを備え、
前記電源回路は、
前記メモリセルアレイに供給する電圧を生成するポンプ回路と、
前記ポンプ回路の出力端子に接続され、前記出力端子の電圧値が所定の値を下回った場合に前記ポンプ回路を作動させる制御信号を出力するリミッタ回路と、
前記出力端子に一端が接続され、前記出力端子の電圧を調整するように構成されたキャパシタと、
前記キャパシタの他端に接続され、前記制御信号に基づき所定の電流値の定電流を用いて前記キャパシタを充電するブースト回路と、
前記ブースト回路の充電動作を停止させるスイッチとを備え、
前記キャパシタは、前記メモリセルアレイの直下に設けられた
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ブースト回路は、前記定電流の電流値を変更可能に構成された
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ブースト回路は、所定の電圧を前記メモリセルアレイに供給する期間に前記キャパシタを充電する動作を実行するよう構成されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイは、
前記メモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続された選択トランジスタをそれぞれ備える複数のメモリユニットと、
複数の前記メモリユニットの一端に接続された複数のビット線と、
複数の前記メモリユニットの他端に接続されたソース線とを備え、
前記メモリストリングは、
前記半導体基板に対して垂直方向に延び、複数の前記メモリセルのボディ及び前記選択トランジスタのボディとして機能する柱状半導体層と、
前記柱状半導体層の側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲み且つ層間絶縁膜を介して積層され、前記メモリセルのゲートと電気的に接続された第１導電層とを備える
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
一対の前記柱状半導体層の下端を連結する連結半導体層を備える
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２５２７４１（Ｐ２０１２−２５２７４１Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２４１３４（Ｐ２０１１−１２４１３４）
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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