【課題】高速で動作し得る不揮発性半導体記憶装置を提供する。
【解決手段】選択トランジスタとメモリセルトランジスタＭＴとを有するメモリセルＭＣがマトリクス状に配列されて成るメモリセルアレイ１０と、ビット線ＢＬの電位を制御する列デコーダ１２と、第１のワード線ＷＬ１の電位を制御する電圧印加回路１４と、第２のワード線ＷＬ２の電位を制御する第１の行デコーダ１６と、ソース線ＳＬの電位を制御する第２の行デコーダ１８とを有し、列デコーダは電圧印加回路及び第２の行デコーダより耐圧の低い回路により構成されており、第１の行デコーダは電圧印加回路及び第２の行デコーダより耐圧の低い回路により構成されている。ビット線と第２のワード線とが高速で制御され得るため、メモリセルトランジスタに書き込まれた情報を高速で読み出すことができる。 （もっと読む）

【課題】 低消費電力、高集積化を図ることができる不揮発性メモリ装置を提供する。
【解決手段】 行列状に配置されたメモリセルを含み、メモリセルのゲートにワード線が接続され、ドレインにローカルビット線LBLdが接続され、ソースに第１または第２のローカルビット線LBLSが接続される。メモリセルMC2の読み出しを行うとき、ビット線選択トランジスタTRd1によって選択されたローカルビット線LBLd1に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0によって選択された第１のローカルビット線LBLs0に0vを印加する。隣接するメモリセルMC3のソースは、第２の選択トランジスタTRs4によって一定電位にクランプされ、隣接するメモリセルMC1のソースは、ビット線選択トランジスタTRd0によって0vに印加される。 （もっと読む）

【課題】低消費電流で正確なデータ読出を行なうことが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このフラッシュメモリでは、クロック信号ＣＬＫの立ち上がりエッジに応答して外部アドレス信号ＡＤＤ０〜ＡＤＤｉに従ってメモリセルＭＣを選択し、通常の読出モード時は、クロック信号ＣＬＫの立ち上がりエッジに応答してメモリセルＭＣからデータを読み出し、通常の読出モードよりも低消費電力で読出動作を行なう低速読出モード時は、クロック信号ＣＬＫの立下りエッジに応答してメモリセルＭＣからデータを読み出す。したがって、低速読出モードにおいてクロック信号ＣＬＫの立ち上がりエッジに応答してノイズが発生してもクロック信号ＣＬＫの立下りエッジではノイズレベルが低下しているので、正確にデータ読出を行なうことができる。 （もっと読む）

【課題】消去動作を高速に実行可能にした不揮発性半導体記憶装置を提供する。
【解決手段】消去動作を行う場合において、選択ソース線ＳＬ０に消去電圧Ｖｅｒａ１を印加する一方その他のソース線ＳＬ１〜３には接地電圧ＶＳＳを印加し、続いてソース側選択ゲート線ＳＧＳ０に電圧Ｖｅｒａ１よりも小さい電圧Ｖｅｒａ２を所定時間遅れて印加する。一方、消去対象のメモリトランジスタＭＴｒに接続されるワード線ＷＬ１に接地電圧ＶＳＳを印加する一方、それ以外のワード線ＷＬ０、２、３をフローティング状態とする。 （もっと読む）

【課題】チップサイズの増分を抑えて、隣接するグローバルビット線ＧＢＬ間容量による誤読み出しを防止する。
【解決手段】ビット線を選択する両端の選択ゲートトランジスタの間に直列に接続されてなる各メモリセルトランジスタにしきい値を設定することによりデータを記録する不揮発性のメモリセルアレイと、上記メモリセルトランジスタからビット線並びに、複数のビット線に共通に接続されたグローバルビット線を介してデータの読み出しを制御する制御回路１１とを備えた不揮発性半導体記憶装置において、上記グローバルビット線の途中の位置において、グローバルビット線と所定の電源線とを接続する接地トランジスタ２３を備え、上記制御回路１１は、データの読み出しを行うグローバルビット線に隣接する、データの読み出しを行わないグローバルビット線に接続された上記接地トランジスタ２３をオンする。 （もっと読む）

【課題】データ読み出し動作を高速化することのできる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ１１と、センスアンプ１２と、センスアンプ１２による読み出し動作を制御する制御信号発生回路１６と、メモリセルのデータを読み出す間に複数のメモリセルユニットに接続された共通ソース線ＣＥＬＳＲＣのセルソース電圧Ｖｃｓを検出するとともに、検出したセルソース電圧Ｖｃｓと基準電圧Ｖｒｅｆとを比較して読み出し制御信号を出力するセルソースモニター回路２１とを備える。制御信号発生回路１６は、読み出し制御信号に基づいて、第１のデータ読み出しサイクルでデータ読み出し動作を終了するか、又は第２のデータ読み出しサイクルを実行するかを制御する。 （もっと読む）

【課題】占有面積の増大を抑制したＮＡＮＤ型フラッシュメモリの不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、各々のメモリブロックＭＢ毎に、カラム方向にｍ列配列されている。ワード線導電層３１ａ〜３１ｄは、ｎ層積層されている。ワード接続層５１は、カラム方向に配列され、ワード線導電層３１ａ〜３１ｄのロウ方向の一端近傍へと片側から延びるように形成され、ワード線導電層３１ａ〜３１ｄにコンタクトプラグ５１１を介して接続され，（数式１）の関係を満たす。ｍ≧ｎ・・・（数式１） （もっと読む）

【課題】ＥＥＰＲＯＭ等におけるメモリセルのドレイン電圧の立ち上がり時間を十分に確保しつつ、低消費電力で、メモリセルに十分な大きさのドレイン電圧を供給する。
【解決手段】
トランジスタ（４０）は、メモリセル（１１）のソースをフローティング状態及び接地状態のいずれか一方に設定する。ドレイン電圧発生回路（５０）は、第１の電源電圧と当該ドレイン電圧発生回路の出力端との間に接続された第１のスイッチング素子（５１）、第１のスイッチング素子（５１）に並列に接続され、第１のスイッチング素子（５１）よりも電流能力が小さい第２のスイッチング素子（５２）、及び第２のスイッチング素子（５２）をオンにした後に第１のスイッチング素子（５１）をオンにする制御回路（５３）を有し、メモリセル（１１）のドレインに供給すべき電圧を生成する。 （もっと読む）

【課題】BiCSメモリの周辺回路の面積増大を抑える。
【解決手段】本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックBK<i>, BK<i+1>から構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバ33Lとを備える。第一ブロックBK<i>内の複数の第一セレクトゲート線SGD<0>, …SGD<5>と第二ブロックBK<i+1>内の複数の第一セレクトゲート線SGD<0>, …SGD<5>とは、メモリセルアレイの第二方向の一端において一対一に共通接続されたうえでドライバ33Lに接続される。 （もっと読む）

【課題】BiCSメモリのメモリセルとドライバとを接続する配線の複雑化を抑える。
【解決手段】本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバ33とを備える。ドライバ33上には、第一及び第二ブロック内の３以上の導電層と同じ構造を持つ３以上の導電層が配置され、第一及び第二ブロック内の第一セレクトゲート線SGD<5>は、ドライバ33上の３以上の導電層を介してドライバ33に接続される。 （もっと読む）

【課題】メモリセルアレイの寄生容量を低減して、回路規模の縮小や特性の向上を実現することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置において、複数のメモリセルを配列して成るメモリセルアレイは、ビットライン方向、またはワードライン方向の少なくとも一方に沿って複数のグループ１ａ、１ｂに分割されており、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）が共通接続されている。 （もっと読む）

【課題】消費電流の低減やアクセス時間の短縮化を図ることが可能な不揮発性記憶装置および不揮発性記憶装置の制御方法を提供すること。
【解決手段】不揮発性記憶装置１は、ブースタコントローラ回路１０、ブースタ回路２０、レベルシフト回路３０、Ｙデコーダ４０、本体回路５０を備える。ブースタコントローラ回路１０に備えられるナンドゲートＮＤ１、ノアゲートＮＲ１、ノアゲートＮＲ２からは、キック信号ＫＩＣＫ０ないしＫＩＣＫ２が出力される。ブースタ回路２０は昇圧系統Ｂ０ないしＢ２を備え、それぞれキック信号ＫＩＣＫ０ないしＫＩＣＫ２が入力される。コラムアドレスｃｏｌａｄｄの７番地から８番地への遷移に応じて、ナンドゲートＮＤ１およびノアゲートＮＲ１から出力されるキック信号ＫＩＣＫ０およびＫＩＣＫ１がハイレベルへ遷移するため、昇圧系統Ｂ１に加えて、昇圧系統Ｂ０が活性化される。 （もっと読む）

【課題】チップ面積を縮小することができる、メモリ素子を３次元に配置した不揮発性半導体記憶装置を提供すること。
【解決手段】本発明の不揮発性半導体記憶装置は、抵抗変化素子及びダイオードが直列に接続されたメモリ素子を複数有する複数のメモリ素子群と、メモリ素子群の複数のメモリ素子それぞれの一端にそれぞれ接続された複数のソース線と、を有する。複数のメモリ素子群の前記複数のソース線は、それぞれ、２次元的に広がる板状の導電体層である。 （もっと読む）

【課題】メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供すること。
【解決手段】第１メモリセルＭＣ１１と第２メモリセルＭＣ２が隣接し、第１メモリセルＭＣ１１の第１入出力端子が接続される第１ビット線ＢＬ１と、第２メモリセルＭＣ１２の第２入出力端子が接続される第２ビット線ＢＬ２とが、それぞれ、センスアンプＳＡ１の各入力に接続されている。上記第１メモリセルＭＣ１１の第２入出力端子および上記第２メモリセルＭＣ１２の第１入出力端子がコモン線ＣＯＭに接続されている。 （もっと読む）

【課題】プログラムベリファイ時に多数ビットを同時にベリファイ可能にして書き込み動作の高速化を図る。
【解決手段】メモリセルアレイ１１のＮウェルに形成したメモリセルＴｒｍのソース線ＳＬを、ブロック内ソース線であるカラムソース線ＣＳＬおよびブロックソース線ＢＳＬで共通に接続するとともにブロックソースセレクトゲートＢＳＳＧを介してブロック外ソース線ＭＳＬに接続する。このブロック外ソース線ＭＳＬは最上層のメタル層でＹ軸（ビット線方向）に延びるように配線する。プログラムベリファイ時にカラムラッチの出力でビット線から書き込み完了のメモリセルを介して流れるセル電流をこのブロック外ソース線ＭＳＬでバイパスさせる。 （もっと読む）

【課題】 ページフラグデータを高速に読み出すことができる不揮発性半導体メモリを有した半導体集積回路装置を提供する。
【解決手段】 複数のページ（PAGE）は各々、ユーザによるデータの書き換えが可能なユーザ領域７と、当該ページの現状態を示すページフラグデータが書き込まれるページフラグ９領域とを含み、ページバッファ３は、ユーザデータを一時的に保持するユーザ用ページバッファ部１１と、ページフラグデータを一時的に保持するページフラグ用ページバッファ部１３とを含み、ページフラグデータはページフラグ領域９に配置された不揮発性半導体メモリセルに二値で記録し、ユーザデータはユーザ領域７に配置された不揮発性半導体メモリセルに多値で記録する。 （もっと読む）

【課題】共通ビットラインを有するＮＡＮＤ構造の不揮発性メモリ素子を提供する。
【解決手段】両端が共通ビットライン及び共通ソースラインに連結された第１ストリング及び第２ストリングを備えるＮＡＮＤ構造の不揮発性メモリ素子である。第１ストリング及び第２ストリングは、互いに直列に連結されたストリング選択トランジスタ、複数の単位素子及びソース選択トランジスタをそれぞれ備える。複数のワードラインは、同じ行に配置された複数の単位素子の制御ゲートにそれぞれ連結される。第１ストリング選択ライン及び第２ストリング選択ラインは、第１ストリング及び第２ストリングのストリング選択トランジスタのゲートにそれぞれ連結される。第１ソース選択ライン及び第２ソース選択ラインは、第２ストリング及び第１ストリングのソース選択トランジスタのゲートにそれぞれ連結される。 （もっと読む）

【課題】 規模の大きいメモリコアにおいてもビット線に接続されるメモリセルのオフリーク電流を低減し、１本のワード線あたりに接続されるメモリセル数を増やしてメモリコア全体での面積削減によるチップコストの削減を実現し、またメモリセルアレイ部のマスク作成時のパターニングを容易にする。
【解決手段】 ソース電位配線１３からソース制御電位をソースノードに供給するソース電位接続トランジスタ１２をメモリセルアレイ１内に分散配置し、ソース電位制御回路５はロウデコーダブロック２内に配置する。これにより、１本のワード線７に接続されるセル数を増やすことが可能となり、メモリコアの面積削減を実現できる。また、ソース電位接続トランジスタを構成する拡散層の形状をメモリセルトランジスタの拡散層の形状と同一パターンにすることで、マスク作成の容易化を実現できる。 （もっと読む）

【課題】 非選択セルのドレインに高電圧が印加される時間を短縮して非選択セルが受けるストレスを軽減させることにより、メモリセルに蓄積された電荷の減少を抑えることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】 センスラッチ単位回路７ＡはメモリセルＭＣ０Ａへのデータの書込が終了すると、グローバルビット線ＧＢＬ０への４．５Ｖの電圧の印加を終了して０Ｖの電圧を印加し、グローバルビット線ＧＢＬ１に２Ｖの電圧（書込阻止電圧）を印加する。メモリセルＭＣ０Ａへのデータ書込期間にはローカルビット線ＬＢＬ０にドレインが接続されるメモリセルＭＣ０Ａ以外のメモリセル（書込非選択セル）のドレインにも４．５Ｖの電圧が印加される。メモリセルＭＣ０Ａにデータ書込が行なわれていない期間にはローカルビット線ＬＢＬ０の電圧は０Ｖになる。 （もっと読む）

【課題】 実用に適した回路構成を持つ、倍ピッチセルを備えた不揮発性半導体記憶装置を有する半導体集積回路装置を提供する。
【解決手段】 第１メモリセルユニット（ＭＵ１）の電流通路の一端、及び第２メモリセルユニット（ＭＵ２）の電流通路の一端に共通接続された第１ビット線（ＢＬ１）と、第３メモリセルユニット（ＭＵ３）の電流通路の一端に接続された第２ビット線（ＢＬ２）と、第１メモリセルユニット（ＭＵ１）の電流通路の他端に接続された第１ソース線（ＳＬ１）と、第２メモリセルユニット（ＭＵ２）の電流通路の他端、及び第３メモリセルユニット（ＭＵ３）の電流通路の他端に共通接続された第２ソース線（ＳＬ２）とを具備する。 （もっと読む）