【課題】高速で動作し得る不揮発性半導体記憶装置を提供する。
【解決手段】選択トランジスタとメモリセルトランジスタＭＴとを有するメモリセルＭＣがマトリクス状に配列されて成るメモリセルアレイ１０と、ビット線ＢＬの電位を制御する列デコーダ１２と、第１のワード線ＷＬ１の電位を制御する電圧印加回路１４と、第２のワード線ＷＬ２の電位を制御する第１の行デコーダ１６と、ソース線ＳＬの電位を制御する第２の行デコーダ１８とを有し、列デコーダは電圧印加回路及び第２の行デコーダより耐圧の低い回路により構成されており、第１の行デコーダは電圧印加回路及び第２の行デコーダより耐圧の低い回路により構成されている。ビット線と第２のワード線とが高速で制御され得るため、メモリセルトランジスタに書き込まれた情報を高速で読み出すことができる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近時、選択トランジスタとメモリセルトランジスタとによりメモリセルを構成した不揮発性半導体記憶装置が提案されている（特許文献１，２参照）。
【０００３】
このような不揮発性半導体記憶装置では、ビット線、ワード線、ソース線等を列デコーダや行デコーダにより適宜選択することにより、メモリセルが選択され、選択されたメモリセルに対して情報の読み出し、書き込み、消去等が行われる。
【特許文献１】特開２００５−１１６９７０号公報
【特許文献２】特開２００５−１２２７７２号公報
【特許文献３】国際公開第２００３／０１２８７８号パンフレット
【特許文献４】特開２０００−４０８０８号公報
【特許文献５】特開２００２−３２４８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、提案されている不揮発性半導体記憶装置では、列デコーダと行デコーダのいずれにも高耐圧回路（高電圧回路）が用いられていた。高耐圧回路には厚いゲート絶縁膜を有する高耐圧トランジスタが用いられているため、メモリセルに書き込まれた情報を高速で読み出すことが困難であった。
【０００５】
本発明の目的は、高速で動作し得る不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと、同一の列に存在する複数の前記選択トランジスタのドレインを共通接続する複数のビット線と、同一の行に存在する複数の前記メモリセルトランジスタのゲート電極を共通接続する複数の第１のワード線と、同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する複数の第２のワード線と、同一の行に存在する前記複数のメモリセルトランジスタのソースを共通接続する複数のソース線と、前記複数のビット線に接続され、前記複数のビット線の電位を制御する列デコーダと、前記複数の第１のワード線に接続され、前記複数の第１のワード線の電位を制御する電圧印加回路と、前記複数の第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第１の行デコーダと、前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の行デコーダとを有し、前記列デコーダは、前記電圧印加回路及び前記第２の行デコーダより耐圧の低い回路により構成されており、前記第１の行デコーダは、前記電圧印加回路及び前記第２の行デコーダより耐圧の低い回路により構成されていることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００７】
本発明によれば、選択トランジスタのドレイン拡散層を共通接続するビット線の電位を制御する列デコーダが、高速動作が可能な低電圧回路により構成されており、選択トランジスタのセレクトゲートを共通接続する第２のワード線の電位を制御する第１の行デコーダが、高速動作が可能な低電圧回路により構成されており、ビット線と第２のワード線のみの電位を制御することにより、メモリセルトランジスタに書き込まれた情報を読み出すことができる。ビット線と第２のワード線とが高速で制御され得るため、本発明によれば、メモリセルトランジスタに書き込まれた情報を高速で読み出し得る不揮発性半導体記憶装置を提供することができる。
【０００８】
また、本発明によれば、選択トランジスタがＮＭＯＳトランジスタにより構成されているため、ＰＭＯＳトランジスタにより選択トランジスタを構成する場合と比較して、動作速度の高速化に寄与することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の第１実施形態による不揮発性半導体記憶装置を示す回路図である。
【図２】図２は、本発明の第１実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【図３】図３は、図２のＡ−Ａ′断面図である。
【図４】図４は、図２のＢ−Ｂ′断面図である。
【図５】図５は、図２のＣ−Ｃ′断面図である。
【図６】図６は、本発明の第１実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図７】図７は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図８】図８は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図９】図９は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１０】図１０は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１１】図１１は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図１２】図１２は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その６）である。
【図１３】図１３は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その７）である。
【図１４】図１４は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その８）である。
【図１５】図１５は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その９）である。
【図１６】図１６は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１０）である。
【図１７】図１７は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１１）である。
【図１８】図１８は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１２）である。
【図１９】図１９は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１３）である。
【図２０】図２０は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１４）である。
【図２１】図２１は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１５）である。
【図２２】図２２は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１６）である。
【図２３】図２３は、本発明の第２実施形態による不揮発性半導体記憶装置の一部を示す回路図である。
【図２４】図２４は、本発明の第２実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図２５】図２５は、本発明の第２実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
【図２６】図２６は、本発明の第３実施形態による不揮発性半導体記憶装置の一部を示す回路図である。
【図２７】図２７は、本発明の第３実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図２８】図２８は、本発明の第４実施形態による不揮発性半導体記憶装置の一部を示す回路図である。
【図２９】図２９は、本発明の第４実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図３０】図３０は、コントロールゲート電圧と閾値電圧との差と、メモリセルトランジスタのソース／ドレイン間電圧との関係を示すグラフである。
【図３１】図３１は、本発明の第５実施形態による不揮発性半導体記憶装置を示す回路図である。
【図３２】図３２は、本発明の第５実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図３３】図３３は、本発明の第６実施形態による不揮発性半導体記憶装置を示す回路図である。
【図３４】図３４は、本発明の第６実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図３５】図３５は、本発明の第７実施形態による不揮発性半導体記憶装置を示す回路図である。
【図３６】図３６は、本発明の第７実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図３７】図３７は、本発明の第８実施形態による不揮発性半導体記憶装置を示す回路図である。
【図３８】図３８は、本発明の第８実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図３９】図３９は、本発明の第９実施形態による不揮発性半導体記憶装置を示す断面図である。
【図４０】図４０は、本発明の第９実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図４１】図４１は、本発明の第１０実施形態による不揮発性半導体記憶装置を示す回路図である。
【図４２】図４２は、本発明の第１０実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【図４３】図４３は、図４２のＡ−Ａ′断面図である。
【図４４】図４４は、本発明の第１０実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図４５】図４５は、本発明の第１０実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
【図４６】図４６は、メモリセルトランジスタのゲート電圧と閾値電圧との差と、閾値電圧の変化量との関係を示すグラフである。
【図４７】図４７は、本発明の第１０実施形態による不揮発性半導体記憶装置の書き込み方法の他の例を示すタイムチャート（その１）である。
【図４８】図４８は、本発明の第１０実施形態による不揮発性半導体記憶装置の書き込み方法の他の例を示すタイムチャート（その２）である。
【図４９】図４９は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図５０】図５０は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図５１】図５１は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図５２】図５２は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図５３】図５３は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図５４】図５４は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その６）である。
【図５５】図５５は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その７）である。
【図５６】図５６は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その８）である。
【図５７】図５７は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その９）である。
【図５８】図５８は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１０）である。
【図５９】図５９は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１１）である。
【図６０】図６０は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１２）である。
【図６１】図６１は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１３）である。
【図６２】図６２は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１４）である。
【図６３】図６３は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１５）である。
【図６４】図６４は、本発明の第１０実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１６）である。
【図６５】図６５は、本発明の第１１実施形態による不揮発性半導体記憶装置を示す回路図である。
【図６６】図６６は、本発明の第１１実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図６７】図６７は、本発明の第１２実施形態による不揮発性半導体記憶装置を示す回路図である。
【図６８】図６８は、本発明の第１２実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図６９】図６９は、本発明の第１３実施形態による不揮発性半導体記憶装置を示す回路図である。
【図７０】図７０は、本発明の第１４実施形態による不揮発性半導体記憶装置を示す断面図である。
【符号の説明】
【００１０】
２…メモリセルアレイ領域
４…周辺回路領域
６…高耐圧トランジスタが形成される領域
６Ｎ…高耐圧Ｎチャネルトランジスタが形成される領域
６Ｐ…高耐圧Ｐチャネルトランジスタが形成される領域
８…低電圧トランジスタが形成される領域
８Ｎ…低電圧Ｎチャネルトランジスタが形成される領域
８Ｐ…低電圧Ｐチャネルトランジスタが形成される領域
１０…メモリセルアレイ
１２…列デコーダ
１３…センスアンプ
１４…第１の行デコーダ（電圧印加回路）
１５…電圧印加回路
１６…第２の行デコーダ
１８…第３の行デコーダ
２０…半導体基板
２１…素子領域
２２…素子分離領域
２４…埋め込み拡散層
２６…ウェル
２８…トンネル絶縁膜
２８ａ…トンネル絶縁膜
２８ｂ…ゲート絶縁膜
３０ａ…フローティングゲート
３０ｂ…セレクトゲート
３１ａ、３１ｂ…低濃度拡散層
３２ａ、３２ｂ…絶縁膜
３３ａ、３３ｂ…高濃度拡散層
３４ａ…コントロールゲート
３４ｂ…ポリシリコン膜
３４ｃ、３４ｄ…ゲート電極
３５…不純物拡散層
３６ａ…不純物拡散層、ソース拡散層
３６ｂ…不純物拡散層、ソース／ドレイン拡散層
３６ｃ…不純物拡散層、ドレイン拡散層
３７…サイドウォール絶縁膜
３８ａ…シリサイド層、ソース電極
３８ｂ…シリサイド層、ドレイン電極
３８ｃ〜３８ｆ…シリサイド層
３９…サイドウォール絶縁膜
４０…層間絶縁膜
４２…コンタクトホール
４４…導体プラグ
４６…配線（第１金属配線層）
４８…層間絶縁膜
５０…コンタクトホール
５２…導体プラグ
５４…配線（第２金属配線層）
５６…層間絶縁膜
５８…コンタクトホール
６０…導体プラグ
６２…配線（第３金属配線層）
６４…熱酸化膜
６６…シリコン窒化膜
６８…溝
６９…犠牲酸化膜
７０…埋め込み拡散層
７２Ｐ…Ｐ型ウェル
７２Ｎ…Ｎ型ウェル
７４Ｐ…Ｐ型ウェル
７４Ｎ…Ｎ型ウェル
７６…ゲート絶縁膜
７８…ゲート絶縁膜
８０…反射防止膜
８２…シリコン酸化膜
８４…シリコン窒化膜、サイドウォール絶縁膜
８６…低濃度拡散層
８８…低濃度拡散層
９０…低濃度拡散層
９２…低濃度拡散層
９３…シリコン酸化膜、サイドウォール絶縁膜
９４…高濃度拡散層
９６…ソース／ドレイン拡散層
９８…高濃度拡散層
１００…ソース／ドレイン拡散層
１０２…高濃度拡散層
１０４…ソース／ドレイン拡散層
１０６…高濃度拡散層
１０８…ソース／ドレイン拡散層
１１０Ｎ…高耐圧Ｎチャネルトランジスタ
１１０Ｐ…高耐圧Ｐチャネルトランジスタ
１１２Ｎ…低電圧Ｎチャネルトランジスタ
１１２Ｐ…低電圧Ｐチャネルトランジスタ
１１４…シリコン窒化膜
１１６…シリコン酸化膜
１１８…シリコン酸化膜
１２０…シリコン酸化膜
１２２…シリコン酸化膜
１２４…シリコン酸化膜
１２６…シリコン酸化膜
１２８…シリコン酸化膜
１３０…層間絶縁膜
１３２…コンタクトホール
１３４…導体プラグ
１３６…配線（第４金属配線層）
１３８…シリコン酸化膜
１４０…シリコン酸化膜
１４２…層間絶縁膜
１４３…コンタクトホール
１４４…導体プラグ
１４５…配線
１４６…シリコン酸化膜
１４８…シリコン窒化膜
１５０…第１の保護トランジスタ
１５２…第２の保護トランジスタ
１５４…制御回路、第１の制御回路
１５６…第４の行デコーダ
１５８…バイパストランジスタ
１６０…第２の制御回路
１６２…電荷蓄積層、ＯＮＯ膜
１６４…ゲート電極
１６６…シリコン酸化膜
１６８…シリコン窒化膜
１７０…シリコン酸化膜
１７２…ゲート電極
１７４…ゲート絶縁膜
ＳＴ…選択トランジスタ
ＭＴ…メモリセルトランジスタ
ＭＣ…メモリセル
ＢＬ…ビット線
ＷＬ１…第１のワード線
ＷＬ２…第２のワード線
ＳＬ…ソース線
ＣＬ１…第１の制御線
ＣＬ２…第２の制御線
ＣＬ３…第３の制御線
【発明を実施するための最良の形態】
【００１１】
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図１乃至図２２を用いて説明する。
【００１２】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図１乃至図６を用いて説明する。図１は、本実施形態による不揮発性半導体記憶装置を示す回路図である。
【００１３】
図１に示すように、本実施形態による不揮発性半導体記憶装置は、選択トランジスタＳＴと、選択トランジスタＳＴに接続されたメモリセルトランジスタＭＴとによりメモリセルＭＣが構成されている。選択トランジスタＳＴのソースは、メモリセルトランジスタＭＴのドレインに接続されている。より具体的には、選択トランジスタＳＴのソースとメモリセルトランジスタＭＴのドレインとは、１つの不純物拡散層により一体に形成されている。
【００１４】
複数のメモリセルＭＣは、マトリクス状に配列されている。マトリクス状に配列された複数メモリセルＭＣにより、メモリセルアレイ１０が構成されている。
【００１５】
同一の列に存在する複数の選択トランジスタＳＴのドレインは、ビット線ＢＬにより共通接続されている。
【００１６】
同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートは、第１のワード線ＷＬ１により共通接続されている。
【００１７】
同一の行に存在する複数の選択トランジスタＳＴのセレクトゲートは、第２のワード線ＷＬ２により共通接続されている。
【００１８】
同一の行に存在する複数のメモリセルトランジスタＭＴのソースは、ソース線ＳＬにより共通接続されている。
【００１９】
選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬは、列デコーダ１２に接続されている。列デコーダ１２は、選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬの電位を制御するためのものである。列デコーダ１２には、ビット線ＢＬに流れる電流を検出するためのセンスアンプ１３が接続されている。列デコーダ１２は、比較的低い電圧で動作する低電圧回路により構成されている。低電圧回路は、耐圧が比較的低い一方、高速で動作し得る回路である。低電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、比較的薄く形成されている。このため、列デコーダ１２に用いられている低電圧回路のトランジスタは比較的高速で動作し得る。本実施形態において列デコーダ１２に低電圧回路を用いているのは、選択トランジスタＳＴのドレインには高電圧を印加する必要がない一方、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に選択トランジスタＳＴを高速で動作させることが必要なためである。本実施形態では、列デコーダ１２に低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
【００２０】
メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１は、第１の行デコーダ（電圧印加回路）１４に接続されている。第１の行デコーダ１４は、メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１の電位をそれぞれ制御するためのものである。第１の行デコーダ１４は、高電圧回路（高耐圧回路）により構成されている。高電圧回路は、動作速度が比較的遅い一方、耐圧が比較的高い回路である。高電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、十分な耐圧を確保すべく、比較的厚く形成されている。このため、高電圧回路のトランジスタは、低電圧回路のトランジスタと比較して、動作速度が遅い。本実施形態において第１の行デコーダ１４に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際やメモリセルトランジスタＭＴに書き込まれた情報を消去する際に、第１のワード線ＷＬ１に高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１のワード線ＷＬ１には常に電源電圧Ｖ_ＣＣが印加されている。このため、第１の行デコーダ１４に用いられている高電圧回路の動作速度が比較的遅くても、特段の問題はない。
【００２１】
選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２は、第２の行デコーダ１６に接続されている。第２の行デコーダ１６は、選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２の電位を制御するためのものである。第２の行デコーダ１６は、低電圧回路（低耐圧回路）により構成されている。本実施形態において第２の行デコーダ１６に低電圧回路を用いているのは、選択トランジスタＳＴのセレクトゲートには高電圧を印加する必要がない一方、選択トランジスタＳＴを高速で動作させることが重要なためである。本実施形態では、第２の行デコーダ１６に低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
【００２２】
メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬは、第３の行デコーダ１８に接続されている。第３の行デコーダ１８は、メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬの電位を制御するためのものである。第３の行デコーダ１８は、高電圧回路（高耐圧回路）により構成されている。本実施形態において第３の行デコーダ１８に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際に、ソース線ＳＬに高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、ソース線ＳＬは常に接地されている。このため、第３の行デコーダ１８の動作速度が比較的遅くても、特段の問題はない。
【００２３】
次に、本実施形態による不揮発性半導体記憶装置のメモリセルアレイの構造を図２乃至図５を用いて説明する。図２は、本実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。図３は、図２のＡ−Ａ′断面図である。図４は、図２のＢ−Ｂ′断面図である。図５は、図２のＣ−Ｃ′断面図である。
【００２４】
半導体基板２０には、素子領域２１を画定する素子分離領域２２が形成されている。半導体基板２０としては、例えばＰ型のシリコン基板が用いられている。素子分離領域２２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。
【００２５】
素子分離領域２２が形成された半導体基板２０内には、Ｎ型の埋め込み拡散層２４が形成されている。Ｎ型の埋め込み拡散層２４の上側の部分は、Ｐ型ウェル２６となっている。
【００２６】
半導体基板２０上には、トンネル絶縁膜２８ａを介してフローティングゲート３０ａが形成されている。フローティングゲート３０ａは、各々の素子領域２１毎に電気的に分離されている。
【００２７】
フローティングゲート３０ａ上には、絶縁膜３２ａを介してコントロールゲート３４ａが形成されている。同一の行に存在するメモリセルトランジスタＭＴのコントロールゲート３４ａは、共通接続されている。換言すれば、フローティングゲート３０上には、絶縁膜３２を介して、コントロールゲート３４ａを共通接続する第１のワード線ＷＬ１が形成されている。
【００２８】
半導体基板２０上には、フローティングゲート３０ａと並行して、選択トランジスタＳＴのセレクトゲート３０ｂが形成されている。同一の行に存在する選択トランジスタＳＴのセレクトゲート３０ｂは、共通接続されている。換言すれば、半導体基板２０上には、ゲート絶縁膜２８ｂを介して、セレクトゲート３０ｂを共通接続する第２のワード線ＷＬ２が形成されている。選択トランジスタＳＴのゲート絶縁膜２８ｂの膜厚は、メモリセルトランジスタＭＴのトンネル絶縁膜２８ａの膜厚と等しくなっている。
【００２９】
セレクトゲート３０ｂ上には、絶縁膜３２ｂを介して、ポリシリコン層３４ｂが形成されている。
【００３０】
フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内には、Ｎ型の不純物拡散層３６ａ、３６ｂ、３６ｃが形成されている。
【００３１】
メモリセルトランジスタＭＴのドレインを構成する不純物拡散層３６ｂと選択トランジスタＳＴのソースを構成する不純物拡散層３６ｂとは、同一の不純物拡散層３６ｂにより構成されている。
【００３２】
フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。
【００３３】
また、セレクトゲート３０ｂとポリシリコン層３４ｂとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。
【００３４】
メモリセルトランジスタＭＴのソース領域３６ａ上、選択トランジスタＳＴのドレイン領域３６ｃ上、コントロールゲート３４ａの上部、及び、ポリシリコン層３４ｂの上部には、例えばコバルトシリサイドより成るシリサイド層３８ａ〜３８ｄがそれぞれ形成されている。ソース電極３６ａ上のシリサイド層３８ａは、ソース電極として機能する。ドレイン電極３６ｃ上のシリサイド層３８ｃは、ドレイン電極として機能する。
【００３５】
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが構成されている。
【００３６】
また、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが構成されている。選択トランジスタＳＴは、ＮＭＯＳトランジスタである。本実施形態では、選択トランジスタＳＴとして、ＰＭＯＳトランジスタより動作速度が速いＮＭＯＳトランジスタが用いられているため、動作速度の向上に寄与することができる。
【００３７】
メモリセルトランジスタＭＴ及び選択トランジスタＳＴが形成された半導体基板２０上には、シリコン窒化膜（図示せず）とシリコン酸化膜（図示せず）とから成る層間絶縁膜４０が形成されている。
【００３８】
層間絶縁膜４０には、ソース電極３８ａ、ドレイン電極３８ｂにそれぞれ達するコンタクトホール４２が形成されている。
【００３９】
コンタクトホール４２内には、例えばタングステンより成る導体プラグ４４が埋め込まれている。
【００４０】
導体プラグ４４が埋め込まれた層間絶縁膜４０上には、配線（第１金属配線層）４６が形成されている。
【００４１】
配線４６が形成された層間絶縁膜４０上には、層間絶縁膜４８が形成されている。
【００４２】
層間絶縁膜４８には、配線４６に達するコンタクトホール５０が形成されている。
【００４３】
コンタクトホール５０内には、例えばタングステンより成る導体プラグ５２が埋め込まれている。
【００４４】
導体プラグ５２が埋め込まれた層間絶縁膜４８上には、配線（第２金属配線層）５４が形成されている。
【００４５】
配線５４が形成された層間絶縁膜４８上には、層間絶縁膜５６が形成されている。
【００４６】
層間絶縁膜５６には、配線５４に達するコンタクトホール５８が形成されている。
【００４７】
コンタクトホール５８内には、例えばタングステンより成る導体プラグ６０が埋め込まれている。
【００４８】
導体プラグ６０が埋め込まれた層間絶縁膜５６上には、配線（第３金属配線層）６２が形成されている。
【００４９】
こうして、本実施形態による不揮発性半導体記憶装置のメモリセルアレイ１０（図１参照）が構成されている。
【００５０】
なお、ここでは、図１に示すように、各々の行のメモリセルトランジスタＭＴが各々の行に設けられたソース線ＳＬにそれぞれ接続されている場合を例に説明したが、後に図６５を用いて詳述する第１１実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを、共通のソース線ＳＬにより接続してもよい。図２に示す平面図は、互いに隣接する行に存在するメモリセルＭＴのソースを、共通のソース線ＳＬにより接続した場合に対応している。互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを共通のソース線ＳＬにより接続すれば、メモリセルアレイ領域２の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第３の行デコーダ１８により制御すべきソース線ＳＬの本数を少なくすることができるため、第３の行デコーダ１８の簡素化を実現することができる。
【００５１】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図６を用いて説明する。図６は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図６において括弧内は非選択線の電位を示している。また、図６においてＦはフローティングを示している。
【００５２】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図６を用いて説明する。
【００５３】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位をＶ_ＣＣとする。一方、選択されたビット線以外のビット線ＢＬの電位を０Ｖとする。ソース線ＳＬの電位は、いずれも０Ｖとする。第１のワード線ＷＬ１の電位は、読み出し待機時において、いずれも常時Ｖ_ＣＣとする。選択すべきメモリセルＭＣに接続されている第２のワード線ＷＬ２の電位をＶ_ＣＣとする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖとする。ウェル２６の電位はいずれも０Ｖとする。本実施形態では、ソース線ＳＬの電位が読み出し待機時において０Ｖに設定されており、第１のワード線ＷＬ１の電位が読み出し待機時において常時Ｖ_ＣＣに設定されているため、ビット線ＢＬの電位と第２のワード線ＷＬ２の電位とを制御するだけで、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線ＢＬの電位を制御する列デコーダ１２が上述したように低電圧回路により構成されているため、ビット線ＢＬが高速で制御される。また、第２のワード線ＷＬ２の電位を制御する第２の行デコーダ１６が上述したように低電圧回路により構成されているため、第２のワード線ＷＬ２が高速で制御される。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出すことができる。
【００５４】
メモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、メモリセルトランジスタＭＴの情報が０”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線ＢＬには電流が流れない。この場合には、メモリセルトランジスタＭＴの情報は“０”であると判断される。
【００５５】
一方、メモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“１”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択された一のビット線ＢＬに電流が流れる。選択された一のビット線ＢＬに流れる電流は、センスアンプ１３により検出される。この場合には、メモリセルトランジスタＭＴの情報が“１”であると判断される。
【００５６】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図６を用いて説明する。
【００５７】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位を０Ｖとする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をフローティングとする。また、選択すべきメモリセルＭＣに接続されているソース線ＳＬの電位を例えば５Ｖ（第２の電位）とする。一方、選択されたソース線ＳＬ以外のソース線ＳＬの電位を０Ｖ又はフローティングとする。また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１の電位を例えば９Ｖ（第３の電位）とする。一方、選択された第１のワード線ＷＬ１以外の第１のワード線Ｗ１の電位を０Ｖ又はフローティングとする。また、選択すべきメモリセルＭＣに接続された第２のワード線ＷＬ２の電位をＶ_ＣＣ（第１の電位）とする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位をフローティングとする。ウェルの電位はいずれも０Ｖとする。
【００５８】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電子が流れ、メモリセルトランジスタＭＴのフローティングゲート３０ａ内に電子が導入される。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積され、メモリセルトランジスタＭＴに情報が書き込まれることとなる。
【００５９】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図６を用いて説明する。
【００６０】
メモリセルアレイ１０に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。即ち、ビット線ＢＬの電位はいずれもフローティングとする。ソース線ＳＬの電位はいずれもフローティングとする。第１のワード線ＷＬ１の電位は、いずれも例えば−９Ｖとする。第２のワード線ＷＬ２の電位は、いずれもフローティングとする。ウェル２６の電位は、いずれも例えば＋９Ｖとする。
【００６１】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのフローティングゲート３０ａから電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
【００６２】
このように本実施形態によれば、選択トランジスタＳＴのドレイン拡散層３６ｃを共通接続するビット線ＢＬの電位を制御する列デコーダ１２が、高速動作が可能な低電圧回路により構成されており、選択トランジスタＳＴのセレクトゲート３０ｂを共通接続する第２のワード線ＷＬ２の電位を制御する第２の行デコーダが、高速動作が可能な低電圧回路により構成されており、ビット線ＢＬと第２のワード線ＷＬ２のみの電位を制御することにより、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことができる。ビット線ＢＬと第２のワード線ＷＬ２が高速で制御され得るため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出し得る不揮発性半導体記憶装置を提供することができる。
【００６３】
また、本実施形態では、選択トランジスタＳＴがＮＭＯＳトランジスタにより構成されているため、ＰＭＯＳトランジスタにより選択トランジスタを構成する場合と比較して、動作速度の高速化に寄与することができる。
【００６４】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図７乃至図２２を用いて説明する。図７乃至図２２は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）及び図１６（ａ）、図１７、図１９及び図２１は、メモリセルアレイ領域（コア領域）２を示している。図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７、図１９及び図２１の紙面左側の図は、図２のＣ−Ｃ′断面に対応している。図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７、図１９及び図２１の紙面右側は、図２のＡ−Ａ′断面に対応している。図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１８、図２０及び図２２は、周辺回路領域４を示している。図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１８、図２０及び図２２の紙面左側は、高耐圧トランジスタが形成される領域６を示している。高耐圧トランジスタが形成される領域６のうちの紙面左側は高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示している。高耐圧Ｎチャネルトランジスタが形成される領域６Ｎの紙面右側は、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを示している。高耐圧Ｐチャネルトランジスタが形成される領域６Ｐの紙面右側は、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示している。図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１８、図２０及び図２２の紙面右側は、低電圧トランジスタが形成される領域８を示している。低電圧トランジスタが形成される領域８のうちの紙面左側は低電圧Ｎチャネルトランジスタが形成される領域８Ｎを示しており、低電圧トランジスタが形成される領域８のうちの紙面右側は低電圧Ｐチャネルトランジスタが形成される領域８Ｐを示している。
【００６５】
まず、半導体基板２０を用意する。かかる半導体基板２０としては、例えばＰ型のシリコン基板を用意する。
【００６６】
次に、全面に、例えば熱酸化法により、膜厚１５ｎｍの熱酸化膜６４を形成する。
【００６７】
次に、全面に、例えばＣＶＤ法により、膜厚１５０ｎｍのシリコン窒化膜６６を形成する。
【００６８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００６９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、シリコン窒化膜６６をパターニングするためのものである。
【００７０】
次に、フォトレジスト膜をマスクとして、シリコン窒化膜６６をパターニングする。これにより、シリコン窒化膜より成るハードマスク６６が形成される。
【００７１】
次に、ドライエッチングにより、ハードマスク６６をマスクとして、半導体基板２０をエッチングする。これにより、半導体基板２０に溝６８が形成される（図７参照）。半導体基板２０に形成する溝６８の深さは、半導体基板２０の表面から例えば４００ｎｍとする。
【００７２】
次に、熱酸化法により、半導体基板２０のうちの露出している部分を酸化する。これにより、半導体基板２０のうちの露出している部分にシリコン酸化膜（図示せず）が形成される。
【００７３】
次に、図８に示すように、全面に、高密度プラズマＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜２２を形成する。
【００７４】
次に、図９に示すように、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜６６の表面が露出するまでシリコン酸化膜２２を研磨する。こうして、シリコン酸化膜より成る素子分離領域２２が形成される。
【００７５】
次に、素子分離領域２２を硬化させるための熱処理を行う。熱処理条件は、例えば窒素雰囲気中で９００℃、３０分とする。
【００７６】
次に、ウエットエッチングにより、シリコン窒化膜６６を除去する。
【００７７】
次に、図１０に示すように、熱酸化法により、半導体基板２０の表面に犠牲酸化膜６９を成長する。
【００７８】
次に、図１１に示すように、メモリセルアレイ領域２に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。この際、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎにも、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。また、メモリセルアレイ領域２に、埋め込み拡散層２４よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル２６を形成する。また、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、埋め込み拡散層２４よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル７２Ｐを形成する。
【００７９】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、Ｎ型の拡散層７０を枠状に形成する。かかる枠状の拡散層７０は、半導体基板２０の表面から埋め込み拡散層２４の周縁部に至るように形成する。Ｐ型のウェル７２Ｐは、埋め込み拡散層２４と拡散層７０とにより囲まれた状態となる。また、図示しないが、メモリセルアレイ領域２のＰ型のウェル２６も、埋め込み拡散層２４と枠状の拡散層７０により囲まれた状態となる。
【００８０】
次に、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７２Ｎを形成する。
【００８１】
次に、メモリセルアレイ領域２に、チャネルドーピングを行う（図示せず）。
【００８２】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎと、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐとに、チャネルドーピングを行う（図示せず）。
【００８３】
次に、半導体基板２０の表面に存在する犠牲酸化膜６９をエッチング除去する。
【００８４】
次に、全面に、熱酸化法により、膜厚１０ｎｍのトンネル絶縁膜２８を形成する。
【００８５】
次に、全面に、例えばＣＶＤ法により、膜厚９０ｎｍのポリシリコン膜３０を形成する。かかるポリシリコン膜３０としては、不純物がドープされたポリシリコン膜を形成する。
【００８６】
次に、周辺回路領域４に存在するポリシリコン膜３０をエッチング除去する。
【００８７】
次に、全面に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層して成る絶縁膜（ＯＮＯ膜）３２を形成する。かかる絶縁膜３２は、フローティングゲート３０ａとコントロールゲート３４ａとを絶縁するためのものである。
【００８８】
次に、図１２に示すように、低電圧Ｎチャネルトランジスタが形成される領域８Ｎに、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４Ｐを形成する。
【００８９】
次に、低電圧Ｐチャネルトランジスタが形成される領域８Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７４Ｎを形成する。
【００９０】
次に、低電圧Ｎチャネルトランジスタが形成される領域８Ｎと、低電圧Ｐチャネルトランジスタが形成される領域８Ｐとに、チャネルドーピングを行う（図示せず）。
【００９１】
次に、周辺回路領域４に存在する絶縁膜（ＯＮＯ膜）３２をエッチング除去する。
【００９２】
次に、全面に、熱酸化法により、例えば膜厚１５ｎｍのゲート絶縁膜７６を形成する。
【００９３】
次に、ウエットエッチングにより、低電圧トランジスタが形成される領域８に存在するゲート絶縁膜７６を除去する。
【００９４】
次に、全面に、熱酸化法により、例えば膜厚３ｎｍのゲート絶縁膜７８を形成する。これにより、低電圧トランジスタが形成される領域８においては、例えば膜厚３ｎｍのゲート絶縁膜が形成される。一方、高耐圧トランジスタが形成される領域６においては、ゲート絶縁膜７６の膜厚は例えば１６ｎｍ程度となる。
【００９５】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜３４を形成する。
【００９６】
次に、全面に、反射防止膜８０を形成する。
【００９７】
次に、図１３に示すように、フォトリソグラフィ技術を用い、反射防止膜８０、ポリシリコン膜３４、絶縁膜３２及びポリシリコン膜３０をドライエッチングする。これにより、ポリシリコンより成るフローティングゲート３０ａと、ポリシリコンより成るコントロールゲート３４ａとを有する積層体が、メモリセルアレイ領域２内に形成される。また、ポリシリコンより成るセレクトゲート３０ｂと、ポリシリコン膜３４ｂとを有する積層体がメモリセルアレイ領域２内に形成される。
【００９８】
次に、配線（第１金属配線）４６とセレクトゲート３０ｂとを接続すべき領域において、ポリシリコン膜３４ｂをエッチング除去する（図示せず）。
【００９９】
次に、図１４に示すように、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ａの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜（図示せず）を形成する。
【０１００】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１０１】
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１０２】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内に、不純物拡散層３６ａ〜３６ｃが形成される。この後、フォトレジスト膜を剥離する。
【０１０３】
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが形成される。また、コントロールゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成される。
【０１０４】
次に、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ｂの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜８２を形成する。
【０１０５】
次に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜８４を形成する。
【０１０６】
次に、ドライエッチングにより、シリコン窒化膜８４を異方性エッチングすることにより、シリコン窒化膜より成るサイドウォール絶縁膜８４を形成する。この際、反射防止膜８０がエッチング除去されることとなる。
【０１０７】
次に、フォトリソグラフィ技術を用い、高耐圧トランジスタが形成される領域６と低電圧トランジスタが形成される領域８のポリシリコン膜３４をパターニングする。これにより、ポリシリコン膜３４より成る高耐圧トランジスタのゲート電極３４ｃが形成される。また、ポリシリコン３４より成る低電圧トランジスタのゲート電極３４ｄが形成される。
【０１０８】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１０９】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１１０】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の低濃度拡散層８６が形成される。この後、フォトレジスト膜を剥離する。
【０１１１】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１１２】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１１３】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の低濃度拡散層８８が形成される。この後、フォトレジスト膜を剥離する。
【０１１４】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１１５】
次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１１６】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。この後、フォトレジスト膜を剥離する。
【０１１７】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１１８】
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１１９】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の低濃度拡散層９２が形成される。この後、フォトレジスト膜を剥離する。
【０１２０】
次に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜９３を形成する。
【０１２１】
次に、ドライエッチングにより、シリコン酸化膜９３を異方性エッチングする。これにより、フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される（図１５参照）。また、セレクトゲート３０ｂとポリシリコン膜３４ｂとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｃの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｄの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。
【０１２２】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１２３】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１２４】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の高濃度拡散層９４が形成される。Ｎ型の低濃度拡散層８６とＮ型の高濃度拡散層９４とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層９６が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層９６とを有する高耐圧Ｎチャネルトランジスタ１１０Ｎが形成される。高耐圧Ｎチャネルトランジスタ１１０Ｎは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
【０１２５】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１２６】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１２７】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の高濃度拡散層９８が形成される。Ｐ型の低濃度拡散層８８とＰ型の高濃度拡散層９８とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１００が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層１００とを有する高耐圧Ｐチャネルトランジスタ１１０Ｐが形成される。高耐圧Ｐチャネルトランジスタ１１０Ｐは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
【０１２８】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１２９】
次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１３０】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。Ｎ型の低濃度拡散層９０とＮ型の高濃度拡散層１０２とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層１０４が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する低電圧Ｎチャネルトランジスタ１１２Ｎが形成される。低電圧Ｎチャネルトランジスタ１１２Ｎは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
【０１３１】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１３２】
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１３３】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の高濃度拡散層１０６が形成される。Ｐ型の低濃度拡散層９２とＰ型の高濃度拡散層１０６とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１０８が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０８とを有する低電圧Ｐチャネルトランジスタ１１２Ｐが形成される。低電圧Ｐチャネルトランジスタ１１２Ｐは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
【０１３４】
次に、例えばスパッタリング法により、全面に、膜厚１０ｎｍのコバルト膜を形成する。
【０１３５】
次に、熱処理を行うことにより、半導体基板２０の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、コントロールゲート３４ｃの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ポリシリコン膜３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極３４ｃ、３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。こうして、ソース／ドレイン拡散層３６ａ、３６ｃ上にコバルトシリサイド膜３８ａ、３８ｂが形成される（図１６参照）。また、コントロールゲート３４ａ上にコバルトシリサイド膜３８ｃが形成される。また、ポリシリコン膜３４ｂ上にコバルトシリサイド膜３８ｄが形成される。また、ソース／ドレイン拡散層９６、１００、１０４、１０８上にコバルトシリサイド膜３８ｅが形成される。また、ゲート電極３４ｃ、３４ｄ上にコバルトシリサイド膜３８ｆが形成される。
【０１３６】
次に、未反応のコバルト膜をエッチング除去する。
【０１３７】
選択トランジスタＳＴのドレイン拡散層３６ｃ上に形成されたコバルトシリサイド膜３８ｂは、ドレイン電極として機能する。
【０１３８】
メモリセルトランジスタＭＴのソース拡散層３６ａ上に形成されたコバルトシリサイド膜３８ａは、ソース電極として機能する。
【０１３９】
高耐圧トランジスタ１１０Ｎ、１１０Ｐのソース／ドレイン拡散層９６、１００上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
【０１４０】
低電圧トランジスタ１１２Ｎ、１１２Ｐのソース／ドレイン拡散層１０４、１０８上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
【０１４１】
次に、図１７及び図１８に示すように、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜１１４を形成する。シリコン窒化膜１１４は、エッチングストッパとして機能するものである。
【０１４２】
次に、全面に、ＣＶＤ法により、膜厚１．６μｍのシリコン酸化膜１１６を形成する。こうして、シリコン窒化膜１１４とシリコン酸化膜１１６とから成る層間絶縁膜４０が形成される。
【０１４３】
次に、ＣＭＰ法により、層間絶縁膜４０の表面を平坦化する。
【０１４４】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極３８ａ、３８ｂに達するコンタクトホール４２、コバルトシリサイド膜３８ｅに達するコンタクトホール４２、及び、コバルトシリサイド膜３８ｆに達するコンタクトホール４２を形成する（図１９、図２０参照）。
【０１４５】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０１４６】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜４４を形成する。
【０１４７】
次に、ＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４４及びバリア膜を研磨する。こうして、コンタクトホール４２内に、例えばタングステンより成る導体プラグ４４が埋め込まれる。
【０１４８】
次に、例えばスパッタリング法により、導体プラグ４４が埋め込まれた層間絶縁膜４０上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜４６を形成する。
【０１４９】
次に、フォトリソグラフィ技術を用い、積層膜４６をパターニングする。これにより、積層膜より成る配線（第１金属配線層）４６が形成される。
【０１５０】
次に、図２１及び図２２に示すように、例えば高密度プラズマＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜１１８を形成する。
【０１５１】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２０を形成する。シリコン酸化膜１１８とシリコン酸化膜１２０とにより層間絶縁膜４８が形成される。
【０１５２】
次に、フォトリソグラフィ技術を用い、配線４６に達するコンタクトホール５０を層間絶縁膜４８に形成する。
【０１５３】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０１５４】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜５２を形成する。
【０１５５】
次に、ＣＭＰ法により、層間絶縁膜４８の表面が露出するまでタングステン膜５２及びバリア膜を研磨する。こうして、コンタクトホール５０内に、例えばタングステンより成る導体プラグ５２が埋め込まれる。
【０１５６】
次に、例えばスパッタリング法により、導体プラグ５２が埋め込まれた層間絶縁膜４８上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜５４を形成する。
【０１５７】
次に、フォトリソグラフィ技術を用い、積層膜５４をパターニングする。これにより、積層膜より成る配線（第２金属配線層）５４が形成される。
【０１５８】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２２を形成する。
【０１５９】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２４を形成する。シリコン酸化膜１２２とシリコン酸化膜１２４とにより層間絶縁膜５６が形成される。
【０１６０】
次に、フォトリソグラフィ技術を用い、配線５４に達するコンタクトホール５８を層間絶縁膜５６に形成する。
【０１６１】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０１６２】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜６０を形成する。
【０１６３】
次に、ＣＭＰ法により、層間絶縁膜５６の表面が露出するまでタングステン膜６０及びバリア膜を研磨する。こうして、コンタクトホール５８内に、例えばタングステンより成る導体プラグ６０（図２２参照）が埋め込まれる。
【０１６４】
次に、例えばスパッタリング法により、導体プラグ６０が埋め込まれた層間絶縁膜５６上に、積層膜６２を形成する。
【０１６５】
次に、フォトリソグラフィ技術を用い、積層膜６２をパターニングする。これにより、積層膜より成る配線（第３金属配線層）６２が形成される。
【０１６６】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２６を形成する。
【０１６７】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２８を形成する。シリコン酸化膜１２６とシリコン酸化膜１２８とにより層間絶縁膜１３０が形成される。
【０１６８】
次に、フォトリソグラフィ技術を用い、配線６２に達するコンタクトホール１３２を層間絶縁膜１３０に形成する。
【０１６９】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０１７０】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１３４を形成する。
【０１７１】
次に、ＣＭＰ法により、層間絶縁膜１３０の表面が露出するまでタングステン膜１３４及びバリア膜を研磨する。こうして、コンタクトホール１３２内に、例えばタングステンより成る導体プラグ（図示せず）１３４が埋め込まれる。
【０１７２】
次に、例えばスパッタリング法により、導体プラグ１３４が埋め込まれた層間絶縁膜１３０上に、積層膜１３６を形成する。
【０１７３】
次に、フォトリソグラフィ技術を用い、積層膜１３６をパターニングする。これにより、積層膜より成る配線（第４金属配線層）１３６が形成される。
【０１７４】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１３８を形成する。
【０１７５】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１４０を形成する。シリコン酸化膜１３８とシリコン酸化膜１４０とにより層間絶縁膜１４２が形成される。
【０１７６】
次に、フォトリソグラフィ技術を用い、配線１３６に達するコンタクトホール１４３を層間絶縁膜１４２に形成する。
【０１７７】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０１７８】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１４６を形成する。
【０１７９】
次に、ＣＭＰ法により、層間絶縁膜１４２の表面が露出するまでタングステン膜１４６及びバリア膜を研磨する。こうして、コンタクトホール１４３内に、例えばタングステンより成る導体プラグ１４４が埋め込まれる。
【０１８０】
次に、例えばスパッタリング法により、導体プラグ１４４が埋め込まれた層間絶縁膜１４２上に、積層膜１４５を形成する。
【０１８１】
次に、フォトリソグラフィ技術を用い、積層膜１４５をパターニングする。これにより、積層膜より成る配線（第５金属配線層）１４５が形成される。
【０１８２】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１４６を形成する。
【０１８３】
次に、プラズマＣＶＤ法により、膜厚１μｍのシリコン窒化膜１４８を形成する。
【０１８４】
こうして本実施形態による不揮発性半導体記憶装置が製造される。
【０１８５】
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置の書き込み方法を図２３乃至図２５を用いて説明する。図２３は、本実施形態による不揮発性半導体記憶装置の一部を示す回路図である。図２４は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図２４において括弧内は非選択線の電位を示している。また、図２４においてＦはフローティングを示している。図２５は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。図１乃至図２２に示す第１実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１８６】
本実施形態による不揮発性半導体記憶装置の構成は、図１を用いて上述した第１実施形態による不揮発性半導体記憶装置の構成と同様である。
【０１８７】
本実施形態による不揮発性半導体記憶装置の書き込み方法は、非選択のビット線に電源電圧Ｖ_ＣＣ（第１の電圧）を印加し、非選択の第２のワード線の電位を０Ｖ（接地）とすることに主な特徴がある。
【０１８８】
メモリセルトランジスタＭＴに情報を書き込む際には、図２５に示すタイムチャートに従い、各部の電位を図２３及び図２４に示すように設定する。なお、情報を書き込むべきメモリセルトランジスタＭＴは、図２３において実線の丸印で囲まれている。
【０１８９】
まず、選択すべきメモリセルＭＣに接続されているビット線ＢＬ_{（ＳＥＬＥＣＴ）}の電位、即ち、選択列のビット線ＢＬ_{（ＳＥＬＥＣＴ）}の電位を０Ｖとする。一方、選択されたビット線ＢＬ_{（ＳＥＬＥＣＴ）}以外のビット線ＢＬの電位、即ち、非選択列のビット線ＢＬの電位をＶ_ＣＣ（第１の電位）とする。この際、全ての第２のワード線ＷＬ２の電位は、０Ｖ（接地）となっている。
【０１９０】
次に、選択すべきメモリセルＭＣに接続された第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}の電位、即ち、選択行の第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}の電位を、Ｖ_ＣＣ（第１の電位）とする。一方、選択された第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}以外の第２のワード線ＷＬ２の電位、即ち、非選択行の第２のワード線ＷＬ２の電位は、０Ｖ（接地）のままとする。
【０１９１】
次に、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}の電位、即ち、選択行の第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}の電位を、例えば９Ｖ（第３の電位）とする。一方、選択された第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}以外の第１のワード線ＷＬ１の電位、即ち、非選択行の第１のワード線ＷＬ１の電位を、０Ｖ又はフローティングとする。
【０１９２】
次に、選択すべきメモリセルＭＣに接続されているソース線ＳＬ_{（ＳＥＬＥＣＴ）}の電位、即ち、選択行のソース線ＳＬ_{（ＳＥＬＥＣＴ）}の電位を、例えば５Ｖ（第２の電位）とする。一方、選択されたソース線ＳＬ_{（ＳＥＬＥＣＴ）}以外のソース線ＳＬの電位、即ち、非選択行のソース線ＳＬの電位を０Ｖ又はフローティングとする。なお、図２３において、選択行のソース線ＳＬ_{（ＳＥＬＥＣＴ）}に隣接する他の行のソース線ＳＬの電位が５Ｖ（第２の電位）となっているのは、ソース線ＳＬが２行毎に共通になっているためである。
【０１９３】
なお、ウェル２６の電位は常に０Ｖ（接地）とする。
【０１９４】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電子が流れ、メモリセルトランジスタＭＴのフローティングゲート３０ａ内に電子が導入される。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積され、メモリセルトランジスタＭＴに情報が書き込まれることとなる。
【０１９５】
なお、本実施形態による不揮発性半導体記憶装置の読み出し方法及び消去方法は、第１実施形態による不揮発性半導体記憶装置の読み出し方法及び消去方法と同様であるので説明を省略する。
【０１９６】
本実施形態において、非選択のビット線ＢＬの電位をＶ_ＣＣとするのは、以下のような理由によるものである。即ち、非選択のビット線ＢＬの電位を第１実施形態のようにフローティングにした場合には、選択された行と同じ行に存在している非選択のメモリセルトランジスタＭＴに誤って情報が書き込まれる虞がある。例えば、図２３において符号Ｂで示されたメモリセルトランジスタＭＴに、誤って情報が書き込まれる虞がある。本実施形態では、非選択のビット線ＢＬの電位をＶ_ＣＣとするため、選択トランジスタＳＴのセレクトゲート３０ｂの電位と選択トランジスタＳＴのドレイン拡散層３６ｃの電位とが等しくなる。このため、本実施形態によれば、選択トランジスタＳＴを確実にオフ状態にすることができる。従って、本実施形態によれば、選択された行と同じ行に存在している非選択のメモリセルトランジスタＭＴに誤って情報が書き込まれるのを防止することができる。
【０１９７】
また、本実施形態において、非選択の第２のワード線ＷＬ２の電位を０Ｖ（接地）とするのは、以下のような理由によるものである。即ち、非選択の第２のワード線ＷＬ２の電位を第１実施形態のようにフローティングにした場合には、選択された行以外の行に存在している非選択のメモリセルトランジスタＭＴに誤って情報が書き込まれる虞がある。例えば、図２３において符号Ａ、Ｃで示されたメモリセルトランジスタＭＴに、誤って情報が書き込まれる虞がある。本実施形態では、非選択の第２のワード線ＷＬ２の電位を０Ｖ（接地）とするため、選択トランジスタＳＴのセレクトゲート３０ｂの電位が選択トランジスタＳＴのドレイン拡散層３６ｃの電位より低くなる。このため、本実施形態によれば、選択トランジスタＳＴを確実にオフ状態にすることができる。従って、本実施形態によれば、選択された行と異なる行に存在している非選択のメモリセルトランジスタＭＴに誤って情報が書き込まれるのを防止することができる。
【０１９８】
また、本実施形態において、各部の電位を図２５に示すタイムチャートに従って設定するのは、第１のワード線ＷＬ１及びソース線ＳＬに電圧が印加される前に、非選択のメモリセルＭＣの選択トランジスタＳＬをオフ状態にするためである。
【０１９９】
このように本実施形態によれば、非選択のビット線に電源電圧Ｖ_ＣＣ（第１の電圧）を印加し、非選択の第２のワード線の電位を０Ｖ（接地）とするため、非選択のメモリセルＭＣに誤って情報が書き込まれるのを防止することができる。
【０２００】
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置の書き込み方法を図２６及び図２７を用いて説明する。図２６は、本実施形態による不揮発性半導体記憶装置の一部を示す回路図である。図２７は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図２７において括弧内は非選択線の電位を示している。また、図２７においてＦはフローティングを示している。図２７は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。図１乃至図２５に示す第１又は第２実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２０１】
本実施形態による不揮発性半導体記憶装置の構成は、図１を用いて上述した第１実施形態による不揮発性半導体記憶装置の構成と同様である。
【０２０２】
本実施形態による不揮発性半導体記憶装置の書き込み方法は、選択すべきメモリセルＭＣに接続された第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}の電位を、非選択のビット線ＢＬの電位であるＶ_ＣＣより低い電位Ｖ_ＣＣ′とすることに主な特徴がある。
【０２０３】
メモリセルトランジスタＭＴに情報を書き込む際には、図２５に示すタイムチャートに従い、各部の電位を図２６及び図２７に示すように設定する。
【０２０４】
まず、選択すべきメモリセルＭＣに接続されているビット線ＢＬ_{（ＳＥＬＥＣＴ）}の電位は０Ｖとする。一方、選択されたビット線ＢＬ_{（ＳＥＬＥＣＴ）}以外のビット線ＢＬの電位をＶ_ＣＣ（第４の電位）とする。
【０２０５】
次に、選択すべきメモリセルＭＣに接続された第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}の電位を、非選択のビット線ＢＬの電位Ｖ_ＣＣ（第４の電位）より低い電位Ｖ_ＣＣ′（第１の電位）とする。換言すれば、非選択のビット線ＢＬの電位Ｖ_ＣＣ（第４の電位）は、選択された第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}の電位Ｖ_ＣＣ′（第１の電位）より高く設定されている。選択された第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}の電位Ｖ_ＣＣ′（第１の電位）は、非選択のビット線ＢＬの電位Ｖ_ＣＣ（第４の電位）より例えば０．２〜０．５Ｖ程度低い電位とする。一方、選択された第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}以外の第２のワード線ＷＬ２の電位は０Ｖ（接地）とする。
【０２０６】
次に、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}の電位を例えば９Ｖ（第３の電位）とする。一方、選択された第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}以外の第１のワード線Ｗ１の電位は０Ｖ又はフローティングとする。
【０２０７】
次に、選択すべきメモリセルＭＣに接続されているソース線ＳＬ_{（ＳＥＬＥＣＴ）}の電位を例えば５Ｖ（第２の電位）とする。一方、選択されたソース線ＳＬ_{（ＳＥＬＥＣＴ）}以外のソース線ＳＬの電位は０Ｖ又はフローティングとする。なお、図２６において、選択行に隣接する行のソース線ＳＬが５Ｖ（第２の電位）になっているのは、２行毎にソース線ＳＬが共通になっているためである。
【０２０８】
なお、ウェル２６の電位は常に０Ｖ（接地）とする。
【０２０９】
本実施形態において、選択すべきメモリセルＭＣに接続された第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}の電位Ｖ_ＣＣ′（第１の電位）を、非選択のビット線ＢＬの電位Ｖ_ＣＣ（第４の電位）より低い電位とするのは、以下のような理由によるものである。即ち、非選択のビット線ＢＬの電位を第１実施形態のようにフローティングにした場合には、選択された行と同じ行に存在している非選択のメモリセルトランジスタＭＴに誤って情報が書き込まれる虞がある。例えば、図２６において符号Ｂで示されたメモリセルトランジスタＭＴに、誤って情報が書き込まれる虞がある。本実施形態では、選択された第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}の電位Ｖ_ＣＣ′（第１の電位）を、非選択のビット線ＢＬの電位Ｖ_ＣＣ（第４の電位）より低い電位とするため、選択トランジスタＳＴのセレクトゲート３０ｂの電位が選択トランジスタＳＴのドレイン拡散層３６ｃの電位より低くなる。このため、本実施形態によれば、選択トランジスタＳＴをより確実にオフ状態にすることができる。従って、本実施形態によれば、選択された行と同じ行に存在している非選択のメモリセルトランジスタＭＴに誤って情報が書き込まれるのを、より確実に防止することができる。
【０２１０】
このように、本実施形態によれば、選択すべきメモリセルＭＣに接続された第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}の電位を、非選択のビット線ＢＬの電位であるＶ_ＣＣより低い電位Ｖ_ＣＣ′とするため、選択された行と同じ行に存在している非選択のメモリセルトランジスタＭＴに誤って情報が書き込まれるのを、より確実に防止することができる。
【０２１１】
［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置の書き込み方法を図２８乃至図３０を用いて説明する。図２８は、本実施形態による不揮発性半導体記憶装置の一部を示す回路図である。図２９は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図２９において括弧内は非選択線の電位を示している。また、図２９においてＦはフローティングを示している。図３０は、コントロールゲート電圧と閾値電圧との差と、メモリセルトランジスタのソース／ドレイン間電圧との関係を示すグラフである。図１乃至図２７に示す第１乃至第３実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２１２】
本実施形態による不揮発性半導体記憶装置の構成は、図１を用いて上述した第１実施形態による不揮発性半導体記憶装置の構成と同様である。
【０２１３】
本実施形態による不揮発性半導体記憶装置の書き込み方法は、選択すべきメモリセルＭＣに接続された第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}の電位を徐々に上昇させながら、選択すべきメモリセルＭＣに接続されたソース線_{（ＳＥＬＥＣＴ）}に電圧をパルス状に印加することにより、選択されたメモリセルＭＣのメモリセルトランジスタＭＴに情報を書き込むことに主な特徴がある。
【０２１４】
メモリセルトランジスタＭＴに情報を書き込む際には、図２８に示すように、選択すべきメモリセルＭＣに接続されているビット線ＢＬ_{（ＳＥＬＥＣＴ）}の電位を０Ｖとする。一方、選択されたビット線ＢＬ_{（ＳＥＬＥＣＴ）}以外のビット線ＢＬの電位をＶ_ＣＣ（第１の電位）とする。
【０２１５】
また、選択すべきメモリセルＭＣに接続されている第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}の電位をＶ_ＣＣ（第１の電位）とする。一方、選択された第２のワード線ＷＬ２_{（ＳＥＬＥＣＴ）}以外の第２のワード線ＷＬ２の電位を０Ｖ（接地）とする。
【０２１６】
また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}に、図２９に示すように、徐々に上昇する第１の電圧Ｖ_ｓｔｅｐを印加する。一方、選択された第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}以外の第１のワード線ＷＬ１の電位を０Ｖ又はフローティングとする。
【０２１７】
また、選択すべきメモリセルＭＣに接続されているソース線ＳＬ_{（ＳＥＬＥＣＴ）}に、図２９に示すようにパルス状に第２の電圧を印加する。ソース線ＳＬ_{（ＳＥＬＥＣＴ）}に印加するパルス状の第２の電圧は、例えば５Ｖとする。一方、選択されたソース線ＳＬ_{（ＳＥＬＥＣＴ）}以外のソース線ＳＬの電位を０Ｖ又はフローティングとする。
【０２１８】
なお、ウェル２６の電位は常に０Ｖ（接地）とする。
【０２１９】
本実施形態において、選択行の第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}に印加する第１の電圧Ｖ_ｓｔｅｐを徐々に上昇させながら、選択列のソース線ＳＬ_{（ＳＥＬＥＣＴ）}に電圧をパルス状に印加するのは、以下のような理由によるものである。即ち、メモリセルトランジスタＭＴのコントロールゲート３４ｂに高電圧を印加した場合には、メモリセルトランジスタＭＴのソース／ドレイン間における電気抵抗が小さくなる。そうすると、メモリセルトランジスタＭＴのソース／ドレイン間の電気抵抗が、選択トランジスタＳＴのソース／ドレイン間の電気抵抗と比較して小さくなる。そうすると、選択トランジスタのソース／ドレイン間に大きい横方向電界が印加される一方、メモリセルトランジスタＭＴのソース／ドレイン間には十分な横方向電界が印加されないこととなる。メモリセルトランジスタＭＴのソース／ドレイン間に十分な横方向電界が印加されないと、メモリセルトランジスタＭＴのソース／ドレイン間において電子が加速されず、書き込み速度が遅くなってしまう。本実施形態では、書き込みの初期の段階では、選択行の第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}に比較的低い電圧を印加するため、メモリセルトランジスタＭＴのソース／ドレイン間の電気抵抗が過度に小さくなってしまうことはない。そして、選択列のソース線ＳＬ_{（ＳＥＬＥＣＴ）}に電圧をパルス状に印加すると、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が注入される。この後、選択行の第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}の電圧を徐々に上昇させながら、選択列のソース線ＳＬ_{（ＳＥＬＥＣＴ）}に電圧をパルス状に印加すると、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が徐々に注入されていく。選択行の第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}に印加される第１の電圧Ｖ_ｓｔｅｐは徐々に上昇していくが、フローティングゲート３０ａに蓄積される電荷も徐々に増加していくため、メモリセルトランジスタＭＴのソース／ドレイン間における電気抵抗が過度に小さくなってしまうことはない。このため、本実施形態によれば、メモリセルトランジスタＭＴに情報を書き込む際の書き込み速度を高速化することができる。
【０２２０】
本実施形態による不揮発性半導体記憶装置では、ホットキャリアを発生させ、発生したホットキャリアをメモリセルトランジスタＭＴのフローティングゲート３０ａに注入することにより、メモリセルトランジスタＭＴに情報が書き込まれる。ホットキャリアを利用して書き込みを行うためには、トンネル絶縁膜２８ａの障壁の高さ、即ち、３．２Ｖを超えるエネルギーが必要であり、メモリセルトランジスタＭＴのソース／ドレイン間の電位差によってホットキャリアを、このエネルギー以上に加速する必要がある。図３０は、コントロールゲート電圧と閾値電圧との差と、メモリセルトランジスタのソース／ドレイン間電圧との関係を示すグラフである。なお、図３０は、シミュレーションにより求めたものである。シミュレーションを行う際の条件は、選択トランジスタＳＴのセレクトゲート３０ｂに印加する電圧を１．５Ｖとし、ソース線に印加する電圧を５Ｖとした。図３０から分かるように、メモリセルトランジスタＭＴのコントロールゲート３４ａの電圧とメモリセルトランジスタＭＴの閾値電圧との差が２．５Ｖ以下の場合には、メモリセルトランジスタＭＴのソース／ドレイン間の電圧は３．２Ｖ以上となる。一方、メモリセルトランジスタＭＴのチャネルに大きい電流を流し、書き込み速度を速くする観点からは、メモリセルトランジスタＭＴの閾値電圧に対してメモリセルトランジスタＭＴのコントロールゲート３４ａの電圧をできるだけ高く設定することが望ましい。従って、メモリセルトランジスタＭＴのコントロールゲート３４ａの電圧がメモリセルトランジスタＭＴの閾値電圧に対して常に２．５Ｖ高くなるように、メモリセルトランジスタＭＴのコントロールゲート３４ａに印加する第１の電圧Ｖ_ｓｔｅｐを徐々に上昇させることが望ましい。換言すれば、メモリセルトランジスタＭＴのコントロールゲート３４ａの電圧がメモリセルトランジスタＭＴの閾値電圧に対して常に２．５Ｖ高くなるように、選択行の第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}に印加する第１の電圧Ｖ_ｓｔｅｐを徐々に上昇させることが望ましい。
【０２２１】
なお、ここでは、選択行の第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}に印加する電圧がメモリセルトランジスタＭＴの閾値電圧に対して常に２．５Ｖ高くなるように、選択行の第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}に印加する第１の電圧Ｖ_ｓｔｅｐを徐々に上昇させる場合を例に説明したが、選択行の第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}に印加する第１の電圧Ｖ_ｓｔｅｐとメモリセルトランジスタＭＴの閾値電圧との差はこれに限定されるものではない。選択行の第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}に印加する第１の電圧Ｖ_ｓｔｅｐがメモリセルトランジスタＭＴの閾値電圧に対して２〜３Ｖ高くなるように、選択行の第１のワード線ＷＬ１_{（ＳＥＬＥＣＴ）}に印加する第１の電圧Ｖ_ｓｔｅｐを徐々に上昇させてもよい。
【０２２２】
［第５実施形態］
本発明の第５実施形態による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を図３１及び図３２を用いて説明する。図３１は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図３０に示す第１乃至第４実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２２３】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図３１を用いて説明する。
【０２２４】
本実施形態による不揮発性半導体記憶装置は、ビット線ＢＬが第１の保護トランジスタ１５０を介して列デコーダ１２に接続されており、第２のワード線ＷＬ２が第２の保護トランジスタ１５２を介して第２の行デコーダ１６に接続されており、メモリセルアレイ１０に書き込まれた情報を消去する際に、列デコーダ１２がビット線ＢＬから電気的に分離され、第２の行デコーダ１６が第２のワード線ＷＬ２から電気的に分離されることに主な特徴がある。
【０２２５】
図３１に示すように、各々のビット線ＢＬは、第１の保護トランジスタ１５０を介して列デコーダ１２に接続されている。換言すれば、第１の保護トランジスタ１５０のソース／ドレインの一方がビット線ＢＬに接続されており、第１の保護トランジスタ１５０のソース／ドレインの他方が列デコーダ１２に接続されている。
【０２２６】
各々の第１の保護トランジスタ１５０のゲートは、第１の制御線ＣＬ１を介して制御回路１５４に接続されている。各々の第１の保護トランジスタ１５０は、制御回路１５４により制御される。
【０２２７】
第１の保護トランジスタ１５０のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。第１の保護トランジスタ１５０のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、第１の保護トランジスタ１５０の耐圧を十分に確保するためである。
【０２２８】
なお、ここでは、第１の保護トランジスタ１５０のゲート絶縁膜（図示せず）の膜厚を選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定する場合を例に説明したが、第１の保護トランジスタ１５０のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第１の保護トランジスタ１５０のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
【０２２９】
また、各々の第２のワード線ＷＬ２は、第２の保護トランジスタ１５２を介して第２の行デコーダ１６に接続されている。換言すれば、第２の保護トランジスタ１５２のソース／ドレインの一方が第２のワード線ＷＬ２に接続されており、第２の保護トランジスタ１５２のソース／ドレインの他方が第２の行デコーダ１６に接続されている。
【０２３０】
各々の第２の保護トランジスタ１５２のゲートは、第２の制御線ＣＬ２を介して制御回路１５４に接続されている。各々の第２の保護トランジスタ１５２は、制御回路１５４により制御される。
【０２３１】
第２の保護トランジスタ１５２のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。第２の保護トランジスタ１５２のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、第２の保護トランジスタ１５２の耐圧を十分に確保するためである。
【０２３２】
なお、ここでは、第２の保護トランジスタ１５２のゲート絶縁膜（図示せず）の膜厚を選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定する場合を例に説明したが、第２の保護トランジスタ１５２のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第２の保護トランジスタ１５２のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
【０２３３】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
【０２３４】
なお、ここでは、図３１に示すように、各々の行のメモリセルトランジスタＭＴが各々の行に設けられたソース線ＳＬにそれぞれ接続されている場合を例に説明したが、後に図６５を用いて詳述する第１１実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを、共通のソース線ＳＬにより接続してもよい。互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを共通のソース線ＳＬにより接続すれば、メモリセルアレイ領域２の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第３の行デコーダ１８により制御すべきソース線ＳＬの本数を少なくすることができるため、第３の行デコーダ１８の簡素化を実現することができる。
【０２３５】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作について図３２を用いて説明する。図３２は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図３２において括弧内は非選択線の電位を示している。また、図３２においてＦはフローティングを示している。
【０２３６】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図３２を用いて説明する。
【０２３７】
本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１の制御線ＣＬ１の電位を５Ｖとし、第２の制御線ＣＬ２の電位を５Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２をオン状態とする。また、ビット線ＢＬの電位、ソース線ＳＬの電位、第１のワード線ＷＬ１の電位、第２のワード線ＷＬ２の電位、及び、ウェル２６の電位は、第１実施形態による不揮発性半導体記憶装置の読み出し方法における各部の電位と同様とする。
【０２３８】
第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２がオン状態となっているため、ビット線ＢＬは第１実施形態による不揮発性半導体記憶装置と同様に列デコーダ１２に電気的に接続されており、第２のワード線ＷＬ２は第１実施形態による不揮発性半導体記憶装置と同様に第２の行デコーダ１６に電気的に接続されている。このため、本実施形態による不揮発性半導体記憶装置は、第１実施形態による不揮発性半導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことができる。
【０２３９】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図３２を用いて説明する。
【０２４０】
本実施形態では、メモリセルトランジスタＭＴに情報を書き込む際には、第１の制御線ＣＬ１の電位を５Ｖとし、第２の制御線ＣＬ２の電位を５Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに情報を書き込む際には、第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２をオン状態とする。また、ビット線ＢＬの電位、ソース線ＳＬの電位、第１のワード線ＷＬ１の電位、第２のワード線ＷＬ２の電位、及び、ウェル２６の電位は、第２実施形態による不揮発性半導体記憶装置の書き込み方法における各部の電位と同様とする。
【０２４１】
第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２がオン状態となっているため、ビット線ＢＬは第２実施形態による不揮発性半導体記憶装置と同様に列デコーダ１２に電気的に接続されており、第２のワード線ＷＬ２は第２実施形態による不揮発性半導体記憶装置と同様に第２の行デコーダ１６に電気的に接続されている。このため、本実施形態による不揮発性半導体記憶装置は、第２実施形態による不揮発性半導体記憶装置の書き込み方法と同様にして、メモリセルトランジスタＭＴに情報を書き込むことができる。
【０２４２】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法について図３２を用いて説明する。
【０２４３】
メモリセルアレイ１０に書き込まれた情報を消去する際には、第１の制御線ＣＬ１の電位を０Ｖとし、第２の制御線ＣＬ２の電位を０Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２をオフ状態とする。また、ビット線ＢＬの電位、ソース線ＳＬの電位、第１のワード線ＷＬ１の電位、第２のワード線ＷＬ２の電位、及び、ウェル２６の電位は、第１実施形態による不揮発性半導体記憶装置の消去方法における各部の電位と同様とする。
【０２４４】
メモリセルアレイ１０に書き込まれた情報を消去する際には、第１のワード線ＷＬ１とウェル２６に高電圧が印加される。列デコーダ１２及び第２の行デコーダ１６は低電圧回路により構成されているため、列デコーダ１２や第２の行デコーダ１６がメモリセルアレイ１０に電気的に接続された状態でメモリセルアレイ１０の情報を消去した場合には、列デコーダ１２や第２の行デコーダ１６が破壊されてしまう虞がある。本実施形態では、メモリセルアレイ１０に書き込まれた情報を消去する際に、第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２をオフ状態とするため、ビット線ＢＬが列デコーダ１２から電気的に分離され、第２のワード線ＷＬ２が第２の行デコーダ１６から電気的に分離される。即ち、本実施形態では、メモリセルアレイ１０に書き込まれた情報を消去する際に、低電圧回路より成る列デコーダ１２及び第２の行デコーダ１６が、メモリセルアレイ１０から電気的に分離される。このため、本実施形態によれば、メモリセルアレイ１０に書き込まれた情報を消去する際に、耐圧の低い列デコーダ１２及び第２の行デコーダ１６が破壊されるのを防止することができる。
【０２４５】
このように本実施形態によれば、ビット線ＢＬが第１の保護トランジスタ１５０を介して列デコーダ１２に接続されており、第２のワード線ＷＬ２が第２の保護トランジスタ１５２を介して第２の行デコーダ１６に接続されており、メモリセルアレイ１０に書き込まれた情報を消去する際に、列デコーダ１２がビット線ＢＬから電気的に分離され、第２の行デコーダ１６が第２のワード線ＷＬ２から電気的に分離される。このため、このため、本実施形態によれば、メモリセルアレイ１０に書き込まれた情報を消去する際に、耐圧の低い列デコーダ１２及び第２の行デコーダ１６が破壊されるのを防止することができる。
【０２４６】
［第６実施形態］
本発明の第６実施形態による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を図３３及び図３４を用いて説明する。図３３は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図３２に示す第１乃至第５実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２４７】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図３３を用いて説明する。
【０２４８】
本実施形態による不揮発性半導体記憶装置は、第２のワード線ＷＬ２が第２の行デコーダ１６のみならず、高電圧回路より成る第４の行デコーダにも接続されており、メモリセルトランジスタＭＴに情報を書き込む際に、第２の行デコーダ１６が第２のワード線ＷＬ２から電気的に分離され、第４の行デコーダ１５６により第２のワード線ＷＬ２に電圧が印加されることに主な特徴がある。
【０２４９】
図３３に示すように、各々のビット線ＢＬは、第１の保護トランジスタ１５０を介して行デコーダ１２に接続されている。換言すれば、第１の保護トランジスタ１５０のソース／ドレインの一方がビット線ＢＬに接続されており、第１の保護トランジスタ１５０のソース／ドレインの他方が列デコーダ１２に接続されている。
【０２５０】
各々の第１の保護トランジスタ１５０のゲートは、第１の制御線ＣＬ１を介して制御回路１５４に接続されている。各々の第１の保護トランジスタ１５０は、制御回路１５４により制御される。
【０２５１】
第１の保護トランジスタ１５０のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。第１の保護トランジスタ１５０のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、第１の保護トランジスタ１５０の耐圧を十分に確保するためである。
【０２５２】
なお、ここでは、第１の保護トランジスタ１５０のゲート絶縁膜（図示せず）の膜厚を選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定する場合を例に説明したが、第１の保護トランジスタ１５０のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第１の保護トランジスタ１５０のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
【０２５３】
また、各々の第２のワード線ＷＬ２は、第２の保護トランジスタ１５２を介して第２の行デコーダ１６に接続されている。換言すれば、第２の保護トランジスタ１５２のソース／ドレインの一方が第２のワード線ＷＬ２に接続されており、第２の保護トランジスタ１５２のソース／ドレインの他方が第２の行デコーダ１６に接続されている。
【０２５４】
各々の第２の保護トランジスタ１５２のゲートは、第２の制御線ＣＬ２を介して制御回路１５４に接続されている。各々の第２の保護トランジスタ１５２は、制御回路１５４により制御される。
【０２５５】
第２の保護トランジスタ１５２のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。第１の保護トランジスタ１５２のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、第１の保護トランジスタ１５２の耐圧を十分に確保するためである。
【０２５６】
なお、ここでは、第２の保護トランジスタ１５２のゲート絶縁膜（図示せず）の膜厚を選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定する場合を例に説明したが、第２の保護トランジスタ１５２のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第２の保護トランジスタ１５２のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
【０２５７】
また、各々の第２のワード線ＷＬ２は、第４の行デコーダ１５６に更に接続されている。
第４の行デコーダ１５６は、複数の第２のワード線ＷＬ２の電位を制御するためのものである。第４の行デコーダ１５６は、高電圧回路（高耐圧回路）により構成されている。本実施形態において第４の行デコーダ１５６に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際に、第２のワード線ＷＬ２に高電圧を印加するためである。
【０２５８】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
【０２５９】
なお、ここでは、図３３に示すように、各々の行のメモリセルトランジスタＭＴが各々の行に設けられたソース線ＳＬにそれぞれ接続されている場合を例に説明したが、後に図６５を用いて詳述する第１１実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを、共通のソース線ＳＬにより接続してもよい。互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを共通のソース線ＳＬにより接続すれば、メモリセルアレイ領域２の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第３の行デコーダ１８により制御すべきソース線ＳＬの本数を少なくすることができるため、第３の行デコーダ１８の簡素化を実現することができる。
【０２６０】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作について図３４を用いて説明する。図３４は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図３４において括弧内は非選択線の電位を示している。また、図３４においてＦはフローティングを示している。
【０２６１】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図３４を用いて説明する。
【０２６２】
本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１の制御線ＣＬ１の電位を５Ｖとし、第２の制御線ＣＬ２の電位を５Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２をオン状態とする。また、ビット線ＢＬの電位、ソース線ＳＬの電位、第１のワード線ＷＬ１の電位、第２のワード線ＷＬ２の電位、及び、ウェル２６の電位は、第１実施形態による不揮発性半導体記憶装置の読み出し方法における各部の電位と同様とする。
【０２６３】
第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２がオン状態となっているため、ビット線ＢＬは第１実施形態による不揮発性半導体記憶装置と同様に列デコーダ１２に電気的に接続されており、第２のワード線ＷＬ２は第１実施形態による不揮発性半導体記憶装置と同様に第２の行デコーダ１６に電気的に接続されている。このため、本実施形態による不揮発性半導体記憶装置は、第１実施形態による不揮発性半導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことができる。
【０２６４】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図３４を用いて説明する。
【０２６５】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位を０Ｖとする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をフローティングとする。また、選択すべきメモリセルＭＣに接続されているソース線ＳＬの電位を例えば５Ｖ（第２の電位）とする。一方、選択されたソース線ＳＬ以外のソース線ＳＬの電位を０Ｖ又はフローティングとする。また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１の電位を例えば９Ｖ（第３の電位）とする。一方、選択された第１のワード線ＷＬ１以外の第１のワード線Ｗ１の電位を０Ｖ又はフローティングとする。また、選択すべきメモリセルＭＣに接続された第２のワード線ＷＬ２の電位を例えば４Ｖ（第１の電位）とする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖ（接地）とする。第１の制御線ＣＬ１の電位を例えば５Ｖとする。第２の制御線ＣＬ２の電位を例えば５Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに情報を書き込む際には、第１の保護トランジスタ１５０をオン状態とし、第２の保護トランジスタ１５２をオフ状態とする。ウェル２６の電位はいずれも０Ｖとする。
【０２６６】
本実施形態では、高電圧回路より成る第４の行デコーダ１５６を用いて第２のワード線ＷＬ２に電圧を印加するため、選択トランジスタＳＴのセレクトゲート３０ｂに比較的高い電圧を印加することができる。このため、本実施形態によれば、選択トランジスタＳＴのチャネルに流れる電流を増加させることができ、書き込み速度を速くすることができる。一方、メモリセルトランジスタＭＴに情報を書き込む際には、第２の保護トランジスタ１５２をオフ状態とするため、低電圧回路より成る第２の行デコーダ１６が第２のワード線ＷＬ２から電気的に分離される。このため、本実施形態によれば、メモリセルトランジスタＭＴに情報を書き込む際に、低電圧回路より成る第２の行デコーダ１６が破壊されるのを防止することができる。
【０２６７】
（消去方法）
まず、本実施形態による不揮発性半導体記憶装置の消去方法を図３４を用いて説明する。
【０２６８】
本実施形態では、メモリセルアレイ１０に書き込まれた情報を消去する際には、各部の電位を、第５実施形態による不揮発性半導体記憶装置の消去方法における各部の電位と同様とする。
【０２６９】
このため、本実施形態による不揮発性半導体記憶装置は、第５実施形態による不揮発性半導体記憶装置の消去方法と同様にして、メモリセルトランジスタＭＴに書き込まれた情報を消去することができる。
【０２７０】
このように、本実施形態によれば、第２のワード線ＷＬ２が第２の行デコーダ１６のみならず、高電圧回路より成る第４の行デコーダにも接続されており、メモリセルトランジスタＭＴに情報を書き込む際に、第２の行デコーダ１６が第２のワード線ＷＬ２から電気的に分離され、第４の行デコーダにより第２のワード線ＷＬ２に電圧が印加される。このため、本実施形態によれば、メモリセルトランジスタＭＴに情報を書き込む際に、選択トランジスタＳＴのチャネルに高電圧を印加することができ、選択トランジスタＳＴに流れる電流を増加させることができ、書き込み速度を速くすることができる。また、メモリセルトランジスタＭＴに情報を書き込む際に、第２の行デコーダ１６が第２のワード線ＷＬ２から電気的に分離されるため、低電圧回路より成る第２の行デコーダ１６が破壊されるのを防止することができる。
【０２７１】
［第７実施形態］
本発明の第７実施形態による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を図３５及び図３６を用いて説明する。図３５は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図３４に示す第１乃至第６実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２７２】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図３５を用いて説明する。
【０２７３】
本実施形態による不揮発性半導体記憶装置は、第２のワード線ＷＬ２とソース線ＳＬとの間にバイパストランジスタ１５８が設けられており、メモリセルトランジスタＭＴに情報を書き込む際に、第２の行デコーダ１６が第２のワード線ＷＬ２から電気的に分離され、バイパストランジスタ１５８によりソース線ＳＬと第２のワード線ＷＬ２とが電気的に接続され、第３の行デコーダ１８により第２のワード線ＷＬ２に電圧が印加されることに主な特徴がある。
【０２７４】
図３５に示すように、各々のビット線ＢＬは、第１の保護トランジスタ１５０を介して列デコーダ１２に接続されている。換言すれば、第１の保護トランジスタ１５０のソース／ドレインの一方がビット線ＢＬに接続されており、第１の保護トランジスタ１５０のソース／ドレインの他方が列デコーダ１２に接続されている。
【０２７５】
各々の第１の保護トランジスタ１５０のゲートは、第１の制御線ＣＬ１を介して第１の制御回路１５４に接続されている。各々の第１の保護トランジスタ１５０は、第１の制御回路１５４により制御される。
【０２７６】
第１の保護トランジスタ１５０のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。第１の保護トランジスタ１５０のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、第１の保護トランジスタ１５０の耐圧を十分に確保するためである。
【０２７７】
なお、ここでは、第１の保護トランジスタ１５０のゲート絶縁膜（図示せず）の膜厚を選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定する場合を例に説明したが、第１の保護トランジスタ１５０のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第１の保護トランジスタ１５０のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
【０２７８】
また、各々の第２のワード線ＷＬ２は、第２の保護トランジスタ１５２を介して第２の行デコーダ１６に接続されている。換言すれば、第２の保護トランジスタ１５２のソース／ドレインの一方が第２のワード線ＷＬ２に接続されており、第２の保護トランジスタ１５２のソース／ドレインの他方が第２の行デコーダ１６に接続されている。
【０２７９】
各々の第２の保護トランジスタ１５２のゲートは、第２の制御線ＣＬ２を介して第２の制御回路１５４に接続されている。各々の第２の保護トランジスタ１５２は、第２の制御回路１５４により制御される。
【０２８０】
第２の保護トランジスタ１５２のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。第１の保護トランジスタ１５２のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、第１の保護トランジスタ１５２の耐圧を十分に確保するためである。
【０２８１】
なお、ここでは、第２の保護トランジスタ１５２のゲート絶縁膜（図示せず）の膜厚を選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定する場合を例に説明したが、第２の保護トランジスタ１５２のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第２の保護トランジスタ１５２のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
【０２８２】
第２のワード線ＷＬ２とソース線ＳＬとの間には、バイパストランジスタ１５８がそれぞれ設けられている。換言すれば、バイパストランジスタ１５８のソース／ドレインの一方が第２のワード線ＷＬ２に接続されており、バイパストランジスタ１５８のソース／ドレインの他方がソース線ＳＬに接続されている。
【０２８３】
各々のバイパストランジスタ１５８のゲートは、第３の制御線ＣＬ３を介して第２の制御回路１６０に接続されている。各々のバイパストランジスタ１５８は、第３の制御回路１６０により制御される。
【０２８４】
バイパストランジスタ１５８のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。バイパストランジスタ１５８のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、バイパストランジスタ１５８の耐圧を十分に確保するためである。
【０２８５】
なお、ここでは、バイパストランジスタ１５８のゲート絶縁膜（図示せず）の膜厚を選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定する場合を例に説明したが、バイパストランジスタ１５８のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。バイパストランジスタ１５８のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
【０２８６】
本実施形態において、第２のワード線ＷＬ２をバイパストランジスタ１５８を介して第３の行デコーダ１８に接続しているのは、メモリセルトランジスタＭＴに情報を書き込む際に、第２のワード線ＷＬ２に高電圧を印加するためである。
【０２８７】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
【０２８８】
なお、ここでは、図３５に示すように、各々の行のメモリセルトランジスタＭＴが各々の行に設けられたソース線ＳＬにそれぞれ接続されている場合を例に説明したが、後に図６５を用いて詳述する第１１実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを、共通のソース線ＳＬにより接続してもよい。互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを共通のソース線ＳＬにより接続すれば、メモリセルアレイ領域２の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第３の行デコーダ１８により制御すべきソース線ＳＬの本数を少なくすることができるため、第３の行デコーダ１８の簡素化を実現することができる。
【０２８９】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作について図３６を用いて説明する。図３６は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図３６において括弧内は非選択線の電位を示している。また、図３６においてＦはローティングを示している。
【０２９０】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図３６を用いて説明する。
【０２９１】
本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１の制御線ＣＬ１の電位を５Ｖとし、第２の制御線ＣＬ２の電位を５Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２をオン状態とする。また、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第３の制御線ＣＬ３の電位を０Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、バイパストランジスタ１５８をオフ状態とする。また、ビット線ＢＬの電位、ソース線ＳＬの電位、第１のワード線ＷＬ１の電位、第２のワード線ＷＬ２の電位、及び、ウェル２６の電位は、第１実施形態による不揮発性半導体記憶装置の読み出し方法における各部の電位と同様とする。
【０２９２】
第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２がオン状態となっているため、ビット線ＢＬは第１実施形態による不揮発性半導体記憶装置と同様に列デコーダ１２に電気的に接続されており、第２のワード線ＷＬ２は第１実施形態による不揮発性半導体記憶装置と同様に第２の行デコーダ１６に電気的に接続されている。また、バイパストランジスタ１５８がオフ状態となっているため、第２のワード線ＷＬ２は第１実施形態による不揮発性半導体記憶装置と同様にソース線ＳＬから電気的に分離されている。このため、本実施形態による不揮発性半導体記憶装置は、第１実施形態による不揮発性半導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことができる。
【０２９３】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図３６を用いて説明する。
【０２９４】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０２９５】
即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位を０Ｖとする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をフローティングとする。
【０２９６】
また、選択すべきメモリセルＭＣに接続されているソース線ＳＬの電位を例えば５Ｖ（第１の電位）とする。一方、選択されたソース線ＳＬ以外のソース線ＳＬの電位を０Ｖ又はフローティングとする。
【０２９７】
また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１の電位を例えば９Ｖ（第２の電位）とする。一方、選択された第１のワード線ＷＬ１以外の第１のワード線Ｗ１の電位を０Ｖ又はフローティングとする。
【０２９８】
また、バイパストランジスタ１５８をオン状態とすることにより、ソース線ＳＬと第２のワード線ＷＬ２とを電気的に接続する。これにより、選択すべきメモリセルＭＣに接続された第２のワード線ＷＬ２の電位が、ソース線ＳＬの電位と等しくなる。ここでは、選択されたソース線ＳＬの電位を例えば５Ｖ（第１の電位）とするため、選択された第２のワード線ＷＬ２の電位も例えば５Ｖ（第１の電位）となる。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位は０Ｖ（接地）となる。
【０２９９】
また、第１の制御線ＣＬ１の電位を例えば５Ｖとする。また、第２の制御線ＣＬ２の電位を例えば０Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに情報を書き込む際には、第１の保護トランジスタ１５０をオン状態とし、第２の保護トランジスタ１５２をオフ状態とする。
【０３００】
また、第３の制御線ＣＬ３の電位を例えば６Ｖ（第３の電位）とする。第３の制御線ＣＬ３の電位（第３の電位）は、選択されたソース線ＳＬの電位である第１の電位より高い電位とする。第３の制御線ＣＬ３の電位（第３の電位）を選択されたソース線ＳＬの電位（第１の電位）より高く設定するのは、第２のワード線ＷＬ２の電位とソース線ＳＬの電位とを確実に等しくするためである。
【０３０１】
ウェル２６の電位はいずれも０Ｖとする。
【０３０２】
本実施形態では、メモリセルトランジスタＭＴに情報を書き込む際には、高電圧回路より成る第３の行デコーダ１８を用いて第２のワード線ＷＬ２に電圧を印加するため、選択トランジスタＳＴのセレクトゲート３０ｂに比較的高い電圧を印加することができる。このため、本実施形態によれば、選択トランジスタＳＴのチャネルに流れる電流を増加させることができ、書き込み速度を速くすることができる。また、メモリセルトランジスタＭＴに情報を書き込む際には、第２の保護トランジスタ１５２をオフ状態とするため、低電圧回路より成る第２の行デコーダ１６が第２のワード線ＷＬ２から電気的に分離される。このため、本実施形態によれば、メモリセルトランジスタＭＴに情報を書き込む際に、低電圧回路より成る第２の行デコーダ１６が破壊されるのを防止することができる。
【０３０３】
（消去方法）
まず、本実施形態による不揮発性半導体記憶装置の消去方法を図３６を用いて説明する。
【０３０４】
本実施形態では、メモリセルアレイ１０に書き込まれた情報を消去する際には、第１の制御線ＣＬ１の電位を０Ｖとし、第２の制御線ＣＬ２の電位を０Ｖとする。即ち、本実施形態では、メモリセルアレイ１０に書き込まれた情報を消去する際には、第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２をオフ状態とする。また、メモリセルアレイ１０に書き込まれた情報を消去する際には、第３の制御線ＣＬ３の電位を０Ｖとする。即ち、本実施形態では、メモリセルアレイ１０に書き込まれた情報を消去する際には、バイパストランジスタ１５８をオフ状態とする。また、ビット線ＢＬの電位、ソース線ＳＬの電位、第１のワード線ＷＬ１の電位、第２のワード線ＷＬ２の電位、及び、ウェル２６の電位は、第１実施形態による不揮発性半導体記憶装置の消去方法における各部の電位と同様とする。
【０３０５】
第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２がオフ状態となっているため、ビット線ＢＬは第５実施形態と同様に列デコーダ１２から電気的に分離されており、第２のワード線ＷＬ２は第５実施形態による不揮発性半導体記憶装置と同様に第２の行デコーダ１６から電気的に分離されている。このため、本実施形態による不揮発性半導体記憶装置は、第５実施形態による不揮発性半導体記憶装置の消去方法と同様にして、メモリセルアレイ１０に書き込まれた情報を消去することができる。
【０３０６】
［第８実施形態］
本発明の第８実施形態による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を図３７及び図３８を用いて説明する。図３７は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図３６に示す第１乃至第７実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０３０７】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図３７を用いて説明する。
【０３０８】
本実施形態による不揮発性半導体記憶装置は、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間にバイパストランジスタ１５８が設けられており、メモリセルトランジスタＭＴに情報を書き込む際に、第２の行デコーダ１６が第２のワード線ＷＬ２から電気的に分離され、バイパストランジスタ１５８により第１のワード線ＷＬ１と第２のワード線ＷＬ２とが電気的に接続され、第１の行デコーダ（電圧印加回路）１４により第１のワード線ＷＬ１及び第２のワード線ＷＬ２に電圧が印加されることに主な特徴がある。
【０３０９】
図３７に示すように、各々のビット線ＢＬは、第１の保護トランジスタ１５０を介して列デコーダ１２に接続されている。換言すれば、第１の保護トランジスタ１５０のソース／ドレインの一方がビット線ＢＬに接続されており、第１の保護トランジスタ１５０のソース／ドレインの他方が列デコーダ１２に接続されている。
【０３１０】
各々の第１の保護トランジスタ１５０のゲートは、第１の制御線ＣＬ１を介して第１の制御回路１５４に接続されている。各々の第１の保護トランジスタ１５０は、第１の制御回路１５４により制御される。
【０３１１】
第１の保護トランジスタ１５０のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。第１の保護トランジスタ１５０のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、第１の保護トランジスタ１５０の耐圧を十分に確保するためである。
【０３１２】
なお、ここでは、第１の保護トランジスタ１５０のゲート絶縁膜（図示せず）の膜厚を選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定する場合を例に説明したが、第１の保護トランジスタ１５０のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第１の保護トランジスタ１５０のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
【０３１３】
また、各々の第２のワード線ＷＬ２は、第２の保護トランジスタ１５２を介して第２の行デコーダ１６に接続されている。換言すれば、第２の保護トランジスタ１５２のソース／ドレインの一方が第２のワード線ＷＬ２に接続されており、第２の保護トランジスタ１５２のソース／ドレインの他方が第２の行デコーダ１６に接続されている。
【０３１４】
各々の第２の保護トランジスタ１５２のゲートは、第２の制御線ＣＬ２を介して第２の制御回路１５４に接続されている。各々の第２の保護トランジスタ１５２は、第２の制御回路１５４により制御される。
【０３１５】
第２の保護トランジスタ１５２のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。第１の保護トランジスタ１５２のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、第１の保護トランジスタ１５２の耐圧を十分に確保するためである。
【０３１６】
なお、ここでは、第２の保護トランジスタ１５２のゲート絶縁膜（図示せず）の膜厚を選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定する場合を例に説明したが、第２の保護トランジスタ１５２のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。第２の保護トランジスタ１５２のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
【０３１７】
第１のワード線ＷＬ１と第２のワード線ＷＬ２との間には、バイパストランジスタ１５８がそれぞれ設けられている。換言すれば、バイパストランジスタ１５８のソース／ドレインの一方が第１のワード線ＷＬ１に接続されており、バイパストランジスタ１５８のソース／ドレインの他方が第２のワード線ＷＬ２に接続されている。
【０３１８】
各々のバイパストランジスタ１５８のゲートは、第３の制御線ＣＬ３を介して第２の制御回路１６０に接続されている。各々のバイパストランジスタ１５８は、第２の制御回路１６０により制御される。
【０３１９】
バイパストランジスタ１５８のゲート絶縁膜（図示せず）の膜厚は、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定されている。バイパストランジスタ１５８のゲート絶縁膜の膜厚を、選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と同様に比較的厚く設定しているのは、バイパストランジスタ１５８の耐圧を十分に確保するためである。
【０３２０】
なお、ここでは、バイパストランジスタ１５８のゲート絶縁膜（図示せず）の膜厚を選択トランジスタＳＬのゲート絶縁膜２８ｂの膜厚と等しく設定する場合を例に説明したが、バイパストランジスタ１５８のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜の膜厚と等しく設定してもよい。バイパストランジスタ１５８のゲート絶縁膜の膜厚は、使用電圧に応じて適宜設定することができる。
【０３２１】
本実施形態において、第１のワード線ＷＬ１をバイパストランジスタ１５８を介して第２のワード線ＷＬ２に接続しているのは、メモリセルトランジスタＭＴに情報を書き込む際に、第２のワード線ＷＬ２に高電圧を印加するためである。
【０３２２】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
【０３２３】
なお、ここでは、図３７に示すように、各々の行のメモリセルトランジスタＭＴが各々の行に設けられたソース線ＳＬにそれぞれ接続されている場合を例に説明したが、後に図６５を用いて詳述する第１１実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを、共通のソース線ＳＬにより接続してもよい。互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを共通のソース線ＳＬにより接続すれば、メモリセルアレイ領域２の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第３の行デコーダ１８により制御すべきソース線ＳＬの本数を少なくすることができるため、第３の行デコーダ１８の簡素化を実現することができる。
【０３２４】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作について図３８用いて説明する。図３８は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図３８において括弧内は非選択線の電位を示している。また、図３８においてＦはローティングを示している。
【０３２５】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図３８を用いて説明する。
【０３２６】
本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１の制御線ＣＬ１の電位を５Ｖとし、第２の制御線ＣＬ２の電位を５Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２をオン状態とする。
【０３２７】
また、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第３の制御線ＣＬ３の電位を０Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、バイパストランジスタ１５８をオフ状態とする。
【０３２８】
また、ビット線ＢＬの電位、ソース線ＳＬの電位、第１のワード線ＷＬ１の電位、第２のワード線ＷＬ２の電位、及び、ウェル２６の電位は、第１実施形態による不揮発性半導体記憶装置の読み出し方法における各部の電位と同様とする。
【０３２９】
第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２がオン状態となっているため、ビット線ＢＬは第１実施形態による不揮発性半導体記憶装置と同様に列デコーダ１２に電気的に接続されており、第２のワード線ＷＬ２は第１実施形態による不揮発性半導体記憶装置と同様に第２の行デコーダ１６に電気的に接続されている。また、バイパストランジスタ１５８がオフ状態となっているため、第２のワード線ＷＬ２は第１実施形態による不揮発性半導体記憶装置と同様にソース線ＳＬから電気的に分離されている。このため、本実施形態による不揮発性半導体記憶装置は、第１実施形態による不揮発性半導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことができる。
【０３３０】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図３８を用いて説明する。
【０３３１】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０３３２】
即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位を０Ｖとする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をフローティングとする。
【０３３３】
また、選択すべきメモリセルＭＣに接続されているソース線ＳＬの電位を例えば５Ｖ（第１の電位）とする。一方、選択されたソース線ＳＬ以外のソース線ＳＬの電位を０Ｖ又はフローティングとする。
【０３３４】
また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１の電位を例えば９Ｖ（第２の電位）とする。一方、選択された第１のワード線ＷＬ１以外の第１のワード線ＷＬ１の電位を０Ｖとする。
【０３３５】
また、バイパストランジスタ１５８をオン状態とすることにより、第１のワード線ＷＬ１と第２のワード線ＷＬ２とを電気的に接続する。これにより、選択すべきメモリセルＭＣに接続された第２のワード線ＷＬ２の電位が、第１のワード線ＷＬ１の電位と等しくなる。ここでは、選択されたワード線ＷＬ１の電位を例えば９Ｖ（第２の電位）とするため、選択された第２のワード線ＷＬ２の電位も例えば９Ｖ（第２の電位）となる。また、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位は０Ｖ（接地）となる。
【０３３６】
また、第１の制御線ＣＬ１の電位を例えば５Ｖとする。また、第２の制御線ＣＬ２の電位を例えば０Ｖとする。即ち、本実施形態では、メモリセルトランジスタＭＴに情報を書き込む際には、第１の保護トランジスタ１５０をオン状態とし、第２の保護トランジスタ１５２をオフ状態とする。
【０３３７】
また、第３の制御線ＣＬ３の電位を例えば１０Ｖ（第３の電位）とする。第３の制御線ＣＬ３の電位（第３の電位）は、選択された第１のワード線ＷＬ１及び第２のワード線ＷＬ２の電位である第２の電位より高い電位とする。第３の制御線ＣＬ３の電位（第３の電位）を選択された第１のワード線ＷＬ１及び第２のワード線ＷＬ２の電位（第２の電位）より高く設定するのは、バイパストランジスタ１５８をオン状態にするためである。
【０３３８】
ウェル２６の電位はいずれも０Ｖとする。
【０３３９】
本実施形態では、メモリセルトランジスタＭＴに情報を書き込む際には、高電圧回路より成る第１の行デコーダ１４を用いて第１のワード線ＷＬ１及び第２のワード線ＷＬ２に電圧を印加するため、選択トランジスタＳＴのセレクトゲート３０ｂに比較的高い電圧を印加することができる。このため、本実施形態によれば、選択トランジスタＳＴのチャネルに流れる電流を増加させることができ、書き込み速度を速くすることができる。また、メモリセルトランジスタＭＴに情報を書き込む際に、第２の保護トランジスタ１５２をオフ状態とするため、低電圧回路より成る第２の行デコーダ１６が第２のワード線ＷＬ２から電気的に分離される。このため、本実施形態によれば、メモリセルトランジスタＭＴに情報を書き込む際に、低電圧回路より成る第２の行デコーダ１６が破壊されるのを防止することができる。
【０３４０】
（消去方法）
まず、本実施形態による不揮発性半導体記憶装置の消去方法を図３８を用いて説明する。
【０３４１】
本実施形態では、メモリセルアレイ１０に書き込まれた情報を消去する際には、第１の制御線ＣＬ１の電位を０Ｖとし、第２の制御線ＣＬ２の電位を０Ｖとする。即ち、本実施形態では、メモリセルアレイ１０に書き込まれた情報を消去する際には、第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２をオフ状態とする。また、メモリセルアレイ１０に書き込まれた情報を消去する際には、第３の制御線ＣＬ３の電位を０Ｖとする。即ち、本実施形態では、メモリセルアレイ１０に書き込まれた情報を消去する際には、バイパストランジスタ１５８をオフ状態とする。また、ビット線ＢＬの電位、ソース線ＳＬの電位、第１のワード線ＷＬ１の電位、第２のワード線ＷＬ２の電位、及び、ウェル２６の電位は、第１実施形態による不揮発性半導体記憶装置の消去方法における各部の電位と同様とする。
【０３４２】
第１の保護トランジスタ１５０及び第２の保護トランジスタ１５２がオフ状態となっているため、ビット線ＢＬは第５実施形態と同様に列デコーダ１２から電気的に分離されており、第２のワード線ＷＬ２は第５実施形態による不揮発性半導体記憶装置と同様に第２の行デコーダ１６から電気的に分離されている。このため、本実施形態による不揮発性半導体記憶装置は、第５実施形態による不揮発性半導体記憶装置の消去方法と同様にして、メモリセルアレイ１０に書き込まれた情報を消去することができる。
【０３４３】
［第９実施形態］
本発明の第９実施形態による不揮発性半導体記憶装置及びその書き込み方法を図３９及び図４０を用いて説明する。図３９は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図４０は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図４０において括弧内は非選択線の電位を示している。また、図４０においてＦはフローティングを示している。図１乃至図３８に示す第１乃至第８実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０３４４】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置及びその読み出し方法を図３９を用いて説明する。
【０３４５】
本実施形態による不揮発性半導体記憶装置は、Ｎ型のソース拡散層３６ａが形成された領域にＰ型のドーパント不純物が導入されており、これによりＰ型の不純物拡散層３５が形成されていることに主な特徴がある。
【０３４６】
図３９に示すように、Ｎ型のソース拡散層３６ａが形成された領域を含む領域には、Ｐ型のドーパント不純物が導入されている。これにより、Ｎ型のソース拡散層３６ａが形成された領域を含む領域に、Ｐ型の不純物拡散層３５が形成されている。
【０３４７】
本実施形態において、Ｎ型のソース拡散層３６ａが形成された領域を含む領域にＰ型の不純物拡散層３５を形成しているのは、以下のような理由によるものである。
【０３４８】
即ち、Ｎ型のソース拡散層３６ａが形成された領域を含む領域にＰ型の不純物拡散層３５を形成すると、Ｎ型のソース拡散層３６ａからの空乏層の拡がりが抑制される。Ｎ型のソース拡散層３６ａからの空乏層の拡がりが抑制されると、Ｎ型のソース拡散層３６ａの近傍において電界強度が強くなり、Ｎ型のソース拡散層３６ａの近傍においてキャリアを急激に加速することが可能となる。本実施形態では、キャリアを急激に加速することができるため、メモリセルトランジスタＭＴへの情報の書き込み速度を向上させることができる。
【０３４９】
なお、選択トランジスタＳＴのソース／ドレイン拡散層３６ｂ、３６ｃが形成されている領域にはＰ型のドーパント不純物が導入されていないため、選択トランジスタＳＴはＰ型のドーパント不純物の影響を受けることはない。このため、選択トランジスタＳＴの閾値電圧が高くなることはなく、選択トランジスタＳＴは高速動作することが可能である。
【０３５０】
（読み出し方法）
本実施形態による不揮発性半導体記憶装置の読み出し方法は、第１のワード線ＷＬ１にロジック回路の電源電圧Ｖ_ＣＣより高い電圧Ｖｒを印加することに主な特徴がある。
【０３５１】
本実施形態では、メモリセルトランジスタＭＴのＮ型のソース拡散層３６ａを含む領域にＰ型の不純物拡散層３５が形成されているため、メモリセルトランジスタＭＴの閾値電圧が比較的高くなっている。このため、第１のワード線ＷＬ１に比較的低い電圧であるＶ_ＣＣを印加した場合には、メモリセルトランジスタＭＴのソース／ドレイン間に十分な電流が流れない虞がある。
【０３５２】
このため、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、ロジック回路の電源電圧Ｖ_ＣＣより高い電圧Ｖｒを第１のワード線ＷＬ１に印加する。第１のワード線ＷＬ１に比較的高い電圧Ｖｒが印加されるため、メモリセルトランジスタＭＴのソース／ドレイン間に十分な電流を流すことができ、メモリセルトランジスタＭＴに書き込まれた情報を安定して読み出すことが可能となる。
【０３５３】
［第１０実施形態］
本発明の第１０実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図４１乃至図６４を用いて説明する。図１乃至図４０に示す第１乃至第９実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０３５４】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図４１乃至４３を用いて説明する。図４１は、本実施形態による不揮発性半導体記憶装置を示す回路図である。
【０３５５】
本実施形態による不揮発性半導体記憶装置の回路図は、図１を用いて上述した不揮発性半導体記憶装置の回路図と同様である。
【０３５６】
即ち、図４１に示すように、本実施形態による不揮発性半導体記憶装置は、選択トランジスタＳＴと、選択トランジスタＳＴに接続されたメモリセルトランジスタＭＴとによりメモリセルＭＣが構成されている。選択トランジスタＳＴのソースは、メモリセルトランジスタＭＴのドレインに接続されている。より具体的には、選択トランジスタＳＴのソースとメモリセルトランジスタＭＴのドレインとは、１つの不純物拡散層により一体に形成されている。
【０３５７】
複数のメモリセルＭＣは、マトリクス状に配列されている。マトリクス状に配列された複数メモリセルＭＣにより、メモリセルアレイ１０が構成されている。
【０３５８】
同一の列に存在する複数の選択トランジスタＳＴのドレインは、ビット線ＢＬにより共通接続されている。
【０３５９】
同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートは、第１のワード線ＷＬ１により共通接続されている。
【０３６０】
同一の行に存在する複数の選択トランジスタＳＴのセレクトゲートは、第２のワード線ＷＬ２により共通接続されている。
【０３６１】
同一の行に存在する複数のメモリセルトランジスタＭＴのソースは、ソース線ＳＬにより共通接続されている。
【０３６２】
選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬは、列デコーダ１２に接続されている。列デコーダ１２は、選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬの電位を制御するためのものである。列デコーダ１２には、ビット線ＢＬに流れる電流を検出するためのセンスアンプ１３が接続されている。列デコーダ１２は、比較的低い電圧で動作する低電圧回路により構成されている。低電圧回路は、耐圧が比較的低い一方、高速で動作し得る回路である。低電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、比較的薄く形成されている。このため、列デコーダ１２に用いられている低電圧回路のトランジスタは比較的高速で動作し得る。本実施形態において列デコーダ１２に低電圧回路を用いているのは、選択トランジスタＳＴのドレインには高電圧を印加する必要がない一方、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に選択トランジスタＳＴを高速で動作させることが必要なためである。本実施形態では、列デコーダ１２に低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
【０３６３】
メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１は、第１の行デコーダ（電圧印加回路）１４に接続されている。第１の行デコーダ１４は、メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１の電位をそれぞれ制御するためのものである。第１の行デコーダ１４は、高電圧回路（高耐圧回路）により構成されている。高電圧回路は、動作速度が比較的遅い一方、耐圧が比較的高い回路である。高電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、十分な耐圧を確保すべく、比較的厚く形成されている。このため、高電圧回路のトランジスタは、低電圧回路のトランジスタと比較して、動作速度が遅い。本実施形態において第１の行デコーダ１４に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際やメモリセルトランジスタＭＴに書き込まれた情報を消去する際に、第１のワード線ＷＬ１に高電圧を印加する必要があるためである。なお、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１のワード線ＷＬ１には常に電源電圧Ｖ_ＣＣが印加されている。このため、第１の行デコーダ１４に用いられている高電圧回路の動作速度が比較的遅くても、特段の問題はない。
【０３６４】
選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２は、第２の行デコーダ１６に接続されている。第２の行デコーダ１６は、選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２の電位を制御するためのものである。第２の行デコーダ１６は、低電圧回路（低耐圧回路）により構成されている。本実施形態において第２の行デコーダ１６に低電圧回路を用いているのは、選択トランジスタＳＴのセレクトゲートには高電圧を印加する必要がない一方、選択トランジスタＳＴを高速で動作させることが重要なためである。本実施形態では、第２の行デコーダ１６に低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
【０３６５】
メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬは、第３の行デコーダ１８に接続されている。第３の行デコーダ１８は、メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬの電位を制御するためのものである。第３の行デコーダ１８は、高電圧回路（高耐圧回路）により構成されている。本実施形態において第３の行デコーダ１８に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際に、ソース線ＳＬに高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、ソース線ＳＬは常に接地されている。このため、第３の行デコーダ１８の動作速度が比較的遅くても、特段の問題はない。
【０３６６】
次に、本実施形態による不揮発性半導体記憶装置のメモリセルアレイの構造を図４２及び図４３を用いて説明する。図４２は、本実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。図４３は、図４２のＡ−Ａ′断面図である。
【０３６７】
半導体基板２０には、素子領域２１を画定する素子分離領域２２が形成されている。
【０３６８】
素子分離領域２２が形成された半導体基板２０内には、Ｎ型の埋め込み拡散層２４が形成されている。Ｎ型の埋め込み拡散層２４の上側の部分は、Ｐ型ウェル２６となっている。
【０３６９】
半導体基板２０上には、例えばＯＮＯ膜より成る電荷蓄積層１６２を介してゲート電極１６４が形成されている。電荷蓄積層１６２を構成するＯＮＯ膜は、第１のシリコン酸化膜１６６と、第１のシリコン酸化膜１６６上に形成されたシリコン窒化膜１６８と、シリコン窒化膜１６８上に形成された第２のシリコン酸化膜１７０とにより構成されている。
【０３７０】
同一の行に存在するメモリセルトランジスタＭＴのゲート電極１６４は、共通接続されている。換言すれば、半導体基板２０上には、電荷蓄積層１６２を介して、ゲート電極１６４を共通接続する第１のワード線ＷＬ１が形成されている。
【０３７１】
半導体基板２０上には、メモリセルトランジスタＭＴのゲート電極１６４と並行して、選択トランジスタＳＴのゲート電極１７２が形成されている。同一の行に存在する選択トランジスタＳＴのセレクトゲート１７２は、共通接続されている。換言すれば、半導体基板２０上には、ゲート絶縁膜１７４を介して、ゲート電極１７２を共通接続する第２のワード線ＷＬ２が形成されている。選択トランジスタＳＴのゲート絶縁膜１７４の膜厚は、例えば５〜７ｎｍ程度とする。即ち、選択トランジスタＳＴのゲート絶縁膜１７４の膜厚は、比較的薄く設定されている。
【０３７２】
第１乃至第９実施形態による不揮発性半導体記憶装置においては、セレクトトランジスタＳＴのゲート絶縁膜２８ｂとメモリセルトランジスタＭＴのトンネル絶縁膜２８ａとが同一絶縁膜により形成されていたため、セレクトトランジスタＳＴのゲート絶縁膜２８ｂの膜厚は、メモリセルトランジスタＭＴのトンネル絶縁膜２８ａの膜厚と等しくなっていた。このため、第１乃至第９実施形態においては、選択トランジスタＳＴのチャネルに流れる電流は必ずしも十分に大きくはなく、また、選択トランジスタＳＴの動作速度は必ずしも十分に速くはなかった。
【０３７３】
これに対し、本実施形態によれば、選択トランジスタＳＴのゲート絶縁膜１７４の膜厚が比較的薄く設定されているため、選択トランジスタＳＴのチャネルに流れる電流を増加させることができ、また、選択トランジスタＳＴの動作速度を速くすることが可能となる。
【０３７４】
メモリセルトランジスタＭＴのゲート電極１６４の両側の半導体基板２０内、及び、選択トランジスタＳＴのゲート電極１６４の両側の半導体基板２０内には、Ｎ型の不純物拡散層３６ａ、３６ｂ、３６ｃが形成されている。
【０３７５】
メモリセルトランジスタＭＴのドレインを構成する不純物拡散層３６ｂと選択トランジスタＳＴのソースを構成する不純物拡散層３６ｂとは、同一の不純物拡散層３６ｂにより構成されている。
【０３７６】
メモリセルトランジスタＭＴのゲート電極１６４の側壁部分には、サイドウォール絶縁膜３７が形成されている。
【０３７７】
また、選択トランジスタＳＴのゲート電極１７２の側壁部分には、サイドウォール絶縁膜３７が形成されている。
【０３７８】
メモリセルトランジスタＭＴのソース領域３６ａ上、選択トランジスタＳＴのドレイン領域３６ｃ上、メモリセルトランジスタＭＴのゲート電極１６４の上部、及び、選択トランジスタＳＴのゲート電極１７２の上部には、例えばコバルトシリサイドより成るシリサイド層３８ａ〜３８ｄがそれぞれ形成されている。ソース電極３６ａ上のシリサイド層３８ａは、ソース電極として機能する。ドレイン電極３６ｃ上のシリサイド層３８ｃは、ドレイン電極として機能する。
【０３７９】
こうして、電荷蓄積層１６２とゲート電極１６４とソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが構成されている。
【０３８０】
また、ゲート電極１７２とソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが構成されている。選択トランジスタＳＴは、ＮＭＯＳトランジスタである。本実施形態では、選択トランジスタＳＴとして、ＰＭＯＳトランジスタより動作速度が速いＮＭＯＳトランジスタが用いられているため、動作速度の向上に寄与することができる。
【０３８１】
メモリセルトランジスタＭＴ及び選択トランジスタＳＴが形成された半導体基板２０上には、シリコン窒化膜（図示せず）とシリコン酸化膜（図示せず）とから成る層間絶縁膜４０が形成されている。
【０３８２】
層間絶縁膜４０には、ソース電極３８ａ、ドレイン電極３８ｂにそれぞれ達するコンタクトホール４２が形成されている。
【０３８３】
コンタクトホール４２内には、例えばタングステンより成る導体プラグ４４が埋め込まれている。
【０３８４】
導体プラグ４４が埋め込まれた層間絶縁膜４０上には、配線（第１金属配線層）４６が形成されている。
【０３８５】
配線４６が形成された層間絶縁膜４０上には、層間絶縁膜４８が形成されている。
【０３８６】
層間絶縁膜４８には、配線４６に達するコンタクトホール５０が形成されている。
【０３８７】
コンタクトホール５０内には、例えばタングステンより成る導体プラグ５２が埋め込まれている。
【０３８８】
導体プラグ５２が埋め込まれた層間絶縁膜４８上には、配線（第２金属配線層）５４が形成されている。
【０３８９】
配線５４が形成された層間絶縁膜４８上には、層間絶縁膜５６が形成されている。
【０３９０】
層間絶縁膜５６には、配線５４に達するコンタクトホール（図示せず）が形成されている。
【０３９１】
コンタクトホール（図示せず）内には、例えばタングステンより成る導体プラグ（図示せず）が埋め込まれている。
【０３９２】
導体プラグ（図示せず）が埋め込まれた層間絶縁膜５６上には、配線（第３金属配線層）６２が形成されている。
【０３９３】
こうして、本実施形態による不揮発性半導体記憶装置のメモリセルアレイ１０ａ（図４１参照）が構成されている。
【０３９４】
なお、ここでは、図４１に示すように、各々の行のメモリセルトランジスタＭＴが各々の行に設けられたソース線ＳＬにそれぞれ接続されている場合を例に説明したが、後に図６５を用いて詳述する第１１実施形態による不揮発性半導体記憶装置のように、互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを、共通のソース線ＳＬにより接続してもよい。図４２に示す平面図は、互いに隣接する行に存在するメモリセルＭＴのソースを、共通のソース線ＳＬにより接続した場合に対応している。互いに隣接する行に存在するメモリセルトランジスタＭＴのソースを共通のソース線ＳＬにより接続すれば、メモリセルアレイ領域２の面積を小さくすることができ、不揮発性半導体記憶装置の小型化を実現することができる。また、第３の行デコーダ１８により制御すべきソース線ＳＬの本数を少なくすることができるため、第３の行デコーダ１８の簡素化を実現することができる。
【０３９５】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図４４を用いて説明する。図４４は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図４４において括弧内は非選択線の電位を示している。
【０３９６】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図４４を用いて説明する。
【０３９７】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位をＶ_ＣＣ（第１の電位）とする。一方、選択されたビット線以外のビット線ＢＬの電位を０Ｖとする。ソース線ＳＬの電位は、いずれも０Ｖとする。第１のワード線ＷＬ１の電位は、読み出し待機時において、いずれも常時Ｖ_ＣＣとする。選択すべきメモリセルＭＣに接続されている第２のワード線ＷＬ２の電位をＶ_ＣＣとする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖとする。ウェル２６の電位はいずれも０Ｖとする。本実施形態では、ソース線ＳＬの電位が読み出し待機時において０Ｖに設定されており、第１のワード線ＷＬ１の電位が読み出し待機時において常時Ｖ_ＣＣに設定されているため、ビット線ＢＬの電位と第２のワード線ＷＬ２の電位とを制御するだけで、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線ＢＬの電位を制御する列デコーダ１２が上述したように低電圧回路により構成されているため、ビット線ＢＬが高速で制御される。また、第２のワード線ＷＬ２の電位を制御する第２の行デコーダ１６が上述したように低電圧回路により構成されているため、第２のワード線ＷＬ２が高速で制御される。しかも、選択トランジスタＳＴのゲート絶縁膜１７４が比較的薄く設定されているため、選択トランジスタＳＴは高速で動作し得る。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出すことができる。
【０３９８】
メモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、メモリセルトランジスタＭＴの情報が“０”の場合には、メモリセルトランジスタＭＴの電荷蓄積層１６２に電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線ＢＬには電流が流れない。この場合には、メモリセルトランジスタＭＴの情報は“０”であると判断される。
【０３９９】
一方、メモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“１”の場合には、メモリセルトランジスタＭＴの電荷蓄積層１６２に電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択された一のビット線ＢＬに電流が流れる。選択された一のビット線ＢＬに流れる電流は、センスアンプ１３により検出される。この場合には、メモリセルトランジスタＭＴの情報が“１”であると判断される。
【０４００】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図４４乃至図４８を用いて説明する。図４５は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
【０４０１】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０４０２】
即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位を０Ｖ（接地）とする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をＶ_ＣＣとする。
【０４０３】
また、選択すべきメモリセルＭＣに接続されているソース線ＳＬに、図４５に示すようにパルス状に第２の電圧を印加する。ソース線ＳＬに印加するパルス状の第２の電圧は、例えば５．５Ｖとする。一方、選択されたソース線ＳＬ以外のソース線ＳＬの電位を０Ｖ（接地）とする。
【０４０４】
また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１に、図４５に示すように、徐々に上昇する第１の電圧Ｖ_ｓｔｅｐを印加する。一方、選択された第１のワード線ＷＬ１以外の第１のワード線ＷＬ１の電位を０Ｖ（接地）とする。
【０４０５】
また、選択すべきメモリセルＭＣに接続された第２のワード線ＷＬ２の電位をＶ_ＣＣ（第１の電位）とする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖ（接地）とする。
【０４０６】
ウェルの電位はいずれも０Ｖ（接地）とする。
【０４０７】
本実施形態において、選択行の第１のワード線ＷＬ１に印加する第１の電圧Ｖ_ｓｔｅｐを徐々に上昇させながら、選択列のソース線ＳＬに電圧をパルス状に印加するのは、以下のような理由によるものである。
【０４０８】
即ち、メモリセルトランジスタＭＴのゲート電極１６４に高電圧を印加した場合には、メモリセルトランジスタＭＴのソース／ドレイン間における電気抵抗が小さくなる。そうすると、メモリセルトランジスタＭＴのソース／ドレイン間の電気抵抗が、選択トランジスタＳＴのソース／ドレイン間の電気抵抗と比較して小さくなる。そうすると、選択トランジスタＳＴのソース／ドレイン間に大きい横方向電界が印加される一方、メモリセルトランジスタＭＴのソース／ドレイン間には十分な横方向電界が印加されないこととなる。メモリセルトランジスタＭＴのソース／ドレイン間に十分な横方向電界が印加されないと、メモリセルトランジスタＭＴのソース／ドレイン間において電子が加速されず、書き込み速度が遅くなってしまう。
【０４０９】
本実施形態では、書き込みの初期の段階では、選択行の第１のワード線ＷＬ１に比較的低い電圧を印加するため、メモリセルトランジスタＭＴのソース／ドレイン間の電気抵抗が過度に低くなってしまうことはない。そして、選択列のソース線ＳＬに電圧をパルス状に印加すると、メモリセルトランジスタＭＴの電荷蓄積層１６２に電荷が注入される。この後、選択行の第１のワード線ＷＬ１の電圧を徐々に上昇させながら、選択列のソース線ＳＬに電圧をパルス状に印加すると、メモリセルトランジスタＭＴの電荷蓄積層１６２に電荷が徐々に注入されていく。選択行の第１のワード線ＷＬ１に印加される第１の電圧Ｖ_ｓｔｅｐは徐々に上昇していくが、電荷蓄積層１６２に蓄積される電荷も徐々に増加していくため、メモリセルトランジスタＭＴのソース／ドレイン間における電気抵抗が過度に低くなってしまうことはない。このため、本実施形態によれば、メモリセルトランジスタＭＴに情報を書き込む際の書き込み速度を高速化することができる。
【０４１０】
本実施形態による不揮発性半導体記憶装置では、ホットキャリアを発生させ、発生したホットキャリアをメモリセルトランジスタＭＴの電荷蓄積層１６２に注入することにより、メモリセルトランジスタＭＴに情報が書き込まれる。ホットキャリアを利用して書き込みを行うためには、シリコン酸化膜１６６（図４３参照）の障壁の高さを超えるエネルギーが必要であり、メモリセルトランジスタＭＴのソース／ドレイン間の電位差によってホットキャリアを、このエネルギー以上に加速する必要がある。
【０４１１】
図４６は、メモリセルトランジスタのゲート電圧と閾値電圧との差と、閾値電圧の変化量との関係を示すグラフである。なお、図４６は、実験により求めたものである。シミュレーションを行う際の条件は、選択トランジスタＳＴの閾値電圧を０．８Ｖとし、選択トランジスタＳＴのゲート電極１７２に印加する電圧を１．８Ｖとした。即ち、選択トランジスタＳＴのゲート電極１７２に印加する電圧を選択トランジスタＳＴの閾値電圧より１．０Ｖ高く設定した。
【０４１２】
図４６から分かるように、メモリセルトランジスタＭＴのゲート電圧を閾値電圧に対して４〜５Ｖ程度高く設定すると、メモリセルトランジスタＭＴの閾値電圧の変化量は最も大きくなり、電荷蓄積層１６２に電荷が最も蓄積されやすくなる。
【０４１３】
なお、メモリセルトランジスタＭＴのゲート電圧と閾値電圧との差と、閾値電圧の変化量との関係は、上記のような条件で実験を行った場合のものであり、メモリセルトランジスタＭＴのゲート電圧と閾値電圧との差と、閾値電圧の変化量との関係は、選択トランジスタＳＴのチャネル長、メモリセルトランジスタＭＴのチャネル長、ソース／ドレイン拡散層３６ａ〜３６ｃへのドーパント不純物の注入量等によって異なる値となる。
【０４１４】
なお、ここでは、図４５に示すように、選択された第１のワード線ＷＬ１に印加する電圧を段階的に上昇させる場合を例に説明したが、選択された第１のワード線ＷＬ１に印加する電圧は、図４５に示すような電圧に限定されるものではない。
【０４１５】
図４７は、本実施形態による不揮発性半導体記憶装置の書き込み方法の他の例を示すタイムチャート（その１）である。
【０４１６】
図４７に示すように、電圧を上昇させた後に一時的に電圧を低下させ、更に高い電圧を印加するようにしてもよい。
【０４１７】
図４８は、本実施形態による不揮発性半導体記憶装置の書き込み方法の他の例を示すタイムチャート（その２）である。
【０４１８】
図４８に示すように、選択された第１のワード線ＷＬ１に印加する電圧を連続的に上昇させてもよい。
【０４１９】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図４５を用いて説明する。
【０４２０】
メモリセルアレイ１０に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。
【０４２１】
即ち、ビット線ＢＬの電位はいずれも０Ｖ（接地）とする。ソース線ＳＬの電位はいずれも５Ｖとする。第１のワード線ＷＬ１の電位は、いずれも例えば−５Ｖとする。第２のワード線ＷＬ２の電位は、０Ｖ（接地）とする。ウェル２６の電位は、０Ｖ（接地）とする。
【０４２２】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴの電荷蓄積層１６２から電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴの電荷蓄積層１６２に電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
【０４２３】
このように本実施形態によれば、選択トランジスタＳＴのドレイン拡散層３６ｃを共通接続するビット線ＢＬの電位を制御する列デコーダ１２が、高速動作が可能な低電圧回路により構成されており、選択トランジスタＳＴのセレクトゲート３０ｂを共通接続する第２のワード線ＷＬ２の電位を制御する第２の行デコーダが、高速動作が可能な低電圧回路により構成されている。しかも、本実施形態では、選択トランジスタＳＴのゲート絶縁膜１７４の膜厚が比較的薄く形成されているため、選択トランジスタＳＴは高速動作が可能である。そして、ビット線ＢＬと第２のワード線ＷＬ２のみの電位を制御することにより、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことが可能である。ビット線ＢＬと第２のワード線ＷＬ２が高速で制御され、しかも、選択トランジスタＳＴが高速で動作し得るため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出し得る不揮発性半導体記憶装置を提供することができる。
【０４２４】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図４９乃至図６４を用いて説明する。図４９乃至図６４は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。図４９（ａ）、図５０（ａ）、図５１（ａ）、図５２（ａ）、図５３（ａ）、図５４（ａ）、図５５（ａ）、図５６（ａ）、図５７（ａ）、図５８（ａ）、図５９（ａ）、図６０（ａ）、図６１及び図６３は、メモリセルアレイ領域（コア領域）２を示している。図４９（ａ）、図５０（ａ）、図５１（ａ）、図５２（ａ）、図５３（ａ）、図５４（ａ）、図５５（ａ）、図５６（ａ）、図５７（ａ）、図５８（ａ）、図５９（ａ）、図６０（ａ）、図６１及び図６３の紙面左側の図は、図４２のＥ−Ｅ′断面に対応している。図４９（ａ）、図５０（ａ）、図５１（ａ）、図５２（ａ）、図５３（ａ）、図５４（ａ）、図５５（ａ）、図５６（ａ）、図５７（ａ）、図５８（ａ）、図５９（ａ）、図６０（ａ）、図６１及び図６３の紙面右側の図は、図４２のＤ−Ｄ′断面に対応している。図４９（ｂ）、図５０（ｂ）、図５１（ｂ）、図５２（ｂ）、図５３（ｂ）、図５４（ｂ）、図５５（ｂ）、図５６（ｂ）、図５７（ｂ）、図５８（ｂ）、図５９（ｂ）、図６０（ｂ）、図６２は及び図６４は、周辺回路領域４を示している。図４９（ｂ）、図５０（ｂ）、図５１（ｂ）、図５２（ｂ）、図５３（ｂ）、図５４（ｂ）、図５５（ｂ）、図５６（ｂ）、図５７（ｂ）、図５８（ｂ）、図５９（ｂ）、図６０（ｂ）、図６２及び図６４の紙面左側は、高耐圧トランジスタが形成される領域６を示している。高耐圧トランジスタが形成される領域６のうちの紙面左側は高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示している。高耐圧Ｎチャネルトランジスタが形成される領域６Ｎの紙面右側は、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを示している。高耐圧Ｐチャネルトランジスタが形成される領域６Ｐの紙面右側は、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示している。図４９（ｂ）、図５０（ｂ）、図５１（ｂ）、図５２（ｂ）、図５３（ｂ）、図５４（ｂ）、図５５（ｂ）、図５６（ｂ）、図５７（ｂ）、図５８（ｂ）、図５９（ｂ）、図６０（ｂ）、図６２及び図６４の紙面右側は、低電圧トランジスタが形成される領域８を示している。低電圧トランジスタが形成される領域８のうちの紙面左側は低電圧Ｎチャネルトランジスタが形成される領域８Ｎを示しており、低電圧トランジスタが形成される領域８のうちの紙面右側は低電圧Ｐチャネルトランジスタが形成される領域８Ｐを示している。
【０４２５】
まず、半例えばＰ型のシリコン基板より成る導体基板２０を用意する。
【０４２６】
次に、全面に、例えば熱酸化法により、膜厚１５ｎｍの熱酸化膜６４を形成する。
【０４２７】
次に、全面に、例えばＣＶＤ法により、膜厚１５０ｎｍのシリコン窒化膜６６を形成する。
【０４２８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４２９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、シリコン窒化膜６６をパターニングするためのものである。
【０４３０】
次に、フォトレジスト膜をマスクとして、シリコン窒化膜６６をパターニングする。これにより、シリコン窒化膜より成るハードマスク６６が形成される。
【０４３１】
次に、ドライエッチングにより、ハードマスク６６をマスクとして、半導体基板２０をエッチングする。これにより、半導体基板２０に溝６８が形成される（図４９参照）。半導体基板２０に形成する溝６８の深さは、半導体基板２０の表面から例えば３００ｎｍとする。
【０４３２】
次に、熱酸化法により、半導体基板２０のうちの露出している部分を酸化する。これにより、半導体基板２０のうちの露出している部分にシリコン酸化膜（図示せず）が形成される。
【０４３３】
次に、図５０に示すように、全面に、高密度プラズマＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜２２を形成する。
【０４３４】
次に、図５１に示すように、ＣＭＰ法により、シリコン窒化膜６６の表面が露出するまでシリコン酸化膜２２を研磨する。こうして、シリコン酸化膜より成る素子分離領域２２が形成される。
【０４３５】
次に、素子分離領域２２を硬化させるための熱処理を行う。熱処理条件は、例えば窒素雰囲気中で９００℃、３０分とする。
【０４３６】
次に、ウエットエッチングにより、シリコン窒化膜６６を除去する。
【０４３７】
次に、図５２に示すように、熱酸化法により、半導体基板２０の表面に犠牲酸化膜６９を成長する。
【０４３８】
次に、図５３に示すように、メモリセルアレイ領域２に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。この際、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎにも、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。また、メモリセルアレイ領域２に、埋め込み拡散層２４よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル２６を形成する。また、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、埋め込み拡散層２４よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル７２Ｐを形成する。
【０４３９】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、Ｎ型の拡散層７０を枠状に形成する。かかる枠状の拡散層７０は、半導体基板２０の表面から埋め込み拡散層２４の周縁部に至るように形成する。Ｐ型のウェル７２Ｐは、埋め込み拡散層２４と拡散層７０とにより囲まれた状態となる。また、図示しないが、メモリセルアレイ領域２のＰ型のウェル２６も、埋め込み拡散層２４と枠状の拡散層７０により囲まれた状態となる。
【０４４０】
次に、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７２Ｎを形成する。
【０４４１】
次に、低電圧Ｎチャネルトランジスタが形成される領域８Ｎに、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４Ｐを形成する。
【０４４２】
次に、低電圧Ｐチャネルトランジスタが形成される領域８Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７４Ｎを形成する。
【０４４３】
次に、メモリセルアレイ領域２に、チャネルドーピングを行う（図示せず）。
【０４４４】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎと、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐとに、チャネルドーピングを行う（図示せず）。
【０４４５】
次に、低電圧Ｎチャネルトランジスタが形成される領域８Ｎと、低電圧Ｐチャネルトランジスタが形成される領域８Ｐとに、チャネルドーピングを行う（図示せず）。
【０４４６】
次に、半導体基板２０の表面に存在する犠牲酸化膜６９をエッチング除去する。
【０４４７】
次に、全面に、熱酸化法により、第１のシリコン酸化膜１６６を形成する。
【０４４８】
次に、全面に、ＣＶＤ法により、シリコン窒化膜１６８を形成する。
【０４４９】
次に、全面に、シリコン窒化膜１６８の表面を熱酸化法により酸化することにより、第２のシリコン酸化膜１７０を形成する。
【０４５０】
こうして、例えば膜厚４ｎｍの第１のシリコン酸化膜１６６と、第１のシリコン酸化膜１６６上に形成された例えば膜厚５ｎｍのシリコン窒化膜１６８と、シリコン窒化膜１６８上に形成された例えば膜厚７ｎｍの第２のシリコン酸化膜１７０とから成るＯＮＯ膜１６２が形成される（図５４参照）。ＯＮＯ膜１６２は、メモリセルトランジスタＭＴの電荷蓄積層となるものである。
【０４５１】
次に、高耐圧トランジスタが形成される領域６に存在しているＯＮＯ膜１６２をエッチング除去する。
【０４５２】
次に、高電圧トランジスタが形成される領域６に、熱酸化法により、例えば膜厚１５ｎｍのゲート絶縁膜７６を形成する（図５５参照）。
【０４５３】
次に、選択トランジスタＳＴが形成される領域に存在しているＯＮＯ膜１６２をエッチング除去する。
【０４５４】
次に、選択トランジスタＳＴが形成される領域における半導体基板２０上に、熱酸化法により、例えば膜厚５〜７ｎｍのゲート絶縁膜１７４を形成する（図５６参照）。
【０４５５】
次に、低電圧トランジスタが形成される領域８に存在しているＯＮＯ膜１６２をエッチング除去する。
【０４５６】
次に、低電圧トランジスタが形成される領域８に、熱酸化法により、例えば膜厚３ｎｍのゲート絶縁膜７８を形成する（図５７参照）。
【０４５７】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜３４を形成する。
【０４５８】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜３４をパターニングする。これにより、ポリシリコンより成るメモリセルトランジスタＭＴのゲート電極１６４が、メモリセルアレイ領域２内に形成される。また、ポリシリコンより成る選択トランジスタＳＴのゲート電極１７２が、メモリセルアレイ領域２内に形成される。また、ポリシリコンより成る高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート電極３４ｃが、高耐圧トランジスタが形成される領域６内に形成される。また、ポリシリコン３４より成る低電圧トランジスタ１１２Ｎ、１１２Ｐのゲート電極３４ｄが、低耐圧トランジスタが形成される領域内８に形成される。
【０４５９】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４６０】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４６１】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の低濃度拡散層８６が形成される。この後、フォトレジスト膜を剥離する。
【０４６２】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４６３】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４６４】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の低濃度拡散層８８が形成される。この後、フォトレジスト膜を剥離する。
【０４６５】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４６６】
次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４６７】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。この後、フォトレジスト膜を剥離する。
【０４６８】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４６９】
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４７０】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の低濃度拡散層９２が形成される。この後、フォトレジスト膜を剥離する。
【０４７１】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４７２】
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４７３】
次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えば砒素を用いる。加速エネルギーは、例えば２０ｋｅＶとする。ドーズ量は、例えば１×１０^１４〜１×１０^１５とする。こうして、ゲート電極１６４の両側の半導体基板２０内、及び、ゲート電極１７２の両側の半導体基板２０内に、不純物拡散層３１ａ〜３１ｃが形成される。この後、フォトレジスト膜を剥離する（図５８参照）。
【０４７４】
次に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜９３を形成する。
【０４７５】
次に、ドライエッチングにより、シリコン酸化膜９３を異方性エッチングする。これにより、メモリセルトランジスタＭＴのゲート電極１６４の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、選択トランジスタＳＴのゲート電極１７２の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｃの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｄの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。
【０４７６】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４７７】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４７８】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の高濃度拡散層９４が形成される。Ｎ型の低濃度拡散層８６とＮ型の高濃度拡散層９４とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層９６が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層９６とを有する高耐圧Ｎチャネルトランジスタ１１０Ｎが形成される。高耐圧Ｎチャネルトランジスタ１１０Ｎは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
【０４７９】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４８０】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４８１】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の高濃度拡散層９８が形成される。Ｐ型の低濃度拡散層８８とＰ型の高濃度拡散層９８とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１００が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層１００とを有する高耐圧Ｐチャネルトランジスタ１１０Ｐが形成される。高耐圧Ｐチャネルトランジスタ１１０Ｐは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
【０４８２】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４８３】
次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４８４】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４８５】
次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４８６】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。Ｎ型の低濃度拡散層９０とＮ型の高濃度拡散層１０２とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層１０４が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する低電圧Ｎチャネルトランジスタ１１２Ｎが形成される。低電圧Ｎチャネルトランジスタ１１２Ｎは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
【０４８７】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４８８】
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４８９】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の高濃度拡散層１０６が形成される。Ｐ型の低濃度拡散層９２とＰ型の高濃度拡散層１０６とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１０８が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０８とを有する低電圧Ｐチャネルトランジスタ１１２Ｐが形成される。低電圧Ｐチャネルトランジスタ１１２Ｐは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
【０４９０】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４９１】
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４９２】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、メモリセルトランジスタＭＴのゲート電極１６４の一方の側の半導体基板２０内に、Ｎ型の高濃度拡散層３３ａが形成され、選択トランジスタＳＴのゲート電極１７２の一方の側の半導体基板２０内に、Ｎ型の高濃度拡散層３３ｂが形成される。Ｎ型の低濃度拡散層３１ａとＮ型の高濃度拡散層３３ａとにより、ＬＤＤ構造のＮ型のソース拡散層３６ａが形成される。また、Ｎ型の低濃度拡散層３１ｃとＮ型の高濃度拡散層３３ｂとにより、ＬＤＤ構造のＮ型のドレイン拡散層３６ｃが形成される。また、Ｎ型の低濃度拡散層３１ｂより成るＮ型のソース／ドレイン拡散層３６ｂが形成される。この後、フォトレジスト膜を剥離する。
【０４９３】
こうして、電荷蓄積層１６２とゲート電極１６４とソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが形成される。また、ゲート電極１７２とソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成される（図５９参照）。
【０４９４】
次に、例えばスパッタリング法により、全面に、膜厚１０ｎｍのコバルト膜を形成する。
【０４９５】
次に、熱処理を行うことにより、半導体基板２０の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極１６４の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極１７２の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極３４ｃ、３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。こうして、ソース／ドレイン拡散層３６ａ、３６ｃ上にコバルトシリサイド膜３８ａ、３８ｂが形成される。また、ゲート電極１６４上にコバルトシリサイド膜３８ｃが形成される。また、ゲート電極ポリシリコン膜１７２上にコバルトシリサイド膜３８ｄが形成される。また、ソース／ドレイン拡散層９６、１００、１０４、１０８上にコバルトシリサイド膜３８ｅが形成される。また、ゲート電極３４ｃ、３４ｄ上にコバルトシリサイド膜３８ｆが形成される。
【０４９６】
次に、未反応のコバルト膜をエッチング除去する（図６０参照）。
【０４９７】
選択トランジスタＳＴのドレイン拡散層３６ｃ上に形成されたコバルトシリサイド膜３８ｂは、ドレイン電極として機能する。
【０４９８】
メモリセルトランジスタＭＴのソース拡散層３６ａ上に形成されたコバルトシリサイド膜３８ａは、ソース電極として機能する。
【０４９９】
高耐圧トランジスタ１１０Ｎ、１１０Ｐのソース／ドレイン拡散層９６、１００上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
【０５００】
低電圧トランジスタ１１２Ｎ、１１２Ｐのソース／ドレイン拡散層１０４、１０８上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
【０５０１】
次に、図６１及び図６２に示すように、全面に、例えばＣＶＤ法により、膜厚２０ｎｍのシリコン窒化膜１１４を形成する。シリコン窒化膜１１４は、エッチングストッパとして機能するものである。
【０５０２】
次に、全面に、ＣＶＤ法により、膜厚１．６μｍのシリコン酸化膜１１６を形成する。こうして、シリコン窒化膜１１４とシリコン酸化膜１１６とから成る層間絶縁膜４０が形成される。
【０５０３】
次に、ＣＭＰ法により、層間絶縁膜４０の表面を平坦化する。
【０５０４】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極３８ａ、３８ｂに達するコンタクトホール４２、ソース／ドレイン電極３８ｅに達するコンタクトホール４２、及び、コバルトシリサイド膜３８ｆに達するコンタクトホール４２を形成する（図６３、図６４参照）。
【０５０５】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０５０６】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜４４を形成する。
【０５０７】
次に、ＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４４及びバリア膜を研磨する。こうして、コンタクトホール４２内に、例えばタングステンより成る導体プラグ４４が埋め込まれる。
【０５０８】
次に、例えばスパッタリング法により、導体プラグ４４が埋め込まれた層間絶縁膜４０上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜４６を形成する。
【０５０９】
次に、フォトリソグラフィ技術を用い、積層膜４６をパターニングする。これにより、積層膜より成る配線（第１金属配線層）４６が形成される。
【０５１０】
次に、例えば高密度プラズマＣＶＤ法により、例えば膜厚７２０ｎｍのシリコン酸化膜１１８を形成する。
【０５１１】
次に、ＴＥＯＳＣＶＤ法により、例えば膜厚１．１μｍのシリコン酸化膜１２０を形成する。シリコン酸化膜１１８とシリコン酸化膜１２０とにより層間絶縁膜４８が形成される。
【０５１２】
次に、例えばＣＭＰ法により、層間絶縁膜４８の表面を平坦化する。
【０５１３】

次に、フォトリソグラフィ技術を用い、配線４６に達するコンタクトホール５０を層間絶縁膜４８に形成する。
【０５１４】
次に、全面に、スパッタリング法により、例えば膜厚１０ｎｍのＴｉ膜と例えば膜厚７ｎｍのＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０５１５】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜５２を形成する。
【０５１６】
次に、ＣＭＰ法により、層間絶縁膜４８の表面が露出するまでタングステン膜５２及びバリア膜を研磨する。こうして、コンタクトホール５０内に、例えばタングステンより成る導体プラグ５２が埋め込まれる。
【０５１７】
次に、例えばスパッタリング法により、導体プラグ５２が埋め込まれた層間絶縁膜４８上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜５４を形成する。
【０５１８】
次に、フォトリソグラフィ技術を用い、積層膜５４をパターニングする。これにより、積層膜より成る配線（第２金属配線層）５４が形成される。
【０５１９】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２２を形成する。
【０５２０】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２４を形成する。シリコン酸化膜１２２とシリコン酸化膜１２４とにより層間絶縁膜５６が形成される。
【０５２１】
次に、フォトリソグラフィ技術を用い、配線５４に達するコンタクトホール５８を層間絶縁膜５６に形成する。
【０５２２】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０５２３】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜６０を形成する。
【０５２４】
次に、ＣＭＰ法により、層間絶縁膜５６の表面が露出するまでタングステン膜６０及びバリア膜を研磨する。こうして、コンタクトホール５８内に、例えばタングステンより成る導体プラグ６０が埋め込まれる。
【０５２５】
次に、例えばスパッタリング法により、導体プラグ６０が埋め込まれた層間絶縁膜５６上に、積層膜６２を形成する。
【０５２６】
次に、フォトリソグラフィ技術を用い、積層膜６２をパターニングする。これにより、積層膜より成る配線（第３金属配線層）６２が形成される。
【０５２７】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２６を形成する。
【０５２８】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２８を形成する。シリコン酸化膜１２６とシリコン酸化膜１２８とにより層間絶縁膜１３０が形成される。
【０５２９】
次に、フォトリソグラフィ技術を用い、配線６２に達するコンタクトホール１３２を層間絶縁膜１３０に形成する。
【０５３０】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０５３１】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１３４を形成する。
【０５３２】
次に、ＣＭＰ法により、層間絶縁膜１３０の表面が露出するまでタングステン膜１３４及びバリア膜を研磨する。こうして、コンタクトホール１３２内に、例えばタングステンより成る導体プラグ１３４が埋め込まれる。
【０５３３】
次に、例えばスパッタリング法により、導体プラグ１３４が埋め込まれた層間絶縁膜１３０上に、積層膜１３６を形成する。
【０５３４】
次に、フォトリソグラフィ技術を用い、積層膜１３６をパターニングする。これにより、積層膜より成る配線（第４金属配線層）１３６が形成される。
【０５３５】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１３８を形成する。
【０５３６】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１４０を形成する。シリコン酸化膜１３８とシリコン酸化膜１４０とにより層間絶縁膜１４２が形成される。
【０５３７】
次に、フォトリソグラフィ技術を用い、配線１３６に達するコンタクトホール１４３を層間絶縁膜１４２に形成する。
【０５３８】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０５３９】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１４６を形成する。
【０５４０】
次に、ＣＭＰ法により、層間絶縁膜１４２の表面が露出するまでタングステン膜１４６及びバリア膜を研磨する。こうして、コンタクトホール１４３内に、例えばタングステンより成る導体プラグ１４４が埋め込まれる。
【０５４１】
次に、例えばスパッタリング法により、導体プラグ１４４が埋め込まれた層間絶縁膜１４２上に、積層膜１４５を形成する。
【０５４２】
次に、フォトリソグラフィ技術を用い、積層膜１４５をパターニングする。これにより、積層膜より成る配線（第５金属配線層）１４５が形成される。
【０５４３】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１４６を形成する。
【０５４４】
次に、プラズマＣＶＤ法により、膜厚１μｍのシリコン窒化膜１４８を形成する。
【０５４５】
こうして本実施形態による不揮発性半導体記憶装置が製造される。
【０５４６】
［第１１実施形態］
本発明の第１１実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法を図６５及び図６６を用いて説明する。図６５は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図６４に示す第１乃至第１０実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０５４７】
本実施形態による不揮発性半導体記憶装置は、互いに隣接する行に存在するメモリセルトランジスタＭＴのソースが、共通のソース線ＳＬにより接続されていることに主な特徴がある。
【０５４８】
図６５に示すように、ｎ行目には、複数のメモリセルＭＣ_ｎが配列されている。また、ｎ＋１行目には、複数のメモリセルＭＣ_ｎ＋１が配列されている。また、ｎ＋２行目には、複数のメモリセルＭＣ_ｎ＋２が配列されている。また、ｎ＋３行目には、複数のメモリセルＭＣ_ｎ＋３が配列されている。なお、同様にして、ｎ＋ｍ行目には、複数のメモリセルＭＣ_ｎ＋ｍが配列されている。
【０５４９】
ｎ行目のメモリセルＭＣ_ｎのメモリセルトランジスタＭＴのソースと、ｎ＋１行目のメモリセルＭＣ_ｎ＋１のメモリセルトランジスタＭＴのソースとは、共通のソース線ＳＬにより接続されている。
【０５５０】
また、ｎ＋２行目のメモリセルＭＣ_ｎ＋２のメモリセルトランジスタＭＴのソースと、ｎ＋３行目のメモリセルＭＣ_ｎ＋３のメモリセルトランジスタＭＴのソースとは、共通のソース線ＳＬにより接続されている。
【０５５１】
即ち、本実施形態では、互いに隣接する行に存在するメモリセルトランジスタＭＴのソースが、共通のソース線ＳＬにより接続されている。
【０５５２】
各々のソース線は、第３の行デコーダ１８に接続されている。
【０５５３】
本実施形態によれば、互いに隣接する行に存在するメモリセルトランジスタＭＴのソースが共通のソース線ＳＬにより接続されているため、メモリセルアレイ領域２の面積を小さくすることができ、不揮発性半導体記憶装置の小型化に寄与することができる。
【０５５４】
また、本実施形態によれば、第３の行デコーダ１８により制御すべきソース線ＳＬの本数を少なくすることができるため、第３の行デコーダ１８の簡素化を実現することができる。
【０５５５】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図６６を用いて説明する。図６６は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図６６において括弧内は非選択線の電位を示している。
【０５５６】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図６６を用いて説明する。
【０５５７】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルＭＣ_ｎに接続されているビット線ＢＬの電位をＶ_ＣＣ（第１の電位）とする。一方、選択されたビット線以外のビット線ＢＬの電位を０Ｖとする。ソース線ＳＬの電位は、いずれも０Ｖとする。第１のワード線ＷＬ１の電位は、読み出し待機時において、いずれも常時Ｖ_ＣＣとする。選択すべきメモリセルＭＣ_ｎに接続されている第２のワード線ＷＬ２の電位をＶ_ＣＣとする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖとする。ウェル２６の電位はいずれも０Ｖとする。本実施形態では、ソース線ＳＬの電位が読み出し待機時において０Ｖに設定されており、第１のワード線ＷＬ１の電位が読み出し待機時において常時Ｖ_ＣＣに設定されているため、ビット線ＢＬの電位と第２のワード線ＷＬ２の電位とを制御するだけで、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線ＢＬの電位を制御する列デコーダ１２が上述したように低電圧回路により構成されているため、ビット線ＢＬが高速で制御される。また、第２のワード線ＷＬ２の電位を制御する第２の行デコーダ１６が上述したように低電圧回路により構成されているため、第２のワード線ＷＬ２が高速で制御される。しかも、選択トランジスタＳＴのゲート絶縁膜１７４が比較的薄く設定されているため、選択トランジスタＳＴは高速で動作し得る。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出すことができる。
【０５５８】
メモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、メモリセルトランジスタＭＴの情報が“０”の場合には、メモリセルトランジスタＭＴの電荷蓄積層１６２に電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線ＢＬには電流が流れない。この場合には、メモリセルトランジスタＭＴの情報は“０であると判断される。
【０５５９】
一方、メモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“１”の場合には、メモリセルトランジスタＭＴの電荷蓄積層１６２に電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択された一のビット線ＢＬに電流が流れる。選択された一のビット線ＢＬに流れる電流は、センスアンプ１３により検出される。この場合には、メモリセルトランジスタＭＴの情報が“１”であると判断される。
【０５６０】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図６６を用いて説明する。
【０５６１】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０５６２】
即ち、選択すべきメモリセルＭＣ_ｎに接続されているビット線ＢＬの電位を０Ｖ（接地）とする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をＶ_ＣＣとする。
【０５６３】
また、選択すべきメモリセルＭＣ_ｎに接続されているソース線ＳＬに、図４５に示すようにパルス状に第２の電圧を印加する。ソース線ＳＬに印加するパルス状の第２の電圧は、例えば５．５Ｖとする。一方、選択されたソース線ＳＬ以外のソース線ＳＬの電位を０Ｖ（接地）とする。
【０５６４】
また、選択すべきメモリセルＭＣ_ｎに接続されている第１のワード線ＷＬ１に、図４５、図４７又は図４８に示すように、徐々に上昇する第１の電圧Ｖ_ｓｔｅｐを印加する。一方、選択された第１のワード線ＷＬ１以外の第１のワード線ＷＬ１の電位を０Ｖ（接地）とする。
【０５６５】
また、選択すべきメモリセルＭＣ_ｎに接続された第２のワード線ＷＬ２の電位をＶ_ＣＣ（第１の電位）とする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖ（接地）とする。
【０５６６】
ウェルの電位はいずれも０Ｖ（接地）とする。
【０５６７】
こうして、選択されたメモリセルＭＣ_ｎのメモリセルトランジスタＭＴに情報が書き込まれる。
【０５６８】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図６６を用いて説明する。
【０５６９】
メモリセルアレイ１０に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。
【０５７０】
即ち、ビット線ＢＬの電位はいずれも０Ｖ（接地）とする。ソース線ＳＬの電位はいずれも５Ｖとする。第１のワード線ＷＬ１の電位は、いずれも例えば−５Ｖとする。第２のワード線ＷＬ２の電位は、０Ｖ（接地）とする。ウェル２６の電位は、０Ｖ（接地）とする。
【０５７１】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴの電荷蓄積層１６２から電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴの電荷蓄積層１６２に電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
【０５７２】
［第１２実施形態］
本発明の第１２実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法を図６７及び図６８を用いて説明する。図６７は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図６６に示す第１乃至第１１実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０５７３】
本実施形態による不揮発性半導体記憶装置は、複数の第１のワード線ＷＬ１の電圧を電圧印加回路１５により一括して制御することに主な特徴がある。
【０５７４】
図６７に示すように、ｎ行目には、複数のメモリセルＭＣ_ｎが配列されている。また、ｎ＋１行目には、複数のメモリセルＭＣ_ｎ＋１が配列されている。また、ｎ＋２行目には、複数のメモリセルＭＣ_ｎ＋２が配列されている。また、ｎ＋３行目には、複数のメモリセルＭＣ_ｎ＋３が配列されている。なお、同様にして、ｎ＋ｍ行目には、複数のメモリセルＭＣ_ｎ＋ｍが配列されている。
【０５７５】
ｎ行目のメモリセルＭＣ_ｎのメモリセルトランジスタＭＴのソースと、ｎ＋１行目のメモリセルＭＣ_ｎ＋１のメモリセルトランジスタＭＴのソースとは、共通のソース線ＳＬにより接続されている。
【０５７６】
また、ｎ＋２行目のメモリセルＭＣ_ｎ＋２のメモリセルトランジスタＭＴのソースと、ｎ＋３行目のメモリセルＭＣ_ｎ＋３のメモリセルトランジスタＭＴのソースとは、共通のソース線ＳＬにより接続されている。
【０５７７】
即ち、本実施形態では、互いに隣接する行に存在するメモリセルトランジスタＭＴのソースが、共通のソース線ＳＬにより接続されている。
【０５７８】
各々のソース線は、第３の行デコーダ１８に接続されている。
【０５７９】
ｎ行目に存在する複数のメモリセルＭＣ_ｎの各々のメモリセルトランジスタＭＴは、ｎ行目の第１のワード線ＷＬ１_ｎにより接続されている。
【０５８０】
ｎ＋１行目に存在する複数のメモリセルＭＣ_ｎ＋１の各々のメモリセルトランジスタＭＴは、ｎ＋１行目の第１のワード線ＷＬ１_ｎ＋１により接続されている。
【０５８１】
ｎ＋２行目に存在する複数のメモリセルＭＣ_ｎ＋２の各々のメモリセルトランジスタＭＴは、ｎ＋２行目の第１のワード線ＷＬ１_ｎ＋２により接続されている。
【０５８２】
ｎ＋３行目に存在する複数のメモリセルＭＣ_ｎ＋３の各々のメモリセルトランジスタＭＴは、ｎ＋３行目の第１のワード線ＷＬ１_ｎ＋３により接続されている。
【０５８３】
ｎ行目の第１のワード線ＷＬ１_ｎ、ｎ＋１行目の第１のワード線ＷＬ１_ｎ＋１、ｎ＋２行目の第１のワード線ＷＬ１_ｎ＋２、ｎ＋３行目の第１のワード線ＷＬ１_ｎ＋３に印加される電圧は、電圧印加回路１５により一括して制御されるようになっている。
【０５８４】
なお、ここでは、４本の第１のワード線ＷＬ１_ｎ〜ＷＬ１_ｎ＋４の電位を電圧印加回路１５により一括して制御する場合を例に説明したが、誤動作が生じない範囲であれば、更に多くの第１のワード線を電圧印加回路１５により一括して制御するようにしてもよい。例えば、８本の第１のワード線の電位を電圧印加回路１５により一括して制御するようにしてもよい。更には、１６本の第１のワード線ＷＬ１の電位を電圧印加回路１５により一括して制御するようにしてもよい。
【０５８５】
本実施形態によれば、複数の第１のワード線ＷＬ１の電位を電圧印加回路１５により一括して制御する。複数の第１のワード線ＷＬ１の電位を一括して制御しうる電圧印加回路１５は、各々の第１のワード線ＷＬ１の電位を制御する第１の行デコーダ１４（図１参照）と比較して回路構成が簡略である。従って、本実施形態によれば、不揮発性半導体記憶装置の小型化、低コスト化に寄与することができる。
【０５８６】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図６８を用いて説明する。図６８は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図６８において括弧内は非選択線の電位を示している。
【０５８７】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図６８を用いて説明する。
【０５８８】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルＭＣ_ｎに接続されているビット線ＢＬの電位をＶ_ＣＣ（第１の電位）とする。一方、選択されたビット線以外のビット線ＢＬの電位を０Ｖとする。ソース線ＳＬの電位は、いずれも０Ｖとする。第１のワード線ＷＬ１の電位は、読み出し待機時において、いずれも常時Ｖ_ＣＣとする。第１のワード線ＷＬ１の電位は、電圧印加回路１５により一括して制御される。選択すべきメモリセルＭＣ_ｎに接続されている第２のワード線ＷＬ２の電位をＶ_ＣＣとする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖとする。ウェル２６の電位はいずれも０Ｖとする。本実施形態では、ソース線ＳＬの電位が読み出し待機時において０Ｖに設定されており、第１のワード線ＷＬ１の電位が読み出し待機時において常時Ｖ_ＣＣに設定されているため、ビット線ＢＬの電位と第２のワード線ＷＬ２の電位とを制御するだけで、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線ＢＬの電位を制御する列デコーダ１２が上述したように低電圧回路により構成されているため、ビット線ＢＬが高速で制御される。また、第２のワード線ＷＬ２の電位を制御する第２の行デコーダ１６が上述したように低電圧回路により構成されているため、第２のワード線ＷＬ２が高速で制御される。しかも、選択トランジスタＳＴのゲート絶縁膜１７４が比較的薄く設定されているため、選択トランジスタＳＴは高速で動作し得る。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出すことができる。
【０５８９】
メモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、メモリセルトランジスタＭＴの情報が“０”の場合には、メモリセルトランジスタＭＴの電荷蓄積層１６２に電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線ＢＬには電流が流れない。この場合には、メモリセルトランジスタＭＴの情報は“０”であると判断される。
【０５９０】
一方、メモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“１”の場合には、メモリセルトランジスタＭＴの電荷蓄積層１６２に電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択された一のビット線ＢＬに電流が流れる。選択された一のビット線ＢＬに流れる電流は、センスアンプ１３により検出される。この場合には、メモリセルトランジスタＭＴの情報が“１”であると判断される。
【０５９１】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図６８を用いて説明する。
【０５９２】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０５９３】
即ち、選択すべきメモリセルＭＣ_ｎに接続されているビット線ＢＬの電位を０Ｖ（接地）とする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をＶ_ＣＣとする。
【０５９４】
また、選択すべきメモリセルＭＣ_ｎに接続されているソース線ＳＬに、図４５に示すようにパルス状に第２の電圧を印加する。ソース線ＳＬに印加するパルス状の第２の電圧は、例えば５．５Ｖとする。一方、選択されたソース線ＳＬ以外のソース線ＳＬの電位を０Ｖ（接地）とする。
【０５９５】
また、第１のワード線ＷＬ１に、図４５、図４７又は図４８に示すように、徐々に上昇する第１の電圧Ｖ_ｓｔｅｐを印加する。第１のワード線ＷＬ１の電位は、電圧印加回路１５により一括して制御される。
【０５９６】
また、選択すべきメモリセルＭＣ_ｎに接続された第２のワード線ＷＬ２の電位をＶ_ＣＣ（第１の電位）とする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖ（接地）とする。
【０５９７】
ウェルの電位はいずれも０Ｖ（接地）とする。
【０５９８】
こうして、選択されたメモリセルＭＣ_ｎのメモリセルトランジスタＭＴに情報が書き込まれる。
【０５９９】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図６６を用いて説明する。
【０６００】
メモリセルアレイ１０に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。
【０６０１】
即ち、ビット線ＢＬの電位はいずれも０Ｖ（接地）とする。ソース線ＳＬの電位はいずれも５Ｖとする。第１のワード線ＷＬ１の電位は、いずれも例えば−５Ｖとする。第１のワード線ＷＬ１の電位は、電圧印加回路１５により一括して制御される。第２のワード線ＷＬ２の電位は、０Ｖ（接地）とする。ウェル２６の電位は、０Ｖ（接地）とする。
【０６０２】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴの電荷蓄積層１６２から電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴの電荷蓄積層１６２に電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
【０６０３】
［第１３実施形態］
本発明の第１３実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法を図６９を用いて説明する。図６９は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図６８に示す第１乃至第１２実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０６０４】
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図６９を用いて説明する。図６９は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図６９において括弧内は非選択線の電位を示している。
【０６０５】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図６９を用いて説明する。
【０６０６】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位をＶ_ＣＣ（第１の電位）とする。一方、選択されたビット線以外のビット線ＢＬの電位を０Ｖとする。ソース線ＳＬの電位は、いずれも０Ｖとする。第１のワード線ＷＬ１の電位は、読み出し待機時において、いずれも常時Ｖ_ｒとする。Ｖ_ｒは、ロジック回路の電源電圧Ｖ_ＣＣより高い電圧である。
【０６０７】
不揮発性半導体記憶装置に供給される電源が２種類存在する場合には、これら２種類の電源のうちの高い方の電源を用いて、第１のワード線に電圧Ｖ_ｒを印加することが可能である。また、不揮発性半導体記憶装置に供給される電源がロジック回路の電源電圧Ｖ_ＣＣより高い場合には、かかる電源を用いて第１のワード線に電圧Ｖ_ｒを印加することが可能である。また、不揮発性半導体記憶装置に供給される電源をそのまま第１のワード線に印加してもよいし、不揮発性半導体記憶装置に供給される電源を降圧させたものを第１のワード線に印加してもよい。
【０６０８】
本実施形態によれば、第１のワード線ＷＬ１にロジック回路の電源電圧Ｖ_ＣＣより高い電圧Ｖ_ｒが印加されるため、読み出し電流を増加させることができ、ひいては読み出し時間を短縮することができる。
【０６０９】
（書き込み方法及び消去方法）
本実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法は、第１０実施形態乃至第１２実施形態のいずれかと同様とすればよい。従って、ここでは、本実施形態による不揮発性半導体記憶装置の書き込み方法及び消去方法については、説明を省略する。
【０６１０】
［第１４実施形態］
本発明の第１４実施形態による不揮発性半導体記憶装置及びその読み出し方法を図７０を用いて説明する。図７０は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図１乃至図６９に示す第１乃至第１３実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０６１１】
本実施形態による不揮発性半導体記憶装置は、Ｎ型のソース拡散層３６ａが形成された領域にＰ型のドーパント不純物が導入されており、これによりＰ型の不純物拡散層３５が形成されていることに主な特徴がある。
【０６１２】
図７０に示すように、Ｎ型のソース拡散層３６ａが形成された領域を含む領域には、Ｐ型のドーパント不純物が導入されている。これにより、Ｎ型のソース拡散層３６ａが形成された領域を含む領域に、Ｐ型の不純物拡散層３５が形成されている。
【０６１３】
本実施形態において、Ｎ型のソース拡散層３６ａが形成された領域を含む領域にＰ型の不純物拡散層３５を形成しているのは、以下のような理由によるものである。
【０６１４】
即ち、Ｎ型のソース拡散層３６ａが形成された領域を含む領域にＰ型の不純物拡散層３５を形成すると、Ｎ型のソース拡散層３６ａからの空乏層の拡がりが抑制される。Ｎ型のソース拡散層３６ａからの空乏層の拡がりが抑制されると、Ｎ型のソース拡散層３６ａの近傍において電界強度が強くなり、Ｎ型のソース拡散層３６ａの近傍においてキャリアを急激に加速することが可能となる。本実施形態では、キャリアを急激に加速することができるため、メモリセルトランジスタＭＴへの情報の書き込み速度を向上させることができる。
【０６１５】
なお、選択トランジスタＳＴのソース／ドレイン拡散層３６ｂ、３６ｃが形成されている領域にはＰ型のドーパント不純物が導入されていないため、選択トランジスタＳＴはＰ型のドーパント不純物の影響を受けることはない。このため、選択トランジスタＳＴの閾値電圧が高くなることはなく、選択トランジスタＳＴは高速動作することが可能である。
【０６１６】
（読み出し方法）
本実施形態による不揮発性半導体記憶装置の読み出し方法は、第１のワード線ＷＬ１にロジック回路の電源電圧Ｖ_ＣＣより高い電圧Ｖｒを印加することに主な特徴がある。
【０６１７】
本実施形態では、メモリセルトランジスタＭＴのＮ型のソース拡散層３６ａを含む領域にＰ型の不純物拡散層３５が形成されているため、メモリセルトランジスタＭＴの閾値電圧が比較的高くなっている。このため、第１のワード線ＷＬ１に比較的低い電圧であるＶ_ＣＣを印加した場合には、メモリセルトランジスタＭＴのソース／ドレイン間に十分な電流が流れない虞がある。
【０６１８】
このため、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、ロジック回路の電源電圧Ｖ_ＣＣより高い電圧Ｖｒを第１のワード線ＷＬ１に印加する。第１のワード線ＷＬ１に比較的高い電圧Ｖｒが印加されるため、メモリセルトランジスタＭＴのソース／ドレイン間に十分な電流を流すことができ、メモリセルトランジスタＭＴに書き込まれた情報を安定して読み出すことが可能となる。
【０６１９】
なお、ここでは、第１のワード線ＷＬ１にロジック回路の電源電圧Ｖ_ＣＣより高い電圧Ｖｒを印加する場合を例に説明したが、第１のワード線ＷＬ１にＶ_ＣＣを印加した場合でも、メモリセルトランジスタＭＴのソース／ドレイン間に十分な電流が流れる場合には、第１のワード線ＷＬ１にＶ_ＣＣを印加してもよい。
【０６２０】
[変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０６２１】
例えば、第６実施形態では、メモリセルトランジスタＭＴに情報を書き込む際に、第２のワード線ＷＬ２の電位（第１の電位）を４Ｖとする場合を例に説明したが、メモリセルトランジスタＭＴに情報を書き込む際の第２のワード線ＷＬ２の電位（第１の電位）は４Ｖに限定されるものではない。メモリセルトランジスタＭＴに情報を書き込む際の第２のワード線ＷＬ２の電位（第１の電位）は、低電圧回路の電源電圧Ｖ_ＣＣより高い電圧とすればよい。少なくとも低電圧回路の電源電圧Ｖ_ＣＣより高い電圧を第２のワード線ＷＬ２に印加すれば、選択トランジスタＳＴのチャネルに流れる電流を増加させることができ、書き込み速度を速くすることが可能である。
【０６２２】
また、第７実施形態では、メモリセルトランジスタＭＴに情報を書き込む際に、第３の制御線ＣＬ３の電位（第３の電位）を６Ｖとする場合を例に説明したが、メモリセルトランジスタＭＴに情報を書き込む際の第３の制御線ＣＬ３の電位（第３の電位）は６Ｖに限定されるものではない。メモリセルトランジスタＭＴに情報を書き込む際の第３の制御線ＣＬ３の電位（第３の電位）は、選択されたソース線ＳＬの電位（第１の電位）より高い電位とすればよい。少なくとも選択されたソース線ＳＬの電位（第１の電位）より高い電位を第３の制御線ＣＬ３に印加すれば、バイパストランジスタ１５８をオン状態にすることが可能である。
【０６２３】
また、第８実施形態では、メモリセルトランジスタＭＴに情報を書き込む際に、第３の制御線ＣＬ３の電位（第３の電位）を１０Ｖとする場合を例に説明したが、メモリセルトランジスタＭＴに情報を書き込む際の第３の制御線ＣＬ３の電位（第３の電位）は１０Ｖに限定されるものではない。
【０６２４】
また、第１乃至第９実施形態では、複数の第１のワード線ＷＬ１の各々の電圧を第１の行デコーダ１４を用いて制御する場合を例に説明したが、図６７を用いて上述した第１２実施形態による不揮発性半導体記憶装置のように、複数の第１のワード線ＷＬ１の電圧を電圧印加回路１５により一括して制御してもよい。複数の第１のワード線ＷＬ１の電圧を一括して制御する電圧印加回路１５（図６７参照）は、各々の第１のワード線ＷＬ１の電位を制御する第１の行デコーダ１４と比較して回路構成が簡略である。従って、複数の第１のワード線ＷＬ１の電圧を一括して制御する電圧印加回路を用いれば、不揮発性半導体記憶装置の小型化、低コスト化に寄与することができる。
【産業上の利用可能性】
【０６２５】
本発明による不揮発性半導体記憶装置は、高速で動作し得る不揮発性半導体記憶装置を提供するのに有用である。

【特許請求の範囲】
【請求項１】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと、
同一の列に存在する複数の前記選択トランジスタのドレインを共通接続する複数のビット線と、
同一の行に存在する複数の前記メモリセルトランジスタのゲート電極を共通接続する複数の第１のワード線と、
同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する複数の第２のワード線と、
同一の行に存在する前記複数のメモリセルトランジスタのソースを共通接続する複数のソース線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する列デコーダと、
前記複数の第１のワード線に接続され、前記複数の第１のワード線の電位を制御する電圧印加回路と、
前記複数の第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第１の行デコーダと、
前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の行デコーダとを有し、
前記列デコーダは、前記電圧印加回路及び前記第２の行デコーダより耐圧の低い回路により構成されており、
前記第１の行デコーダは、前記電圧印加回路及び前記第２の行デコーダより耐圧の低い回路により構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記メモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に絶縁膜を介して形成された前記ゲート電極と、前記フローティングゲートの一方の側の前記半導体基板内に形成され、前記ソースを構成する第１の不純物拡散層と、前記フローティングゲートの他方の側の前記半導体基板内に形成された第２の不純物拡散層とを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記メモリセルトランジスタは、半導体基板上に電荷蓄積層を介して形成された前記ゲート電極と、前記ゲート電極の一方の側の前記半導体基板内に形成され、前記ソースを構成する第１の不純物拡散層と、前記ゲート電極の他方の側の前記半導体基板内に形成された第２の不純物拡散層とを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求の範囲第３項記載の不揮発性半導体記憶装置において、
前記電荷蓄積層は、前記半導体基板上に形成された第１のシリコン酸化膜と、前記第１のシリコン酸化膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成された第２のシリコン酸化膜とを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求の範囲第１項乃至第４項のいずれか１項に記載の不揮発性半導体記憶装置において、
前記電圧印加回路は、前記複数の第１のワード線の電位を各々制御する第３の行デコーダである
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求の範囲第１項乃至第４項のいずれか１項に記載の不揮発性半導体記憶装置において、
前記電圧印加回路は、前記複数の第１のワード線の電位を一括して制御する
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求の範囲第１項乃至第４項のいずれか１項に記載の不揮発性半導体記憶装置において、
前記第１の行デコーダにより一の前記第２のワード線に第１の電圧を選択的に印加し、前記第２の行デコーダにより一の前記ソース線に第２の電圧を選択的に印加し、前記電圧印加回路により一の前記第１のワード線に第３の電圧を選択的に印加し、前記列デコーダにより一の前記ビット線を選択的に接地し、前記列デコーダにより前記一のビット線を除く他の前記ビット線に前記第１の電圧を印加することにより、選択された前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求の範囲第１項乃至第４項のいずれか１項に記載の不揮発性半導体記憶装置において、
前記第１の行デコーダにより一の前記第２のワード線に第１の電圧を選択的に印加し、前記第１の行デコーダにより前記一の第２のワード線を除く他の前記第２のワード線を接地し、前記第２の行デコーダにより一の前記ソース線に第２の電圧を選択的に印加し、前記電圧印加回路により一の前記第１のワード線に第３の電圧を選択的に印加し、前記列デコーダにより一の前記ビット線を選択的に接地することにより、選択された前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求の範囲第１項乃至第４項のいずれか１項に記載の不揮発性半導体記憶装置において、
前記第１の行デコーダにより一の前記第２のワード線に第１の電圧を選択的に印加し、前記第２の行デコーダにより一の前記ソース線に第２の電圧を選択的に印加し、前記電圧印加回路により一の前記第１のワード線に第３の電圧を選択的に印加し、前記列デコーダにより一の前記ビット線を選択的に接地し、前記列デコーダにより前記一のビット線を除く他の前記ビット線に前記第１の電圧より高い第４の電圧を印加することにより、選択された前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求の範囲第１項乃至第４項のいずれか１項に記載の不揮発性半導体記憶装置において、
徐々に上昇する第１の電圧を前記電圧印加回路により一の前記第１のワード線に選択的に印加するとともに、前記第２の行デコーダにより一の前記ソース線に第２の電圧をパルス状に印加することにより、選択された前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求の範囲第１項乃至第４項のいずれか１項に記載の不揮発性半導体記憶装置において、
前記複数のビット線は、第１の保護トランジスタを介してそれぞれ前記列デコーダに接続されており、
前記複数の第２のワード線は、第２の保護トランジスタを介してそれぞれ前記第１の行デコーダに接続されており、
複数の前記第１の保護トランジスタ及び複数の前記第２の保護トランジスタを制御する第１の制御回路を更に有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求の範囲第１１項記載の不揮発性半導体記憶装置において、
前記第１の制御回路により前記第１の保護トランジスタを制御することにより前記複数のビット線を前記列デコーダから電気的に分離し、前記第１の制御回路により前記第２の保護トランジスタを制御することにより前記複数の第２のワード線を前記第１の行デコーダから電気的に分離し、前記電圧印加回路により前記複数の第１のワード線に電圧を印加することにより、前記メモリセルに書き込まれた情報を消去する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求の範囲第１１項記載の不揮発性半導体記憶装置において、
前記複数の第２のワード線に接続され、前記複数の第２のワード線の電位を制御する第３の行デコーダを更に有し、
前記第３の行デコーダは、前記第１の行デコーダより耐圧の高い回路により構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求の範囲第１３項記載の不揮発性半導体記憶装置において、
前記第１の制御回路により前記複数の第２の保護トランジスタを制御することにより前記複数の第２のワード線を前記第１の行デコーダから電気的に分離し、前記第３の行デコーダにより一の前記第２のワード線に選択的に第１の電圧を印加し、前記第２の行デコーダにより一の前記ソース線に第２の電圧を選択的に印加し、前記電圧印加回路により一の前記第１のワード線に第３の電圧を選択的に印加し、前記列デコーダにより一の前記ビット線を選択的に接地することにより、選択された前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求の範囲第１１項記載の不揮発性半導体記憶装置において、
各々の行における前記第２のワード線と前記ソース線との間に設けられたバイパストランジスタと、
複数の前記バイパストランジスタを制御する第２の制御回路とを更に有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求の範囲第１５項記載の不揮発性半導体記憶装置において、
前記第１の制御回路により前記複数の第２の保護トランジスタを制御することにより前記複数の第２のワード線を前記第１の行デコーダから電気的に分離し、前記第２の制御回路により前記複数のバイパストランジスタを制御することにより、各々の行における前記第２のワード線と前記ソース線とを互いに電気的に接続し、前記第２の行デコーダにより一の前記ソース線及び一の前記第２のワード線に第１の電圧を選択的に印加し、前記電圧印加回路により一の前記第１のワード線に前記第１の電圧より高い第２の電圧を選択的に印加し、前記列デコーダにより一の前記ビット線を選択的に接地することにより、選択された前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求の範囲第１１項記載の不揮発性半導体記憶装置において、
各々の行における前記第２のワード線と前記第１のワード線との間に設けられたバイパストランジスタと、
複数の前記バイパストランジスタを制御する第２の制御回路とを更に有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求の範囲第１７項記載の不揮発性半導体記憶装置において、
前記第１の制御回路により前記複数の第２の保護トランジスタを制御することにより前記複数の第２のワード線を前記第１の行デコーダから電気的に分離し、前記第２の制御回路により前記複数のバイパストランジスタを制御することにより、各々の行における前記第１のワード線と前記第２のワード線とを互いに電気的に接続し、前記第２の行デコーダにより一の前記ソース線に第１の電圧を選択的に印加し、前記電圧印加回路により一の前記第１のワード線及び一の前記第２のワード線に第２の電圧を選択的に印加し、前記列デコーダにより一の前記ビット線を選択的に接地することにより、選択された前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求の範囲第２項乃至第４項記載の不揮発性半導体記憶装置において、
前記第１の不純物拡散層は、Ｎ型の不純物拡散層より成り、
前記第２の不純物拡散層は、Ｎ型の他の不純物拡散層より成り、
前記第１の不純物拡散層が形成された領域を含む領域にＰ型のドーパント不純物が導入されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２０】
請求の範囲第１項乃至第１９項のいずれか１項に記載の不揮発性半導体記憶装置において、
互いに隣接する行に存在する複数の前記メモリセルトランジスタの前記ソースが、共通の前記ソース線により接続されている
ことを特徴とする不揮発性半導体記憶装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８】

【図４９】

【図５０】

【図５１】

【図５２】

【図５３】

【図５４】

【図５５】

【図５６】

【図５７】

【図５８】

【図５９】

【図６０】

【図６１】

【図６２】

【図６３】

【図６４】

【図６５】

【図６６】

【図６７】

【図６８】

【図６９】

【図７０】

【公開番号】特開２０１３−３３５８６（Ｐ２０１３−３３５８６Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１２−１８６２４４（Ｐ２０１２−１８６２４４）
【出願日】平成２４年８月２７日（２０１２．８．２７）
【分割の表示】特願２００８−５３７５０２（Ｐ２００８−５３７５０２）の分割
【原出願日】平成１９年９月２７日（２００７．９．２７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】