【課題】データ書き込みを高速化した不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、プログラム動作並びにベリファイ動作を有する書き込みループを繰り返し実行する制御回路とを備え、ベリファイ動作は、メモリセルの閾値電圧が、メモリセルの所望の閾値電圧の下限を示す本ベリファイ電圧よりも低い値で設定された予備ベリファイ電圧まで遷移したことを確認する予備ベリファイステップ、並びに、メモリセルの閾値電圧が本ベリファイ電圧まで遷移したことを確認する本ベリファイステップからなり、書き込みループは、各データに対応した１又は２以上のベリファイ動作からなり、制御回路は、所定の第１条件を具備した後、所定のデータに対応したベリファイ動作の予備ベリファイステップを省略させた書き込みループを実行する。 （もっと読む）

【課題】選択メモリセルに与える影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、選択メモリセルに書き込みパルス電圧を印加するとともに非選択メモリセルに中間電圧を印加する書き込み動作、書き込みベリファイ動作及び書き込みパルス電圧を第１のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を実行する制御部とを備える。制御部は、書き込みパルス電圧の印加回数が第１の回数より少ない第１期間では中間電圧を一定の値に保ち、書き込みパルス電圧の印加回数が第１の回数以上である第２期間では中間電圧を第２のステップアップ値だけ上昇させるようにステップアップ動作を制御し、且つ、第２のステップアップ値に基づき第１のステップアップ値を決定する。 （もっと読む）

【課題】高集積化を図ることができる不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、セルの書き込みにおいて、制御装置は複数の第２の選択ゲートトランジスタに第１電位を与えた後、第１電位よりも低い第２電位を与える。複数のビット線のうち、書き込み不十分のセルに第３電位を与え、書き込み終了に間近のセルに第３電位より高い第４電位を与え、書き込みが終わったセルに第４電位より高い第５電位を与える。制御装置は、第２電位を与えた後、複数のワード線のうち選択されたワード線に書き込み電位を与え、第１電位は、第２の選択ゲートトランジスタをオンすることにより第３電位をＮＡＮＤストリングに転送する電位であり、第２電位は、第３電位をＮＡＮＤストリングに転送した後、前記第２の選択ゲートトランジスタをオフする電位である。 （もっと読む）

【課題】チップ面積を削減することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。電源回路は、電圧を生成するポンプ回路と、ポンプ回路の出力端子に接続され、出力端子の電圧値が所定の値を下回った場合にポンプ回路へ制御信号を出力するリミッタ回路と、出力端子に一端が接続され、出力端子の電圧を調整するように構成されたキャパシタと、キャパシタの他端に接続され、制御信号に基づき所定の電流値の定電流を用いてキャパシタを充電するブースト回路と、ブースト回路の充電動作を停止させるスイッチとを備える。キャパシタは、メモリセルアレイの直下に設けられる。 （もっと読む）

【課題】３次元型の半導体記憶装置のパフォーマンスの向上を図る。
【解決手段】
制御回路は、メモリセルに与えられる複数の閾値電圧分布の下限と上限との間の電圧である読み出し電圧を、選択された前記ワード線に印加することにより、メモリセルが保持するデータを読み出す読み出し動作を実行する。更に制御回路は、読み出し電圧よりも大きいベリファイ電圧を選択されたワード線に印加してメモリセルの読み出しを行うことにより、書き込み動作が完了したか否かを判定するベリファイ動作を実行する。そして制御回路は、選択されたワード線に接続された複数のメモリセルそれぞれの閾値電圧が所定値以下であるか否かを判定し、複数のメモリセルにおいて所定数以上のデータ変動が発生したか否かを判定するデータ変動判定動作を実行する。 （もっと読む）

【課題】メモリセルごとの消去回数を低減することで、フラッシュメモリの寿命を延ばす。
【解決手段】不揮発性半導体記憶装置３は、複数の半導体領域２０２の各々に設けられ、かつ直列に接続されたメモリトランジスタ及び選択トランジスタを有する複数の不揮発性メモリセルがマトリクス状に配置されたメモリセルブロックと、同一行にあるメモリトランジスタを共通接続するようにして、複数のメモリトランジスタのコントロールゲートに接続された複数のワード線ＷＬと、同一行にある選択トランジスタを共通接続するようにして、複数の選択トランジスタのゲートに接続された複数の選択ゲート線ＳＧとを含む。ロウデコーダ２０は、消去動作時に、半導体領域に消去電圧を印加した状態で、データが消去される選択ワード線に負の第１の電圧を印加し、データが消去されない非選択ワード線に正の第２の電圧を印加する。 （もっと読む）

【課題】記憶装置の動作を安定させる。
【解決手段】EEPROM１０１は、信号端子SO、電源端子Vin、接地端子GND、および、データの読み出しおよび書き込みを制御する制御部１１２を備え、信号端子SOと電源端子Vinとの間において、信号端子SOから電源端子Vinに電流が流れる方向に寄生ダイオードD101が形成されている。電源Vccの電圧の最大値をVcc(max)、寄生ダイオードD101の順電圧の最小値をVf1(min)、EEPROM１０１の書き込み禁止電圧の最小値をVi(min)、EEPROM１０１のデータ書き込み時の消費電流の最小値をI1(min)とした場合に、プルアップ抵抗R101の抵抗値Ruが、Ru≧(Vcc(max)−Vf1(min)−Vi(min))／I1(min)を満たす。本発明は、例えば、EEPROMおよびその周辺回路に適用できる。 （もっと読む）

【課題】データの信頼性を維持しつつ、書き込み時間を短縮する。
【解決手段】制御回路６は、選択ワード線に書き込みパルス電圧を印加することにより選択ワード線に沿った１ページのメモリセルに対する書き込み動作を実行した後、データ書き込みが完了したか否かを確認するベリファイ読み出し動作を実行する。データ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作が実行される。ビットスキャン回路は、ベリファイ読み出し動作のセンスアンプ回路に保持された読み出しデータに基づいて、同時に読み出された複数のメモリセルのうち、所定の閾値電圧に達したと判定されるメモリセルの数が所定数以上となったか否かを判定する。制御回路は、前記ビットスキャン回路の判定結果に基づいて、ステップアップ電圧の大きさを変化させる。 （もっと読む）

【課題】フラッシュ及びＳＲＡＭのアクセス時間を改善し、ＡＳＩＣを使用する移動電話機のパワー消費を低減する。
【解決手段】改善されたアクセス時間を備えるフラッシュ及びＳＲＡＭメモリを特定用途集積回路（ＡＳＩＣ）の中に埋込む。フラッシュメモリシステムは、個々のフラッシュマクロの組及びフラッシュマクロにアクセスするためのフラッシュメモリコントローラ１３２を備えるように構成されたフラッシュメモリ列１３０を含む。フラッシュメモリコントローラは、フラッシュマクロの一つへ、同時にフラッシュマクロの他の一つから読出している間に、書込むための読出し間書込みユニット１４４，１４６を含む。フラッシュメモリコントローラは、また、プログラム可能な待機状態レジスタ１３８及びフラッシュメモリ列の異なる部分のための別々のパスワードを提供するパスワードレジスタ１４０を含む。 （もっと読む）

【課題】データの信頼性を維持しつつ、書き込み時間の短縮化を図る。
【解決手段】制御回路は、選択ワード線に書き込みパルス電圧を印加することにより選択ワード線に沿った１ページのメモリセルに対する書き込み動作を実行した後、１ページのメモリセルに対するデータ書き込みが完了したか否かを確認するベリファイ読み出し動作を実行する。ベリファイ読み出し動作の結果に従って、書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作が実行される。制御回路は、メモリセルに対する書き込み動作の過程において生じる第１の閾値電圧分布の分布幅に従って、ステップアップ電圧の大きさを変更する。 （もっと読む）

【課題】データリテンションの特性を向上しつつ消去動作や書き込み動作に要する時間を短縮する。
【解決手段】
不揮発性半導体記憶装置は、第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイを備える。制御回路は、複数のメモリセルに対して印加する電圧を制御する。制御回路は、複数のメモリセルに対し消去動作を実行する場合に、第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルを除いた第１書き込み領域のメモリセルに第１閾値電圧を与える一方、第２書き込み領域のメモリセル及び第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルに第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御する。 （もっと読む）

【課題】データの信頼性を向上させた多値記憶セルを用いたメモリシステムを提供する。
【解決手段】メモリシステムは、ワード線、並びに、前記ワード線で選択され、異なる複数の物理量レベルによってデータを記憶する複数のメモリセルを有するセルアレイと、外部から入力された第１のデータを保持するレジスタと、前記レジスタに保持された第１のデータを第２のデータに変換してこの第２のデータを前記レジスタの第１のデータを保持する領域に上書きし、更に、前記レジスタに保持された第２のデータを前記メモリセルに記録する第３のデータに変換してこの第３のデータを前記レジスタの第２のデータを保持する領域に上書きするデータ変換部とを備えたことを特徴とする。 （もっと読む）

【課題】プログラム時のピーク電流の抑制とビット線の充電時間の短縮を可能にする。
【解決手段】実施形態の不揮発性半導体メモリは、プログラム時に固定電位ＶＳを発生し、ソース線ＣＥＬＳＲＣに固定電位ＶＳを転送するセルソースドライバ１６と、プログラムデータを一時的に記憶するデータラッチ回路１４と、プログラム時に、第１及び第２ビット線の一方にデータラッチ回路１４を接続し、第１及び第２ビット線の他方にソース線ＣＥＬＳＲＣを接続するフックアップ回路１３と、ソース線ＣＥＬＳＲＣの電位レベルを検出するレベル検出回路１７と、プログラム時に、ソース線ＣＥＬＳＲＣの電位レベルが閾値を越えたときに第１及び第２ビット線の充電が完了したと判断し、かつ、第１及び第２ビット線の充電期間を可変にする制御回路１８とを備える。 （もっと読む）

【課題】消費電流のピーク値を低減する。
【解決手段】複数のメモリチップと、クロック発生回路と、クロック配線とを備える。複数のメモリチップは、夫々、メモリセルアレイと、メモリセルアレイに印加する電位を生成する電位発生回路と、メモリセルアレイに電位発生回路が生成した電位を印加してメモリセルアレイに対するアクセスを行う周辺回路とを備えている。クロック発生回路は、クロック信号を生成する。クロック配線は、クロック発生回路が生成したクロック信号を複数のメモリチップの夫々に共通入力する。ここで、複数のメモリチップは、夫々、クロック配線から入力されるクロック信号にメモリチップ毎に異なる時間の遅延を加えるクロック遅延回路をさらに備え、周辺回路は、電位発生回路が生成した電位をクロック遅延回路が遅延させたクロック信号に基づくタイミングでメモリセルアレイに印加する。 （もっと読む）

【課題】適切なステップ幅のプログラム電圧を用いてデータを書き込む不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、選択ワード線にプログラムに必要なプログラム電圧を印加するプログラム動作及び選択ワード線にベリファイに必要なベリファイ電圧を印加するベリファイ動作からなる書き込みループを、選択ワード線で選択される複数のメモリセルからなるページ単位で、データが書き込まれるまでプログラム電圧を所定のステップ幅で変化させながら繰り返し実行するデータ書き込み部と、ページに属するメモリセルのエンデュランスを判定するエンデュランス判定部とを備え、データ書き込み部は、エンデュランスに応じたステップ幅のプログラム電圧を選択ワード線に供給することを特徴とする。 （もっと読む）

【課題】メモリセルの閾値電圧分布を狭くした不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】不揮発性半導体記憶装置のデータ書き込み部は、書き込みループとして、プログラム動作、及び第１のベリファイ動作を順次実行する第１の動作モードと、プログラム動作、第１及び第２のベリファイ動作を順次実行する第２の動作モードとを有し、第１のベリファイ動作では、第１のメモリセルに接続されたビット線及び第１のメモリセルに隣接する第２のメモリセルに接続されたビット線をプリチャージした上で、第１のメモリセルのデータを検証し、引き続き、第２のベリファイ動作において、第２のメモリセルの書き込みが完了している場合に、第２のメモリセルに接続されたビット線をプリチャージすることなく、第１のメモリセルに接続されたビット線をプリチャージした上で、第１のメモリセルのデータを検証する。 （もっと読む）

【課題】２以上のシーケンシャルなプログラミングパス時にメモリセルのプログラミングが行われるプログラミング方式において、メモリセルのうちの少なくともいくつかのメモリセルを第２のパス中にプログラムするのに不十分なホストデータしか存在しないとき、誤ったプログラミングが生じない方式を提供する。
【解決手段】プログラミング方式を変更することによって、誤ったプログラミングの防止が可能となる。第２のプログラミングパス中、誤ったしきい値電圧に合わせたプログラミングをこのメモリセルに行わせないようにするコード構成を選択することにより、エラーを含む状態に合わせたプログラミングをこのセルに行わせないようにする代替データに基づいてこのメモリセルのプログラミングを行う。 （もっと読む）

【課題】プログラミング正確度とプログラミング速度のどちらも向上した組合せを提供できる不揮発性メモリー装置及びメモリーシステムの駆動方法の提供。
【解決手段】メモリーセルに連結されたワードラインに第ｉ番目プログラミング電圧を印加し、メモリーセルが速いメモリーセルである場合には、メモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルである場合には、ビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、メモリーセルに対するプログラミング動作の第ｉ番目プログラミング区間を実行する段階と、プログラミング条件を評価する段階と、評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、メモリーセルと関連した選択された検証モードを利用して検証動作を実行する段階とを含む。 （もっと読む）

【課題】 一つのページ内のイブンビットラインに接続されたセルとオッドビットラインに連結されたメモリセルとを同時にコピーバックプログラムすることが可能な、マルチプレーン構造を有するＮＡＮＤ型フラッシュメモリ装置の提供。
【解決手段】オッドビットラインがプリチャージ状態に維持される間、イブンメモリセルのプログラム状態に応じてイブンビットラインの電圧を変更させるかまたは維持させる段階と、イブンページバッファに格納するイブンデータの読み出し動作を行う間、オッドメモリセルのプログラム状態に応じてオッドビットラインの電圧を変更させるかまたは維持させる段階と、オッドページバッファに格納するオッドデータの読み出し動作を行う段階と、イブンおよびオッドページバッファそれぞれに格納されたデータを、一つのワードラインに接続されるイブンメモリセルとオッドメモリセルに同時にコピーバックプログラムする段階とを含む。 （もっと読む）