不揮発性半導体記憶装置
【課題】容量素子が占有する回路面積の増大を抑制する。
【解決手段】メモリストリングは、複数の第１導電層、メモリゲート絶縁層、及び半導体層を有する。複数の第１導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、メモリトランジスタのゲートとして機能する。半導体層は、複数の第１導電層と共にメモリゲート絶縁層を一方の側面で挟み、半導体基板に対して実質的に垂直方向に延び、メモリトランジスタのボディとして機能する。第１キャパシタは、複数の第２導電層を有する。複数の第２導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、第１キャパシタの電極として機能する。制御回路は、複数の第１導電層に印加される電圧に応じて、複数の第２導電層の各々に印加する電圧を制御し、これにより第１キャパシタの容量を変化させる。
【解決手段】メモリストリングは、複数の第１導電層、メモリゲート絶縁層、及び半導体層を有する。複数の第１導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、メモリトランジスタのゲートとして機能する。半導体層は、複数の第１導電層と共にメモリゲート絶縁層を一方の側面で挟み、半導体基板に対して実質的に垂直方向に延び、メモリトランジスタのボディとして機能する。第１キャパシタは、複数の第２導電層を有する。複数の第２導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、第１キャパシタの電極として機能する。制御回路は、複数の第１導電層に印加される電圧に応じて、複数の第２導電層の各々に印加する電圧を制御し、これにより第１キャパシタの容量を変化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている。
【０００３】
上記のような半導体記憶装置においても、従来の平面構造の半導体記憶装置と同様に、容量素子（キャパシタ）が必要となる。容量素子は、電源電圧の昇圧用に、或いは保護素子として用いられる。そして、容量素子において、メモリセルと同様に、その占有面積の縮小が求められる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２２４５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、容量素子が占有する回路面積の増大を抑制する。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリストリング、第１キャパシタ、及び制御回路を有する。メモリストリングは、半導体基板上に設けられ、複数のメモリトランジスタが直列に接続されてなる。第１キャパシタは、半導体基板上に設けられる。制御回路は、メモリストリング及び第１キャパシタに供給する電圧を制御する。メモリストリングは、複数の第１導電層、メモリゲート絶縁層、及び半導体層を有する。複数の第１導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、メモリトランジスタのゲートとして機能する。メモリゲート絶縁層は、第１導電層の側面に接する。半導体層は、複数の第１導電層と共にメモリゲート絶縁層を一方の側面で挟み、半導体基板に対して実質的に垂直方向に延び、メモリトランジスタのボディとして機能する。第１キャパシタは、複数の第２導電層を有する。複数の第２導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、第１キャパシタの電極として機能する。制御回路は、複数の第１導電層に印加される電圧に応じて、複数の第２導電層の各々に印加する電圧を制御し、これにより第１キャパシタの容量を変化させるよう構成される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係るメモリブロックＭＢを示す回路図である。
【図３】第１の実施の形態に係るメモリセルアレイ１１の積層構造を示す斜視図である。
【図４】第１の実施の形態に係るメモリセルアレイ１１の積層構造を示す断面図である。
【図５】第１の実施の形態に係る寄生容量を示す図である。
【図６】ワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬの変動する例を示す図である。
【図７】第１の実施の形態に係る昇圧回路１６を示す回路図である。
【図８】キャパシタＣＡＰ１１の構造を示す概略図である。
【図９】第１の実施の形態に係るキャパシタＣＡＰ１１内の導電層８１ａ〜８１ｈに印加する電圧を示す図である。
【図１０】第１の実施の形態に係るキャパシタＣＡＰ１１内の導電層８１ａ〜８１ｈに印加する電圧を示す図である。
【図１１】キャパシタＣＡＰ１１の具体的な積層構造を示す断面図である。
【図１２】第２の実施の形態に係る昇圧回路１６を示す回路図である。
【図１３】その他の実施の形態に係るキャパシタＣＡＰ１１内の導電層８１ａ〜８１ｈに印加する電圧を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
［概略構成］
以下、第１の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、昇圧回路１６、及び制御回路１７を有する。
【００１１】
メモリセルアレイ１１は、複数のメモリブロックＭＢから構成される。各メモリブロックＭＢは、データを不揮発に記憶する複数のメモリトランジスタＭＴｒを３次元状に配列して構成される。メモリブロックＭＢは、データ消去動作を実行する場合において一括で消去される最小消去単位を構成する。
【００１２】
ロウデコーダ１２、１３は、図１に示すように、ロウアドレス信号をデコードしワード線を選択する機能を有する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードしビット線を選択する機能を有する。
【００１３】
昇圧回路１６は書き込みや消去時に必要となる高電圧を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５に供給する。制御回路１７は、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び昇圧回路１６を制御する。
【００１４】
次に、図２を参照してメモリブロックＭＢの具体的構成について説明する。メモリブロックＭＢは、図２に示すように、複数のビット線ＢＬ、複数のソース線ＳＬ、及びこれらビット線ＢＬ及びソース線ＳＬに接続された複数のメモリユニットＭＵを有する。
【００１５】
メモリブロックＭＢは、ｎ行２列のマトリクス状に配列されたメモリユニットＭＵを有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。
【００１６】
メモリユニットＭＵの一端はビット線ＢＬに接続され、メモリユニットＭＵの他端はソース線ＳＬに接続される。複数のビット線ＢＬはロウ方向に所定ピッチをもってカラム方向に延びる。
【００１７】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１８】
メモリストリングＭＳは、図２に示すように、直列接続されたメモリトランジスタＭＴｒ１〜１６（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜８は互いに直列接続され、ＭＴｒ９〜１６も互いに直列接続される。バックゲートトランジスタＢＴｒはメモリトランジスタＭＴｒ８とメモリトランジスタＭＴｒ９との間に接続される。なお、後述する図３に示すように、メモリトランジスタＭＴｒ１〜１６は、ロウ方向、カラム方向、及び積層方向（半導体基板に対して実質的に垂直方向）に３次元的に配列される。
【００１９】
メモリトランジスタＭＴｒ１〜１６は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００２０】
メモリブロックＭＢにおいてｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜１６のゲートには、各々、ワード線ＷＬ１〜１６が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには１本のバックゲート線ＢＧが共通に接続される。
【００２１】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
【００２２】
ドレイン側選択トランジスタＳＤＴｒのソースはメモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインはビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
【００２３】
［メモリセルアレイ１１の積層構造］
次に、図３及び図４を参照して、メモリセルアレイ１１の積層構造について説明する。メモリセルアレイ１１は、図３及び図４に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０はバックゲートトランジスタＢＴｒとして機能する。メモリ層４０はメモリトランジスタＭＴｒ１〜８として機能する。選択トランジスタ層５０はドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２４】
バックゲート層３０は、図３及び図４に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に板状に広がる。バックゲート導電層３１は例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２５】
バックゲート層３０は、図４に示すように、メモリゲート絶縁層３２、及び半導体層３３を有する。半導体層３３はバックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。
【００２６】
メモリゲート絶縁層３２はバックゲート導電層３１の側面に接する。半導体層３３はバックゲート導電層３１と共にメモリゲート絶縁層３２を挟む。
【００２７】
半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。半導体層３３はバックゲート導電層３１を掘り込むように形成される。半導体層３３は上面からみてカラム方向を長手方向とする略矩形状に形成される。半導体層３３は、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。半導体層３３は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２８】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層３２を介して半導体層３３の側面及び下面を取り囲む。
【００２９】
メモリ層４０は、図３及び図４に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、８層のワード線導電層４１ａ〜４１ｈ、及び８層の層間絶縁層４２を有する。ワード線導電層４１ａは、ワード線ＷＬ８、及びメモリトランジスタＭＴｒ８のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ９、及びメモリトランジスタＭＴｒ９のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｈは、各々ワード線ＷＬ１〜７、及びメモリトランジスタＭＴｒ１〜７のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｈは、各々ワード線ＷＬ１０〜１６、及びメモリトランジスタＭＴｒ１０〜１６のゲートとしても機能する。
【００３０】
ワード線導電層４１ａ〜４１ｈは、その上下間に層間絶縁層４２を挟んで積層される。ワード線導電層４１ａ〜４１ｈは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｈは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３１】
層間絶縁層４２はワード線導電層４１ａ〜４１ｈの上下間に設けられる。層間絶縁層４２は例えば酸化シリコン（ＳｉＯ２）にて構成される。
【００３２】
メモリ層４０は、図４に示すように、メモリゲート絶縁層４３、及び柱状半導体層４４を有する。柱状半導体層４４はメモリトランジスタＭＴｒ１〜１６のボディ（チャネル）として機能する。
【００３３】
メモリゲート絶縁層４３はワード線導電層４１ａ〜４１ｈの側面に接する。メモリゲート絶縁層４３は上述したメモリゲート絶縁層３２と連続して一体に形成される。メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｈの側面側から柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは電荷を蓄積可能に構成される。
【００３４】
ブロック絶縁層４３ａはワード線導電層４１ａ〜４１ｈの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂはブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）にて構成される。電荷蓄積層４３ｂは窒化シリコン（ＳｉＮ）にて構成される。
【００３５】
柱状半導体層４４の側面は、ワード線導電層４１ａ〜４１ｈと共にメモリゲート絶縁層４３を挟む。柱状半導体層４４はワード線導電層４１ａ〜４１ｈを貫通する。柱状半導体層４４は半導体基板２０に対して実質的に垂直方向に延びる。一対の柱状半導体層４４は上述した半導体層３３と連続的に一体形成されている。一対の柱状半導体層４４は半導体層３３のカラム方向の端部近傍に整合する。柱状半導体層４４はポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３６】
上記バックゲート層３０、及びメモリ層４０において、一対の柱状半導体層４４、及びその下端を連結する半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４Ａを構成する。メモリ半導体層４４Ａは、ロウ方向からみてＵ字状に形成される。
【００３７】
上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｈはメモリゲート絶縁層４３を介して柱状半導体層４４の側面を取り囲む。
【００３８】
選択トランジスタ層５０は、図３及び図４に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３９】
ソース側導電層５１ａは、メモリ半導体層４４Ａを構成する一方の柱状半導体層４４の上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４Ａを構成する他方の柱状半導体層４４の上層に形成される。複数のソース側導電層５１ａ及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４０】
選択トランジスタ層５０は、図４に示すように、ソース側ゲート絶縁層５２ａ、ソース側柱状半導体層５３ａ、ドレイン側ゲート絶縁層５２ｂ、及びドレイン側柱状半導体層５３ｂを有する。ソース側柱状半導体層５３ａはソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５３ｂはドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００４１】
ソース側ゲート絶縁層５２ａはソース側導電層５１ａの側面に接する。ソース側ゲート絶縁層５２ａは例えば酸化シリコン（ＳｉＯ２）にて構成される。
【００４２】
ソース側柱状半導体層５３ａは、ソース側導電層５１ａと共にソース側ゲート絶縁層５２ａを挟む。ソース側柱状半導体層５３ａはソース側導電層５１ａを貫通する。ソース側柱状半導体層５３ａは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して実質的に垂直方向に延びる柱状に形成される。ソース側柱状半導体層５３ａはポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４３】
ドレイン側ゲート絶縁層５２ｂはドレイン側導電層５１ｂの側面に接する。ドレイン側ゲート絶縁層５２ｂは例えば酸化シリコン（ＳｉＯ２）にて構成される。
【００４４】
ドレイン側柱状半導体層５３ｂは、ドレイン側導電層５１ｂと共にドレイン側ゲート絶縁層５２ｂを挟む。ドレイン側柱状半導体層５３ｂはドレイン側導電層５１ｂを貫通する。ドレイン側柱状半導体層５３ｂは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して実質的に垂直方向に延びる柱状に形成される。ドレイン側柱状半導体層５３ｂはポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４５】
上記選択トランジスタ層５０の構成を換言すると、ソース側導電層５１ａは、ソース側ゲート絶縁層５２ａを介してソース側柱状半導体層５３ａの側面を取り囲む。ドレイン側導電層５１ｂは、ドレイン側ゲート絶縁層５２ｂを介してドレイン側柱状半導体層５３ｂの側面を取り囲む。
【００４６】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１はソース線ＳＬとして機能する。ビット線層６２はビット線ＢＬとして機能する。
【００４７】
ソース線層６１は、ソース側柱状半導体層５３ａの上面に接しロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５３ｂの上面に接しカラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は例えばタングステン等の金属にて構成される。
【００４８】
次に、図４を参照して、メモリブロックＭＢの周辺に位置するワード線コンタクト部７０の構成について説明する。上述したバックゲート導電層３１、ワード線導電層４１ａ〜４１ｈ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、ワード線コンタクト部７０にまで延びる。
【００４９】
バックゲート導電層３１、ワード線導電層４１ａ〜４１ｈ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、図４に示すように、そのロウ方向の端部の位置が異なるように階段状に形成され階段部ＳＴを構成する。階段部ＳＴは、ロウ方向に１列に並ぶステップ（段）ＳＴ（１）〜ＳＴ（９）を有する。ステップＳＴ（１）〜ＳＴ（９）は、図４に示すように下層から上層に並ぶ。
【００５０】
また、階段部ＳＴにて、上方から延びるコンタクト層７１ａ〜７１ｉが形成される。コンタクト層７１ａはバックゲート導電層３１の上面（ステップＳＴ（１））に接する。また、コンタクト層７１ｂ〜７１ｉはワード線導電層４１ａ〜４１ｈの上面（ステップＳＴ（２）〜ＳＴ（９））にそれぞれ接する。コンタクト層７１ａ〜７１ｉの上面には、各々半導体基板２０と平行な方向に延びる引出配線７２が設けられる。
【００５１】
［寄生容量］
次に、図５を参照して、本実施の形態において問題となる寄生容量について説明する。図５に示すように、本実施の形態において、昇圧回路１６は、ロウデコーダ１２等の周辺回路１２〜１５を介してメモリセルアレイ１１に、昇圧した電圧を供給する。したがって、周辺回路１２〜１５においては、これら周辺回路１２〜１５を構成するトランジスタのゲート・ソース間（又はゲート・ドレイン間）の接合容量Ｃ＿Ｔｒ、及び周辺回路１２〜１５内の配線の配線間容量Ｃ＿ＬＩＮＥが生じる。一方、メモリセルアレイ１１においては、ワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬが生じる。
【００５２】
上記の容量Ｃ＿Ｔｒ、Ｃ＿ＬＩＮＥの値は、メモリセルアレイ１１に対する各種動作（書込動作、読出動作、消去動作、ベリファイなど）によらず常に一定である。しかしながら、容量Ｃ＿ＷＬは、メモリセルアレイ１１に対する各種動作の内容よって変動する。この容量Ｃ＿ＷＬの変動により、昇圧回路の昇圧時間も変動する。これにより、半導体記憶装置のパフォーマンスは低下する。
【００５３】
次に、図６を参照して、ワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬが変動する様子を具体例に沿って説明する。図６（ａ）に示す例においては、ワード線導電層４１ｄ（ワード線ＷＬ５又は１２）のみに電圧Ｖ２が印加され、その他のワード線導電層４１ａ〜ｃ、ｅ〜ｈ（ワード線ＷＬ１〜４、６〜８又はＷＬ９〜１１、１３〜１６）には電圧Ｖ１（Ｖ１＜Ｖ２がを印加される。書込動作時には、図６（ａ）に示すような電圧（例えば、Ｖ１＝８〜１０Ｖ、Ｖ２＝２０〜２３Ｖ程度）が印加される。この例では、電位差Ｖ２−Ｖ１をもって隣接するワード線導電層４１ｃ−４１ｄ間、及び４１ｄ−４１ｅ間に２個の容量Ｃ＿ＷＬが生じる。
【００５４】
図６（ｂ）に示す例においては、ワード線導電層４１ａ、４１ｃ、４１ｅ、４１ｇ（ワード線ＷＬ１、３、５、７又はＷＬ１０、１２、１４，１６）には電圧Ｖ２が印加され、その他のワード線導電層４１ｂ、４１ｄ、４１ｆ、４１ｈ（ワード線ＷＬ２、４、６、８又はＷＬ９、１１、１３、１５）には電圧Ｖ１（Ｖ１＜Ｖ２）が印加される。消去ベリファイ動作時には、図６（ｂ）に示すような電圧（例えば、Ｖ１＝０Ｖ、Ｖ２＝６〜８Ｖ程度）が印加される。この例では、電位差Ｖ２−Ｖ１をもって隣接するワード線導電層４１ａ〜４１ｈの間に７個の容量Ｃ＿ＷＬが生じる。以上、図６（ａ）、（ｂ）に示すように、各種動作（書込動作、消去ベリファイ動作など）により、ワード線導電層４１ａ〜４１ｈ（ワード線ＷＬ１〜１６）に印加される電圧は異なる。このため、各種動作によってワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬは変動する。
【００５５】
［昇圧回路１６の構成］
次に、図７を参照して、第１の実施の形態に係る昇圧回路１６の構成を説明する。昇圧回路１６は、キャパシタ（容量素子）の充放電を利用して電圧ＶＳＵＰよりも高い電圧を生成する。昇圧回路１６は、図７に示すように、昇圧ユニットＢＣ１、ＢＣ２、及び転送トランジスタＴｒａ、Ｔｒｂを有する。
【００５６】
昇圧ユニットＢＣ１及びＢＣ２は、各々トランジスタＴｒ１〜５、キャパシタＣＡＰ１１〜１４（容量素子）を有する。トランジスタＴｒ１〜５は互いに直列接続される。トランジスタＴｒ１のドレインは電圧ＶＳＵＰを印加され、トランジスタＴｒ１のゲートはクロック信号ＣＬＫを印加される。トランジスタＴｒ２〜Ｔｒ５はダイオード接続される。キャパシタＣＡＰ１１、及びＣＡＰ１３の一端はクロック信号ＣＬＫ１を供給される。キャパシタＣＡＰ１１の他端はトランジスタＴｒ１とトランジスタＴｒ２との間のノードに接続され、キャパシタＣＡＰ１３の他端はトランジスタＴｒ３とトランジスタＴｒ４との間のノードに接続される。キャパシタＣＡＰ１２、１４の一端はクロック信号ＣＬＫ２を供給される。キャパシタＣＡＰ１２の他端はトランジスタＴｒ２とトランジスタＴｒ３との間のノードに接続され、キャパシタＣＡＰ１４の他端はトランジスタＴｒ４とトランジスタＴｒ５の間のノードに接続される。上記クロックＣＬＫ、ＣＬＫ１、ＣＬＫ２により、キャパシタＣＡＰ０１〜０４は充放電を繰り返しこれにより、電圧ＶＳＵＰよりも高い電圧が生成される。
【００５７】
転送トランジスタＴｒａのドレインは昇圧ユニットＢＣ１内のトランジスタＴｒ５のソースに接続される。転送トランジスタＴｒｂのドレインは昇圧ユニットＢＣ２内のトランジスタＴｒ５のソースに接続され、転送トランジスタＴｒｂのソースは転送トランジスタＴｒａのソースに接続される。転送トランジスタＴｒｂ、Ｔｒａのソースは、出力端子ＯＵＴに接続される。制御回路１７は、転送トランジスタＴｒａ、Ｔｒｂの導通状態を制御することにより、昇圧回路１６の昇圧能力を制御する。
【００５８】
ここで、キャパシタＣＡＰ１１〜１４の容量が固定値であれば、昇圧回路１６は、図５及び図６に示したワード線ＷＬ１〜ＷＬ１６の間の容量Ｃ＿ＷＬの変動には対応できない。したがって、この場合、容量Ｃ＿ＷＬの変動により昇圧回路１６による昇圧時間が変動する。これにより、半導体記憶装置のパフォーマンスは低下する。
【００５９】
そこで、第１の実施の形態において、キャパシタＣＡＰ１１〜ＣＡＰ１４は、ワード線ＷＬ１〜１６に印加される電圧に従う容量Ｃ＿ＷＬの変動に対応して、その容量を変化させるように構成される。キャパシタＣＡＰ１１〜ＣＡＰ１４の容量は制御回路１７により制御される。
【００６０】
［キャパシタＣＡＰ１１の構造］
次に、図８を参照して、キャパシタＣＡＰ１１の構造について説明する。なお、キャパシタＣＡＰ１２〜１４の構造は、キャパシタＣＡＰ１１と同様であるため、その説明を省略する。
【００６１】
キャパシタＣＡＰ１１は、図８に示すように、導電層８１ａ〜８１ｈ、及び層間絶縁層８２を有する。導電層８１ａ〜８１ｈは、それぞれの間に層間絶縁層８２を挟むように積層される。導電層８１ａ〜８１ｈはキャパシタＣＡＰ１１の電極として機能し、層間絶縁層８２はキャパシタＣＡＰ１１の電極間誘電膜として機能する。導電層８１ａ〜８１ｈは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成され、層間絶縁層８２は例えば酸化シリコン（ＳｉＯ２）にて構成される。
【００６２】
導電層８１ｂ、８１ｄ、８１ｆ、及び８１ｈは、各々トランジスタＭ２（Ｍ２’）、Ｍ４（Ｍ４’）、Ｍ６（Ｍ６’）、及びＭ８（Ｍ８’）を介して端子Ａに接続される。端子ＡはキャパシタＣＡＰ１１の一端として機能し、クロック信号ＣＬＫ１を供給される。導電層８１ａ、８１ｃ、８１ｅ、及び８１ｇは、各々トランジスタＭ１（Ｍ１’）、Ｍ３（Ｍ３’）、Ｍ５（Ｍ５’）、及びＭ７（Ｍ７’）を介して端子Ｂに接続される。端子ＢはキャパシタＣＡＰ１１の他端として機能し、トランジスタＴｒ１とトランジスタＴｒ２との間のノードに接続される。
【００６３】
次に、図９及び図１０を参照して、キャパシタＣＡＰ１１の容量の制御について説明する。図９及び図１０に示すように、制御回路１７は、ワード線導電層４１ａ〜４１ｈに印加される電圧に応じて、トランジスタＭ１〜Ｍ８（Ｍ１’〜Ｍ８’）の導通状態を制御する。これにより、制御回路１７は、導電層８１ａ〜８１ｈの各々に印加する電圧を制御し、キャパシタＣＡＰ１１の容量を変化させる。したがって、ワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬの変動に対応して、キャパシタＣＡＰ１１の容量は設定されるため、昇圧回路１６の昇圧時間は一定に保持される。
【００６４】
例えば、図６（ａ）に示したようにワード線導電層４１ａ〜４１ｈ（ワード線ＷＬ１〜１６）に電圧が印加された場合、図９に示すように、制御回路１７は、トランジスタＭ３〜５、Ｍ３’〜Ｍ５’を導通状態（ＯＮ）とし、その他のトランジスタＭ１、２、６〜８、Ｍ１’、２’、６’〜８’を非導通状態とする（ＯＦＦ）。これにより、導電層８１ｄの電圧は電圧ＶＡに設定され、導電層８１ｃ、８１ｅの電圧は電圧ＶＢ（ＶＢ＜ＶＡ）に設定され、導電層８１ａ、８１ｂ、８１ｆ〜８１ｈはフローティングとされる。したがって、導電層８１ｃ−８１ｄ間、及び導電層８１ｄ−８１ｅ間に電圧ＶＡ−ＶＢが印加され、その間の２個の容量ＣがキャパシタＣＡＰ１１の容量として機能する。
【００６５】
例えば、図６（ｂ）に示したようにワード線導電層４１ａ〜４１ｈ（ワード線ＷＬ１〜１６）に電圧が印加された場合、図１０に示すように、制御回路１７は、全てのトランジスタＭ１〜８、Ｍ１’〜Ｍ８’を導通状態（ＯＮ）とする。これにより、導電層８１ｂ、８１ｄ、８１ｆ、８１ｈの電圧は電圧ＶＡに設定され、導電層８１ａ、８１ｃ、８１ｅ、８１ｇの電圧は電圧ＶＢに設定される。したがって、導電層８１ａ〜８１ｈの間に電圧ＶＡ−ＶＢが印加され、その間の７個の容量ＣがキャパシタＣＡＰ１１の容量として機能する。ワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬの変動に伴い、図１０に示す例では、図９に示す例よりも、キャパシタＣＡＰ１１の容量として機能する容量Ｃが増える。
【００６６】
次に、図１１を参照して、キャパシタＣＡＰ１１の具体的な積層構造について説明する。
【００６７】
導電層８１ａ〜８１ｈ及び層間絶縁層８２は、図１１に示すように、半導体基板２０上に設けられる。導電層８１ａ〜８１ｈ及び層間絶縁層８２は、そのロウ方向の位置が異なるように階段状に形成され階段部ＳＴａを構成する。階段部ＳＴａはロウ方向に１列に並ぶステップ（段）ＳＴａ（１）〜ＳＴａ（８）を有する。ステップＳＴａ（１）〜ＳＴａ（８）は、図１１に示すように、下層から上層に並ぶ。
【００６８】
導電層８１ａ〜８１ｈは、各々ワード線導電層４１ａ〜４１ｈと同層に形成される。層間絶縁層８２は層間絶縁層４２と同層に形成される。導電層８１ａ〜８１ｈ、及び層間絶縁層８２は、ワード線導電層４１ａ〜４１ｈ及び層間絶縁層４２と同じ工程で積層された後、ワード線導電層４１ａ〜４１ｈ及び層間絶縁層４２と分断されることによって形成される。
【００６９】
また、階段部ＳＴａにて、上方から延びるコンタクト層９１ａ〜９１ｈが形成される。コンタクト層９１ａは導電層８１ａの上面（ステップＳＴａ（１））に接する。また、コンタクト層９１ｂ〜９１ｈは導電層８１ｂ〜８１ｈの上面（ステップＳＴａ（２）〜ＳＴａ（８））にそれぞれ接する。コンタクト層９１ａ〜９１ｈの上面には、各々半導体基板２０と平行な方向に延びる引出配線９２が設けられる。
【００７０】
さらに、半導体基板２０上には、トランジスタＭ１、及びＭ１’が形成される。トランジスタＭ１、及びＭ１’は、各々一対の拡散層９３、ゲート絶縁層９４、及びゲート電極層９５を有する。一対の拡散層９３は所定間隔をもって半導体基板２０の表面に設けられる。ゲート絶縁層９４は一対の拡散層９３を跨ぐように半導体基板２０上に設けられる。ゲート電層層９５はゲート絶縁層９４の上面に接する。
【００７１】
また、一対の拡散層９３の上面から、それぞれ積層方向に延びるコンタクト層９６が形成される。一方のコンタクト層９６は引出配線９２に接し、その引出配線９２、及びコンタクト層９１ａを介して導電層８１ａに電気的に接続される。
【００７２】
以上のように、キャパシタＣＡＰ１１は積層された導電層８１ａ〜８１ｈによって構成される。よって、第１の実施の形態は、キャパシタＣＡＰ１１（容量素子）の占有面積の増大を抑制する。また、第１の実施の形態は、上記のようにキャパシタＣＡＰ１１となる層とメモリストリングＭＳとなる層を同じ工程で積層できるため、製造工程数を削減できる。
【００７３】
更に、第１の実施の形態において、ワード線導電層４１ａ〜４１ｈの積層数、及びその間隔に変更が生じても、昇圧回路１６の回路構成は変更する必要がない。
【００７４】
［第２の実施の形態］
次に、図１２を参照して、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態は、図１２に示す昇圧回路１６のみが第１の実施の形態と異なる。第２の実施の形態におけるその他の構成は第１の実施の形態と同様であるため、その説明を省略する。
【００７５】
第２の実施の形態において、昇圧ユニットＢＣ１は、キャパシタＣＡＰ１１〜１４の代わりに、キャパシタＣＡＰ０１〜ＣＡＰ０４を有する。キャパシタＣＡＰ０１〜０４は変動することのない一定の容量を有する。この点のみ、昇圧ユニットＢＣ１は第１の実施の形態と異なる。なお、昇圧ユニットＢＣ２は第１の実施の形態と同様の構成を有する。
【００７６】
第２の実施の形態における昇圧ユニットＢＣ１の昇圧効率は、変動のない容量Ｃ＿Ｔｒ、Ｃ＿ＬＩＮＥ（図５参照）に対応して定められる。対して、第１の実施の形態における昇圧ユニットＢＣ１の昇圧効率は、変動する容量Ｃ＿ＷＬに対応して変化する。したがって、第２の実施の形態における転送トランジスタＴｒａのサイズは、第１の実施の形態と比較して容易に設定できる。また、上記構成を有する第２の実施の形態は、第１の実施の形態と同様の効果を奏する。
【００７７】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７８】
例えば、導電層８１ａ〜８１ｈに印加される電圧は、上述した図９及び図１０に示す例に限れられない。本実施の形態は、所定電位差をもって対向するワード線導電層４１ａ〜４１ｄの表面積の増減に応じて、導電層８１ａ〜８１ｄの間の電位差を設定するものであってもよい。例えば、ワード線導電層４１ａ〜４１ｈの間の電位差に対応して、図１３のように設定されてもよい。図１３に示す例では、制御回路１７は、トランジスタＭ５、Ｍ５’を非導通状態とし、その他のトランジスタＭ１〜Ｍ４、Ｍ６〜Ｍ８、Ｍ１’〜Ｍ４’、Ｍ６’〜Ｍ８’を導通状態とする。これにより、導電層８１ｂ、８１ｄ、８１ｆ、８１ｈの電圧は電圧ＶＡに設定され、導電層８１ａ、８１ｃ、８１ｇの電圧は電圧ＶＢ（ＶＢ＜ＶＡ）に設定され、導電層８１ｅはフローティングとされる。この場合、導電層８１ｅはフローティング電極として機能し、導電層８１ａ−８１ｂ間、導電層８１ｂ−８１ｃ間、導電層８１ｃ−８１ｄ間、導電層８１ｆ−８１ｇ間、及び導電層８１ｇ−８１ｈ間に電圧ＶＡ−ＶＢが印加され、その間の容量ＣがキャパシタＣＡＰ１１の容量として機能する。
【符号の説明】
【００７９】
ＭＡ…メモリセルアレイ、 ＣＣ…周辺回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。
【技術分野】
【０００１】
本実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている。
【０００３】
上記のような半導体記憶装置においても、従来の平面構造の半導体記憶装置と同様に、容量素子（キャパシタ）が必要となる。容量素子は、電源電圧の昇圧用に、或いは保護素子として用いられる。そして、容量素子において、メモリセルと同様に、その占有面積の縮小が求められる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２２４５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、容量素子が占有する回路面積の増大を抑制する。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリストリング、第１キャパシタ、及び制御回路を有する。メモリストリングは、半導体基板上に設けられ、複数のメモリトランジスタが直列に接続されてなる。第１キャパシタは、半導体基板上に設けられる。制御回路は、メモリストリング及び第１キャパシタに供給する電圧を制御する。メモリストリングは、複数の第１導電層、メモリゲート絶縁層、及び半導体層を有する。複数の第１導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、メモリトランジスタのゲートとして機能する。メモリゲート絶縁層は、第１導電層の側面に接する。半導体層は、複数の第１導電層と共にメモリゲート絶縁層を一方の側面で挟み、半導体基板に対して実質的に垂直方向に延び、メモリトランジスタのボディとして機能する。第１キャパシタは、複数の第２導電層を有する。複数の第２導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、第１キャパシタの電極として機能する。制御回路は、複数の第１導電層に印加される電圧に応じて、複数の第２導電層の各々に印加する電圧を制御し、これにより第１キャパシタの容量を変化させるよう構成される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係るメモリブロックＭＢを示す回路図である。
【図３】第１の実施の形態に係るメモリセルアレイ１１の積層構造を示す斜視図である。
【図４】第１の実施の形態に係るメモリセルアレイ１１の積層構造を示す断面図である。
【図５】第１の実施の形態に係る寄生容量を示す図である。
【図６】ワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬの変動する例を示す図である。
【図７】第１の実施の形態に係る昇圧回路１６を示す回路図である。
【図８】キャパシタＣＡＰ１１の構造を示す概略図である。
【図９】第１の実施の形態に係るキャパシタＣＡＰ１１内の導電層８１ａ〜８１ｈに印加する電圧を示す図である。
【図１０】第１の実施の形態に係るキャパシタＣＡＰ１１内の導電層８１ａ〜８１ｈに印加する電圧を示す図である。
【図１１】キャパシタＣＡＰ１１の具体的な積層構造を示す断面図である。
【図１２】第２の実施の形態に係る昇圧回路１６を示す回路図である。
【図１３】その他の実施の形態に係るキャパシタＣＡＰ１１内の導電層８１ａ〜８１ｈに印加する電圧を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
［概略構成］
以下、第１の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、昇圧回路１６、及び制御回路１７を有する。
【００１１】
メモリセルアレイ１１は、複数のメモリブロックＭＢから構成される。各メモリブロックＭＢは、データを不揮発に記憶する複数のメモリトランジスタＭＴｒを３次元状に配列して構成される。メモリブロックＭＢは、データ消去動作を実行する場合において一括で消去される最小消去単位を構成する。
【００１２】
ロウデコーダ１２、１３は、図１に示すように、ロウアドレス信号をデコードしワード線を選択する機能を有する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードしビット線を選択する機能を有する。
【００１３】
昇圧回路１６は書き込みや消去時に必要となる高電圧を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５に供給する。制御回路１７は、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び昇圧回路１６を制御する。
【００１４】
次に、図２を参照してメモリブロックＭＢの具体的構成について説明する。メモリブロックＭＢは、図２に示すように、複数のビット線ＢＬ、複数のソース線ＳＬ、及びこれらビット線ＢＬ及びソース線ＳＬに接続された複数のメモリユニットＭＵを有する。
【００１５】
メモリブロックＭＢは、ｎ行２列のマトリクス状に配列されたメモリユニットＭＵを有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。
【００１６】
メモリユニットＭＵの一端はビット線ＢＬに接続され、メモリユニットＭＵの他端はソース線ＳＬに接続される。複数のビット線ＢＬはロウ方向に所定ピッチをもってカラム方向に延びる。
【００１７】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１８】
メモリストリングＭＳは、図２に示すように、直列接続されたメモリトランジスタＭＴｒ１〜１６（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜８は互いに直列接続され、ＭＴｒ９〜１６も互いに直列接続される。バックゲートトランジスタＢＴｒはメモリトランジスタＭＴｒ８とメモリトランジスタＭＴｒ９との間に接続される。なお、後述する図３に示すように、メモリトランジスタＭＴｒ１〜１６は、ロウ方向、カラム方向、及び積層方向（半導体基板に対して実質的に垂直方向）に３次元的に配列される。
【００１９】
メモリトランジスタＭＴｒ１〜１６は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００２０】
メモリブロックＭＢにおいてｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜１６のゲートには、各々、ワード線ＷＬ１〜１６が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには１本のバックゲート線ＢＧが共通に接続される。
【００２１】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
【００２２】
ドレイン側選択トランジスタＳＤＴｒのソースはメモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインはビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
【００２３】
［メモリセルアレイ１１の積層構造］
次に、図３及び図４を参照して、メモリセルアレイ１１の積層構造について説明する。メモリセルアレイ１１は、図３及び図４に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０はバックゲートトランジスタＢＴｒとして機能する。メモリ層４０はメモリトランジスタＭＴｒ１〜８として機能する。選択トランジスタ層５０はドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２４】
バックゲート層３０は、図３及び図４に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に板状に広がる。バックゲート導電層３１は例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２５】
バックゲート層３０は、図４に示すように、メモリゲート絶縁層３２、及び半導体層３３を有する。半導体層３３はバックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。
【００２６】
メモリゲート絶縁層３２はバックゲート導電層３１の側面に接する。半導体層３３はバックゲート導電層３１と共にメモリゲート絶縁層３２を挟む。
【００２７】
半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。半導体層３３はバックゲート導電層３１を掘り込むように形成される。半導体層３３は上面からみてカラム方向を長手方向とする略矩形状に形成される。半導体層３３は、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。半導体層３３は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２８】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層３２を介して半導体層３３の側面及び下面を取り囲む。
【００２９】
メモリ層４０は、図３及び図４に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、８層のワード線導電層４１ａ〜４１ｈ、及び８層の層間絶縁層４２を有する。ワード線導電層４１ａは、ワード線ＷＬ８、及びメモリトランジスタＭＴｒ８のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ９、及びメモリトランジスタＭＴｒ９のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｈは、各々ワード線ＷＬ１〜７、及びメモリトランジスタＭＴｒ１〜７のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｈは、各々ワード線ＷＬ１０〜１６、及びメモリトランジスタＭＴｒ１０〜１６のゲートとしても機能する。
【００３０】
ワード線導電層４１ａ〜４１ｈは、その上下間に層間絶縁層４２を挟んで積層される。ワード線導電層４１ａ〜４１ｈは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｈは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３１】
層間絶縁層４２はワード線導電層４１ａ〜４１ｈの上下間に設けられる。層間絶縁層４２は例えば酸化シリコン（ＳｉＯ２）にて構成される。
【００３２】
メモリ層４０は、図４に示すように、メモリゲート絶縁層４３、及び柱状半導体層４４を有する。柱状半導体層４４はメモリトランジスタＭＴｒ１〜１６のボディ（チャネル）として機能する。
【００３３】
メモリゲート絶縁層４３はワード線導電層４１ａ〜４１ｈの側面に接する。メモリゲート絶縁層４３は上述したメモリゲート絶縁層３２と連続して一体に形成される。メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｈの側面側から柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは電荷を蓄積可能に構成される。
【００３４】
ブロック絶縁層４３ａはワード線導電層４１ａ〜４１ｈの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂはブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）にて構成される。電荷蓄積層４３ｂは窒化シリコン（ＳｉＮ）にて構成される。
【００３５】
柱状半導体層４４の側面は、ワード線導電層４１ａ〜４１ｈと共にメモリゲート絶縁層４３を挟む。柱状半導体層４４はワード線導電層４１ａ〜４１ｈを貫通する。柱状半導体層４４は半導体基板２０に対して実質的に垂直方向に延びる。一対の柱状半導体層４４は上述した半導体層３３と連続的に一体形成されている。一対の柱状半導体層４４は半導体層３３のカラム方向の端部近傍に整合する。柱状半導体層４４はポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３６】
上記バックゲート層３０、及びメモリ層４０において、一対の柱状半導体層４４、及びその下端を連結する半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４Ａを構成する。メモリ半導体層４４Ａは、ロウ方向からみてＵ字状に形成される。
【００３７】
上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｈはメモリゲート絶縁層４３を介して柱状半導体層４４の側面を取り囲む。
【００３８】
選択トランジスタ層５０は、図３及び図４に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３９】
ソース側導電層５１ａは、メモリ半導体層４４Ａを構成する一方の柱状半導体層４４の上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４Ａを構成する他方の柱状半導体層４４の上層に形成される。複数のソース側導電層５１ａ及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４０】
選択トランジスタ層５０は、図４に示すように、ソース側ゲート絶縁層５２ａ、ソース側柱状半導体層５３ａ、ドレイン側ゲート絶縁層５２ｂ、及びドレイン側柱状半導体層５３ｂを有する。ソース側柱状半導体層５３ａはソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５３ｂはドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００４１】
ソース側ゲート絶縁層５２ａはソース側導電層５１ａの側面に接する。ソース側ゲート絶縁層５２ａは例えば酸化シリコン（ＳｉＯ２）にて構成される。
【００４２】
ソース側柱状半導体層５３ａは、ソース側導電層５１ａと共にソース側ゲート絶縁層５２ａを挟む。ソース側柱状半導体層５３ａはソース側導電層５１ａを貫通する。ソース側柱状半導体層５３ａは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して実質的に垂直方向に延びる柱状に形成される。ソース側柱状半導体層５３ａはポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４３】
ドレイン側ゲート絶縁層５２ｂはドレイン側導電層５１ｂの側面に接する。ドレイン側ゲート絶縁層５２ｂは例えば酸化シリコン（ＳｉＯ２）にて構成される。
【００４４】
ドレイン側柱状半導体層５３ｂは、ドレイン側導電層５１ｂと共にドレイン側ゲート絶縁層５２ｂを挟む。ドレイン側柱状半導体層５３ｂはドレイン側導電層５１ｂを貫通する。ドレイン側柱状半導体層５３ｂは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して実質的に垂直方向に延びる柱状に形成される。ドレイン側柱状半導体層５３ｂはポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４５】
上記選択トランジスタ層５０の構成を換言すると、ソース側導電層５１ａは、ソース側ゲート絶縁層５２ａを介してソース側柱状半導体層５３ａの側面を取り囲む。ドレイン側導電層５１ｂは、ドレイン側ゲート絶縁層５２ｂを介してドレイン側柱状半導体層５３ｂの側面を取り囲む。
【００４６】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１はソース線ＳＬとして機能する。ビット線層６２はビット線ＢＬとして機能する。
【００４７】
ソース線層６１は、ソース側柱状半導体層５３ａの上面に接しロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５３ｂの上面に接しカラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は例えばタングステン等の金属にて構成される。
【００４８】
次に、図４を参照して、メモリブロックＭＢの周辺に位置するワード線コンタクト部７０の構成について説明する。上述したバックゲート導電層３１、ワード線導電層４１ａ〜４１ｈ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、ワード線コンタクト部７０にまで延びる。
【００４９】
バックゲート導電層３１、ワード線導電層４１ａ〜４１ｈ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、図４に示すように、そのロウ方向の端部の位置が異なるように階段状に形成され階段部ＳＴを構成する。階段部ＳＴは、ロウ方向に１列に並ぶステップ（段）ＳＴ（１）〜ＳＴ（９）を有する。ステップＳＴ（１）〜ＳＴ（９）は、図４に示すように下層から上層に並ぶ。
【００５０】
また、階段部ＳＴにて、上方から延びるコンタクト層７１ａ〜７１ｉが形成される。コンタクト層７１ａはバックゲート導電層３１の上面（ステップＳＴ（１））に接する。また、コンタクト層７１ｂ〜７１ｉはワード線導電層４１ａ〜４１ｈの上面（ステップＳＴ（２）〜ＳＴ（９））にそれぞれ接する。コンタクト層７１ａ〜７１ｉの上面には、各々半導体基板２０と平行な方向に延びる引出配線７２が設けられる。
【００５１】
［寄生容量］
次に、図５を参照して、本実施の形態において問題となる寄生容量について説明する。図５に示すように、本実施の形態において、昇圧回路１６は、ロウデコーダ１２等の周辺回路１２〜１５を介してメモリセルアレイ１１に、昇圧した電圧を供給する。したがって、周辺回路１２〜１５においては、これら周辺回路１２〜１５を構成するトランジスタのゲート・ソース間（又はゲート・ドレイン間）の接合容量Ｃ＿Ｔｒ、及び周辺回路１２〜１５内の配線の配線間容量Ｃ＿ＬＩＮＥが生じる。一方、メモリセルアレイ１１においては、ワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬが生じる。
【００５２】
上記の容量Ｃ＿Ｔｒ、Ｃ＿ＬＩＮＥの値は、メモリセルアレイ１１に対する各種動作（書込動作、読出動作、消去動作、ベリファイなど）によらず常に一定である。しかしながら、容量Ｃ＿ＷＬは、メモリセルアレイ１１に対する各種動作の内容よって変動する。この容量Ｃ＿ＷＬの変動により、昇圧回路の昇圧時間も変動する。これにより、半導体記憶装置のパフォーマンスは低下する。
【００５３】
次に、図６を参照して、ワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬが変動する様子を具体例に沿って説明する。図６（ａ）に示す例においては、ワード線導電層４１ｄ（ワード線ＷＬ５又は１２）のみに電圧Ｖ２が印加され、その他のワード線導電層４１ａ〜ｃ、ｅ〜ｈ（ワード線ＷＬ１〜４、６〜８又はＷＬ９〜１１、１３〜１６）には電圧Ｖ１（Ｖ１＜Ｖ２がを印加される。書込動作時には、図６（ａ）に示すような電圧（例えば、Ｖ１＝８〜１０Ｖ、Ｖ２＝２０〜２３Ｖ程度）が印加される。この例では、電位差Ｖ２−Ｖ１をもって隣接するワード線導電層４１ｃ−４１ｄ間、及び４１ｄ−４１ｅ間に２個の容量Ｃ＿ＷＬが生じる。
【００５４】
図６（ｂ）に示す例においては、ワード線導電層４１ａ、４１ｃ、４１ｅ、４１ｇ（ワード線ＷＬ１、３、５、７又はＷＬ１０、１２、１４，１６）には電圧Ｖ２が印加され、その他のワード線導電層４１ｂ、４１ｄ、４１ｆ、４１ｈ（ワード線ＷＬ２、４、６、８又はＷＬ９、１１、１３、１５）には電圧Ｖ１（Ｖ１＜Ｖ２）が印加される。消去ベリファイ動作時には、図６（ｂ）に示すような電圧（例えば、Ｖ１＝０Ｖ、Ｖ２＝６〜８Ｖ程度）が印加される。この例では、電位差Ｖ２−Ｖ１をもって隣接するワード線導電層４１ａ〜４１ｈの間に７個の容量Ｃ＿ＷＬが生じる。以上、図６（ａ）、（ｂ）に示すように、各種動作（書込動作、消去ベリファイ動作など）により、ワード線導電層４１ａ〜４１ｈ（ワード線ＷＬ１〜１６）に印加される電圧は異なる。このため、各種動作によってワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬは変動する。
【００５５】
［昇圧回路１６の構成］
次に、図７を参照して、第１の実施の形態に係る昇圧回路１６の構成を説明する。昇圧回路１６は、キャパシタ（容量素子）の充放電を利用して電圧ＶＳＵＰよりも高い電圧を生成する。昇圧回路１６は、図７に示すように、昇圧ユニットＢＣ１、ＢＣ２、及び転送トランジスタＴｒａ、Ｔｒｂを有する。
【００５６】
昇圧ユニットＢＣ１及びＢＣ２は、各々トランジスタＴｒ１〜５、キャパシタＣＡＰ１１〜１４（容量素子）を有する。トランジスタＴｒ１〜５は互いに直列接続される。トランジスタＴｒ１のドレインは電圧ＶＳＵＰを印加され、トランジスタＴｒ１のゲートはクロック信号ＣＬＫを印加される。トランジスタＴｒ２〜Ｔｒ５はダイオード接続される。キャパシタＣＡＰ１１、及びＣＡＰ１３の一端はクロック信号ＣＬＫ１を供給される。キャパシタＣＡＰ１１の他端はトランジスタＴｒ１とトランジスタＴｒ２との間のノードに接続され、キャパシタＣＡＰ１３の他端はトランジスタＴｒ３とトランジスタＴｒ４との間のノードに接続される。キャパシタＣＡＰ１２、１４の一端はクロック信号ＣＬＫ２を供給される。キャパシタＣＡＰ１２の他端はトランジスタＴｒ２とトランジスタＴｒ３との間のノードに接続され、キャパシタＣＡＰ１４の他端はトランジスタＴｒ４とトランジスタＴｒ５の間のノードに接続される。上記クロックＣＬＫ、ＣＬＫ１、ＣＬＫ２により、キャパシタＣＡＰ０１〜０４は充放電を繰り返しこれにより、電圧ＶＳＵＰよりも高い電圧が生成される。
【００５７】
転送トランジスタＴｒａのドレインは昇圧ユニットＢＣ１内のトランジスタＴｒ５のソースに接続される。転送トランジスタＴｒｂのドレインは昇圧ユニットＢＣ２内のトランジスタＴｒ５のソースに接続され、転送トランジスタＴｒｂのソースは転送トランジスタＴｒａのソースに接続される。転送トランジスタＴｒｂ、Ｔｒａのソースは、出力端子ＯＵＴに接続される。制御回路１７は、転送トランジスタＴｒａ、Ｔｒｂの導通状態を制御することにより、昇圧回路１６の昇圧能力を制御する。
【００５８】
ここで、キャパシタＣＡＰ１１〜１４の容量が固定値であれば、昇圧回路１６は、図５及び図６に示したワード線ＷＬ１〜ＷＬ１６の間の容量Ｃ＿ＷＬの変動には対応できない。したがって、この場合、容量Ｃ＿ＷＬの変動により昇圧回路１６による昇圧時間が変動する。これにより、半導体記憶装置のパフォーマンスは低下する。
【００５９】
そこで、第１の実施の形態において、キャパシタＣＡＰ１１〜ＣＡＰ１４は、ワード線ＷＬ１〜１６に印加される電圧に従う容量Ｃ＿ＷＬの変動に対応して、その容量を変化させるように構成される。キャパシタＣＡＰ１１〜ＣＡＰ１４の容量は制御回路１７により制御される。
【００６０】
［キャパシタＣＡＰ１１の構造］
次に、図８を参照して、キャパシタＣＡＰ１１の構造について説明する。なお、キャパシタＣＡＰ１２〜１４の構造は、キャパシタＣＡＰ１１と同様であるため、その説明を省略する。
【００６１】
キャパシタＣＡＰ１１は、図８に示すように、導電層８１ａ〜８１ｈ、及び層間絶縁層８２を有する。導電層８１ａ〜８１ｈは、それぞれの間に層間絶縁層８２を挟むように積層される。導電層８１ａ〜８１ｈはキャパシタＣＡＰ１１の電極として機能し、層間絶縁層８２はキャパシタＣＡＰ１１の電極間誘電膜として機能する。導電層８１ａ〜８１ｈは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成され、層間絶縁層８２は例えば酸化シリコン（ＳｉＯ２）にて構成される。
【００６２】
導電層８１ｂ、８１ｄ、８１ｆ、及び８１ｈは、各々トランジスタＭ２（Ｍ２’）、Ｍ４（Ｍ４’）、Ｍ６（Ｍ６’）、及びＭ８（Ｍ８’）を介して端子Ａに接続される。端子ＡはキャパシタＣＡＰ１１の一端として機能し、クロック信号ＣＬＫ１を供給される。導電層８１ａ、８１ｃ、８１ｅ、及び８１ｇは、各々トランジスタＭ１（Ｍ１’）、Ｍ３（Ｍ３’）、Ｍ５（Ｍ５’）、及びＭ７（Ｍ７’）を介して端子Ｂに接続される。端子ＢはキャパシタＣＡＰ１１の他端として機能し、トランジスタＴｒ１とトランジスタＴｒ２との間のノードに接続される。
【００６３】
次に、図９及び図１０を参照して、キャパシタＣＡＰ１１の容量の制御について説明する。図９及び図１０に示すように、制御回路１７は、ワード線導電層４１ａ〜４１ｈに印加される電圧に応じて、トランジスタＭ１〜Ｍ８（Ｍ１’〜Ｍ８’）の導通状態を制御する。これにより、制御回路１７は、導電層８１ａ〜８１ｈの各々に印加する電圧を制御し、キャパシタＣＡＰ１１の容量を変化させる。したがって、ワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬの変動に対応して、キャパシタＣＡＰ１１の容量は設定されるため、昇圧回路１６の昇圧時間は一定に保持される。
【００６４】
例えば、図６（ａ）に示したようにワード線導電層４１ａ〜４１ｈ（ワード線ＷＬ１〜１６）に電圧が印加された場合、図９に示すように、制御回路１７は、トランジスタＭ３〜５、Ｍ３’〜Ｍ５’を導通状態（ＯＮ）とし、その他のトランジスタＭ１、２、６〜８、Ｍ１’、２’、６’〜８’を非導通状態とする（ＯＦＦ）。これにより、導電層８１ｄの電圧は電圧ＶＡに設定され、導電層８１ｃ、８１ｅの電圧は電圧ＶＢ（ＶＢ＜ＶＡ）に設定され、導電層８１ａ、８１ｂ、８１ｆ〜８１ｈはフローティングとされる。したがって、導電層８１ｃ−８１ｄ間、及び導電層８１ｄ−８１ｅ間に電圧ＶＡ−ＶＢが印加され、その間の２個の容量ＣがキャパシタＣＡＰ１１の容量として機能する。
【００６５】
例えば、図６（ｂ）に示したようにワード線導電層４１ａ〜４１ｈ（ワード線ＷＬ１〜１６）に電圧が印加された場合、図１０に示すように、制御回路１７は、全てのトランジスタＭ１〜８、Ｍ１’〜Ｍ８’を導通状態（ＯＮ）とする。これにより、導電層８１ｂ、８１ｄ、８１ｆ、８１ｈの電圧は電圧ＶＡに設定され、導電層８１ａ、８１ｃ、８１ｅ、８１ｇの電圧は電圧ＶＢに設定される。したがって、導電層８１ａ〜８１ｈの間に電圧ＶＡ−ＶＢが印加され、その間の７個の容量ＣがキャパシタＣＡＰ１１の容量として機能する。ワード線ＷＬ１〜１６間の容量Ｃ＿ＷＬの変動に伴い、図１０に示す例では、図９に示す例よりも、キャパシタＣＡＰ１１の容量として機能する容量Ｃが増える。
【００６６】
次に、図１１を参照して、キャパシタＣＡＰ１１の具体的な積層構造について説明する。
【００６７】
導電層８１ａ〜８１ｈ及び層間絶縁層８２は、図１１に示すように、半導体基板２０上に設けられる。導電層８１ａ〜８１ｈ及び層間絶縁層８２は、そのロウ方向の位置が異なるように階段状に形成され階段部ＳＴａを構成する。階段部ＳＴａはロウ方向に１列に並ぶステップ（段）ＳＴａ（１）〜ＳＴａ（８）を有する。ステップＳＴａ（１）〜ＳＴａ（８）は、図１１に示すように、下層から上層に並ぶ。
【００６８】
導電層８１ａ〜８１ｈは、各々ワード線導電層４１ａ〜４１ｈと同層に形成される。層間絶縁層８２は層間絶縁層４２と同層に形成される。導電層８１ａ〜８１ｈ、及び層間絶縁層８２は、ワード線導電層４１ａ〜４１ｈ及び層間絶縁層４２と同じ工程で積層された後、ワード線導電層４１ａ〜４１ｈ及び層間絶縁層４２と分断されることによって形成される。
【００６９】
また、階段部ＳＴａにて、上方から延びるコンタクト層９１ａ〜９１ｈが形成される。コンタクト層９１ａは導電層８１ａの上面（ステップＳＴａ（１））に接する。また、コンタクト層９１ｂ〜９１ｈは導電層８１ｂ〜８１ｈの上面（ステップＳＴａ（２）〜ＳＴａ（８））にそれぞれ接する。コンタクト層９１ａ〜９１ｈの上面には、各々半導体基板２０と平行な方向に延びる引出配線９２が設けられる。
【００７０】
さらに、半導体基板２０上には、トランジスタＭ１、及びＭ１’が形成される。トランジスタＭ１、及びＭ１’は、各々一対の拡散層９３、ゲート絶縁層９４、及びゲート電極層９５を有する。一対の拡散層９３は所定間隔をもって半導体基板２０の表面に設けられる。ゲート絶縁層９４は一対の拡散層９３を跨ぐように半導体基板２０上に設けられる。ゲート電層層９５はゲート絶縁層９４の上面に接する。
【００７１】
また、一対の拡散層９３の上面から、それぞれ積層方向に延びるコンタクト層９６が形成される。一方のコンタクト層９６は引出配線９２に接し、その引出配線９２、及びコンタクト層９１ａを介して導電層８１ａに電気的に接続される。
【００７２】
以上のように、キャパシタＣＡＰ１１は積層された導電層８１ａ〜８１ｈによって構成される。よって、第１の実施の形態は、キャパシタＣＡＰ１１（容量素子）の占有面積の増大を抑制する。また、第１の実施の形態は、上記のようにキャパシタＣＡＰ１１となる層とメモリストリングＭＳとなる層を同じ工程で積層できるため、製造工程数を削減できる。
【００７３】
更に、第１の実施の形態において、ワード線導電層４１ａ〜４１ｈの積層数、及びその間隔に変更が生じても、昇圧回路１６の回路構成は変更する必要がない。
【００７４】
［第２の実施の形態］
次に、図１２を参照して、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態は、図１２に示す昇圧回路１６のみが第１の実施の形態と異なる。第２の実施の形態におけるその他の構成は第１の実施の形態と同様であるため、その説明を省略する。
【００７５】
第２の実施の形態において、昇圧ユニットＢＣ１は、キャパシタＣＡＰ１１〜１４の代わりに、キャパシタＣＡＰ０１〜ＣＡＰ０４を有する。キャパシタＣＡＰ０１〜０４は変動することのない一定の容量を有する。この点のみ、昇圧ユニットＢＣ１は第１の実施の形態と異なる。なお、昇圧ユニットＢＣ２は第１の実施の形態と同様の構成を有する。
【００７６】
第２の実施の形態における昇圧ユニットＢＣ１の昇圧効率は、変動のない容量Ｃ＿Ｔｒ、Ｃ＿ＬＩＮＥ（図５参照）に対応して定められる。対して、第１の実施の形態における昇圧ユニットＢＣ１の昇圧効率は、変動する容量Ｃ＿ＷＬに対応して変化する。したがって、第２の実施の形態における転送トランジスタＴｒａのサイズは、第１の実施の形態と比較して容易に設定できる。また、上記構成を有する第２の実施の形態は、第１の実施の形態と同様の効果を奏する。
【００７７】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７８】
例えば、導電層８１ａ〜８１ｈに印加される電圧は、上述した図９及び図１０に示す例に限れられない。本実施の形態は、所定電位差をもって対向するワード線導電層４１ａ〜４１ｄの表面積の増減に応じて、導電層８１ａ〜８１ｄの間の電位差を設定するものであってもよい。例えば、ワード線導電層４１ａ〜４１ｈの間の電位差に対応して、図１３のように設定されてもよい。図１３に示す例では、制御回路１７は、トランジスタＭ５、Ｍ５’を非導通状態とし、その他のトランジスタＭ１〜Ｍ４、Ｍ６〜Ｍ８、Ｍ１’〜Ｍ４’、Ｍ６’〜Ｍ８’を導通状態とする。これにより、導電層８１ｂ、８１ｄ、８１ｆ、８１ｈの電圧は電圧ＶＡに設定され、導電層８１ａ、８１ｃ、８１ｇの電圧は電圧ＶＢ（ＶＢ＜ＶＡ）に設定され、導電層８１ｅはフローティングとされる。この場合、導電層８１ｅはフローティング電極として機能し、導電層８１ａ−８１ｂ間、導電層８１ｂ−８１ｃ間、導電層８１ｃ−８１ｄ間、導電層８１ｆ−８１ｇ間、及び導電層８１ｇ−８１ｈ間に電圧ＶＡ−ＶＢが印加され、その間の容量ＣがキャパシタＣＡＰ１１の容量として機能する。
【符号の説明】
【００７９】
ＭＡ…メモリセルアレイ、 ＣＣ…周辺回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、複数のメモリトランジスタが直列に接続されてなるメモリストリングと、
前記半導体基板上に設けられた第１キャパシタと、
前記メモリストリング及び前記第１キャパシタに供給する電圧を制御する制御回路と、
複数の前記第１キャパシタを備えた電圧を昇圧する第１昇圧回路と、
それぞれ一定の容量を有する複数の第２キャパシタとを備えた電圧を昇圧する第２昇圧回路とを備え、
前記メモリストリングは、
前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記メモリトランジスタのゲートとして機能する複数の第１導電層と、
前記第１導電層の側面に接するメモリゲート絶縁層と、
複数の前記第１導電層と共に前記メモリゲート絶縁層を一方の側面で挟み、前記半導体基板に対して実質的に垂直方向に延び、前記メモリトランジスタのボディとして機能する半導体層とを備え、
前記第１キャパシタは、
前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記第１キャパシタの電極として機能する複数の第２導電層を備え、
前記第１キャパシタの第１の電極として機能する第２導電層に接続された第１トランジスタと、
前記第１キャパシタの第２の電極として機能する第２導電層に接続された第２トランジスタとを更に備え、
前記制御回路は、複数の前記第１導電層に印加される電圧に応じて、前記第１トランジスタ及び前記第２トランジスタの導通状態を制御することにより複数の前記第２導電層の各々に印加する電圧を制御し、これにより前記第１キャパシタの容量を変化させるよう構成され、
前記制御回路は、第１位置に位置する第２導電層をフローティングとし、前記第１位置よりも上層及び下層に位置する第２導電層に所定電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ、複数のメモリトランジスタが直列に接続されてなるメモリストリングと、
前記半導体基板上に設けられた第１キャパシタと、
前記メモリストリング及び前記第１キャパシタに供給する電圧を制御する制御回路とを備え、
前記メモリストリングは、
前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記メモリトランジスタのゲートとして機能する複数の第１導電層と、
前記第１導電層の側面に接するメモリゲート絶縁層と、
複数の前記第１導電層と共に前記メモリゲート絶縁層を一方の側面で挟み、前記半導体基板に対して実質的に垂直方向に延び、前記メモリトランジスタのボディとして機能する半導体層とを備え、
前記第１キャパシタは、
前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記第１キャパシタの電極として機能する複数の第２導電層を備え、
前記制御回路は、複数の前記第１導電層に印加される電圧に応じて、複数の前記第２導電層の各々に印加する電圧を制御し、これにより前記第１キャパシタの容量を変化させるよう構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１キャパシタの第１の電極として機能する第２導電層に接続された第１トランジスタと、
前記第１キャパシタの第２の電極として機能する第２導電層に接続された第２トランジスタとを更に備え、
前記制御回路は、前記第１トランジスタ及び前記第２トランジスタの導通状態を制御して、複数の前記第２導電層に電圧を印加する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
電圧を昇圧する第１昇圧回路を更に備え、
前記第１昇圧回路は、複数の前記第１キャパシタを備える
ことを特徴とする請求項２又は請求項３記載の不揮発性半導体記憶装置。
【請求項５】
電圧を昇圧する第２昇圧回路を更に備え、
前記第２昇圧回路は、それぞれ一定の容量を有する複数の第２キャパシタとを備える
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、第１位置に位置する第２導電層をフローティングとし、前記第１位置よりも上層及び下層に位置する第２導電層に所定電圧を印加する
ことを特徴とする請求項２乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、複数のメモリトランジスタが直列に接続されてなるメモリストリングと、
前記半導体基板上に設けられた第１キャパシタと、
前記メモリストリング及び前記第１キャパシタに供給する電圧を制御する制御回路と、
複数の前記第１キャパシタを備えた電圧を昇圧する第１昇圧回路と、
それぞれ一定の容量を有する複数の第２キャパシタとを備えた電圧を昇圧する第２昇圧回路とを備え、
前記メモリストリングは、
前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記メモリトランジスタのゲートとして機能する複数の第１導電層と、
前記第１導電層の側面に接するメモリゲート絶縁層と、
複数の前記第１導電層と共に前記メモリゲート絶縁層を一方の側面で挟み、前記半導体基板に対して実質的に垂直方向に延び、前記メモリトランジスタのボディとして機能する半導体層とを備え、
前記第１キャパシタは、
前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記第１キャパシタの電極として機能する複数の第２導電層を備え、
前記第１キャパシタの第１の電極として機能する第２導電層に接続された第１トランジスタと、
前記第１キャパシタの第２の電極として機能する第２導電層に接続された第２トランジスタとを更に備え、
前記制御回路は、複数の前記第１導電層に印加される電圧に応じて、前記第１トランジスタ及び前記第２トランジスタの導通状態を制御することにより複数の前記第２導電層の各々に印加する電圧を制御し、これにより前記第１キャパシタの容量を変化させるよう構成され、
前記制御回路は、第１位置に位置する第２導電層をフローティングとし、前記第１位置よりも上層及び下層に位置する第２導電層に所定電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ、複数のメモリトランジスタが直列に接続されてなるメモリストリングと、
前記半導体基板上に設けられた第１キャパシタと、
前記メモリストリング及び前記第１キャパシタに供給する電圧を制御する制御回路とを備え、
前記メモリストリングは、
前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記メモリトランジスタのゲートとして機能する複数の第１導電層と、
前記第１導電層の側面に接するメモリゲート絶縁層と、
複数の前記第１導電層と共に前記メモリゲート絶縁層を一方の側面で挟み、前記半導体基板に対して実質的に垂直方向に延び、前記メモリトランジスタのボディとして機能する半導体層とを備え、
前記第１キャパシタは、
前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記第１キャパシタの電極として機能する複数の第２導電層を備え、
前記制御回路は、複数の前記第１導電層に印加される電圧に応じて、複数の前記第２導電層の各々に印加する電圧を制御し、これにより前記第１キャパシタの容量を変化させるよう構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１キャパシタの第１の電極として機能する第２導電層に接続された第１トランジスタと、
前記第１キャパシタの第２の電極として機能する第２導電層に接続された第２トランジスタとを更に備え、
前記制御回路は、前記第１トランジスタ及び前記第２トランジスタの導通状態を制御して、複数の前記第２導電層に電圧を印加する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
電圧を昇圧する第１昇圧回路を更に備え、
前記第１昇圧回路は、複数の前記第１キャパシタを備える
ことを特徴とする請求項２又は請求項３記載の不揮発性半導体記憶装置。
【請求項５】
電圧を昇圧する第２昇圧回路を更に備え、
前記第２昇圧回路は、それぞれ一定の容量を有する複数の第２キャパシタとを備える
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、第１位置に位置する第２導電層をフローティングとし、前記第１位置よりも上層及び下層に位置する第２導電層に所定電圧を印加する
ことを特徴とする請求項２乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−６５３８２（Ｐ２０１３−６５３８２Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０４６９９（Ｐ２０１１−２０４６９９）
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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