【課題】大容量なメモリ用シフトレジスタを提供する。
【解決手段】メモリ用シフトレジスタは、基板１０１と、基板１０１上に形成され、基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有するチャネル層１１１とを備える。さらに、メモリ用シフトレジスタは、基板１０１上に形成され、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される３本以上の制御電極１１２１，１１２２，１１２３を備える。 （もっと読む）

【課題】小型化が可能な不揮発性メモリを備えた半導体装置を提供する。
【解決手段】基板９０１上に画素と不揮発性メモリとを備え、不揮発性メモリは、基板９０１上に形成される半導体活性層と、半導体活性層上に形成される絶縁膜９２３と、絶縁膜９２３上に形成されるフローティングゲイト電極９０７と、フローティングゲイト電極９０７を酸化して得られる酸化膜９０８，９１５，９２２と、酸化膜９０８，９１５，９２２に接して形成されるコントロールゲイト電極９２９と、を備え、画素と不揮発性メモリとは、基板９０１上に一体形成される。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

本発明は、少なくとも一のビット・データを記憶するメモリーセル（１０）に関する。当該メモリーセルは、少なくとも二つの電気的接続（４０、１３０）と、少なくとも一のポテンシャル井戸（２００）を有するバンド曲線（ＥＬ）を伴う半導体構造（１１）で構成されている。供給電圧（Ｕｓ＝Ｕｓｐｅｉｓ）を二つの電気的接続へ印加することによってポテンシャル井戸が電荷担体で帯電された状態が増大し、放電電圧（Ｕｓ＝Ｕｓｐｅｒｒ）を印加することによって減少するほか、維持電圧（Ｕｓ＝Ｕｂｅｉ）を印加することによってこの状態が維持されて、それぞれ帯電したポテンシャル井戸の状態がメモリーセルのビット・データ片を決定する。本発明によれば、この半導体構造が空間電荷ゾーン（Ｗｎ）を有しており、ポテンシャル井戸が半導体ヘテロ接合（８０）によって形成されている。この半導体ヘテロ接合と空間電荷ゾーンは、維持電圧が印加されている場合は空間電荷ゾーン内に、供給電圧が印加されている場合は空間電荷ゾーンの周縁もしくは外に、放電電圧が印加されている場合は空間電荷ゾーン内に、半導体ヘテロ接合が位置するように、空間的に相対的な配置がなされている。 （もっと読む）

【課題】メモリセルの占有面積を小さくした不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板と、半導体基板上に行列状に配列された複数の半導体柱と、半導体柱の間の半導体基板上に列方向に帯状に形成され、ワード線として機能する複数の第１の導電領域と、半導体柱の頂部に夫々形成された複数の第２の導電領域と、第２の導電領域を行方向に接続する複数のビット線と、半導体柱の第１と第２の導電領域との間に夫々形成され、第１と第２の導電領域に接する複数のチャネル領域と、半導体柱の間の列方向に、半導体基板上部で且つチャネル領域と対峙して絶縁的に且つ連続的に形成され、制御ゲートとして機能する複数の第３の導電領域と、第３の導電領域よりも高い位置でチャネル領域の上部に、夫々絶縁的に形成された複数の電荷蓄積領域とを具備する。 （もっと読む）

改善した、サイリスタに基づくメモリセルを提供する。一例では、シリコン‐オン‐インシュレータ（ＳＯＩ）技術を用いて、セル（１０）をフローティング基板内に形成する。セルには、第２ワードラインによりゲート駆動されるとともに完全にフローティング基板内に形成されたラテラルサイリスタ（２０）を有するのが好ましい。このサイリスタのカソードは、アクセストランジスタ（１８）のソースをも有し、このアクセストランジスタのドレインは装置のビットラインに接続されており、このアクセストランジスタは第１ワードライン（１４）によりゲート駆動される。フローティング基板内にはトラッピング層が形成され、セルに書き込みを行う場合、パルスを加えて、論理状態“１”に対し正孔をトラッピング層にトラッピングさせ、論理状態“０”に対し電子をトラッピング層にトラッピングさせる。トラッピング層に電荷をトラッピングさせることにより、記憶されたデータ状態に追加の余裕度を加え、これらデータ状態の劣化を回避し、セルを不揮発性とする。
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