メモリ用シフトレジスタ
【課題】大容量なメモリ用シフトレジスタを提供する。
【解決手段】メモリ用シフトレジスタは、基板１０１と、基板１０１上に形成され、基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有するチャネル層１１１とを備える。さらに、メモリ用シフトレジスタは、基板１０１上に形成され、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される３本以上の制御電極１１２１，１１２２，１１２３を備える。
【解決手段】メモリ用シフトレジスタは、基板１０１と、基板１０１上に形成され、基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有するチャネル層１１１とを備える。さらに、メモリ用シフトレジスタは、基板１０１上に形成され、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される３本以上の制御電極１１２１，１１２２，１１２３を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリ用シフトレジスタに関する。
【背景技術】
【０００２】
シフトレジスタ型メモリには、記憶素子を高密度に配置できる可能性があり、メモリ容量が飛躍的に増大する可能性がある。また、記憶素子の構造の複雑化を回避するためには、メモリ用シフトレジスタでは、各ビット（各桁）ごとに制御電極を設けることは望ましくない。よって、ビット列全体に対して何らかの共通の作用を加えることで、所望の桁数のシフト動作を行う必要がある。しかしながら、このような作用で各桁のデータを間違いなく桁送りすることは容易ではない。
【０００３】
シフトレジスタの例としては、ＣＣＤ（Charge Coupled Device）が広く知られている。ＣＣＤは、メモリへの応用が期待されたこともあったが、各桁ごとに電極を形成する必要があり、微細化やプロセスコストの面から実用化は難しかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公昭６２−３６３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
大容量なメモリ用シフトレジスタを提供する。
【課題を解決するための手段】
【０００６】
一の実施形態によれば、メモリ用シフトレジスタは、基板と、前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有するチャネル層とを備える。さらに、前記装置は、前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される３本以上の制御電極を備える。
【０００７】
また、別の実施形態によれば、メモリ用シフトレジスタは、基板と、前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有する複数のチャネル層とを備える。さらに、前記装置は、前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される３本以上の制御電極を備える。さらに、前記制御電極の各々は、前記螺旋の外部に配置されており、２つ以上の前記チャネル層内の電荷を転送するために使用される。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のシフトレジスタ型メモリの構造を示す斜視図および平面図である。
【図２】第１実施形態のシフトレジスタ型メモリの製造方法を示す断面図(1/2)である。
【図３】第１実施形態のシフトレジスタ型メモリの製造方法を示す断面図(2/2)である。
【図４】第１実施形態の変形例のシフトレジスタ型メモリの構造を示す斜視図および平面図である。
【図５】チャネル層の構造の具体例を示す概略図である。
【図６】チャネル層の構造の具体例を示す概略図である。
【図７】チャネル層の構造の具体例を示す概略図である。
【図８】第２実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【図９】第３実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【図１０】第４実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【図１１】第５実施形態のシフトレジスタ型メモリの構造を示す平面図である。
【図１２】第６実施形態のシフトレジスタ型メモリの構造を示す平面図である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を、図面を参照して説明する。
【００１０】
（第１実施形態）
図１は、第１実施形態のシフトレジスタ型メモリの構造を示す斜視図（図１(ａ)）および平面図（図１(ｂ)）である。
【００１１】
本実施形態のシフトレジスタ型メモリは、１つ以上のメモリ用シフトレジスタを備えている。図１には、本実施形態のメモリを構成する１つのシフトレジスタが示されている。
【００１２】
図１のシフトレジスタは、半導体基板１０１上に形成されたチャネル層１１１と複数本の制御電極１１２とを備えている。図１のシフトレジスタは、このような制御電極１１２として、３本の制御電極１１２1〜１１２3を備えている。
【００１３】
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。半導体基板１０１は、本開示における基板の例である。
【００１４】
チャネル層１１１は、半導体基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有している。軸Ｌは、Ｚ方向に平行である。チャネル層１１１は、例えばｐ型半導体で形成されている。チャネル層１１１の例としては、シリコン層、ゲルマニウム層、カーボン層などが挙げられる。チャネル層１１１は、いわゆるナノワイヤに相当する。
【００１５】
符号Ａは、チャネル層１１１の回転方向を示す。図１のチャネル層１１１は、図１の視点で左回り（反時計回り）に回転している。また、符号Ｈは、チャネル層１１１の高さを示し、符号Ｄ1は、チャネル層１１１の螺旋の直径を示す。高さＨは、例えば１〜１０μｍであり、直径Ｄ1は、例えば４５〜５５ｎｍ（例えば５０ｎｍ）である。また、符号Ｐは、チャネル層１１１の螺旋のピッチ、すなわち、螺旋１回転あたりのチャネル層１１１の高さの変化を示す。ピッチＰは、例えば３５〜４５ｎｍ（例えば４０ｎｍ）である。なお、チャネル層１１１の断面形状は、例えば直径１０ｎｍ程度の円形である。
【００１６】
制御電極１１２は、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される。各制御電極１１２は、Ｚ方向に延びる直線形状を有している。また、図１に示す３本の制御電極１１２は、互いに平行に延びており、チャネル層１１１を挟み込むように配置されている。制御電極１１２は例えば、ＴｉＮ（窒化チタン）などの金属または導電性金属化合物で形成されている。
【００１７】
符号Ｄ2は、制御電極１１２の直径を示す。直径Ｄ2は、例えば２５〜３５ｎｍ（例えば３０ｎｍ）である。また、本実施形態のチャネル層１１１と制御電極１１２との距離は、例えば１０ｎｍ程度である。
【００１８】
本実施形態のシフトレジスタは、１つのチャネル層１１１の周りに、３本の制御電極１１２を備えている。そして、本実施形態では、螺旋の１周が、シフトレジスタの１桁に相当している。よって、本実施形態では、螺旋１周分のチャネル層１１１内に、１ビット分のデータが保持される。
【００１９】
一方、本実施形態のシフトレジスタは、１つのチャネル層１１１の周りに、４本以上の制御電極１１２を備えていてもよい。例えば、１つのチャネル層１１１の周りに６本の制御電極１１２を配置する場合には、螺旋の１周を、シフトレジスタの１桁とする構成と、シフトレジスタの２桁とする構成のいずれも採用可能である。後者の構成には、前者の構成に比べて、メモリ容量が２倍になるという利点がある。
【００２０】
本実施形態のシフトレジスタでは、３本の制御電極１１２に、それぞれ別個のドライブ回路が接続されている。そして、これらの制御電極１１２を位相をずらして制御することで、各制御電極１１２に対向したチャネル表面の電位を操作する。これにより、チャネル層１１１の螺旋に沿って電荷を順送りすることが可能となる。このようなシフト動作の詳細については、後述する。
【００２１】
（１）シフトレジスタ型メモリの製造方法
次に、図２、図３を参照し、第１実施形態のシフトレジスタ型メモリの製造方法を説明する。図２、図３は、第１実施形態のシフトレジスタ型メモリの製造方法を示す断面図である。
【００２２】
まず、図２(ａ)に示すように、半導体基板１０１上の全面に、層間絶縁膜１０２を堆積する。層間絶縁膜１０２は、例えばシリコン酸化膜である。本実施形態では、層間絶縁膜１０２の膜厚を、例えば１〜１０μｍに設定する。
【００２３】
次に、図２(ｂ)に示すように、層間絶縁膜１０２内に、半導体基板１０１に達する第１の開口部１０３を形成する。第１の開口部１０３の直径は、例えば５０ｎｍである。
【００２４】
次に、図２(ｃ)に示すように、第１の開口部１０３内の底面に、金属粒子１０４を形成する。金属粒子１０４は、例えば金（Ａｕ）粒子である。金属粒子１０４は例えば、第１の開口部１０３内の底面に金薄膜を形成し、この金薄膜を加熱により凝集させることで形成される。金属粒子１０４は、チャネル層１１１を成長させるための金属触媒として使用される。
【００２５】
次に、図３(ａ)に示すように、ＣＶＤ（Chemical Vapor Deposition）により、第１の開口部１０３内に、金属粒子１０４を基点としてナノワイヤを成長させる。その結果、第１の開口部１０３内にチャネル層１１１が形成される。チャネル層１１１は、図３(ａ)に示すように、金属粒子１０４を上方に持ち上げる形で成長していく。
【００２６】
チャネル層１１１が成長していく方向は、チャネル層１１１の結晶面の面方位で決まるため、チャネル層１１１は、Ｚ方向に対し傾いた方向に成長させることができる。さらに、円筒形の第１の開口部１０３内で成長させることによって、チャネル層１１１の形状は、直線形状ではなく、螺旋形状となる。
【００２７】
次に、図３(ｂ)に示すように、層間絶縁膜１０２内における第１の開口部１０３の周囲に、複数の第２の開口部１０５を形成する。第２の開口部１０５の直径は、例えば３０ｎｍである。また、第１の開口部１０３と第２の開口部１０５との距離は、例えば１０ｎｍである。
【００２８】
次に、図３(ｃ)に示すように、第２の開口部１０５内に電極材を埋め込む。その結果、第２の開口部１０５内に制御電極１１２が形成される。
【００２９】
こうして、第１実施形態のシフトレジスタ型メモリが製造される。このように、本実施形態のメモリ用シフトレジスタは、少ない工程数で簡単に製造することができる。
【００３０】
（２）シフトレジスタ型メモリの動作
次に、再び図１を参照し、第１実施形態のシフトレジスタ型メモリの動作について説明する。
【００３１】
まず、チャネル層１１１内にデータを保持する保持状態について説明する。
【００３２】
保持状態では、例えば、第１の制御電極１１２1に＋３Ｖを印加し、第２、第３の制御電極１１２2、１１２3に０Ｖを印加した状態とする。このとき、データとして蓄えられる電子にとっては、第１の制御電極１１２1付近のチャネル層１１１内のポテンシャルが最小となり、第２、第３の制御電極１１２2、１１２3付近のチャネル層１１１内のポテンシャルがそれよりも高くなる。よって、電子は、第１の制御電極１１２1付近のチャネル層１１１内に集まり、そこで保持される。
【００３３】
次に、チャネル層１１１内でデータをシフトさせるシフト動作について説明する。
【００３４】
例えば、データを＋Ｚ方向にシフトさせる場合には、第１の制御電極１１２1に加えて第２の制御電極１１２2にも＋３Ｖを印加し、その後、第１の制御電極１１２1の電位を０Ｖに向けて徐々に低下させる。その結果、ポテンシャルの最小点が連続的に第１の制御電極１１２1付近から第２の制御電極１１２2付近に移行するため、チャネル層１１１内の電子は、第１の制御電極１１２1付近から第２の制御電極１１２2付近へと移動する。
【００３５】
次に、同様の操作を、第２の制御電極１１２2と第３の制御電極１１２3との間や、第３の制御電極１１２3と第１の制御電極１１２1との間で行う。その結果、チャネル層１１１内の電子は、第１の制御電極１１２1付近、第２の制御電極１１２2付近、第３の制御電極１１２3付近、第１の制御電極１１２1付近の順に一周し、螺旋内を１段上方に登る。こうして、１桁のシフト動作が完了する。
【００３６】
次に、本実施形態のシフトレジスタ型メモリの効果について説明する。
【００３７】
従来の一般的なＣＣＤデバイスでは、平面上に設けられたチャネル領域と、チャネル表面のポテンシャルを制御するために桁ごとに設けられた複数の電極とを制御することで、チャネル表面の電荷の転送を実現していた。しかしながら、これらの電極の個数が多ければ多いほど、電極を制御するための配線や周辺回路の面積が増大し、大容量化の妨げとなっていた。
【００３８】
これに対し、本実施形態によれば、チャネル層１１１を螺旋状とすることで、桁ごとに制御電極１１２を設ける必要がなくなり、直線状の制御電極１１２でシフト動作を制御することができる。よって、本実施形態によれば、大容量メモリ向けのシフトレジスタを、少ない制御電極数で実現することができる。なお、チャネル層１１１の軸Ｌを、Ｘ方向やＹ方向に平行ではなく、Ｚ方向に平行に設定することには、シフトレジスタのフットプリントを縮小し、シフトレジスタを高密度化できるという利点がある。
【００３９】
また、本実施形態によれば、上記のような動作方法により、直線状の制御電極１１２でも電荷を確実に桁送りすることができる。よって、本実施形態によれば、動作の信頼性の高いシフトレジスタ型メモリを実現することができる。
【００４０】
（３）第１実施形態の変形例
次に、図１等を参照し、第１実施形態の種々の変形例について説明する。
【００４１】
本実施形態のシフトレジスタは、１つのチャネル層１１１の周りに、３本ではなく、例えば４本の制御電極１１２を備えていてもよい。この場合、隣り合う桁同士は、保持状態においては３本の制御電極１１２で分離され、シフト動作時には２本の制御電極１１２で分離される。よって、制御電極１１２が４本の場合には、制御電極１１２が３本の場合に比べて、桁間でのデータの干渉を効果的に抑制することができる。
【００４２】
また、本実施形態では、チャネル層１１１が、図１の視点で左回り（反時計回り）に回転しているが、図１の視点で右回り（時計回り）に回転していてもよい。
【００４３】
また、本実施形態では、図１の制御電極１１２のうちの１本を第１の電極材で形成すると共に、残りの制御電極１１２を、第１の電極材と異なる仕事関数を有する第２の電極材で形成してもよい。第１の電極材の例としてはアルミニウム、第２の電極材の例としては白金が挙げられる。この場合、アルミニウムと白金の仕事関数の差異により、外部から制御電極１１２に電圧を印加し続けなくても、電子をアルミニウム電極付近に集めることができる。よって、保持状態における消費電力を低減することが可能となる。ただし、この例の場合には、シフト動作時に各制御電極１１１に印加する電圧を、各電極材の仕事関数の違いを考慮に入れて設定する必要がある。
【００４４】
また、本実施形態では、制御電極１１２を、図１に示すように螺旋の外部に配置する代わりに、図４に示すように螺旋の内部に配置してもよい。図４は、第１実施形態の変形例のシフトレジスタ型メモリの構造を示す斜視図（図４(ａ)）および平面図（図４(ｂ)）である。後者の構成には、チャネル層１１１同士を密に配置できるという利点がある。一方、前者の構成には、後述するように、チャネル層１１１同士で制御電極１１２を共有できるという利点がある。
【００４５】
また、本実施形態では、チャネル層１１１の構造として、図５〜図７に示す構造を採用してもよい。図５〜図７は、チャネル層１１１の構造の具体例を示す概略図である。これらの図では、チャネル層１１１が、説明の便宜のため、直線状に延ばされた形で描かれている。
【００４６】
図５(ａ)に示すチャネル層１１１は、複数のＧｅ（ゲルマニウム）層１２１と、複数のＳｉ（シリコン）層１２２を、螺旋の進行方向に沿って交互に有している。Ｇｅ層１２１は、第１材料で形成された第１領域の例であり、Ｓｉ層１２２は、第１材料と異なる第２材料で形成された第２領域の例である。ＧｅのバンドギャップはＳｉのバンドギャップよりも狭いため、チャネル層１１１内の電子はＧｅ層１２１内に集まりやすい。よって、この例によれば、保持状態における消費電力を低減することが可能となる。
【００４７】
図５(ａ)に示すチャネル層１１１は、図２および図３に示す方法でチャネル層１１１を形成する際に、原料ガスであるＳｉＨ４ガスとＧｅＨ４ガスを交互に流すことで形成可能である。
【００４８】
なお、図５(ａ)の例では、ＳｉとＧｅを用いたが、ＳｉまたはＧｅの代わりにＳｉＧｅを用いてもよい。また、図５(ａ)の例では、第１、第２材料はいずれもIV族半導体であるが、第１、第２材料は、その他の半導体や導体でもよい。第１、第２材料の少なくともいずれかは、例えばIII-V族化合物半導体やII-VI族化合物半導体でもよい。
【００４９】
図５(ｂ)に示すチャネル層１１１は、複数のＮ＋型層１２３と、複数のＰ＋型層１２４を、螺旋の進行方向に沿って交互に有している。Ｎ＋型層１２３は、第１導電型の半導体で形成された第１領域の例であり、Ｐ＋型層１２４は、第１導電型と異なる第２導電型の半導体で形成された第２領域の例である。この例によれば、図５(ｂ)の例と同様に、保持状態における消費電力を低減することが可能となる。
【００５０】
図６(ａ)に示すチャネル層１１１は、図５(ａ)に示すチャネル層１１１と同じ構造を有している。このチャネル層１１１を、例えば希釈Ｏ２雰囲気下で１０００℃に加熱すると、図６(ｂ)に示すように、Ｓｉ層１２２が酸化されてＳｉＯ２層（シリコン酸化膜）１２５となる。ＳｉＯ２層１２５の膜厚は、バリア膜として機能する厚さ、例えば、５ｎｍ程度に設定する。
【００５１】
図６(ｂ)のチャネル層１１１では、Ｇｅ層１２１が、フラッシュメモリの浮遊ゲート電極と同様の機能を有する。すなわち、Ｇｅ層１２１内に、電荷を蓄積することが可能である。よって、図６(ｂ)のチャネル層１１１によれば、シフトレジスタを不揮発性メモリとして機能させることが可能となる。
【００５２】
なお、図６(ｂ)の例では、第２材料は酸化膜であるが、第２材料はその他の絶縁膜でもよい。第２材料は、例えば窒化膜や高誘電体膜でもよい。
【００５３】
図７(ａ)に示すチャネル層１１１は、膜厚の厚い複数のＳｉ層１２６と、膜厚の薄い複数のＧｅ層１２７を、螺旋の進行方向に沿って交互に有している。このチャネル層１１１を例えば１０００℃で１０秒間加熱すると、Ｇｅ層１２７のみが融解する。そして、このＧｅ層１２７が、Ｓｉ層１２６や周囲の層間絶縁膜（ＳｉＯ２膜）１０２と相互拡散することで、図７(ｂ)に示すように、螺旋の進行方向に沿って連続的に並んだ複数のＳｉＧｅナノ粒子１２８が形成される。
【００５４】
図７(ｂ)のチャネル層１１１では、電荷の移動方向に沿って一定周期ごとにエネルギー障壁が形成される。よって、図６(ｂ)のチャネル層１１１によれば、メモリのデータ保持特性の向上や、メモリの不揮発性を実現することができる。
【００５５】
なお、図７(ｂ)の例では、ナノ粒子１２８を半導体で形成したが、ナノ粒子１２８は、金属や有機導電体などの導体で形成してもよい。
【００５６】
以上、チャネル層１１１の種々の変形例を説明したが、チャネル層１１１は、図１に示すように、単一の材料で形成してもよい。この場合、チャネル層１１１は、半導体で形成してもよいし、導体で形成してもよい。このような導体の例としては、金属や、導電性金属化合物や、導電性高分子等の有機導電体が挙げられる。また、チャネル層１１１を形成する半導体は、ｐ型半導体でもｎ型半導体でもよい。
【００５７】
（第２実施形態）
図８は、第２実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【００５８】
図８のシフトレジスタ型メモリは、半導体基板１０１と、層間絶縁膜１０２と、螺旋形状を有するチャネル層１１１と、直線形状を有する複数の制御電極１１２と、素子分離絶縁膜２０１と、拡散層２０２と、ゲート絶縁膜２０３と、転送ゲート電極２０４と、絶縁膜２０５と、コンタクトプラグ２０６と、ビット線配線２０７と、制御電極１１２用の配線３０１とを備えている。
【００５９】
転送ゲート電極２０４は、ゲート絶縁膜２０３を介して、半導体基板１０１内のＰウェル上に形成されている。転送ゲート電極２０４は、Ｙ方向に延びており、ワード線として機能する。また、絶縁膜２０５は、転送ゲート電極２０４の側面および上面に形成されている。
【００６０】
素子分離絶縁膜２０１は、半導体基板１０１内に形成されている。また、拡散層２０２は、Ｎ＋型層であり、転送ゲート電極２０４を挟むようにＰウェル内に形成されている。拡散層２０２は、ソース／ドレイン領域として機能する。
【００６１】
なお、本実施形態では、Ｐウェルに負電圧を与える。よって、ＰウェルとＮ＋型拡散層２０２は、逆バイアス状態となる。
【００６２】
２つの拡散層２０２のうち、チャネル層１１１は、一方の拡散層２０２上に形成されており、コンタクトプラグ２０６は、他方の拡散層２０２上に形成されている。そして、ビット線配線２０７は、コンタクトプラグ２０６上に形成されている。ビット線配線２０７は、Ｘ方向に延びており、図示しないセンスアンプ回路に接続されている。また、層間絶縁膜１０２は、転送ゲート電極２０４等を覆うように、半導体基板１０１上に形成されている。
【００６３】
本実施形態では、チャネル層１１１は、Ｐウェルには電気的に接続されておらず、下端部のみがＮ＋型拡散層２０２に接続されている。シフトレジスタ内部のチャネル部分は直接Ｐウェルには接していないため、従来のＣＣＤで問題となったようなジャンクションリーク電流によるデータの劣化や消失の問題を回避できるという利点がある。
【００６４】
制御電極１１２用の配線３０１は、制御電極１１２上に形成されており、Ｙ方向に延びている。配線３０１については、図１１、図１２に示す第５、第６実施形態で詳細に説明する。
【００６５】
（１）シフトレジスタ型メモリの動作
本実施形態のシフトレジスタ型メモリは、上記のようなワード線２０４とビット線２０７を、それぞれ複数本備えている。そして、ワード線２０４とビット線２０７の交点ごとに、上記のようなチャネル層１１１が配置されている。
【００６６】
以下、図８を参照し、このような構造を有する第２実施形態のシフトレジスタ型メモリの動作について説明する。
【００６７】
まず、チャネル層１１１からのデータの読み出しについて説明する。
【００６８】
読み出し時には、第１実施形態で説明したシフト動作により、チャネル層１１１内の電子が下方に転送される。この電子は、拡散層２０２に受け渡され、データとして読み出される。
【００６９】
具体的な読み出し方法は、以下の通りである。まず、読み出し対象のチャネル層１１１に接続されたワード線２０４を選択する。次に、選択されたワード線２０４の電圧をＯＮにして、このワード線２０４に接続された拡散層２０２を、リセット電圧に保持する。次に、このワード線２０４の電圧をＯＦＦにする。次に、第１実施形態で説明したシフト動作により、チャネル層１１１内のデータを下方に１桁分転送し、チャネル層１１１の最下端のデータを拡散層２０２に移動させる。次に、ワード線２０４をＯＮにしてビット線２０７の電位変化をセンスアンプで読み取ることで、拡散層２０２に蓄えられている電荷情報を読み出す。このような動作を繰り返すことで、チャネル層１１１内の全データを読み出すことができる。
【００７０】
次に、チャネル層１１１へのデータの書き込みについて説明する。
【００７１】
書き込みは、読み出しとは逆の手順で行われる。まず、書き込み対象のチャネル層１１１を選択するためのワード線２０４の電圧をＯＮにして、拡散層２０２およびこれに接続されたチャネル層１１１の最下端内にデータを書き込む。次に、このワード線２０４の電圧をＯＦＦにする。次に、第１実施形態で説明したシフト動作により、チャネル層１１１内のデータを上方に１桁分転送する。このような動作を繰り返すことで、チャネル層１１１内にデータを順次書き込むことができる。
【００７２】
（２）第２実施形態の効果
最後に、第２実施形態の効果について説明する。
【００７３】
以上のように、本実施形態のシフトレジスタ型メモリは、複数本のワード線２０４と複数本のビット線２０７とを備えており、ワード線２０４とビット線２０７の交点ごとに、チャネル層１１１が配置されている。そして、本実施形態では、上記のような読み出し動作により、各チャネル層１１１からデータを読み出すことができ、上記のような書き込み動作により、各チャネル層１１１にデータを書き込むことができる。
【００７４】
よって、本実施形態によれば、ワード線２０４とビット線２０７の交点ごとに、各チャネル層１１１の記憶容量分のデータを保持することが可能となり、チャネル層１１１の個数を増やすことで大容量のメモリを実現することができる。
【００７５】
また、本実施形態では、各桁ごとに制御電極１１２を設ける必要がないため、例えば、シフトレジスタ用の多層配線構造などを形成する必要はなく、プロセスコストを低く抑えることができる。よって、本実施形態によれば、安価で大容量のメモリを実現することができる。
【００７６】
（第３実施形態）
図９は、第３実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【００７７】
図９には、隣り合う２本のチャネル層１１１と、これらのチャネル層１１１用の複数の制御電極１１２が示されている。図９に示す３本の制御電極１１２のうち、中央の制御電極１１２は、２本のチャネル層１１１に共有されている。よって、この中央の制御電極１１２は、左側のチャネル層１１１内の電荷を転送する際にも、右側のチャネル層１１１内の電荷を転送する際にも使用される。このような構成には、シフトレジスタ型メモリ内の制御電極１１２の本数を削減することができるという利点がある。
【００７８】
図９に示す２本のチャネル層１１１のうち、左側のチャネル層１１１は、＋Ｚ方向に沿って右回り（時計回り）に回転している。一方、右側のチャネル層１１１は、＋Ｚ方向に沿って左回り（反時計回り）に回転している。すなわち、これらのチャネル層１１１は、互いに逆方向に回転している。
【００７９】
このような構成には、これらのチャネル層１１１内の電荷を、上記の複数の制御電極１１２により、同一方向に転送できるという利点がある。すなわち、このような構成によれば、これらのチャネル層１１１に対する読み出しや書き込みを同時に行うことができる。このような構成については、後述する第５、第６実施形態にてより詳細に説明する。
【００８０】
（第４実施形態）
図１０は、第４実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【００８１】
図１０では、図９と同様に、中央の制御電極１１２が、隣り合う２本のチャネル層１１１に共有されている。ただし、図１０では、これらのチャネル層１１１が、同じ方向に回転している。
【００８２】
図１０では、これらのチャネル層１１１の拡散層２０２を共通にすることで、これらのチャネル層１１１間で電荷をＵ字状に転送することが可能となる。すなわち、一方のチャネル層１１１内の電荷を下方に転送し、この電荷を拡散層２０２を介して他方のチャネル層１１１に供給し上方へと転送することができる。
【００８３】
このような構成には、シフトレジスタ型メモリのセンスアンプをＤＲＡＭ（Dynamic Random Access Memory）のセンスアンプと同様に制御することで、拡散層２０２を通るたびにデータを読み出し、ビット線電位をラッチして再書き込み動作を行い、その結果、データをリフレッシュできるという利点がある。さらには、２本のチャネル層１１１を、互いにバッファとして機能させることができるという利点がある。
【００８４】
（第５実施形態）
図１１は、第５実施形態のシフトレジスタ型メモリの構造を示す平面図である。
【００８５】
図１１には、複数のチャネル層１１１と、これらのチャネル層１１１用の複数の制御電極１１２が示されている。本実施形態では、制御電極１１２が四角格子状に配置されており、チャネル層１１１がこの格子の各格子セル内に配置されている。その結果、チャネル層１１１も四角格子状に配置されている。本実施形態では、チャネル層１１１も制御電極１１２も、正方格子状に配置されているが、正方格子以外の四角格子状に配置されていてもよい。
【００８６】
図１１では、各チャネル層１１１が、４本の制御電極１１２により囲まれている。よって、各チャネル層１１１内でのシフト動作は、これら４本の制御電極１１２により制御される。逆に、各制御電極１１２は、４本のチャネル層１１１に隣接している。よって、各制御電極１１２は、これら４本のチャネル層１１１に共有されている。なお、各制御電極１１２を共有するチャネル層１１１の本数は、２本または３本でもよいし、５本以上でもよい。
【００８７】
図１１では、四角格子に沿った方向、すなわち、Ｘ方向やＹ方向に隣り合うチャネル層１１１同士が、互いに逆方向に回転している。このような構成には、第３実施形態と同様に、これらのチャネル層１１１内の電荷を、同一方向に転送できるという利点がある。
【００８８】
一方、本実施形態では、図１１に示すチャネル層１１１が、すべて同じ方向に回転していてもよい。この場合には、隣り合う２本のチャネル層１１１同士をペアとして使用することで、これらのチャネル層１１１間で電荷をＵ字状に転送することが可能となる。このような構成には、第４実施形態と同様に、データのリフレッシュやバッファリングが可能になるという利点がある。
【００８９】
次に、図１１に示す配線３０１について説明する。
【００９０】
図１１には、配線３０１として、４種類の配線３０１1〜３０１4が示されている。さらには、制御電極１１２として、４種類の制御電極１１２1〜１１２4が示されている。個々の第１の配線３０１1は、複数の第１の制御電極１１２1に電気的に接続されている。同様に、個々の第２、第３、第４の配線３０１2、３０１3、３０１4は、それぞれ複数の第２、第３、第４の制御電極１１２2、１１２3、１１２4に電気的に接続されている。また、チャネル層１１１は、いずれも４種類の制御電極１１２1〜１１２4で囲まれている。
【００９１】
なお、本実施形態のシフトレジスタ型メモリは、メモリセルアレイ外部に第１〜第４のドライブ回路を備えている。第１〜第４の配線３０１1〜３０１4は、それぞれ第１〜第４のドライブ回路に接続されている。
【００９２】
シフト動作の際にはまず、第１の配線３０１1により第１の制御電極１１２1に＋３Ｖを印加する。これにより、各チャネル層１１１内では、第１の制御電極１１２1付近に電子が集まる。次に、＋３Ｖを印加する制御電極１１２を、第２の制御電極１１２2、第３の制御電極１１２3、第４の制御電極１１２4、第１の制御電極１１２1と変化させていく。これにより、各チャネル層１１１内の電子は、第２の制御電極１１２2付近、第３の制御電極１１２3付近、第４の制御電極１１２4付近、第１の制御電極１１２1付近へと順次移動していく。
【００９３】
ここで、隣り合うチャネル層１１１は、互いに逆方向に回転していると共に、これらを取り囲む制御電極１１２の順番も互いに逆であることに留意されたい。例えば、Ｃ1で示すチャネル層１１１の周りでは、第１〜第４の制御電極１１２1〜１１２4が図１１の視点で時計回りに並んでいるのに対し、Ｃ2で示すチャネル層１１１の周りでは、第１〜第４の制御電極１１２1〜１１２4が図１１の視点で反時計回りに並んでいる。よって、これらのチャネル層１１１内の電子は、シフト動作の際、同一方向にシフトしていく。
【００９４】
なお、各チャネル層１１１内の電子を、上記のシフト動作とは逆方向に移動させる場合には、＋３Ｖを印加する制御電極１１２を、逆に第１の制御電極１１２1、第４の制御電極１１２4、第３の制御電極１１２3、第２の制御電極１１２2、第１の制御電極１１２1と変化させていけばよい。
【００９５】
最後に、第５実施形態の効果について説明する。
【００９６】
以上のように、本実施形態では、制御電極１１２が格子状に配置されており、チャネル層１１１がこの格子の各格子セル内に配置されている。よって、本実施形態によれば、チャネル層１１１と制御電極１１２を、効率よく高密度に配置することができる。また、本実施形態によれば、上記のようなシフト動作により、これらのチャネル層１１１に対する読み出しや書き込みを行うことが可能となる。
【００９７】
（第６実施形態）
図１２は、第６実施形態のシフトレジスタ型メモリの構造を示す平面図である。
【００９８】
図１２には、複数のチャネル層１１１と、これらのチャネル層１１１用の複数の制御電極１１２が示されている。本実施形態では、制御電極１１２が三角格子状に配置されており、チャネル層１１１がこの格子の各格子セル内に配置されている。その結果、チャネル層１１１は六角格子状に配置されている。本実施形態では、チャネル層１１１と制御電極１１２はそれぞれ、正六角格子状、正三角格子状に配置されているが、非正六角格子状、非正三角格子状に配置されていてもよい。
【００９９】
図１２では、各チャネル層１１１が、３本の制御電極１１２により囲まれている。よって、各チャネル層１１１内でのシフト動作は、これら３本の制御電極１１２により制御される。逆に、各制御電極１１２は、６本のチャネル層１１１に隣接している。よって、各制御電極１１２は、これら６本のチャネル層１１１に共有されている。
【０１００】
図１２では、六角格子に沿った方向に隣り合うチャネル層１１１同士が、互いに逆方向に回転している。一方、本実施形態では、図１２に示すチャネル層１１１が、すべて同じ方向に回転していてもよい。
【０１０１】
次に、図１２に示す配線３０１について説明する。
【０１０２】
図１２には、配線３０１として、３種類の配線３０１1〜３０１3が示されている。さらには、制御電極１１２として、３種類の制御電極１１２1〜１１２3が示されている。個々の第１の配線３０１1は、複数の第１の制御電極１１２1に電気的に接続されている。同様に、個々の第２、第３の配線３０１2、３０１3は、それぞれ複数の第２、第３の制御電極１１２2、１１２3に電気的に接続されている。また、チャネル層１１１は、いずれも３種類の制御電極１１２1〜１１２3で囲まれている。
【０１０３】
シフト動作は、第５実施形態と同様に行われる。ここで、第５実施形態と同様に、隣り合うチャネル層１１１が、互いに逆方向に回転していると共に、これらを取り囲む制御電極１１２の順番も互いに逆であることに留意されたい。例えば、Ｃ1で示すチャネル層１１１の周りでは、第１〜第３の制御電極１１２1〜１１２3が図１２の視点で時計回りに並んでいるのに対し、Ｃ2で示すチャネル層１１１の周りでは、第１〜第３の制御電極１１２1〜１１２3が図１２の視点で反時計回りに並んでいる。よって、これらのチャネル層１１１内の電子は、シフト動作の際、同一方向にシフトしていく。
【０１０４】
最後に、第６実施形態の効果について説明する。
【０１０５】
以上のように、本実施形態では、制御電極１１２が格子状に配置されており、チャネル層１１１がこの格子の各格子セル内に配置されている。よって、本実施形態によれば、第５実施形態と同様に、チャネル層１１１と制御電極１１２を、効率よく高密度に配置することができる。また、本実施形態によれば、上記のようなシフト動作により、これらのチャネル層１１１に対する読み出しや書き込みを行うことが可能となる。
【０１０６】
なお、制御電極１１２は、三角格子や四角格子以外の格子状に配置してもよい。制御電極１１２は、例えば六角格子状に配置してもよい。この場合、チャネル層１１１をこの格子の各格子セル内に配置すると、チャネル層１１１は、三角格子状に配置される。
【０１０７】
以上、第１から第６実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【０１０８】
１０１：半導体基板、１０２：層間絶縁膜、
１０３：第１の開口部、１０４：金属粒子、１０５：第２の開口部、
１１１：チャネル層、１１２：制御電極、
１２１：Ｇｅ層、１２２：Ｓｉ層、１２３：Ｎ＋型層、１２４：Ｐ＋型層、
１２５：ＳｉＯ２層、１２６：Ｓｉ層、１２７：Ｇｅ層、１２８：ＳｉＧｅナノ粒子、
２０１：素子分離絶縁膜、２０２：拡散層、２０３：ゲート絶縁膜、
２０４：転送ゲート電極（ワード線）、２０５：絶縁膜、
２０６：コンタクトプラグ、２０７：ビット線配線、
３０１：配線
【技術分野】
【０００１】
本発明の実施形態は、メモリ用シフトレジスタに関する。
【背景技術】
【０００２】
シフトレジスタ型メモリには、記憶素子を高密度に配置できる可能性があり、メモリ容量が飛躍的に増大する可能性がある。また、記憶素子の構造の複雑化を回避するためには、メモリ用シフトレジスタでは、各ビット（各桁）ごとに制御電極を設けることは望ましくない。よって、ビット列全体に対して何らかの共通の作用を加えることで、所望の桁数のシフト動作を行う必要がある。しかしながら、このような作用で各桁のデータを間違いなく桁送りすることは容易ではない。
【０００３】
シフトレジスタの例としては、ＣＣＤ（Charge Coupled Device）が広く知られている。ＣＣＤは、メモリへの応用が期待されたこともあったが、各桁ごとに電極を形成する必要があり、微細化やプロセスコストの面から実用化は難しかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公昭６２−３６３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
大容量なメモリ用シフトレジスタを提供する。
【課題を解決するための手段】
【０００６】
一の実施形態によれば、メモリ用シフトレジスタは、基板と、前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有するチャネル層とを備える。さらに、前記装置は、前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される３本以上の制御電極を備える。
【０００７】
また、別の実施形態によれば、メモリ用シフトレジスタは、基板と、前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有する複数のチャネル層とを備える。さらに、前記装置は、前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される３本以上の制御電極を備える。さらに、前記制御電極の各々は、前記螺旋の外部に配置されており、２つ以上の前記チャネル層内の電荷を転送するために使用される。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のシフトレジスタ型メモリの構造を示す斜視図および平面図である。
【図２】第１実施形態のシフトレジスタ型メモリの製造方法を示す断面図(1/2)である。
【図３】第１実施形態のシフトレジスタ型メモリの製造方法を示す断面図(2/2)である。
【図４】第１実施形態の変形例のシフトレジスタ型メモリの構造を示す斜視図および平面図である。
【図５】チャネル層の構造の具体例を示す概略図である。
【図６】チャネル層の構造の具体例を示す概略図である。
【図７】チャネル層の構造の具体例を示す概略図である。
【図８】第２実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【図９】第３実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【図１０】第４実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【図１１】第５実施形態のシフトレジスタ型メモリの構造を示す平面図である。
【図１２】第６実施形態のシフトレジスタ型メモリの構造を示す平面図である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を、図面を参照して説明する。
【００１０】
（第１実施形態）
図１は、第１実施形態のシフトレジスタ型メモリの構造を示す斜視図（図１(ａ)）および平面図（図１(ｂ)）である。
【００１１】
本実施形態のシフトレジスタ型メモリは、１つ以上のメモリ用シフトレジスタを備えている。図１には、本実施形態のメモリを構成する１つのシフトレジスタが示されている。
【００１２】
図１のシフトレジスタは、半導体基板１０１上に形成されたチャネル層１１１と複数本の制御電極１１２とを備えている。図１のシフトレジスタは、このような制御電極１１２として、３本の制御電極１１２1〜１１２3を備えている。
【００１３】
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。半導体基板１０１は、本開示における基板の例である。
【００１４】
チャネル層１１１は、半導体基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有している。軸Ｌは、Ｚ方向に平行である。チャネル層１１１は、例えばｐ型半導体で形成されている。チャネル層１１１の例としては、シリコン層、ゲルマニウム層、カーボン層などが挙げられる。チャネル層１１１は、いわゆるナノワイヤに相当する。
【００１５】
符号Ａは、チャネル層１１１の回転方向を示す。図１のチャネル層１１１は、図１の視点で左回り（反時計回り）に回転している。また、符号Ｈは、チャネル層１１１の高さを示し、符号Ｄ1は、チャネル層１１１の螺旋の直径を示す。高さＨは、例えば１〜１０μｍであり、直径Ｄ1は、例えば４５〜５５ｎｍ（例えば５０ｎｍ）である。また、符号Ｐは、チャネル層１１１の螺旋のピッチ、すなわち、螺旋１回転あたりのチャネル層１１１の高さの変化を示す。ピッチＰは、例えば３５〜４５ｎｍ（例えば４０ｎｍ）である。なお、チャネル層１１１の断面形状は、例えば直径１０ｎｍ程度の円形である。
【００１６】
制御電極１１２は、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される。各制御電極１１２は、Ｚ方向に延びる直線形状を有している。また、図１に示す３本の制御電極１１２は、互いに平行に延びており、チャネル層１１１を挟み込むように配置されている。制御電極１１２は例えば、ＴｉＮ（窒化チタン）などの金属または導電性金属化合物で形成されている。
【００１７】
符号Ｄ2は、制御電極１１２の直径を示す。直径Ｄ2は、例えば２５〜３５ｎｍ（例えば３０ｎｍ）である。また、本実施形態のチャネル層１１１と制御電極１１２との距離は、例えば１０ｎｍ程度である。
【００１８】
本実施形態のシフトレジスタは、１つのチャネル層１１１の周りに、３本の制御電極１１２を備えている。そして、本実施形態では、螺旋の１周が、シフトレジスタの１桁に相当している。よって、本実施形態では、螺旋１周分のチャネル層１１１内に、１ビット分のデータが保持される。
【００１９】
一方、本実施形態のシフトレジスタは、１つのチャネル層１１１の周りに、４本以上の制御電極１１２を備えていてもよい。例えば、１つのチャネル層１１１の周りに６本の制御電極１１２を配置する場合には、螺旋の１周を、シフトレジスタの１桁とする構成と、シフトレジスタの２桁とする構成のいずれも採用可能である。後者の構成には、前者の構成に比べて、メモリ容量が２倍になるという利点がある。
【００２０】
本実施形態のシフトレジスタでは、３本の制御電極１１２に、それぞれ別個のドライブ回路が接続されている。そして、これらの制御電極１１２を位相をずらして制御することで、各制御電極１１２に対向したチャネル表面の電位を操作する。これにより、チャネル層１１１の螺旋に沿って電荷を順送りすることが可能となる。このようなシフト動作の詳細については、後述する。
【００２１】
（１）シフトレジスタ型メモリの製造方法
次に、図２、図３を参照し、第１実施形態のシフトレジスタ型メモリの製造方法を説明する。図２、図３は、第１実施形態のシフトレジスタ型メモリの製造方法を示す断面図である。
【００２２】
まず、図２(ａ)に示すように、半導体基板１０１上の全面に、層間絶縁膜１０２を堆積する。層間絶縁膜１０２は、例えばシリコン酸化膜である。本実施形態では、層間絶縁膜１０２の膜厚を、例えば１〜１０μｍに設定する。
【００２３】
次に、図２(ｂ)に示すように、層間絶縁膜１０２内に、半導体基板１０１に達する第１の開口部１０３を形成する。第１の開口部１０３の直径は、例えば５０ｎｍである。
【００２４】
次に、図２(ｃ)に示すように、第１の開口部１０３内の底面に、金属粒子１０４を形成する。金属粒子１０４は、例えば金（Ａｕ）粒子である。金属粒子１０４は例えば、第１の開口部１０３内の底面に金薄膜を形成し、この金薄膜を加熱により凝集させることで形成される。金属粒子１０４は、チャネル層１１１を成長させるための金属触媒として使用される。
【００２５】
次に、図３(ａ)に示すように、ＣＶＤ（Chemical Vapor Deposition）により、第１の開口部１０３内に、金属粒子１０４を基点としてナノワイヤを成長させる。その結果、第１の開口部１０３内にチャネル層１１１が形成される。チャネル層１１１は、図３(ａ)に示すように、金属粒子１０４を上方に持ち上げる形で成長していく。
【００２６】
チャネル層１１１が成長していく方向は、チャネル層１１１の結晶面の面方位で決まるため、チャネル層１１１は、Ｚ方向に対し傾いた方向に成長させることができる。さらに、円筒形の第１の開口部１０３内で成長させることによって、チャネル層１１１の形状は、直線形状ではなく、螺旋形状となる。
【００２７】
次に、図３(ｂ)に示すように、層間絶縁膜１０２内における第１の開口部１０３の周囲に、複数の第２の開口部１０５を形成する。第２の開口部１０５の直径は、例えば３０ｎｍである。また、第１の開口部１０３と第２の開口部１０５との距離は、例えば１０ｎｍである。
【００２８】
次に、図３(ｃ)に示すように、第２の開口部１０５内に電極材を埋め込む。その結果、第２の開口部１０５内に制御電極１１２が形成される。
【００２９】
こうして、第１実施形態のシフトレジスタ型メモリが製造される。このように、本実施形態のメモリ用シフトレジスタは、少ない工程数で簡単に製造することができる。
【００３０】
（２）シフトレジスタ型メモリの動作
次に、再び図１を参照し、第１実施形態のシフトレジスタ型メモリの動作について説明する。
【００３１】
まず、チャネル層１１１内にデータを保持する保持状態について説明する。
【００３２】
保持状態では、例えば、第１の制御電極１１２1に＋３Ｖを印加し、第２、第３の制御電極１１２2、１１２3に０Ｖを印加した状態とする。このとき、データとして蓄えられる電子にとっては、第１の制御電極１１２1付近のチャネル層１１１内のポテンシャルが最小となり、第２、第３の制御電極１１２2、１１２3付近のチャネル層１１１内のポテンシャルがそれよりも高くなる。よって、電子は、第１の制御電極１１２1付近のチャネル層１１１内に集まり、そこで保持される。
【００３３】
次に、チャネル層１１１内でデータをシフトさせるシフト動作について説明する。
【００３４】
例えば、データを＋Ｚ方向にシフトさせる場合には、第１の制御電極１１２1に加えて第２の制御電極１１２2にも＋３Ｖを印加し、その後、第１の制御電極１１２1の電位を０Ｖに向けて徐々に低下させる。その結果、ポテンシャルの最小点が連続的に第１の制御電極１１２1付近から第２の制御電極１１２2付近に移行するため、チャネル層１１１内の電子は、第１の制御電極１１２1付近から第２の制御電極１１２2付近へと移動する。
【００３５】
次に、同様の操作を、第２の制御電極１１２2と第３の制御電極１１２3との間や、第３の制御電極１１２3と第１の制御電極１１２1との間で行う。その結果、チャネル層１１１内の電子は、第１の制御電極１１２1付近、第２の制御電極１１２2付近、第３の制御電極１１２3付近、第１の制御電極１１２1付近の順に一周し、螺旋内を１段上方に登る。こうして、１桁のシフト動作が完了する。
【００３６】
次に、本実施形態のシフトレジスタ型メモリの効果について説明する。
【００３７】
従来の一般的なＣＣＤデバイスでは、平面上に設けられたチャネル領域と、チャネル表面のポテンシャルを制御するために桁ごとに設けられた複数の電極とを制御することで、チャネル表面の電荷の転送を実現していた。しかしながら、これらの電極の個数が多ければ多いほど、電極を制御するための配線や周辺回路の面積が増大し、大容量化の妨げとなっていた。
【００３８】
これに対し、本実施形態によれば、チャネル層１１１を螺旋状とすることで、桁ごとに制御電極１１２を設ける必要がなくなり、直線状の制御電極１１２でシフト動作を制御することができる。よって、本実施形態によれば、大容量メモリ向けのシフトレジスタを、少ない制御電極数で実現することができる。なお、チャネル層１１１の軸Ｌを、Ｘ方向やＹ方向に平行ではなく、Ｚ方向に平行に設定することには、シフトレジスタのフットプリントを縮小し、シフトレジスタを高密度化できるという利点がある。
【００３９】
また、本実施形態によれば、上記のような動作方法により、直線状の制御電極１１２でも電荷を確実に桁送りすることができる。よって、本実施形態によれば、動作の信頼性の高いシフトレジスタ型メモリを実現することができる。
【００４０】
（３）第１実施形態の変形例
次に、図１等を参照し、第１実施形態の種々の変形例について説明する。
【００４１】
本実施形態のシフトレジスタは、１つのチャネル層１１１の周りに、３本ではなく、例えば４本の制御電極１１２を備えていてもよい。この場合、隣り合う桁同士は、保持状態においては３本の制御電極１１２で分離され、シフト動作時には２本の制御電極１１２で分離される。よって、制御電極１１２が４本の場合には、制御電極１１２が３本の場合に比べて、桁間でのデータの干渉を効果的に抑制することができる。
【００４２】
また、本実施形態では、チャネル層１１１が、図１の視点で左回り（反時計回り）に回転しているが、図１の視点で右回り（時計回り）に回転していてもよい。
【００４３】
また、本実施形態では、図１の制御電極１１２のうちの１本を第１の電極材で形成すると共に、残りの制御電極１１２を、第１の電極材と異なる仕事関数を有する第２の電極材で形成してもよい。第１の電極材の例としてはアルミニウム、第２の電極材の例としては白金が挙げられる。この場合、アルミニウムと白金の仕事関数の差異により、外部から制御電極１１２に電圧を印加し続けなくても、電子をアルミニウム電極付近に集めることができる。よって、保持状態における消費電力を低減することが可能となる。ただし、この例の場合には、シフト動作時に各制御電極１１１に印加する電圧を、各電極材の仕事関数の違いを考慮に入れて設定する必要がある。
【００４４】
また、本実施形態では、制御電極１１２を、図１に示すように螺旋の外部に配置する代わりに、図４に示すように螺旋の内部に配置してもよい。図４は、第１実施形態の変形例のシフトレジスタ型メモリの構造を示す斜視図（図４(ａ)）および平面図（図４(ｂ)）である。後者の構成には、チャネル層１１１同士を密に配置できるという利点がある。一方、前者の構成には、後述するように、チャネル層１１１同士で制御電極１１２を共有できるという利点がある。
【００４５】
また、本実施形態では、チャネル層１１１の構造として、図５〜図７に示す構造を採用してもよい。図５〜図７は、チャネル層１１１の構造の具体例を示す概略図である。これらの図では、チャネル層１１１が、説明の便宜のため、直線状に延ばされた形で描かれている。
【００４６】
図５(ａ)に示すチャネル層１１１は、複数のＧｅ（ゲルマニウム）層１２１と、複数のＳｉ（シリコン）層１２２を、螺旋の進行方向に沿って交互に有している。Ｇｅ層１２１は、第１材料で形成された第１領域の例であり、Ｓｉ層１２２は、第１材料と異なる第２材料で形成された第２領域の例である。ＧｅのバンドギャップはＳｉのバンドギャップよりも狭いため、チャネル層１１１内の電子はＧｅ層１２１内に集まりやすい。よって、この例によれば、保持状態における消費電力を低減することが可能となる。
【００４７】
図５(ａ)に示すチャネル層１１１は、図２および図３に示す方法でチャネル層１１１を形成する際に、原料ガスであるＳｉＨ４ガスとＧｅＨ４ガスを交互に流すことで形成可能である。
【００４８】
なお、図５(ａ)の例では、ＳｉとＧｅを用いたが、ＳｉまたはＧｅの代わりにＳｉＧｅを用いてもよい。また、図５(ａ)の例では、第１、第２材料はいずれもIV族半導体であるが、第１、第２材料は、その他の半導体や導体でもよい。第１、第２材料の少なくともいずれかは、例えばIII-V族化合物半導体やII-VI族化合物半導体でもよい。
【００４９】
図５(ｂ)に示すチャネル層１１１は、複数のＮ＋型層１２３と、複数のＰ＋型層１２４を、螺旋の進行方向に沿って交互に有している。Ｎ＋型層１２３は、第１導電型の半導体で形成された第１領域の例であり、Ｐ＋型層１２４は、第１導電型と異なる第２導電型の半導体で形成された第２領域の例である。この例によれば、図５(ｂ)の例と同様に、保持状態における消費電力を低減することが可能となる。
【００５０】
図６(ａ)に示すチャネル層１１１は、図５(ａ)に示すチャネル層１１１と同じ構造を有している。このチャネル層１１１を、例えば希釈Ｏ２雰囲気下で１０００℃に加熱すると、図６(ｂ)に示すように、Ｓｉ層１２２が酸化されてＳｉＯ２層（シリコン酸化膜）１２５となる。ＳｉＯ２層１２５の膜厚は、バリア膜として機能する厚さ、例えば、５ｎｍ程度に設定する。
【００５１】
図６(ｂ)のチャネル層１１１では、Ｇｅ層１２１が、フラッシュメモリの浮遊ゲート電極と同様の機能を有する。すなわち、Ｇｅ層１２１内に、電荷を蓄積することが可能である。よって、図６(ｂ)のチャネル層１１１によれば、シフトレジスタを不揮発性メモリとして機能させることが可能となる。
【００５２】
なお、図６(ｂ)の例では、第２材料は酸化膜であるが、第２材料はその他の絶縁膜でもよい。第２材料は、例えば窒化膜や高誘電体膜でもよい。
【００５３】
図７(ａ)に示すチャネル層１１１は、膜厚の厚い複数のＳｉ層１２６と、膜厚の薄い複数のＧｅ層１２７を、螺旋の進行方向に沿って交互に有している。このチャネル層１１１を例えば１０００℃で１０秒間加熱すると、Ｇｅ層１２７のみが融解する。そして、このＧｅ層１２７が、Ｓｉ層１２６や周囲の層間絶縁膜（ＳｉＯ２膜）１０２と相互拡散することで、図７(ｂ)に示すように、螺旋の進行方向に沿って連続的に並んだ複数のＳｉＧｅナノ粒子１２８が形成される。
【００５４】
図７(ｂ)のチャネル層１１１では、電荷の移動方向に沿って一定周期ごとにエネルギー障壁が形成される。よって、図６(ｂ)のチャネル層１１１によれば、メモリのデータ保持特性の向上や、メモリの不揮発性を実現することができる。
【００５５】
なお、図７(ｂ)の例では、ナノ粒子１２８を半導体で形成したが、ナノ粒子１２８は、金属や有機導電体などの導体で形成してもよい。
【００５６】
以上、チャネル層１１１の種々の変形例を説明したが、チャネル層１１１は、図１に示すように、単一の材料で形成してもよい。この場合、チャネル層１１１は、半導体で形成してもよいし、導体で形成してもよい。このような導体の例としては、金属や、導電性金属化合物や、導電性高分子等の有機導電体が挙げられる。また、チャネル層１１１を形成する半導体は、ｐ型半導体でもｎ型半導体でもよい。
【００５７】
（第２実施形態）
図８は、第２実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【００５８】
図８のシフトレジスタ型メモリは、半導体基板１０１と、層間絶縁膜１０２と、螺旋形状を有するチャネル層１１１と、直線形状を有する複数の制御電極１１２と、素子分離絶縁膜２０１と、拡散層２０２と、ゲート絶縁膜２０３と、転送ゲート電極２０４と、絶縁膜２０５と、コンタクトプラグ２０６と、ビット線配線２０７と、制御電極１１２用の配線３０１とを備えている。
【００５９】
転送ゲート電極２０４は、ゲート絶縁膜２０３を介して、半導体基板１０１内のＰウェル上に形成されている。転送ゲート電極２０４は、Ｙ方向に延びており、ワード線として機能する。また、絶縁膜２０５は、転送ゲート電極２０４の側面および上面に形成されている。
【００６０】
素子分離絶縁膜２０１は、半導体基板１０１内に形成されている。また、拡散層２０２は、Ｎ＋型層であり、転送ゲート電極２０４を挟むようにＰウェル内に形成されている。拡散層２０２は、ソース／ドレイン領域として機能する。
【００６１】
なお、本実施形態では、Ｐウェルに負電圧を与える。よって、ＰウェルとＮ＋型拡散層２０２は、逆バイアス状態となる。
【００６２】
２つの拡散層２０２のうち、チャネル層１１１は、一方の拡散層２０２上に形成されており、コンタクトプラグ２０６は、他方の拡散層２０２上に形成されている。そして、ビット線配線２０７は、コンタクトプラグ２０６上に形成されている。ビット線配線２０７は、Ｘ方向に延びており、図示しないセンスアンプ回路に接続されている。また、層間絶縁膜１０２は、転送ゲート電極２０４等を覆うように、半導体基板１０１上に形成されている。
【００６３】
本実施形態では、チャネル層１１１は、Ｐウェルには電気的に接続されておらず、下端部のみがＮ＋型拡散層２０２に接続されている。シフトレジスタ内部のチャネル部分は直接Ｐウェルには接していないため、従来のＣＣＤで問題となったようなジャンクションリーク電流によるデータの劣化や消失の問題を回避できるという利点がある。
【００６４】
制御電極１１２用の配線３０１は、制御電極１１２上に形成されており、Ｙ方向に延びている。配線３０１については、図１１、図１２に示す第５、第６実施形態で詳細に説明する。
【００６５】
（１）シフトレジスタ型メモリの動作
本実施形態のシフトレジスタ型メモリは、上記のようなワード線２０４とビット線２０７を、それぞれ複数本備えている。そして、ワード線２０４とビット線２０７の交点ごとに、上記のようなチャネル層１１１が配置されている。
【００６６】
以下、図８を参照し、このような構造を有する第２実施形態のシフトレジスタ型メモリの動作について説明する。
【００６７】
まず、チャネル層１１１からのデータの読み出しについて説明する。
【００６８】
読み出し時には、第１実施形態で説明したシフト動作により、チャネル層１１１内の電子が下方に転送される。この電子は、拡散層２０２に受け渡され、データとして読み出される。
【００６９】
具体的な読み出し方法は、以下の通りである。まず、読み出し対象のチャネル層１１１に接続されたワード線２０４を選択する。次に、選択されたワード線２０４の電圧をＯＮにして、このワード線２０４に接続された拡散層２０２を、リセット電圧に保持する。次に、このワード線２０４の電圧をＯＦＦにする。次に、第１実施形態で説明したシフト動作により、チャネル層１１１内のデータを下方に１桁分転送し、チャネル層１１１の最下端のデータを拡散層２０２に移動させる。次に、ワード線２０４をＯＮにしてビット線２０７の電位変化をセンスアンプで読み取ることで、拡散層２０２に蓄えられている電荷情報を読み出す。このような動作を繰り返すことで、チャネル層１１１内の全データを読み出すことができる。
【００７０】
次に、チャネル層１１１へのデータの書き込みについて説明する。
【００７１】
書き込みは、読み出しとは逆の手順で行われる。まず、書き込み対象のチャネル層１１１を選択するためのワード線２０４の電圧をＯＮにして、拡散層２０２およびこれに接続されたチャネル層１１１の最下端内にデータを書き込む。次に、このワード線２０４の電圧をＯＦＦにする。次に、第１実施形態で説明したシフト動作により、チャネル層１１１内のデータを上方に１桁分転送する。このような動作を繰り返すことで、チャネル層１１１内にデータを順次書き込むことができる。
【００７２】
（２）第２実施形態の効果
最後に、第２実施形態の効果について説明する。
【００７３】
以上のように、本実施形態のシフトレジスタ型メモリは、複数本のワード線２０４と複数本のビット線２０７とを備えており、ワード線２０４とビット線２０７の交点ごとに、チャネル層１１１が配置されている。そして、本実施形態では、上記のような読み出し動作により、各チャネル層１１１からデータを読み出すことができ、上記のような書き込み動作により、各チャネル層１１１にデータを書き込むことができる。
【００７４】
よって、本実施形態によれば、ワード線２０４とビット線２０７の交点ごとに、各チャネル層１１１の記憶容量分のデータを保持することが可能となり、チャネル層１１１の個数を増やすことで大容量のメモリを実現することができる。
【００７５】
また、本実施形態では、各桁ごとに制御電極１１２を設ける必要がないため、例えば、シフトレジスタ用の多層配線構造などを形成する必要はなく、プロセスコストを低く抑えることができる。よって、本実施形態によれば、安価で大容量のメモリを実現することができる。
【００７６】
（第３実施形態）
図９は、第３実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【００７７】
図９には、隣り合う２本のチャネル層１１１と、これらのチャネル層１１１用の複数の制御電極１１２が示されている。図９に示す３本の制御電極１１２のうち、中央の制御電極１１２は、２本のチャネル層１１１に共有されている。よって、この中央の制御電極１１２は、左側のチャネル層１１１内の電荷を転送する際にも、右側のチャネル層１１１内の電荷を転送する際にも使用される。このような構成には、シフトレジスタ型メモリ内の制御電極１１２の本数を削減することができるという利点がある。
【００７８】
図９に示す２本のチャネル層１１１のうち、左側のチャネル層１１１は、＋Ｚ方向に沿って右回り（時計回り）に回転している。一方、右側のチャネル層１１１は、＋Ｚ方向に沿って左回り（反時計回り）に回転している。すなわち、これらのチャネル層１１１は、互いに逆方向に回転している。
【００７９】
このような構成には、これらのチャネル層１１１内の電荷を、上記の複数の制御電極１１２により、同一方向に転送できるという利点がある。すなわち、このような構成によれば、これらのチャネル層１１１に対する読み出しや書き込みを同時に行うことができる。このような構成については、後述する第５、第６実施形態にてより詳細に説明する。
【００８０】
（第４実施形態）
図１０は、第４実施形態のシフトレジスタ型メモリの構造を示す断面図である。
【００８１】
図１０では、図９と同様に、中央の制御電極１１２が、隣り合う２本のチャネル層１１１に共有されている。ただし、図１０では、これらのチャネル層１１１が、同じ方向に回転している。
【００８２】
図１０では、これらのチャネル層１１１の拡散層２０２を共通にすることで、これらのチャネル層１１１間で電荷をＵ字状に転送することが可能となる。すなわち、一方のチャネル層１１１内の電荷を下方に転送し、この電荷を拡散層２０２を介して他方のチャネル層１１１に供給し上方へと転送することができる。
【００８３】
このような構成には、シフトレジスタ型メモリのセンスアンプをＤＲＡＭ（Dynamic Random Access Memory）のセンスアンプと同様に制御することで、拡散層２０２を通るたびにデータを読み出し、ビット線電位をラッチして再書き込み動作を行い、その結果、データをリフレッシュできるという利点がある。さらには、２本のチャネル層１１１を、互いにバッファとして機能させることができるという利点がある。
【００８４】
（第５実施形態）
図１１は、第５実施形態のシフトレジスタ型メモリの構造を示す平面図である。
【００８５】
図１１には、複数のチャネル層１１１と、これらのチャネル層１１１用の複数の制御電極１１２が示されている。本実施形態では、制御電極１１２が四角格子状に配置されており、チャネル層１１１がこの格子の各格子セル内に配置されている。その結果、チャネル層１１１も四角格子状に配置されている。本実施形態では、チャネル層１１１も制御電極１１２も、正方格子状に配置されているが、正方格子以外の四角格子状に配置されていてもよい。
【００８６】
図１１では、各チャネル層１１１が、４本の制御電極１１２により囲まれている。よって、各チャネル層１１１内でのシフト動作は、これら４本の制御電極１１２により制御される。逆に、各制御電極１１２は、４本のチャネル層１１１に隣接している。よって、各制御電極１１２は、これら４本のチャネル層１１１に共有されている。なお、各制御電極１１２を共有するチャネル層１１１の本数は、２本または３本でもよいし、５本以上でもよい。
【００８７】
図１１では、四角格子に沿った方向、すなわち、Ｘ方向やＹ方向に隣り合うチャネル層１１１同士が、互いに逆方向に回転している。このような構成には、第３実施形態と同様に、これらのチャネル層１１１内の電荷を、同一方向に転送できるという利点がある。
【００８８】
一方、本実施形態では、図１１に示すチャネル層１１１が、すべて同じ方向に回転していてもよい。この場合には、隣り合う２本のチャネル層１１１同士をペアとして使用することで、これらのチャネル層１１１間で電荷をＵ字状に転送することが可能となる。このような構成には、第４実施形態と同様に、データのリフレッシュやバッファリングが可能になるという利点がある。
【００８９】
次に、図１１に示す配線３０１について説明する。
【００９０】
図１１には、配線３０１として、４種類の配線３０１1〜３０１4が示されている。さらには、制御電極１１２として、４種類の制御電極１１２1〜１１２4が示されている。個々の第１の配線３０１1は、複数の第１の制御電極１１２1に電気的に接続されている。同様に、個々の第２、第３、第４の配線３０１2、３０１3、３０１4は、それぞれ複数の第２、第３、第４の制御電極１１２2、１１２3、１１２4に電気的に接続されている。また、チャネル層１１１は、いずれも４種類の制御電極１１２1〜１１２4で囲まれている。
【００９１】
なお、本実施形態のシフトレジスタ型メモリは、メモリセルアレイ外部に第１〜第４のドライブ回路を備えている。第１〜第４の配線３０１1〜３０１4は、それぞれ第１〜第４のドライブ回路に接続されている。
【００９２】
シフト動作の際にはまず、第１の配線３０１1により第１の制御電極１１２1に＋３Ｖを印加する。これにより、各チャネル層１１１内では、第１の制御電極１１２1付近に電子が集まる。次に、＋３Ｖを印加する制御電極１１２を、第２の制御電極１１２2、第３の制御電極１１２3、第４の制御電極１１２4、第１の制御電極１１２1と変化させていく。これにより、各チャネル層１１１内の電子は、第２の制御電極１１２2付近、第３の制御電極１１２3付近、第４の制御電極１１２4付近、第１の制御電極１１２1付近へと順次移動していく。
【００９３】
ここで、隣り合うチャネル層１１１は、互いに逆方向に回転していると共に、これらを取り囲む制御電極１１２の順番も互いに逆であることに留意されたい。例えば、Ｃ1で示すチャネル層１１１の周りでは、第１〜第４の制御電極１１２1〜１１２4が図１１の視点で時計回りに並んでいるのに対し、Ｃ2で示すチャネル層１１１の周りでは、第１〜第４の制御電極１１２1〜１１２4が図１１の視点で反時計回りに並んでいる。よって、これらのチャネル層１１１内の電子は、シフト動作の際、同一方向にシフトしていく。
【００９４】
なお、各チャネル層１１１内の電子を、上記のシフト動作とは逆方向に移動させる場合には、＋３Ｖを印加する制御電極１１２を、逆に第１の制御電極１１２1、第４の制御電極１１２4、第３の制御電極１１２3、第２の制御電極１１２2、第１の制御電極１１２1と変化させていけばよい。
【００９５】
最後に、第５実施形態の効果について説明する。
【００９６】
以上のように、本実施形態では、制御電極１１２が格子状に配置されており、チャネル層１１１がこの格子の各格子セル内に配置されている。よって、本実施形態によれば、チャネル層１１１と制御電極１１２を、効率よく高密度に配置することができる。また、本実施形態によれば、上記のようなシフト動作により、これらのチャネル層１１１に対する読み出しや書き込みを行うことが可能となる。
【００９７】
（第６実施形態）
図１２は、第６実施形態のシフトレジスタ型メモリの構造を示す平面図である。
【００９８】
図１２には、複数のチャネル層１１１と、これらのチャネル層１１１用の複数の制御電極１１２が示されている。本実施形態では、制御電極１１２が三角格子状に配置されており、チャネル層１１１がこの格子の各格子セル内に配置されている。その結果、チャネル層１１１は六角格子状に配置されている。本実施形態では、チャネル層１１１と制御電極１１２はそれぞれ、正六角格子状、正三角格子状に配置されているが、非正六角格子状、非正三角格子状に配置されていてもよい。
【００９９】
図１２では、各チャネル層１１１が、３本の制御電極１１２により囲まれている。よって、各チャネル層１１１内でのシフト動作は、これら３本の制御電極１１２により制御される。逆に、各制御電極１１２は、６本のチャネル層１１１に隣接している。よって、各制御電極１１２は、これら６本のチャネル層１１１に共有されている。
【０１００】
図１２では、六角格子に沿った方向に隣り合うチャネル層１１１同士が、互いに逆方向に回転している。一方、本実施形態では、図１２に示すチャネル層１１１が、すべて同じ方向に回転していてもよい。
【０１０１】
次に、図１２に示す配線３０１について説明する。
【０１０２】
図１２には、配線３０１として、３種類の配線３０１1〜３０１3が示されている。さらには、制御電極１１２として、３種類の制御電極１１２1〜１１２3が示されている。個々の第１の配線３０１1は、複数の第１の制御電極１１２1に電気的に接続されている。同様に、個々の第２、第３の配線３０１2、３０１3は、それぞれ複数の第２、第３の制御電極１１２2、１１２3に電気的に接続されている。また、チャネル層１１１は、いずれも３種類の制御電極１１２1〜１１２3で囲まれている。
【０１０３】
シフト動作は、第５実施形態と同様に行われる。ここで、第５実施形態と同様に、隣り合うチャネル層１１１が、互いに逆方向に回転していると共に、これらを取り囲む制御電極１１２の順番も互いに逆であることに留意されたい。例えば、Ｃ1で示すチャネル層１１１の周りでは、第１〜第３の制御電極１１２1〜１１２3が図１２の視点で時計回りに並んでいるのに対し、Ｃ2で示すチャネル層１１１の周りでは、第１〜第３の制御電極１１２1〜１１２3が図１２の視点で反時計回りに並んでいる。よって、これらのチャネル層１１１内の電子は、シフト動作の際、同一方向にシフトしていく。
【０１０４】
最後に、第６実施形態の効果について説明する。
【０１０５】
以上のように、本実施形態では、制御電極１１２が格子状に配置されており、チャネル層１１１がこの格子の各格子セル内に配置されている。よって、本実施形態によれば、第５実施形態と同様に、チャネル層１１１と制御電極１１２を、効率よく高密度に配置することができる。また、本実施形態によれば、上記のようなシフト動作により、これらのチャネル層１１１に対する読み出しや書き込みを行うことが可能となる。
【０１０６】
なお、制御電極１１２は、三角格子や四角格子以外の格子状に配置してもよい。制御電極１１２は、例えば六角格子状に配置してもよい。この場合、チャネル層１１１をこの格子の各格子セル内に配置すると、チャネル層１１１は、三角格子状に配置される。
【０１０７】
以上、第１から第６実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【０１０８】
１０１：半導体基板、１０２：層間絶縁膜、
１０３：第１の開口部、１０４：金属粒子、１０５：第２の開口部、
１１１：チャネル層、１１２：制御電極、
１２１：Ｇｅ層、１２２：Ｓｉ層、１２３：Ｎ＋型層、１２４：Ｐ＋型層、
１２５：ＳｉＯ２層、１２６：Ｓｉ層、１２７：Ｇｅ層、１２８：ＳｉＧｅナノ粒子、
２０１：素子分離絶縁膜、２０２：拡散層、２０３：ゲート絶縁膜、
２０４：転送ゲート電極（ワード線）、２０５：絶縁膜、
２０６：コンタクトプラグ、２０７：ビット線配線、
３０１：配線
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有するチャネル層と、
前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される３本以上の制御電極とを備え、
前記制御電極は、前記螺旋の外部に配置されている、メモリ用シフトレジスタ。
【請求項２】
基板と、
前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有するチャネル層と、
前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される３本以上の制御電極と、
を備えるメモリ用シフトレジスタ。
【請求項３】
前記制御電極は、前記螺旋の外部に配置されている、請求項２に記載のメモリ用シフトレジスタ。
【請求項４】
基板と、
前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有する複数のチャネル層と、
前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される３本以上の制御電極とを備え、
前記制御電極の各々は、前記螺旋の外部に配置されており、２つ以上の前記チャネル層内の電荷を転送するために使用される、メモリ用シフトレジスタ。
【請求項５】
前記制御電極は、三角格子状または四角格子状に配置されている、請求項４に記載のメモリ用シフトレジスタ。
【請求項１】
基板と、
前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有するチャネル層と、
前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される３本以上の制御電極とを備え、
前記制御電極は、前記螺旋の外部に配置されている、メモリ用シフトレジスタ。
【請求項２】
基板と、
前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有するチャネル層と、
前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される３本以上の制御電極と、
を備えるメモリ用シフトレジスタ。
【請求項３】
前記制御電極は、前記螺旋の外部に配置されている、請求項２に記載のメモリ用シフトレジスタ。
【請求項４】
基板と、
前記基板上に形成され、前記基板の主面に垂直な軸の周りを回転する螺旋形状を有する複数のチャネル層と、
前記基板上に形成され、前記軸に平行な方向に延びており、前記チャネル層内の電荷を転送するために使用される３本以上の制御電極とを備え、
前記制御電極の各々は、前記螺旋の外部に配置されており、２つ以上の前記チャネル層内の電荷を転送するために使用される、メモリ用シフトレジスタ。
【請求項５】
前記制御電極は、三角格子状または四角格子状に配置されている、請求項４に記載のメモリ用シフトレジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−６９８９１（Ｐ２０１３−６９８９１Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０７７０７（Ｐ２０１１−２０７７０７）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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