【課題】 書き込み動作及び消去動作の両方の特性向上を図る。
【解決手段】 実施形態による不揮発性半導体記憶装置は、半導体基板１１と、半導体基板上に形成されたゲート絶縁膜１２と、ゲート絶縁膜上に形成され、１３族元素であるＰ型不純物を含有するポリシリコンからなり、下部膜１３ａと下部膜上に積層された上部膜１３ｂとを有するフローティングゲート電極１３と、フローティングゲート電極上に形成された電極間絶縁膜１６と、電極間絶縁膜上に形成されたコントロールゲート電極１７と、を具備し、上部膜におけるＰ型不純物の濃度又は活性化濃度は、下部膜におけるＰ型不純物の濃度又は活性化濃度より高い。 （もっと読む）

【課題】大容量なメモリ用シフトレジスタを提供する。
【解決手段】メモリ用シフトレジスタは、基板１０１と、基板１０１上に形成され、基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有するチャネル層１１１とを備える。さらに、メモリ用シフトレジスタは、基板１０１上に形成され、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される３本以上の制御電極１１２１，１１２２，１１２３を備える。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】微細化されても、コントロールゲートとフローティングゲートとの間のカップリング容量比を増大させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。第１の絶縁膜は、半導体基板上に形成されている。フローティングゲートは、第１の絶縁膜上に設けられた第１のフローティングゲート部分、第１のフローティングゲート部分上に設けられた中間絶縁膜、および、中間絶縁膜上に設けられた第２のフローティングゲート部分を含み、電荷を蓄積可能に構成されている。第２の絶縁膜は、フローティングゲートの上面および側面に設けられている。コントロールゲートは、第２の絶縁膜を介してフローティングゲートの上面および側面に対向し、フローティングゲートの電圧を制御する。フローティングゲートの側面において中間絶縁膜が第１および第２のフローティングゲート部分に対して窪んでいる。 （もっと読む）

【課題】従来の窒化膜側壁を電荷トラップ媒体に利用する場合の信頼性劣化を改善した不揮発性メモリ装置を提供する。
【解決手段】半導体基板２１上のゲート絶縁膜２２Ａと、該ゲート絶縁膜上に順に積層して形成された第１電極膜２３、第２電極膜２４、及びハードマスク膜２５を有するゲート１００と、該ゲートの第１電極膜２３及び第２電極膜２４の両側壁に形成された一対の再酸化側壁スペーサ２７と、該再酸化側壁スペーサ及びゲート１００のハードマスク膜２５の両側壁上に形成された一対の側壁スペーサ２８Ａと、一対の側壁スペーサ２８Ａ上に形成された、電荷を捕獲及び放出する一対の導電性側壁スペーサ２９Ｂと、半導体基板２１内に形成された一対のＬＤＤ領域２６と、半導体基板２１内に形成されたソース／ドレイン領域３０とを備え、導電性側壁スペーサ２９Ｂが、ゲート１００及び側壁スペーサ２８Ａよりも低い高さを有する。 （もっと読む）

【課題】大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタを提供する。
【解決手段】一の実施形態によれば、メモリ用シフトレジスタは、基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に向かい合う第１及び第２の制御電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第１の制御電極側に一列に設けられた複数の第１の浮遊電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第２の制御電極側に一列に設けられた複数の第２の浮遊電極を備える。さらに、前記第１及び第２の浮遊電極の各々は、前記第１方向に垂直な平面に対し、鏡面非対称な平面形状を有する。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れたメモリセル（セルトランジスタ）を具備する半導体記憶装置、或いは、メモリセルと共に製造するのに適した選択又は周辺トランジスタの提供。
【解決手段】セルトランジスタ２０１は、基板１０１上に、ＦＮトンネル膜として機能するゲート絶縁膜１１１、最下層の浮遊ゲートに相当する第１の浮遊ゲート１１２を備える。更に、ＦＮトンネル膜として機能する第１の浮遊ゲート間絶縁膜１１３を介して形成され、前記セルトランジスタ内の最下層の浮遊ゲートと最上層の浮遊ゲートとの間に介在する第２の浮遊ゲート１１４を備える。更に、ＦＮトンネル膜として機能する第２の浮遊ゲート間絶縁膜１１５を介して形成され、前記セルトランジスタ内の最上層の浮遊ゲートに相当する第３の浮遊ゲート１１６を備える。更に、電荷ブロック膜として機能するゲート間絶縁膜１１７を介して形成された制御ゲート１１８を備える。 （もっと読む）

【課題】メモリセルの面積を縮小しつつ、選択トランジスタや周辺トランジスタの特性を良好にし、且つ製造方法を容易にすることが可能な半導体装置。
【解決手段】半導体記憶装置は、基板１０１と、基板上に順に形成された第１のゲート絶縁膜、第１の浮遊ゲート、第２のゲート絶縁膜、第２の浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含み、第１及び第２のゲート絶縁膜は、ＦＮ（Fowler-Nordheim）トンネル膜として機能し、ゲート間絶縁膜は、電荷ブロック膜として機能するセルトランジスタ２０１と、基板上に順に形成されたゲート絶縁膜及びゲート電極を含む選択又は周辺トランジスタ３０１とを備え、ゲート絶縁膜及びゲート電極は、基板上に形成された第１絶縁膜と、第１絶縁膜上に順に形成され、それぞれ第１の浮遊ゲート、第２のゲート絶縁膜、第２の浮遊ゲート、ゲート間絶縁膜、及び制御ゲートと同じ材料層から形成される。 （もっと読む）

【課題】書込み速度や正気よ速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板１０１と、基板上に形成され、ＦＮトンネル膜として機能する第１のゲート絶縁膜１１１と、第１のゲート絶縁膜上に形成された第１の浮遊ゲート１１２と、第１の浮遊ゲート上に形成され、ＦＮトンネル膜として機能する第２のゲート絶縁膜１１３と、第２のゲート絶縁膜上に形成された第２の浮遊ゲート１１４と、第２の浮遊ゲート上に形成されており、電荷ブロック膜として機能するゲート間絶縁膜１１５と、ゲート間絶縁膜上に形成された制御ゲート１１６とを備え、第１及び第２の浮遊ゲートの少なくともいずれかは、メタル層を含んでいる。 （もっと読む）

【課題】安価なメモリデバイスを提供する。
【解決手段】１Ｆ^２当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイは、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を含む。電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶するよう構成されている。また、アレイは、実質的に縦型の構造を含むメモリセルに対する電気接点も含む。セルは、第１のソース／ドレイン領域に隣接したゲート絶縁物にトラップされた多数の電荷レベルの１つを有するようプログラムすることができる。これにより、チャネル領域は第１のしきい値電圧領域と第２のしきい値電圧領域とを有し、プログラムされたセルが低減されたドレインソース電流で動作する。 （もっと読む）

不揮発性メモリ・セルが、基板層を有し、第１の導電型のフィン形状半導体部材が基板層上にある。フィン形状部材は、第２の導電型の第１の領域と、第１の領域から離間配置された第２の導電型の第２の領域とを有し、チャネル領域が第１の領域と第２の領域との間に延びている。フィン形状部材は、第１の領域と第２の領域との間に上面及び２つの側面を有する。ワード線が、第１の領域に隣接し、チャネル領域の第１の部分の上面及び２つの側面に容量結合される。浮遊ゲートが、ワード線に隣接し、上面から絶縁され、チャネル領域の第２の部分の２つの側面に容量結合される。 （もっと読む）

【課題】電源電圧が遮断されている場合でも記憶データに基づいてスイッチ回路を導通状態または非導通状態にすることが可能な半導体装置を提供する。
【解決手段】この半導体集積回路装置では、浮遊ゲートおよび制御ゲートを有するメモリトランジスタＭＡと、ゲートが浮遊ゲートに接続され、メモリトランジスタＭＡの記憶データに応じてオンまたはオフするＮチャネルＭＯＳトランジスタＱＡとを含む。したがって、電源電圧ＶＣＣが遮断されている場合でも、メモリトランジスタＭＡの記憶データに基づいてトランジスタＱＡをオンまたはオフさせることができる。 （もっと読む）

【課題】コントロールゲートが半導体基板に形成された不純物拡散層によって構成されている不揮発性半導体記憶装置において、信頼性を維持しつつ、カップリング比を大きくする。
【解決手段】Ｐ型の半導体基板１に、Ｎ型ウェル３とＮ型高濃度拡散層１７からなるコントロールゲートと、コントロールゲートとは絶縁され、互いに間隔をもって形成された２つのＮ型拡散層からなるソース５及びドレイン７が形成されている。コントロールゲート表面に第１絶縁膜１１が形成されている。ソース５及びドレイン７の間の半導体基板１表面に第２絶縁膜１３が形成されている。第１絶縁膜１１上からフィールド酸化膜９上を介して第２絶縁膜１３上にわたって形成された半導体膜からなるフローティングゲート１５が形成されている。コントロールゲートの一部分を構成するＮ型高濃度拡散層１７は、フローティングゲート１５下にも配置されている。 （もっと読む）

【課題】 電荷捕獲量の調節を容易且つ確実に行い、情報ばけ等の不都合の発生を防止して所望の多値情報を記憶する。
【解決手段】 ソース領域３−ドレイン領域４間のチャネル領域Ｃとゲート電極６との間に、ゲート酸化膜１１、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４、シリコン酸化膜１５、シリコン窒化膜１６及びシリコン酸化膜１７が順次積層されてなる電荷捕獲膜５が配されて半導体記憶装置が構成される。ここで、各窒化膜１２，１４，１６とその下層の各酸化膜１１，１３，１５，１７との間に存するトラップに電荷を蓄積することで、４値（"００"，"０１"，"１０"，"１１"）の情報が記憶される。 （もっと読む）

【課題】不揮発性メモリと画素ＴＦＴとを同一基板上に形成でき、且つ両者を良好に動作させることが可能な電気光学装置を提供する。
【解決手段】画素ＴＦＴのゲート絶縁膜１８を不揮発性メモリのトンネル絶縁膜（第１の絶縁膜）３５と、トンネル絶縁膜３５よりも膜厚の大きい第２の絶縁膜３７によって構成する。また、フローティングゲート電極３６のコントロールゲート電極６０側の面を凹凸とし、該凹凸によってフローティングゲート電極３６の表面積を拡げる。これにより、フローティングゲート電極３６とコントロールゲート電極６０との間の容量を、フローティングゲート電極３６と半導体層３３との間の容量よりも大きくする。 （もっと読む）

【課題】データの書き込み効率の向上およびデータの書き込み時間の低減を達成することができる、ＥＥＰＲＯＭを提供する。
【解決手段】半導体層には、第１不純物領域５、第２不純物領域６、第３不純物領域７、第４不純物領域８および第５不純物領域９が形成されている。第１セレクトゲート１１は、第１不純物領域５と第２不純物領域６との間の領域に、第１絶縁膜１０を挟んで対向している。第１フローティングゲート１２は、第２不純物領域６と第３不純物領域７との間の領域に、第１絶縁膜１０を挟んで対向している。第２フローティングゲート１９は、第３不純物領域７と第４不純物領域８との間の領域に、第１絶縁膜１０を挟んで対向している。第２セレクトゲート２０は、第４不純物領域８と第５不純物領域９との間の領域に、第１絶縁膜１０を挟んで対向している。 （もっと読む）

【課題】コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】基板１上に立設された第一のシリコンピラー２と、その側面を覆う絶縁膜５と、絶縁膜５を覆うとともに、その先端部６ａが第一のシリコンピラー２の先端部２ａよりも基板１よりに位置してなるゲート電極６と、からなる縦型Ｔｒ部１０１と、基板１上に立設された第二のシリコンピラー２’と、その側面を覆う絶縁膜５’と、絶縁膜５’を覆うとともに、その先端部６’ａが第二のシリコンピラー２’の先端部２’ａよりも基板１から離れた側に位置してなり、ゲート電極６に接続されてなるゲートコンタクト電極６’と、からなるゲートコンタクト部１０２と、を有する半導体装置１１１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】２つのメモリトランジスタに同一のデータを確実に書き込むことができる、Ｗ（ダブル）セル方式のＥＥＰＲＯＭを提供する。
【解決手段】半導体層には、第１不純物領域８、第２不純物領域９、第３不純物領域１０、第４不純物領域１１、第５不純物領域１２および第６不純物領域１３が形成されている。セレクトゲート１５は、第１不純物領域８と第２不純物領域９との間の領域に、第１絶縁膜１４を挟んで対向している。第１フローティングゲート１６は、第２不純物領域９と第３不純物領域１０との間の領域および第５不純物領域１２に、第１絶縁膜１４を挟んで対向している。第２フローティングゲート２０は、第３不純物領域１０と第４不純物領域１１との間の領域および第６不純物領域１３に、第１絶縁膜１４を挟んで対向している。第５不純物領域１２および第６不純物領域１３は、第２不純物領域９と接続されている。 （もっと読む）

【課題】構造が簡単で、素子サイズを縮小でき、高集積化に適し、且つ欠陥の起こりにくい不揮発性半導体記憶素子を提供する。
【解決手段】不揮発性半導体記憶素子１０は、１ビット又は多ビット分のデータを記憶する素子であり、チャネル領域１４を挟んで配置されたソース領域１２とドレイン領域１３と、ゲート絶縁膜１５，１８と、保護絶縁膜２０に埋設され、チャネル領域１４上に並んで配置され、ソース領域１２及びドレイン領域１３に対向しない複数の浮遊ゲート電極１６，１７と、ゲート絶縁膜１５，１８上に、チャネル領域１４に対向して配置されたコントロールゲート１９と、を備える。各浮遊ゲート電極１６，１７は、物理的或いは電気的にチャネル幅と同等かそれ以上の大きさを有する。 （もっと読む）