ＥＥＰＲＯＭ
【課題】２つのメモリトランジスタに同一のデータを確実に書き込むことができる、Ｗ（ダブル）セル方式のＥＥＰＲＯＭを提供する。
【解決手段】半導体層には、第１不純物領域８、第２不純物領域９、第３不純物領域１０、第４不純物領域１１、第５不純物領域１２および第６不純物領域１３が形成されている。セレクトゲート１５は、第１不純物領域８と第２不純物領域９との間の領域に、第１絶縁膜１４を挟んで対向している。第１フローティングゲート１６は、第２不純物領域９と第３不純物領域１０との間の領域および第５不純物領域１２に、第１絶縁膜１４を挟んで対向している。第２フローティングゲート２０は、第３不純物領域１０と第４不純物領域１１との間の領域および第６不純物領域１３に、第１絶縁膜１４を挟んで対向している。第５不純物領域１２および第６不純物領域１３は、第２不純物領域９と接続されている。
【解決手段】半導体層には、第１不純物領域８、第２不純物領域９、第３不純物領域１０、第４不純物領域１１、第５不純物領域１２および第６不純物領域１３が形成されている。セレクトゲート１５は、第１不純物領域８と第２不純物領域９との間の領域に、第１絶縁膜１４を挟んで対向している。第１フローティングゲート１６は、第２不純物領域９と第３不純物領域１０との間の領域および第５不純物領域１２に、第１絶縁膜１４を挟んで対向している。第２フローティングゲート２０は、第３不純物領域１０と第４不純物領域１１との間の領域および第６不純物領域１３に、第１絶縁膜１４を挟んで対向している。第５不純物領域１２および第６不純物領域１３は、第２不純物領域９と接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｗ（ダブル）セル方式のＥＥＰＲＯＭ（Electrically Erasable Programmable Read On Memory）に関する。
【背景技術】
【０００２】
不揮発性メモリの代表的なものとして、ＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭには、２つのメモリセル（メモリトランジスタ）に同一のデータが保持される、Ｗセル方式を採用したものがある。Ｗセル方式のＥＥＰＲＯＭでは、一方のメモリセルが故障しても、他方のメモリセルにデータを読み書きすることが可能である。
【０００３】
図１３は、従来のＷセル方式のＥＥＰＲＯＭの模式的な平面図である。図１４は、図１３に示すＥＥＰＲＯＭの切断線XIV−XIVにおける模式的な断面図である。
【０００４】
ＥＥＰＲＯＭは、Ｐ型のシリコン基板１０１を備えている。シリコン基板１０１上には、ＳｉＯ２（酸化シリコン）からなる第１絶縁膜１０２が形成されている。また、シリコン基板１０１の表層部には、平面視長方形状のアクティブ領域１０４を除いて、素子分離部１０３が形成されている。図１３には、アクティブ領域１０４の輪郭が太線で示されている。素子分離部１０３は、たとえば、その表面から比較的浅く掘り下がった溝（Shallow Trench）に絶縁体を埋設した構造を有している。
【０００５】
アクティブ領域１０４において、シリコン基板１０１の表層部には、５つのＮ型の不純物領域１０５〜１０９がアクティブ領域１０４の長手方向に間隔を空けて整列して形成されている。アクティブ領域１０４の長手方向の一端側から他端側へと並ぶ不純物領域１０５〜１０９を、それぞれ第１〜第５不純物領域１０５〜１０９とする。
【０００６】
第１絶縁膜１０２上には、第１不純物領域１０５と第２不純物領域１０６との間の領域と対向する位置に、第１セレクトゲート１１０がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。また、第１絶縁膜１０２上には、第２不純物領域１０６と第３不純物領域１０７との間の領域と対向する位置に、第１フローティングゲート１１１が形成されている。第１フローティングゲート１１１上には、ＳｉＯ２からなる第２絶縁膜１１２が形成されている。第２絶縁膜１１２上には、第１コントロールゲート１１３がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。第１絶縁膜１０２には、第２不純物領域１０６と第１フローティングゲート１１１とに挟まれた部分の一部の厚さが小さくされることにより、第１トンネルウィンドウ１１４が形成されている。
【０００７】
これにより、ＥＥＰＲＯＭは、第１不純物領域１０５、第２不純物領域１０６および第１セレクトゲート１１０を含む第１セレクトトランジスタと、第２不純物領域１０６、第３不純物領域１０７、第１フローティングゲート１１１および第１コントロールゲート１１３を含む第１メモリトランジスタとを備えている。
【０００８】
また、第１絶縁膜１０２上には、第３不純物領域１０７と第４不純物領域１０８との間の領域と対向する位置に、第２セレクトゲート１１５がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。さらに、第１絶縁膜１０２上には、第４不純物領域１０８と第５不純物領域１０９との間の領域と対向する位置に、第２フローティングゲート１１６が形成されている。第２フローティングゲート１１６上には、ＳｉＯ２からなる第３絶縁膜１１７が形成されている。第３絶縁膜１１７上には、第２コントロールゲート１１８がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。第１絶縁膜１０２には、第４不純物領域１０８と第２フローティングゲート１１６とに挟まれた部分の一部の厚さが小さくされることにより、第２トンネルウィンドウ１１９が形成されている。
【０００９】
これにより、ＥＥＰＲＯＭは、第３不純物領域１０７、第４不純物領域１０８および第２セレクトゲート１１５を含む第２セレクトトランジスタと、第４不純物領域１０８、第５不純物領域１０９、第２フローティングゲート１１６および第２コントロールゲート１１８を含む第２メモリトランジスタとを備えている。
【００１０】
そして、シリコン基板１０１上には、層間絶縁膜１２０が積層されている。この層間絶縁膜１２０により、第１絶縁膜１０２、第１セレクトゲート１１０、第１コントロールゲート１１３、第２セレクトゲート１１５および第２コントロールゲート１１８が一括して被覆されている。層間絶縁膜１２０には、第１不純物領域１０５、第３不純物領域１０７および第５不純物領域１０９と層間絶縁膜１２０上に形成される配線（図示せず）とをそれぞれ接続するためのコンタクトプラグ１２１〜１２３が埋設されている。
【特許文献１】特開２００８−１８６９３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
第１メモリトランジスタへのデータの書き込み時には、第１コントロールゲート１１３が接地電位とされる。また、第１メモリトランジスタのソース領域である第３不純物領域１０７がオープン状態とされる。そして、第１セレクトトランジスタのドレイン領域である第１不純物領域１０５および第１セレクトゲート１１０にプログラム電圧Ｖpp（たとえば、１５〜２０Ｖ）が印加される。これにより、第１セレクトトランジスタがオンになり、第１メモリトランジスタのドレイン領域である第２不純物領域１０６と第１フローティングゲート１１１との間に高電界が形成される。この高電界が形成されると、第１フローティングゲート１１１から第２不純物領域１０６に電子が引き抜かれ、第１メモリトランジスタへのデータの書き込みが達成される。
【００１２】
一方、第２メモリトランジスタへのデータの書き込み時には、第２コントロールゲート１１８が接地電位とされる。また、第２メモリトランジスタのソース領域である第５不純物領域１０９がオープン状態とされる。そして、第２セレクトトランジスタのドレイン領域である第３不純物領域１０７および第２セレクトゲート１１５にプログラム電圧Ｖppが印加される。これにより、第２セレクトトランジスタがオンになり、第２メモリトランジスタのドレイン領域である第４不純物領域１０８と第２フローティングゲート１１６との間に高電界が形成される。この高電界が形成されると、第２フローティングゲート１１６から第４不純物領域１０８に電子が引き抜かれ、第２メモリトランジスタへのデータの書き込みが達成される。
【００１３】
このとき、第１セレクトトランジスタのドレイン領域である第１不純物領域１０５がオープン状態とされ、第１セレクトゲート１１０および第１コントロールゲート１１３が接地電位とされる。しかしながら、第１メモリトランジスタのソース領域である第３不純物領域１０７に比較的高電圧であるプログラム電圧Ｖppが印加されるため、第１メモリトランジスタがオンになり、第１メモリトランジスタのドレイン領域である第２不純物領域１０６と第１フローティングゲート１１１との間に高電界が形成されて、第１フローティングゲート１１１から第２不純物領域１０６に電子が引き抜かれるおそれがある。
【００１４】
そこで、本発明の目的は、２つのメモリトランジスタに同一のデータを確実に書き込むことができる、ＥＥＰＲＯＭを提供することである。
【課題を解決するための手段】
【００１５】
前記の目的を達成するための請求項１記載の発明は、第１導電型の半導体層と、前記半導体層上に形成された第１絶縁膜と、前記半導体層の表面に選択的に形成され、アクティブ領域を取り囲む素子分離部と、前記アクティブ領域において、前記半導体層の表層部に形成された第２導電型の第１不純物領域と、前記アクティブ領域において、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型の第２不純物領域と、前記第１絶縁膜上に形成され、前記第１不純物領域と前記第２不純物領域との間の領域に対向するセレクトゲートと、前記アクティブ領域において、前記半導体層の表層部に前記第２不純物領域と間隔を空けて形成された第２導電型の第３不純物領域と、前記第１絶縁膜上に形成され、前記第２不純物領域と前記第３不純物領域との間の領域に対向する第１フローティングゲートと、前記第１フローティングゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第１コントロールゲートと、前記アクティブ領域において、前記半導体層の表層部に前記第３不純物領域と間隔を空けて形成された第２導電型の第４不純物領域と、前記第１絶縁膜上に形成され、前記第３不純物領域と前記第４不純物領域との間の領域に対向する第２フローティングゲートと、前記第２フローティングゲート上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第２コントロールゲートと、前記第１絶縁膜における前記第１フローティングゲートと接する部分の一部の厚さを小さくすることにより形成された第１トンネルウィンドウと、前記半導体層の表層部における前記第１トンネルウィンドウと対向する部分に形成され、前記第２不純物領域に接続された第２導電型の第５不純物領域と、前記第１絶縁膜における前記第２フローティングゲートと接する部分の一部の厚さを小さくすることにより形成された第２トンネルウィンドウと、前記半導体層の表層部における前記第２トンネルウィンドウと対向する部分に形成され、前記第２不純物領域に接続された第２導電型の第６不純物領域とを含む、ＥＥＰＲＯＭである。
【００１６】
第１不純物領域、第２不純物領域、および第１不純物領域と第２不純物領域との間の領域に第１絶縁膜を挟んで対向するセレクトゲートは、セレクトトランジスタを構成する。また、第２不純物領域、第３不純物領域、第５不純物領域、第２不純物領域と第３不純物領域との間の領域および第５不純物領域に第１絶縁膜を挟んで対向する第１フローティングゲート、第２絶縁膜、ならびに第１コントロールゲートは、第１のメモリトランジスタを構成する。さらに、第３不純物領域、第４不純物領域、第３不純物領域と第４不純物領域との間の領域および第６不純物領域に第１絶縁膜を挟んで対向する第２フローティングゲート、第３絶縁膜、ならびに第２コントロールゲートは、第２のメモリトランジスタを構成する。
【００１７】
第１コントロールゲートおよび第２コントロールゲートが接地電位とされ、第４不純物領域がオープン状態とされた状態で、第１不純物領域およびセレクトゲートにプログラム電圧Ｖppが印加されると、セレクトトランジスタがオンになり、第２不純物領域に接続された第５不純物領域と第１フローティングゲートとの間、および第２不純物領域に接続された第６不純物領域と第２フローティングゲートとの間にそれぞれ高電界が形成される。そして、その高電界により、第１フローティングゲートおよび第２フローティングゲートからそれぞれ第５不純物領域および第６不純物領域にキャリアが引き抜かれ、第１および第２のメモリトランジスタへのデータの書き込みが達成される。
【００１８】
このように、第１および第２のメモリトランジスタに同一のデータを同時に書き込むことができる。そのため、２つのメモリトランジスタに同一のデータが個別に書き込まれる構成とは異なり、２つのメモリトランジスタ（第１および第２のメモリトランジスタ）に同一のデータを確実に書き込むことができる。
【００１９】
請求項２に記載のように、第５不純物領域および第６不純物領域は、所定方向に隣接して一体をなし、第６不純物領域は、第５不純物領域を介して第２不純物領域に接続されていてもよい。
【００２０】
この場合において、請求項３に記載のように、第１不純物領域は、第２不純物領域に対して前記所定方向に対向し、第２不純物領域は、前記所定方向と直交する方向に延び、第３不純物領域は、第２不純物領域の前記所定方向と直交する方向の一端部に対して前記第１不純物領域側と反対側において前記所定方向に対向し、第４不純物領域は、第３不純物領域に対して前記所定方向に対向し、第５不純物領域は、第２不純物領域の一端部と反対側の他端部に対して第１不純物領域側と反対側から接続され、セレクトゲート、第１フローティングゲートおよび第２フローティングゲートは、前記所定方向と直交する方向に延びていてもよい。
【００２１】
さらに、請求項４に記載のように、アクティブ領域は、所定方向に延びる第１部分と、第１部分に対して前記所定方向と直交する方向に間隔を空けて前記所定方向に延びる第２部分と、第１部分および第２部分の前記所定方向の各一端部間を接続する第３部分とを有し、第１不純物領域および第２不純物領域は、第３部分に形成され、第３不純物領域および第４不純物領域は、第１部分に形成され、第５不純物領域および第６不純物領域は、第２部分に形成されていてもよい。
【００２２】
第１トンネルウィンドウおよび第２トンネルウィンドウは、たとえば、半導体層の表面全域に絶縁膜が形成され、第１トンネルウィンドウおよび第２トンネルウィンドウを形成すべき部分から絶縁膜が除去された後、その絶縁膜が除去された部分に新たな絶縁膜が相対的に薄く形成されることにより得られる。絶縁膜を除去する手法としては、半導体層にダメージを与えることを防止するために、ドライエッチングではなく、ウエットエッチングが採用される。しかしながら、ウエットエッチングでは、絶縁膜の微細なパターニングが困難であるため、第１トンネルウィンドウおよび第２トンネルウィンドウが互いに分離して形成される構成では、第１トンネルウィンドウおよび第２トンネルウィンドウの形成がメモリセルのサイズの縮小化の妨げとなる。
【００２３】
これに対し、請求項５に記載のように、第１トンネルウィンドウおよび第２トンネルウィンドウが前記所定方向に隣接して一体をなす場合、その一体的なトンネルウィンドウを形成するために、絶縁膜の微細なパターニングが不要である。そして、一体的なトンネルウィンドウと第１フローティングゲートおよび第２フローティングゲートとの各重なり部分のサイズを必要最小にすることにより、絶縁膜の微細なパターニングを不要とすることができながら、メモリセルのサイズを縮小することができる。
【発明を実施するための最良の形態】
【００２４】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２５】
図１は、本発明の第１の実施形態に係るＥＥＰＲＯＭの模式的な平面図である。図２は、図１に示すＥＥＰＲＯＭの切断線II−IIにおける模式的な断面図である。図３は、図１に示すＥＥＰＲＯＭの切断線III−IIIにおける模式的な断面図である。図４は、図１に示すＥＥＰＲＯＭの切断線IV−IVにおける模式的な断面図である。
【００２６】
ＥＥＰＲＯＭ１は、図２〜４に示すように、Ｐ型の半導体層２を備えている。半導体層２は、Ｓｉ（シリコン）基板であってもよいし、エピタキシャル成長またはＣＶＤ（Chemical Vapor Deposition）により形成されるＳｉ層などであってもよい。
【００２７】
半導体層２の表面には、複数のアクティブ領域３を除いて、素子分離部４が形成されている。素子分離部４は、たとえば、半導体層２の表面から比較的浅く掘り下がった溝（Shallow Trench）に絶縁体が埋設された構造を有するものであってもよいし、ＬＯＣＯＳ（Local Oxidation of Silicon）法により半導体層２の表面に選択的に形成されたシリコン酸化膜であってもよい。なお、素子分離部４が図示された各図では、素子分離部４にのみハッチングを付し、それ以外の部分にはハッチングを付していない。
【００２８】
図１には、アクティブ領域３の輪郭が太線で示されている。複数のアクティブ領域３は、行方向およびこれと直交する列方向に整列して形成されている。各アクティブ領域３は、列方向に延びる第１部分５と、第１部分５に対して行方向に間隔を空けて列方向に延びる第２部分６と、第１部分５および第２部分６の列方向の各一端部間を接続する第３部分７とを有している。
【００２９】
アクティブ領域３の第３部分７において、半導体層２の表層部には、図３，４に示すように、Ｎ型の第１不純物領域８および第２不純物領域９が列方向に間隔を空けて形成されている。
【００３０】
また、アクティブ領域３の第１部分５において、半導体層２の表層部には、Ｎ型の第３不純物領域１０が第２不純物領域９に対して列方向に間隔を空けて形成されている。さらに、第１部分５の列方向の端部において、半導体層２の表層部には、Ｎ型の第４不純物領域１１が第３不純物領域に対して列方向に間隔を空けて形成されている。
【００３１】
また、アクティブ領域３の第２部分６において、半導体層２の表層部には、Ｎ型の第５不純物領域１２および第６不純物領域１３が列方向に互いに隣接して一体をなして形成されている。この一体をなす第５不純物領域１２および第６不純物領域１３は、第２不純物領域９からその順に連続している。
【００３２】
第１不純物領域８、第２不純物領域９、第３不純物領域１０および第４不純物領域１１は、ほぼ同じＮ型不純物濃度を有し、第５不純物領域１２および第６不純物領域１３は、第１不純物領域８、第２不純物領域９、第３不純物領域１０および第４不純物領域１１のＮ型不純物濃度よりも高いＮ型不純物濃度を有している。
【００３３】
図２〜４に示すように、半導体層２上には、第１絶縁膜１４が形成されている。第１絶縁膜１４は、たとえば、ＳｉＯ２からなる。
【００３４】
第１絶縁膜１４上には、図３，４に示すように、第１不純物領域８と第２不純物領域９との間の領域と対向する位置に、ドープトポリシリコン（たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコン）からなるセレクトゲート１５が行方向に延びるライン状に形成されている。
【００３５】
また、第１絶縁膜１４上には、図１〜４に示すように、第２不純物領域９と第３不純物領域１０との間の領域および第５不純物領域１２と対向する位置に、ドープトポリシリコンからなる第１フローティングゲート１６がそれらの領域に跨るように形成されている。
【００３６】
第１フローティングゲート１６上には、第２絶縁膜１７が形成されている。第２絶縁膜１７は、たとえば、窒化シリコン膜を１対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜−窒化膜−酸化膜）構造を有している。第２絶縁膜１７は、第１フローティングゲート１６の上面および側面を被覆している。
【００３７】
第２絶縁膜１７上には、ドープトポリシリコンからなる第１コントロールゲート１８が行方向に延びるライン状に形成されている。第１コントロールゲート１８は、第２絶縁膜１７の上面および側面を被覆している。
【００３８】
第１絶縁膜１４には、第５不純物領域１２と対向する部分の一部の厚さが小さくされることにより、図１，２，４に示すように、第１トンネルウィンドウ１９が形成されている。
【００３９】
さらに、図１，３，４に示すように、第１絶縁膜１４上には、第３不純物領域１０と第４不純物領域１１との間の領域および第６不純物領域１３と対向する位置に、ドープトポリシリコンからなる第２フローティングゲート２０がそれらの領域に跨るように形成されている。
【００４０】
第２フローティングゲート２０上には、第３絶縁膜２１が形成されている。第３絶縁膜２１は、たとえば、窒化シリコン膜を１対の酸化シリコン膜で挟み込んだＯＮＯ構造を有している。第３絶縁膜２１は、第２フローティングゲート２０の上面および側面を被覆している。
【００４１】
第３絶縁膜２１上には、ドープトポリシリコンからなる第２コントロールゲート２２が行方向に延びるライン状に形成されている。第２コントロールゲート２２は、第３絶縁膜２１の上面および側面を被覆している。
【００４２】
図１，４に示すように、第１絶縁膜１４には、第６不純物領域１３と対向する部分の一部の厚さが小さくされることにより、第２トンネルウィンドウ２３が形成されている。たとえば、第１絶縁膜１４の厚さが２００〜４００Åであるのに対し、第１トンネルウィンドウ１９および第２トンネルウィンドウ２３は、７０〜１００Åの厚さに形成されている。
【００４３】
そして、図２〜４に示すように、半導体層２上には、層間絶縁膜２４が積層されている。層間絶縁膜２４は、たとえば、ＳｉＯ２からなる。層間絶縁膜２４により、第１絶縁膜１４、セレクトゲート１５、第１コントロールゲート１８および第２コントロールゲート２２が一括して被覆されている。
【００４４】
層間絶縁膜２４上には、複数の配線（図示せず）が形成されており、層間絶縁膜２４には、図１，３に示すように、それらの配線と第１不純物領域８および第４不純物領域１１とをそれぞれ接続するためのコンタクトプラグ２５，２６が埋設されている。コンタクトプラグ２５，２６は、たとえば、Ｗ（タングステン）からなる。第１不純物領域８の表層部には、コンタクトプラグ２５が接続される部分に、それ以外の部分よりも高いＮ型不純物濃度を有するコンタクト領域２７が形成されている。また、第４不純物領域１１の表層部には、コンタクトプラグ２６が接続される部分に、それ以外の部分よりも高いＮ型不純物濃度を有するコンタクト領域２８が形成されている。
【００４５】
第１不純物領域８、第２不純物領域９、および第１不純物領域８と第２不純物領域９との間の領域に第１絶縁膜１４を挟んで対向するセレクトゲート１５は、セレクトトランジスタを構成する。また、第２不純物領域９、第３不純物領域１０、第５不純物領域１２、第２不純物領域９と第３不純物領域１０との間の領域および第５不純物領域１２に第１絶縁膜１４を挟んで対向する第１フローティングゲート１６、第２絶縁膜１７、ならびに第１コントロールゲート１８は、第１のメモリトランジスタを構成する。さらに、第３不純物領域１０、第４不純物領域１１、第３不純物領域１０と第４不純物領域１１との間の領域および第６不純物領域１３に第１絶縁膜１４を挟んで対向する第２フローティングゲート２０、第３絶縁膜２１、ならびに第２コントロールゲート２２は、第２のメモリトランジスタを構成する。
【００４６】
第１コントロールゲート１８および第２コントロールゲート２２が接地電位とされ、第４不純物領域１１（コンタクトプラグ２６に接続された配線）がオープン状態とされた状態で、第１不純物領域８（コンタクトプラグ２５に接続された配線）およびセレクトゲート１５にプログラム電圧Ｖpp（たとえば、１５〜２０Ｖ）が印加されると、セレクトトランジスタがオンになり、第５不純物領域１２と第１フローティングゲート１６との間、および第６不純物領域１３と第２フローティングゲート２０との間にそれぞれ高電界が形成される。そして、その高電界により、第１フローティングゲート１６および第２フローティングゲート２０からそれぞれ第５不純物領域１２および第６不純物領域１３に電子が引き抜かれ、第１および第２のメモリトランジスタへのデータの書き込みが達成される。
【００４７】
このように、ＥＥＰＲＯＭ１では、第１および第２のメモリトランジスタに同一のデータを同時に書き込むことができる。そのため、２つのメモリトランジスタに同一のデータが個別に書き込まれる構成とは異なり、２つのメモリトランジスタ（第１および第２のメモリトランジスタ）に同一のデータを確実に書き込むことができる。
【００４８】
データの消去時には、第１不純物領域８（コンタクトプラグ２５に接続された配線）および第４不純物領域１１（コンタクトプラグ２６に接続された配線）が接地電位とされる。そして、セレクトゲート１５、第１コントロールゲート１８および第２コントロールゲート２２にプログラム電圧Ｖppが印加される。これにより、第２不純物領域９、第５不純物領域１２および第６不純物領域１３に電子が流れ込む。その結果、第５不純物領域１２と第１フローティングゲート１６との間、および第６不純物領域１３と第２フローティングゲート２０との間に高電界が形成され、第５不純物領域１２および第６不純物領域１３からそれぞれ第１フローティングゲート１６および第２フローティングゲート２０に、電子が第１トンネルウィンドウ１９および第２トンネルウィンドウ２３をＦＮトンネルして注入される。
【００４９】
第１フローティングゲート１６および第２フローティングゲート２０に電子が蓄積されている状態と蓄積されていない状態とでは、各メモリトランジスタの閾値電圧（各メモリトランジスタをオンさせるのに必要な電圧）が異なる。すなわち、閾値電圧は、第１フローティングゲート１６および第２フローティングゲート２０に電子が蓄積されている状態では、相対的に高い電圧Ｖth(1)をとり、第１フローティングゲート１６および第２フローティングゲート２０に電子が蓄積されていない状態では、相対的に低い電圧Ｖth(0)をとる。
【００５０】
メモリトランジスタからのデータの読み出し時には、第１不純物領域８（コンタクトプラグ２５に接続された配線）およびセレクトゲート１５に所定電圧Ｖccが印加される。また、第４不純物領域１１（コンタクトプラグ２６に接続された配線）が接地電位とされる。そして、第１コントロールゲート１８および第２コントロールゲート２２に電圧Ｖth(1)と電圧Ｖth(0)との中間値のセンス電圧Ｖsenseが印加される。センス電圧Ｖsenseの印加により、各メモリトランジスタに電流が流れれば、論理信号「１」を得ることができる。一方、センス電圧Ｖsenseの印加により、各メモリトランジスタに電流が流れなければ、論理信号「０」を得ることができる。
【００５１】
図５Ａ〜５Ｉ，６Ａ〜６Ｉは、図１〜４に示すＥＥＰＲＯＭの製造工程を順に示す模式的な断面図である。図５Ａ〜５Ｉの切断線は、図３の切断線（図１に示す切断線III−III）と同じであり、図６Ａ〜６Ｉの切断線は、図４の切断線（図１に示す切断線IV−IVと同じである。
【００５２】
ＥＥＰＲＯＭ１の製造工程では、まず、図５Ａ，６Ａに示すように、半導体層２の表面に、素子分離部４が選択的に形成される。
【００５３】
次に、図５Ｂ，６Ｂに示すように、フォトリソグラフィにより、半導体層２上に、第５不純物領域１２および第６不純物領域１３を形成すべき部分と対向する部分に開口５１を有するレジストパターン５２が形成される。そして、イオン注入法により、レジストパターン５２をマスクとして、開口５１から半導体層２の表層部にＮ型不純物（たとえば、Ｐ（リン）またはＡｓ（ヒ素））が注入される。これにより、半導体層２の表層部に、第５不純物領域１２および第６不純物領域１３が形成される。イオン注入後、レジストパターン５２は除去される。
【００５４】
その後、図５Ｃ，６Ｃに示すように、熱酸化法により、半導体層２の表面に酸化シリコン膜５３が形成される。次いで、フォトリソグラフィにより、酸化シリコン膜５３上に、第１トンネルウィンドウ１９および第２トンネルウィンドウ２３を形成すべき部分とそれぞれ対向する部分に開口５４，５５を有するレジストパターン５６が形成される。そして、レジストパターン５６をマスクとするエッチングにより、酸化シリコン膜５３における開口５４，５５から露出する部分が除去される。これにより、半導体層２の表面が選択的に露出する。酸化シリコン膜５３を除去する手法としては、半導体層２にダメージを与えることを防止するために、ドライエッチングではなく、ウエットエッチングが採用される。エッチング後、レジストパターン５６は除去される。
【００５５】
次いで、図５Ｄ，６Ｄを参照して、熱酸化法により、半導体層２の表面の露出した部分に、酸化シリコン膜５７が半導体層２の表面に先に形成されている酸化シリコン膜５３と一体的に形成される。酸化シリコン膜５７の形成に伴い、酸化シリコン膜５３の厚さが増す（さらに成長する）ので、酸化シリコン膜５７は、酸化シリコン膜５３よりもその厚さが小さくなる。これにより、酸化シリコン膜５７は、第１トンネルウィンドウ１９および第２トンネルウィンドウ２３を構成し、半導体層２上に、それらの第１トンネルウィンドウ１９および第２トンネルウィンドウ２３を有する第１絶縁膜１４が得られる。
【００５６】
その後、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、第１絶縁膜１４上に、ポリシリコン層が形成される。つづいて、イオン注入法により、そのポリシリコン層に対してＮ型不純物が注入される。その後、フォトリソグラフィおよびエッチングにより、Ｎ型不純物が注入されたポリシリコン層（ドープトポリシリコン層）がパターニングされる。これにより、図５Ｅ，６Ｅに示すように、第１絶縁膜１４上に、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０が形成される。
【００５７】
次いで、図５Ｆ，６Ｆに示すように、イオン注入法により、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０をマスクとして、半導体層２の表層部にＮ型不純物が注入される。これにより、半導体層２の表層部に、第１不純物領域８、第２不純物領域９、第３不純物領域１０および第４不純物領域１１がセレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０に対して自己整合的に形成される。また、第５不純物領域１２および第６不純物領域１３にＮ型不純物がさらに注入されることにより、第５不純物領域１２および第６不純物領域１３のＮ型不純物濃度が高くなる。
【００５８】
次に、ＣＶＤ法により、第１絶縁膜１４、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０の各表面を一括して被覆するように、ＯＮＯ構造を有するＯＮＯ膜５８が形成される。その後、図５Ｇ，６Ｇに示すように、ＯＮＯ膜５８は、第１絶縁膜１４の表面上から除去され、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０の各表面上に残される。ＯＮＯ膜５８の選択的な除去は、フォトリソグラフィおよびエッチングにより達成される。
【００５９】
次いで、ＬＰＣＶＤ法により、第１絶縁膜１４およびＯＮＯ膜５８上に、ドープトポリシリコン層が形成される。そして、そのドープトポリシリコン層が半導体層２の表面上およびＯＮＯ膜５８におけるセレクトゲート１５を被覆している部分上から除去される。このとき、ＯＮＯ膜５８におけるセレクトゲート１５を被覆している部分も除去される。これにより、図５Ｈ，６Ｈに示すように、第１コントロールゲート１８および第２コントロールゲート２２が形成される。また、第１フローティングゲート１６および第２フローティングゲート２０上に残されたＯＮＯ膜５８は、それぞれ第２絶縁膜１７および第３絶縁膜２１となる。ドープトポリシリコン層およびＯＮＯ膜５８の選択的な除去は、フォトリソグラフィおよびエッチングにより達成される。
【００６０】
その後、図５Ｉ，６Ｉに示すように、フォトリソグラフィにより、半導体層２上に、レジストパターン５９が形成される。そして、イオン注入法により、レジストパターン５９をマスクとして、半導体層２の表層部にＮ型不純物が注入される。これにより、半導体層２の表層部に、コンタクト領域２７，２８が形成される。イオン注入後、レジストパターン５９は除去される。
【００６１】
そして、半導体層２上に、層間絶縁膜２４およびコンタクトプラグ２５，２６などが形成され、図１〜４に示すＥＥＰＲＯＭ１が得られる。
【００６２】
図７は、本発明の第２の実施形態に係るＥＥＰＲＯＭの模式的な平面図である。図８は、図７に示すＥＥＰＲＯＭの切断線VIII−VIIIにおける模式的な断面図である。図９は、図７に示すＥＥＰＲＯＭの切断線IX−IXにおける模式的な断面図である。図１０は、図７に示すＥＥＰＲＯＭの切断線Ｘ−Ｘにおける模式的な断面図である。図７〜１０の各図において、図１〜４に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図７〜１０に示す構造について、図１〜４に示す構造との相違点のみを取り上げて説明し、同一の参照符号を付した各部の説明を省略する。
【００６３】
図７〜１０に示すＥＥＰＲＯＭ７１では、図１に示す第１トンネルウィンドウ１９および第２トンネルウィンドウ２３に対応する各部分に加えて、それら各部分の間の部分の第１絶縁膜１４の厚さが小さくされることにより、第１トンネルウィンドウ１９および第２トンネルウィンドウ２３を包含する１つのトンネルウィンドウ７２が形成されている。言い換えれば、トンネルウィンドウ７２は、図１に示す第１トンネルウィンドウ１９および第２トンネルウィンドウ２３がそれぞれ対向方向に延長され、それらが列方向に隣接して一体化したように形成されている。
【００６４】
また、第１コントロールゲート１８および第２コントロールゲート２２は、それぞれ第２絶縁膜１７および第３絶縁膜２１の列方向に互いに対向する各側面を被覆していない。すなわち、第１コントロールゲート１８および第２コントロールゲート２２は、それぞれ第２絶縁膜１７および第３絶縁膜２１の上面および列方向に互いに対向していない各側面を被覆している。
【００６５】
図１１Ａ〜１１Ｉ，１２Ａ〜１２Ｉは、図７〜１０に示すＥＥＰＲＯＭの製造工程を順に示す模式的な断面図である。図１１Ａ〜１１Ｉの切断線は、図９の切断線（図７に示す切断線VIII−VIII）と同じであり、図１２Ａ〜１２Ｉの切断線は、図１０の切断線（図１に示す切断線Ｘ−Ｘと同じである。
【００６６】
ＥＥＰＲＯＭ７１の製造工程では、まず、図１１Ａ，１２Ａに示すように、半導体層２の表面に、素子分離部４が選択的に形成される。
【００６７】
次に、図１１Ｂ，１２Ｂに示すように、フォトリソグラフィにより、半導体層２上に、第５不純物領域１２および第６不純物領域１３を形成すべき部分と対向する部分に開口５１を有するレジストパターン５２が形成される。そして、イオン注入法により、レジストパターン５２をマスクとして、開口５１から半導体層２の表層部にＮ型不純物が注入される。これにより、半導体層２の表層部に、第５不純物領域１２および第６不純物領域１３が形成される。イオン注入後、レジストパターン５２は除去される。
【００６８】
その後、図１１Ｃ，１２Ｃに示すように、熱酸化法により、半導体層２の表面に酸化シリコン膜５３が形成される。次いで、フォトリソグラフィにより、酸化シリコン膜５３上に、トンネルウィンドウ７２を形成すべき部分と対向する部分に開口６０を有するレジストパターン６１が形成される。そして、レジストパターン６１をマスクとするエッチングにより、酸化シリコン膜５３における開口６０から露出する部分が除去される。これにより、半導体層２の表面が選択的に露出する。酸化シリコン膜５３を除去する手法としては、半導体層２にダメージを与えることを防止するために、ドライエッチングではなく、ウエットエッチングが採用される。エッチング後、レジストパターン６１は除去される。
【００６９】
次いで、図１１Ｄ，１２Ｄを参照して、熱酸化法により、半導体層２の表面の露出した部分に、酸化シリコン膜６２が半導体層２の表面に先に形成されている酸化シリコン膜５３と一体的に形成される。酸化シリコン膜６２の形成に伴い、酸化シリコン膜５３の厚さが増す（さらに成長する）ので、酸化シリコン膜６２は、酸化シリコン膜５３よりもその厚さが小さくなる。これにより、酸化シリコン膜６２は、トンネルウィンドウ７２を構成し、半導体層２上に、そのトンネルウィンドウ７２を有する第１絶縁膜１４が得られる。
【００７０】
その後、ＬＰＣＶＤ法により、第１絶縁膜１４上に、ポリシリコン層が形成される。つづいて、イオン注入法により、そのポリシリコン層に対してＮ型不純物が注入される。その後、フォトリソグラフィおよびエッチングにより、Ｎ型不純物が注入されたポリシリコン層（ドープトポリシリコン層）がパターニングされる。これにより、図１１Ｅ，１２Ｅに示すように、第１絶縁膜１４上に、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０が形成される。
【００７１】
次いで、図１１Ｆ，１２Ｆに示すように、イオン注入法により、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０をマスクとして、半導体層２の表層部にＮ型不純物が注入される。これにより、半導体層２の表層部に、第１不純物領域８、第２不純物領域９、第３不純物領域１０および第４不純物領域１１がセレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０に対して自己整合的に形成される。また、第５不純物領域１２および第６不純物領域１３にＮ型不純物がさらに注入されることにより、第５不純物領域１２および第６不純物領域１３のＮ型不純物濃度が高くなる。
【００７２】
次に、ＣＶＤ法により、第１絶縁膜１４、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０の各表面を一括して被覆するように、ＯＮＯ構造を有するＯＮＯ膜５８が形成される。その後、図１１Ｇ，１２Ｇに示すように、ＯＮＯ膜５８は、第１絶縁膜１４の表面上から除去され、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０の各表面上に残される。ＯＮＯ膜５８の選択的な除去は、フォトリソグラフィおよびエッチングにより達成される。
【００７３】
次いで、ＬＰＣＶＤ法により、第１絶縁膜１４およびＯＮＯ膜５８上に、ドープトポリシリコン層が形成される。そして、そのドープトポリシリコン層が選択的に除去される。また、ＯＮＯ膜５８におけるセレクトゲート１５を被覆している部分が除去される。これにより、図１１Ｈ，１２Ｈに示すように、第１コントロールゲート１８および第２コントロールゲート２２が形成される。また、第１フローティングゲート１６および第２フローティングゲート２０上に残されたＯＮＯ膜５８は、それぞれ第２絶縁膜１７および第３絶縁膜２１となる。ドープトポリシリコン層およびＯＮＯ膜５８の選択的な除去は、フォトリソグラフィおよびエッチングにより達成される。
【００７４】
その後、図１１Ｉ，１２Ｉに示すように、フォトリソグラフィにより、半導体層２上に、レジストパターン５９が形成される。そして、イオン注入法により、レジストパターン５９をマスクとして、半導体層２の表層部にＮ型不純物が注入される。これにより、半導体層２の表層部に、コンタクト領域２７，２８が形成される。イオン注入後、レジストパターン５９は除去される。
【００７５】
そして、半導体層２上に、層間絶縁膜２４およびコンタクトプラグ２５，２６などが形成され、図７〜１０に示すＥＥＰＲＯＭ７１が得られる。
【００７６】
トンネルウィンドウ７２は、第１トンネルウィンドウ１９および第２トンネルウィンドウ２３よりも大きいので、その形成のために、酸化シリコン膜５３の微細なパターニングが不要である。そして、トンネルウィンドウ７２と第１フローティングゲート１６および第２フローティングゲート２０との各重なり部分のサイズを必要最小にすることにより、酸化シリコン膜５３の微細なパターニングを不要とすることができながら、メモリセル（アクティブ領域３）のサイズを縮小することができる。
【００７７】
以上、本発明の２つの実施形態を説明したが、これらの実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【００７８】
たとえば、ＥＥＰＲＯＭ１，７１において、各半導体部分の導電型（Ｐ型、Ｎ型）を反転した構造が採用されてもよい。
【００７９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００８０】
【図１】図１は、本発明の第１の実施形態に係るＥＥＰＲＯＭの模式的な平面図である。
【図２】図２は、図１に示すＥＥＰＲＯＭの切断線II−IIにおける模式的な断面図である。
【図３】図３は、図１に示すＥＥＰＲＯＭの切断線III−IIIにおける模式的な断面図である。
【図４】図４は、図１に示すＥＥＰＲＯＭの切断線IV−IVにおける模式的な断面図である。
【図５Ａ】図５Ａは、図１〜４に示すＥＥＰＲＯＭの製造方法を説明するための模式的な断面図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す模式的な断面図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す模式的な断面図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す模式的な断面図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す模式的な断面図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す模式的な断面図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す模式的な断面図である。
【図５Ｈ】図５Ｈは、図５Ｇの次の工程を示す模式的な断面図である。
【図５Ｉ】図５Ｉは、図５Ｈの次の工程を示す模式的な断面図である。
【図６Ａ】図６Ａは、図１〜４に示すＥＥＰＲＯＭの製造方法を説明するための模式的な断面図である。
【図６Ｂ】図６Ｂは、図６Ａの次の工程を示す模式的な断面図である。
【図６Ｃ】図６Ｃは、図６Ｂの次の工程を示す模式的な断面図である。
【図６Ｄ】図６Ｄは、図６Ｃの次の工程を示す模式的な断面図である。
【図６Ｅ】図６Ｅは、図６Ｄの次の工程を示す模式的な断面図である。
【図６Ｆ】図６Ｆは、図６Ｅの次の工程を示す模式的な断面図である。
【図６Ｇ】図６Ｇは、図６Ｆの次の工程を示す模式的な断面図である。
【図６Ｈ】図６Ｈは、図６Ｇの次の工程を示す模式的な断面図である。
【図６Ｉ】図６Ｉは、図６Ｈの次の工程を示す模式的な断面図である。
【図７】図７は、本発明の第２の実施形態に係るＥＥＰＲＯＭの模式的な平面図である。
【図８】図８は、図７に示すＥＥＰＲＯＭの切断線VIII−VIIIにおける模式的な断面図である。
【図９】図９は、図７に示すＥＥＰＲＯＭの切断線IX−IXにおける模式的な断面図である。
【図１０】図１０は、図７に示すＥＥＰＲＯＭの切断線Ｘ−Ｘにおける模式的な断面図である。
【図１１Ａ】図１１Ａは、図７〜１０に示すＥＥＰＲＯＭの製造方法を説明するための模式的な断面図である。
【図１１Ｂ】図１１Ｂは、図１１Ａの次の工程を示す模式的な断面図である。
【図１１Ｃ】図１１Ｃは、図１１Ｂの次の工程を示す模式的な断面図である。
【図１１Ｄ】図１１Ｄは、図１１Ｃの次の工程を示す模式的な断面図である。
【図１１Ｅ】図１１Ｅは、図１１Ｄの次の工程を示す模式的な断面図である。
【図１１Ｆ】図１１Ｆは、図１１Ｅの次の工程を示す模式的な断面図である。
【図１１Ｇ】図１１Ｇは、図１１Ｆの次の工程を示す模式的な断面図である。
【図１１Ｈ】図１１Ｈは、図１１Ｇの次の工程を示す模式的な断面図である。
【図１１Ｉ】図１１Ｉは、図１１Ｈの次の工程を示す模式的な断面図である。
【図１２Ａ】図１２Ａは、図７〜１０に示すＥＥＰＲＯＭの製造方法を説明するための模式的な断面図である。
【図１２Ｂ】図１２Ｂは、図１２Ａの次の工程を示す模式的な断面図である。
【図１２Ｃ】図１２Ｃは、図１２Ｂの次の工程を示す模式的な断面図である。
【図１２Ｄ】図１２Ｄは、図１２Ｃの次の工程を示す模式的な断面図である。
【図１２Ｅ】図１２Ｅは、図１２Ｄの次の工程を示す模式的な断面図である。
【図１２Ｆ】図１２Ｆは、図１２Ｅの次の工程を示す模式的な断面図である。
【図１２Ｇ】図１２Ｇは、図１２Ｆの次の工程を示す模式的な断面図である。
【図１２Ｈ】図１２Ｈは、図１２Ｇの次の工程を示す模式的な断面図である。
【図１２Ｉ】図１２Ｉは、図１２Ｈの次の工程を示す模式的な断面図である。
【図１３】図１３は、従来のＷセル方式のＥＥＰＲＯＭの模式的な平面図である。
【図１４】図１４は、図１３に示すＥＥＰＲＯＭの切断線XIV−XIVにおける模式的な断面図である。
【符号の説明】
【００８１】
１ ＥＥＰＲＯＭ
２ 半導体層
３ アクティブ領域
４ 素子分離部
５ 第１部分
６ 第２部分
７ 第３部分
８ 第１不純物領域
９ 第２不純物領域
１０ 第３不純物領域
１１ 第４不純物領域
１２ 第５不純物領域
１３ 第６不純物領域
１４ 第１絶縁膜
１５ セレクトゲート
１６ 第１フローティングゲート
１７ 第２絶縁膜
１８ 第１コントロールゲート
１９ 第１トンネルウィンドウ
２０ 第２フローティングゲート
２１ 第３絶縁膜
２２ 第２コントロールゲート
２３ 第２トンネルウィンドウ
７１ ＥＥＰＲＯＭ
７２ トンネルウィンドウ
【技術分野】
【０００１】
本発明は、Ｗ（ダブル）セル方式のＥＥＰＲＯＭ（Electrically Erasable Programmable Read On Memory）に関する。
【背景技術】
【０００２】
不揮発性メモリの代表的なものとして、ＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭには、２つのメモリセル（メモリトランジスタ）に同一のデータが保持される、Ｗセル方式を採用したものがある。Ｗセル方式のＥＥＰＲＯＭでは、一方のメモリセルが故障しても、他方のメモリセルにデータを読み書きすることが可能である。
【０００３】
図１３は、従来のＷセル方式のＥＥＰＲＯＭの模式的な平面図である。図１４は、図１３に示すＥＥＰＲＯＭの切断線XIV−XIVにおける模式的な断面図である。
【０００４】
ＥＥＰＲＯＭは、Ｐ型のシリコン基板１０１を備えている。シリコン基板１０１上には、ＳｉＯ２（酸化シリコン）からなる第１絶縁膜１０２が形成されている。また、シリコン基板１０１の表層部には、平面視長方形状のアクティブ領域１０４を除いて、素子分離部１０３が形成されている。図１３には、アクティブ領域１０４の輪郭が太線で示されている。素子分離部１０３は、たとえば、その表面から比較的浅く掘り下がった溝（Shallow Trench）に絶縁体を埋設した構造を有している。
【０００５】
アクティブ領域１０４において、シリコン基板１０１の表層部には、５つのＮ型の不純物領域１０５〜１０９がアクティブ領域１０４の長手方向に間隔を空けて整列して形成されている。アクティブ領域１０４の長手方向の一端側から他端側へと並ぶ不純物領域１０５〜１０９を、それぞれ第１〜第５不純物領域１０５〜１０９とする。
【０００６】
第１絶縁膜１０２上には、第１不純物領域１０５と第２不純物領域１０６との間の領域と対向する位置に、第１セレクトゲート１１０がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。また、第１絶縁膜１０２上には、第２不純物領域１０６と第３不純物領域１０７との間の領域と対向する位置に、第１フローティングゲート１１１が形成されている。第１フローティングゲート１１１上には、ＳｉＯ２からなる第２絶縁膜１１２が形成されている。第２絶縁膜１１２上には、第１コントロールゲート１１３がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。第１絶縁膜１０２には、第２不純物領域１０６と第１フローティングゲート１１１とに挟まれた部分の一部の厚さが小さくされることにより、第１トンネルウィンドウ１１４が形成されている。
【０００７】
これにより、ＥＥＰＲＯＭは、第１不純物領域１０５、第２不純物領域１０６および第１セレクトゲート１１０を含む第１セレクトトランジスタと、第２不純物領域１０６、第３不純物領域１０７、第１フローティングゲート１１１および第１コントロールゲート１１３を含む第１メモリトランジスタとを備えている。
【０００８】
また、第１絶縁膜１０２上には、第３不純物領域１０７と第４不純物領域１０８との間の領域と対向する位置に、第２セレクトゲート１１５がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。さらに、第１絶縁膜１０２上には、第４不純物領域１０８と第５不純物領域１０９との間の領域と対向する位置に、第２フローティングゲート１１６が形成されている。第２フローティングゲート１１６上には、ＳｉＯ２からなる第３絶縁膜１１７が形成されている。第３絶縁膜１１７上には、第２コントロールゲート１１８がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。第１絶縁膜１０２には、第４不純物領域１０８と第２フローティングゲート１１６とに挟まれた部分の一部の厚さが小さくされることにより、第２トンネルウィンドウ１１９が形成されている。
【０００９】
これにより、ＥＥＰＲＯＭは、第３不純物領域１０７、第４不純物領域１０８および第２セレクトゲート１１５を含む第２セレクトトランジスタと、第４不純物領域１０８、第５不純物領域１０９、第２フローティングゲート１１６および第２コントロールゲート１１８を含む第２メモリトランジスタとを備えている。
【００１０】
そして、シリコン基板１０１上には、層間絶縁膜１２０が積層されている。この層間絶縁膜１２０により、第１絶縁膜１０２、第１セレクトゲート１１０、第１コントロールゲート１１３、第２セレクトゲート１１５および第２コントロールゲート１１８が一括して被覆されている。層間絶縁膜１２０には、第１不純物領域１０５、第３不純物領域１０７および第５不純物領域１０９と層間絶縁膜１２０上に形成される配線（図示せず）とをそれぞれ接続するためのコンタクトプラグ１２１〜１２３が埋設されている。
【特許文献１】特開２００８−１８６９３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
第１メモリトランジスタへのデータの書き込み時には、第１コントロールゲート１１３が接地電位とされる。また、第１メモリトランジスタのソース領域である第３不純物領域１０７がオープン状態とされる。そして、第１セレクトトランジスタのドレイン領域である第１不純物領域１０５および第１セレクトゲート１１０にプログラム電圧Ｖpp（たとえば、１５〜２０Ｖ）が印加される。これにより、第１セレクトトランジスタがオンになり、第１メモリトランジスタのドレイン領域である第２不純物領域１０６と第１フローティングゲート１１１との間に高電界が形成される。この高電界が形成されると、第１フローティングゲート１１１から第２不純物領域１０６に電子が引き抜かれ、第１メモリトランジスタへのデータの書き込みが達成される。
【００１２】
一方、第２メモリトランジスタへのデータの書き込み時には、第２コントロールゲート１１８が接地電位とされる。また、第２メモリトランジスタのソース領域である第５不純物領域１０９がオープン状態とされる。そして、第２セレクトトランジスタのドレイン領域である第３不純物領域１０７および第２セレクトゲート１１５にプログラム電圧Ｖppが印加される。これにより、第２セレクトトランジスタがオンになり、第２メモリトランジスタのドレイン領域である第４不純物領域１０８と第２フローティングゲート１１６との間に高電界が形成される。この高電界が形成されると、第２フローティングゲート１１６から第４不純物領域１０８に電子が引き抜かれ、第２メモリトランジスタへのデータの書き込みが達成される。
【００１３】
このとき、第１セレクトトランジスタのドレイン領域である第１不純物領域１０５がオープン状態とされ、第１セレクトゲート１１０および第１コントロールゲート１１３が接地電位とされる。しかしながら、第１メモリトランジスタのソース領域である第３不純物領域１０７に比較的高電圧であるプログラム電圧Ｖppが印加されるため、第１メモリトランジスタがオンになり、第１メモリトランジスタのドレイン領域である第２不純物領域１０６と第１フローティングゲート１１１との間に高電界が形成されて、第１フローティングゲート１１１から第２不純物領域１０６に電子が引き抜かれるおそれがある。
【００１４】
そこで、本発明の目的は、２つのメモリトランジスタに同一のデータを確実に書き込むことができる、ＥＥＰＲＯＭを提供することである。
【課題を解決するための手段】
【００１５】
前記の目的を達成するための請求項１記載の発明は、第１導電型の半導体層と、前記半導体層上に形成された第１絶縁膜と、前記半導体層の表面に選択的に形成され、アクティブ領域を取り囲む素子分離部と、前記アクティブ領域において、前記半導体層の表層部に形成された第２導電型の第１不純物領域と、前記アクティブ領域において、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型の第２不純物領域と、前記第１絶縁膜上に形成され、前記第１不純物領域と前記第２不純物領域との間の領域に対向するセレクトゲートと、前記アクティブ領域において、前記半導体層の表層部に前記第２不純物領域と間隔を空けて形成された第２導電型の第３不純物領域と、前記第１絶縁膜上に形成され、前記第２不純物領域と前記第３不純物領域との間の領域に対向する第１フローティングゲートと、前記第１フローティングゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第１コントロールゲートと、前記アクティブ領域において、前記半導体層の表層部に前記第３不純物領域と間隔を空けて形成された第２導電型の第４不純物領域と、前記第１絶縁膜上に形成され、前記第３不純物領域と前記第４不純物領域との間の領域に対向する第２フローティングゲートと、前記第２フローティングゲート上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第２コントロールゲートと、前記第１絶縁膜における前記第１フローティングゲートと接する部分の一部の厚さを小さくすることにより形成された第１トンネルウィンドウと、前記半導体層の表層部における前記第１トンネルウィンドウと対向する部分に形成され、前記第２不純物領域に接続された第２導電型の第５不純物領域と、前記第１絶縁膜における前記第２フローティングゲートと接する部分の一部の厚さを小さくすることにより形成された第２トンネルウィンドウと、前記半導体層の表層部における前記第２トンネルウィンドウと対向する部分に形成され、前記第２不純物領域に接続された第２導電型の第６不純物領域とを含む、ＥＥＰＲＯＭである。
【００１６】
第１不純物領域、第２不純物領域、および第１不純物領域と第２不純物領域との間の領域に第１絶縁膜を挟んで対向するセレクトゲートは、セレクトトランジスタを構成する。また、第２不純物領域、第３不純物領域、第５不純物領域、第２不純物領域と第３不純物領域との間の領域および第５不純物領域に第１絶縁膜を挟んで対向する第１フローティングゲート、第２絶縁膜、ならびに第１コントロールゲートは、第１のメモリトランジスタを構成する。さらに、第３不純物領域、第４不純物領域、第３不純物領域と第４不純物領域との間の領域および第６不純物領域に第１絶縁膜を挟んで対向する第２フローティングゲート、第３絶縁膜、ならびに第２コントロールゲートは、第２のメモリトランジスタを構成する。
【００１７】
第１コントロールゲートおよび第２コントロールゲートが接地電位とされ、第４不純物領域がオープン状態とされた状態で、第１不純物領域およびセレクトゲートにプログラム電圧Ｖppが印加されると、セレクトトランジスタがオンになり、第２不純物領域に接続された第５不純物領域と第１フローティングゲートとの間、および第２不純物領域に接続された第６不純物領域と第２フローティングゲートとの間にそれぞれ高電界が形成される。そして、その高電界により、第１フローティングゲートおよび第２フローティングゲートからそれぞれ第５不純物領域および第６不純物領域にキャリアが引き抜かれ、第１および第２のメモリトランジスタへのデータの書き込みが達成される。
【００１８】
このように、第１および第２のメモリトランジスタに同一のデータを同時に書き込むことができる。そのため、２つのメモリトランジスタに同一のデータが個別に書き込まれる構成とは異なり、２つのメモリトランジスタ（第１および第２のメモリトランジスタ）に同一のデータを確実に書き込むことができる。
【００１９】
請求項２に記載のように、第５不純物領域および第６不純物領域は、所定方向に隣接して一体をなし、第６不純物領域は、第５不純物領域を介して第２不純物領域に接続されていてもよい。
【００２０】
この場合において、請求項３に記載のように、第１不純物領域は、第２不純物領域に対して前記所定方向に対向し、第２不純物領域は、前記所定方向と直交する方向に延び、第３不純物領域は、第２不純物領域の前記所定方向と直交する方向の一端部に対して前記第１不純物領域側と反対側において前記所定方向に対向し、第４不純物領域は、第３不純物領域に対して前記所定方向に対向し、第５不純物領域は、第２不純物領域の一端部と反対側の他端部に対して第１不純物領域側と反対側から接続され、セレクトゲート、第１フローティングゲートおよび第２フローティングゲートは、前記所定方向と直交する方向に延びていてもよい。
【００２１】
さらに、請求項４に記載のように、アクティブ領域は、所定方向に延びる第１部分と、第１部分に対して前記所定方向と直交する方向に間隔を空けて前記所定方向に延びる第２部分と、第１部分および第２部分の前記所定方向の各一端部間を接続する第３部分とを有し、第１不純物領域および第２不純物領域は、第３部分に形成され、第３不純物領域および第４不純物領域は、第１部分に形成され、第５不純物領域および第６不純物領域は、第２部分に形成されていてもよい。
【００２２】
第１トンネルウィンドウおよび第２トンネルウィンドウは、たとえば、半導体層の表面全域に絶縁膜が形成され、第１トンネルウィンドウおよび第２トンネルウィンドウを形成すべき部分から絶縁膜が除去された後、その絶縁膜が除去された部分に新たな絶縁膜が相対的に薄く形成されることにより得られる。絶縁膜を除去する手法としては、半導体層にダメージを与えることを防止するために、ドライエッチングではなく、ウエットエッチングが採用される。しかしながら、ウエットエッチングでは、絶縁膜の微細なパターニングが困難であるため、第１トンネルウィンドウおよび第２トンネルウィンドウが互いに分離して形成される構成では、第１トンネルウィンドウおよび第２トンネルウィンドウの形成がメモリセルのサイズの縮小化の妨げとなる。
【００２３】
これに対し、請求項５に記載のように、第１トンネルウィンドウおよび第２トンネルウィンドウが前記所定方向に隣接して一体をなす場合、その一体的なトンネルウィンドウを形成するために、絶縁膜の微細なパターニングが不要である。そして、一体的なトンネルウィンドウと第１フローティングゲートおよび第２フローティングゲートとの各重なり部分のサイズを必要最小にすることにより、絶縁膜の微細なパターニングを不要とすることができながら、メモリセルのサイズを縮小することができる。
【発明を実施するための最良の形態】
【００２４】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２５】
図１は、本発明の第１の実施形態に係るＥＥＰＲＯＭの模式的な平面図である。図２は、図１に示すＥＥＰＲＯＭの切断線II−IIにおける模式的な断面図である。図３は、図１に示すＥＥＰＲＯＭの切断線III−IIIにおける模式的な断面図である。図４は、図１に示すＥＥＰＲＯＭの切断線IV−IVにおける模式的な断面図である。
【００２６】
ＥＥＰＲＯＭ１は、図２〜４に示すように、Ｐ型の半導体層２を備えている。半導体層２は、Ｓｉ（シリコン）基板であってもよいし、エピタキシャル成長またはＣＶＤ（Chemical Vapor Deposition）により形成されるＳｉ層などであってもよい。
【００２７】
半導体層２の表面には、複数のアクティブ領域３を除いて、素子分離部４が形成されている。素子分離部４は、たとえば、半導体層２の表面から比較的浅く掘り下がった溝（Shallow Trench）に絶縁体が埋設された構造を有するものであってもよいし、ＬＯＣＯＳ（Local Oxidation of Silicon）法により半導体層２の表面に選択的に形成されたシリコン酸化膜であってもよい。なお、素子分離部４が図示された各図では、素子分離部４にのみハッチングを付し、それ以外の部分にはハッチングを付していない。
【００２８】
図１には、アクティブ領域３の輪郭が太線で示されている。複数のアクティブ領域３は、行方向およびこれと直交する列方向に整列して形成されている。各アクティブ領域３は、列方向に延びる第１部分５と、第１部分５に対して行方向に間隔を空けて列方向に延びる第２部分６と、第１部分５および第２部分６の列方向の各一端部間を接続する第３部分７とを有している。
【００２９】
アクティブ領域３の第３部分７において、半導体層２の表層部には、図３，４に示すように、Ｎ型の第１不純物領域８および第２不純物領域９が列方向に間隔を空けて形成されている。
【００３０】
また、アクティブ領域３の第１部分５において、半導体層２の表層部には、Ｎ型の第３不純物領域１０が第２不純物領域９に対して列方向に間隔を空けて形成されている。さらに、第１部分５の列方向の端部において、半導体層２の表層部には、Ｎ型の第４不純物領域１１が第３不純物領域に対して列方向に間隔を空けて形成されている。
【００３１】
また、アクティブ領域３の第２部分６において、半導体層２の表層部には、Ｎ型の第５不純物領域１２および第６不純物領域１３が列方向に互いに隣接して一体をなして形成されている。この一体をなす第５不純物領域１２および第６不純物領域１３は、第２不純物領域９からその順に連続している。
【００３２】
第１不純物領域８、第２不純物領域９、第３不純物領域１０および第４不純物領域１１は、ほぼ同じＮ型不純物濃度を有し、第５不純物領域１２および第６不純物領域１３は、第１不純物領域８、第２不純物領域９、第３不純物領域１０および第４不純物領域１１のＮ型不純物濃度よりも高いＮ型不純物濃度を有している。
【００３３】
図２〜４に示すように、半導体層２上には、第１絶縁膜１４が形成されている。第１絶縁膜１４は、たとえば、ＳｉＯ２からなる。
【００３４】
第１絶縁膜１４上には、図３，４に示すように、第１不純物領域８と第２不純物領域９との間の領域と対向する位置に、ドープトポリシリコン（たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコン）からなるセレクトゲート１５が行方向に延びるライン状に形成されている。
【００３５】
また、第１絶縁膜１４上には、図１〜４に示すように、第２不純物領域９と第３不純物領域１０との間の領域および第５不純物領域１２と対向する位置に、ドープトポリシリコンからなる第１フローティングゲート１６がそれらの領域に跨るように形成されている。
【００３６】
第１フローティングゲート１６上には、第２絶縁膜１７が形成されている。第２絶縁膜１７は、たとえば、窒化シリコン膜を１対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜−窒化膜−酸化膜）構造を有している。第２絶縁膜１７は、第１フローティングゲート１６の上面および側面を被覆している。
【００３７】
第２絶縁膜１７上には、ドープトポリシリコンからなる第１コントロールゲート１８が行方向に延びるライン状に形成されている。第１コントロールゲート１８は、第２絶縁膜１７の上面および側面を被覆している。
【００３８】
第１絶縁膜１４には、第５不純物領域１２と対向する部分の一部の厚さが小さくされることにより、図１，２，４に示すように、第１トンネルウィンドウ１９が形成されている。
【００３９】
さらに、図１，３，４に示すように、第１絶縁膜１４上には、第３不純物領域１０と第４不純物領域１１との間の領域および第６不純物領域１３と対向する位置に、ドープトポリシリコンからなる第２フローティングゲート２０がそれらの領域に跨るように形成されている。
【００４０】
第２フローティングゲート２０上には、第３絶縁膜２１が形成されている。第３絶縁膜２１は、たとえば、窒化シリコン膜を１対の酸化シリコン膜で挟み込んだＯＮＯ構造を有している。第３絶縁膜２１は、第２フローティングゲート２０の上面および側面を被覆している。
【００４１】
第３絶縁膜２１上には、ドープトポリシリコンからなる第２コントロールゲート２２が行方向に延びるライン状に形成されている。第２コントロールゲート２２は、第３絶縁膜２１の上面および側面を被覆している。
【００４２】
図１，４に示すように、第１絶縁膜１４には、第６不純物領域１３と対向する部分の一部の厚さが小さくされることにより、第２トンネルウィンドウ２３が形成されている。たとえば、第１絶縁膜１４の厚さが２００〜４００Åであるのに対し、第１トンネルウィンドウ１９および第２トンネルウィンドウ２３は、７０〜１００Åの厚さに形成されている。
【００４３】
そして、図２〜４に示すように、半導体層２上には、層間絶縁膜２４が積層されている。層間絶縁膜２４は、たとえば、ＳｉＯ２からなる。層間絶縁膜２４により、第１絶縁膜１４、セレクトゲート１５、第１コントロールゲート１８および第２コントロールゲート２２が一括して被覆されている。
【００４４】
層間絶縁膜２４上には、複数の配線（図示せず）が形成されており、層間絶縁膜２４には、図１，３に示すように、それらの配線と第１不純物領域８および第４不純物領域１１とをそれぞれ接続するためのコンタクトプラグ２５，２６が埋設されている。コンタクトプラグ２５，２６は、たとえば、Ｗ（タングステン）からなる。第１不純物領域８の表層部には、コンタクトプラグ２５が接続される部分に、それ以外の部分よりも高いＮ型不純物濃度を有するコンタクト領域２７が形成されている。また、第４不純物領域１１の表層部には、コンタクトプラグ２６が接続される部分に、それ以外の部分よりも高いＮ型不純物濃度を有するコンタクト領域２８が形成されている。
【００４５】
第１不純物領域８、第２不純物領域９、および第１不純物領域８と第２不純物領域９との間の領域に第１絶縁膜１４を挟んで対向するセレクトゲート１５は、セレクトトランジスタを構成する。また、第２不純物領域９、第３不純物領域１０、第５不純物領域１２、第２不純物領域９と第３不純物領域１０との間の領域および第５不純物領域１２に第１絶縁膜１４を挟んで対向する第１フローティングゲート１６、第２絶縁膜１７、ならびに第１コントロールゲート１８は、第１のメモリトランジスタを構成する。さらに、第３不純物領域１０、第４不純物領域１１、第３不純物領域１０と第４不純物領域１１との間の領域および第６不純物領域１３に第１絶縁膜１４を挟んで対向する第２フローティングゲート２０、第３絶縁膜２１、ならびに第２コントロールゲート２２は、第２のメモリトランジスタを構成する。
【００４６】
第１コントロールゲート１８および第２コントロールゲート２２が接地電位とされ、第４不純物領域１１（コンタクトプラグ２６に接続された配線）がオープン状態とされた状態で、第１不純物領域８（コンタクトプラグ２５に接続された配線）およびセレクトゲート１５にプログラム電圧Ｖpp（たとえば、１５〜２０Ｖ）が印加されると、セレクトトランジスタがオンになり、第５不純物領域１２と第１フローティングゲート１６との間、および第６不純物領域１３と第２フローティングゲート２０との間にそれぞれ高電界が形成される。そして、その高電界により、第１フローティングゲート１６および第２フローティングゲート２０からそれぞれ第５不純物領域１２および第６不純物領域１３に電子が引き抜かれ、第１および第２のメモリトランジスタへのデータの書き込みが達成される。
【００４７】
このように、ＥＥＰＲＯＭ１では、第１および第２のメモリトランジスタに同一のデータを同時に書き込むことができる。そのため、２つのメモリトランジスタに同一のデータが個別に書き込まれる構成とは異なり、２つのメモリトランジスタ（第１および第２のメモリトランジスタ）に同一のデータを確実に書き込むことができる。
【００４８】
データの消去時には、第１不純物領域８（コンタクトプラグ２５に接続された配線）および第４不純物領域１１（コンタクトプラグ２６に接続された配線）が接地電位とされる。そして、セレクトゲート１５、第１コントロールゲート１８および第２コントロールゲート２２にプログラム電圧Ｖppが印加される。これにより、第２不純物領域９、第５不純物領域１２および第６不純物領域１３に電子が流れ込む。その結果、第５不純物領域１２と第１フローティングゲート１６との間、および第６不純物領域１３と第２フローティングゲート２０との間に高電界が形成され、第５不純物領域１２および第６不純物領域１３からそれぞれ第１フローティングゲート１６および第２フローティングゲート２０に、電子が第１トンネルウィンドウ１９および第２トンネルウィンドウ２３をＦＮトンネルして注入される。
【００４９】
第１フローティングゲート１６および第２フローティングゲート２０に電子が蓄積されている状態と蓄積されていない状態とでは、各メモリトランジスタの閾値電圧（各メモリトランジスタをオンさせるのに必要な電圧）が異なる。すなわち、閾値電圧は、第１フローティングゲート１６および第２フローティングゲート２０に電子が蓄積されている状態では、相対的に高い電圧Ｖth(1)をとり、第１フローティングゲート１６および第２フローティングゲート２０に電子が蓄積されていない状態では、相対的に低い電圧Ｖth(0)をとる。
【００５０】
メモリトランジスタからのデータの読み出し時には、第１不純物領域８（コンタクトプラグ２５に接続された配線）およびセレクトゲート１５に所定電圧Ｖccが印加される。また、第４不純物領域１１（コンタクトプラグ２６に接続された配線）が接地電位とされる。そして、第１コントロールゲート１８および第２コントロールゲート２２に電圧Ｖth(1)と電圧Ｖth(0)との中間値のセンス電圧Ｖsenseが印加される。センス電圧Ｖsenseの印加により、各メモリトランジスタに電流が流れれば、論理信号「１」を得ることができる。一方、センス電圧Ｖsenseの印加により、各メモリトランジスタに電流が流れなければ、論理信号「０」を得ることができる。
【００５１】
図５Ａ〜５Ｉ，６Ａ〜６Ｉは、図１〜４に示すＥＥＰＲＯＭの製造工程を順に示す模式的な断面図である。図５Ａ〜５Ｉの切断線は、図３の切断線（図１に示す切断線III−III）と同じであり、図６Ａ〜６Ｉの切断線は、図４の切断線（図１に示す切断線IV−IVと同じである。
【００５２】
ＥＥＰＲＯＭ１の製造工程では、まず、図５Ａ，６Ａに示すように、半導体層２の表面に、素子分離部４が選択的に形成される。
【００５３】
次に、図５Ｂ，６Ｂに示すように、フォトリソグラフィにより、半導体層２上に、第５不純物領域１２および第６不純物領域１３を形成すべき部分と対向する部分に開口５１を有するレジストパターン５２が形成される。そして、イオン注入法により、レジストパターン５２をマスクとして、開口５１から半導体層２の表層部にＮ型不純物（たとえば、Ｐ（リン）またはＡｓ（ヒ素））が注入される。これにより、半導体層２の表層部に、第５不純物領域１２および第６不純物領域１３が形成される。イオン注入後、レジストパターン５２は除去される。
【００５４】
その後、図５Ｃ，６Ｃに示すように、熱酸化法により、半導体層２の表面に酸化シリコン膜５３が形成される。次いで、フォトリソグラフィにより、酸化シリコン膜５３上に、第１トンネルウィンドウ１９および第２トンネルウィンドウ２３を形成すべき部分とそれぞれ対向する部分に開口５４，５５を有するレジストパターン５６が形成される。そして、レジストパターン５６をマスクとするエッチングにより、酸化シリコン膜５３における開口５４，５５から露出する部分が除去される。これにより、半導体層２の表面が選択的に露出する。酸化シリコン膜５３を除去する手法としては、半導体層２にダメージを与えることを防止するために、ドライエッチングではなく、ウエットエッチングが採用される。エッチング後、レジストパターン５６は除去される。
【００５５】
次いで、図５Ｄ，６Ｄを参照して、熱酸化法により、半導体層２の表面の露出した部分に、酸化シリコン膜５７が半導体層２の表面に先に形成されている酸化シリコン膜５３と一体的に形成される。酸化シリコン膜５７の形成に伴い、酸化シリコン膜５３の厚さが増す（さらに成長する）ので、酸化シリコン膜５７は、酸化シリコン膜５３よりもその厚さが小さくなる。これにより、酸化シリコン膜５７は、第１トンネルウィンドウ１９および第２トンネルウィンドウ２３を構成し、半導体層２上に、それらの第１トンネルウィンドウ１９および第２トンネルウィンドウ２３を有する第１絶縁膜１４が得られる。
【００５６】
その後、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、第１絶縁膜１４上に、ポリシリコン層が形成される。つづいて、イオン注入法により、そのポリシリコン層に対してＮ型不純物が注入される。その後、フォトリソグラフィおよびエッチングにより、Ｎ型不純物が注入されたポリシリコン層（ドープトポリシリコン層）がパターニングされる。これにより、図５Ｅ，６Ｅに示すように、第１絶縁膜１４上に、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０が形成される。
【００５７】
次いで、図５Ｆ，６Ｆに示すように、イオン注入法により、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０をマスクとして、半導体層２の表層部にＮ型不純物が注入される。これにより、半導体層２の表層部に、第１不純物領域８、第２不純物領域９、第３不純物領域１０および第４不純物領域１１がセレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０に対して自己整合的に形成される。また、第５不純物領域１２および第６不純物領域１３にＮ型不純物がさらに注入されることにより、第５不純物領域１２および第６不純物領域１３のＮ型不純物濃度が高くなる。
【００５８】
次に、ＣＶＤ法により、第１絶縁膜１４、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０の各表面を一括して被覆するように、ＯＮＯ構造を有するＯＮＯ膜５８が形成される。その後、図５Ｇ，６Ｇに示すように、ＯＮＯ膜５８は、第１絶縁膜１４の表面上から除去され、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０の各表面上に残される。ＯＮＯ膜５８の選択的な除去は、フォトリソグラフィおよびエッチングにより達成される。
【００５９】
次いで、ＬＰＣＶＤ法により、第１絶縁膜１４およびＯＮＯ膜５８上に、ドープトポリシリコン層が形成される。そして、そのドープトポリシリコン層が半導体層２の表面上およびＯＮＯ膜５８におけるセレクトゲート１５を被覆している部分上から除去される。このとき、ＯＮＯ膜５８におけるセレクトゲート１５を被覆している部分も除去される。これにより、図５Ｈ，６Ｈに示すように、第１コントロールゲート１８および第２コントロールゲート２２が形成される。また、第１フローティングゲート１６および第２フローティングゲート２０上に残されたＯＮＯ膜５８は、それぞれ第２絶縁膜１７および第３絶縁膜２１となる。ドープトポリシリコン層およびＯＮＯ膜５８の選択的な除去は、フォトリソグラフィおよびエッチングにより達成される。
【００６０】
その後、図５Ｉ，６Ｉに示すように、フォトリソグラフィにより、半導体層２上に、レジストパターン５９が形成される。そして、イオン注入法により、レジストパターン５９をマスクとして、半導体層２の表層部にＮ型不純物が注入される。これにより、半導体層２の表層部に、コンタクト領域２７，２８が形成される。イオン注入後、レジストパターン５９は除去される。
【００６１】
そして、半導体層２上に、層間絶縁膜２４およびコンタクトプラグ２５，２６などが形成され、図１〜４に示すＥＥＰＲＯＭ１が得られる。
【００６２】
図７は、本発明の第２の実施形態に係るＥＥＰＲＯＭの模式的な平面図である。図８は、図７に示すＥＥＰＲＯＭの切断線VIII−VIIIにおける模式的な断面図である。図９は、図７に示すＥＥＰＲＯＭの切断線IX−IXにおける模式的な断面図である。図１０は、図７に示すＥＥＰＲＯＭの切断線Ｘ−Ｘにおける模式的な断面図である。図７〜１０の各図において、図１〜４に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図７〜１０に示す構造について、図１〜４に示す構造との相違点のみを取り上げて説明し、同一の参照符号を付した各部の説明を省略する。
【００６３】
図７〜１０に示すＥＥＰＲＯＭ７１では、図１に示す第１トンネルウィンドウ１９および第２トンネルウィンドウ２３に対応する各部分に加えて、それら各部分の間の部分の第１絶縁膜１４の厚さが小さくされることにより、第１トンネルウィンドウ１９および第２トンネルウィンドウ２３を包含する１つのトンネルウィンドウ７２が形成されている。言い換えれば、トンネルウィンドウ７２は、図１に示す第１トンネルウィンドウ１９および第２トンネルウィンドウ２３がそれぞれ対向方向に延長され、それらが列方向に隣接して一体化したように形成されている。
【００６４】
また、第１コントロールゲート１８および第２コントロールゲート２２は、それぞれ第２絶縁膜１７および第３絶縁膜２１の列方向に互いに対向する各側面を被覆していない。すなわち、第１コントロールゲート１８および第２コントロールゲート２２は、それぞれ第２絶縁膜１７および第３絶縁膜２１の上面および列方向に互いに対向していない各側面を被覆している。
【００６５】
図１１Ａ〜１１Ｉ，１２Ａ〜１２Ｉは、図７〜１０に示すＥＥＰＲＯＭの製造工程を順に示す模式的な断面図である。図１１Ａ〜１１Ｉの切断線は、図９の切断線（図７に示す切断線VIII−VIII）と同じであり、図１２Ａ〜１２Ｉの切断線は、図１０の切断線（図１に示す切断線Ｘ−Ｘと同じである。
【００６６】
ＥＥＰＲＯＭ７１の製造工程では、まず、図１１Ａ，１２Ａに示すように、半導体層２の表面に、素子分離部４が選択的に形成される。
【００６７】
次に、図１１Ｂ，１２Ｂに示すように、フォトリソグラフィにより、半導体層２上に、第５不純物領域１２および第６不純物領域１３を形成すべき部分と対向する部分に開口５１を有するレジストパターン５２が形成される。そして、イオン注入法により、レジストパターン５２をマスクとして、開口５１から半導体層２の表層部にＮ型不純物が注入される。これにより、半導体層２の表層部に、第５不純物領域１２および第６不純物領域１３が形成される。イオン注入後、レジストパターン５２は除去される。
【００６８】
その後、図１１Ｃ，１２Ｃに示すように、熱酸化法により、半導体層２の表面に酸化シリコン膜５３が形成される。次いで、フォトリソグラフィにより、酸化シリコン膜５３上に、トンネルウィンドウ７２を形成すべき部分と対向する部分に開口６０を有するレジストパターン６１が形成される。そして、レジストパターン６１をマスクとするエッチングにより、酸化シリコン膜５３における開口６０から露出する部分が除去される。これにより、半導体層２の表面が選択的に露出する。酸化シリコン膜５３を除去する手法としては、半導体層２にダメージを与えることを防止するために、ドライエッチングではなく、ウエットエッチングが採用される。エッチング後、レジストパターン６１は除去される。
【００６９】
次いで、図１１Ｄ，１２Ｄを参照して、熱酸化法により、半導体層２の表面の露出した部分に、酸化シリコン膜６２が半導体層２の表面に先に形成されている酸化シリコン膜５３と一体的に形成される。酸化シリコン膜６２の形成に伴い、酸化シリコン膜５３の厚さが増す（さらに成長する）ので、酸化シリコン膜６２は、酸化シリコン膜５３よりもその厚さが小さくなる。これにより、酸化シリコン膜６２は、トンネルウィンドウ７２を構成し、半導体層２上に、そのトンネルウィンドウ７２を有する第１絶縁膜１４が得られる。
【００７０】
その後、ＬＰＣＶＤ法により、第１絶縁膜１４上に、ポリシリコン層が形成される。つづいて、イオン注入法により、そのポリシリコン層に対してＮ型不純物が注入される。その後、フォトリソグラフィおよびエッチングにより、Ｎ型不純物が注入されたポリシリコン層（ドープトポリシリコン層）がパターニングされる。これにより、図１１Ｅ，１２Ｅに示すように、第１絶縁膜１４上に、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０が形成される。
【００７１】
次いで、図１１Ｆ，１２Ｆに示すように、イオン注入法により、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０をマスクとして、半導体層２の表層部にＮ型不純物が注入される。これにより、半導体層２の表層部に、第１不純物領域８、第２不純物領域９、第３不純物領域１０および第４不純物領域１１がセレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０に対して自己整合的に形成される。また、第５不純物領域１２および第６不純物領域１３にＮ型不純物がさらに注入されることにより、第５不純物領域１２および第６不純物領域１３のＮ型不純物濃度が高くなる。
【００７２】
次に、ＣＶＤ法により、第１絶縁膜１４、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０の各表面を一括して被覆するように、ＯＮＯ構造を有するＯＮＯ膜５８が形成される。その後、図１１Ｇ，１２Ｇに示すように、ＯＮＯ膜５８は、第１絶縁膜１４の表面上から除去され、セレクトゲート１５、第１フローティングゲート１６および第２フローティングゲート２０の各表面上に残される。ＯＮＯ膜５８の選択的な除去は、フォトリソグラフィおよびエッチングにより達成される。
【００７３】
次いで、ＬＰＣＶＤ法により、第１絶縁膜１４およびＯＮＯ膜５８上に、ドープトポリシリコン層が形成される。そして、そのドープトポリシリコン層が選択的に除去される。また、ＯＮＯ膜５８におけるセレクトゲート１５を被覆している部分が除去される。これにより、図１１Ｈ，１２Ｈに示すように、第１コントロールゲート１８および第２コントロールゲート２２が形成される。また、第１フローティングゲート１６および第２フローティングゲート２０上に残されたＯＮＯ膜５８は、それぞれ第２絶縁膜１７および第３絶縁膜２１となる。ドープトポリシリコン層およびＯＮＯ膜５８の選択的な除去は、フォトリソグラフィおよびエッチングにより達成される。
【００７４】
その後、図１１Ｉ，１２Ｉに示すように、フォトリソグラフィにより、半導体層２上に、レジストパターン５９が形成される。そして、イオン注入法により、レジストパターン５９をマスクとして、半導体層２の表層部にＮ型不純物が注入される。これにより、半導体層２の表層部に、コンタクト領域２７，２８が形成される。イオン注入後、レジストパターン５９は除去される。
【００７５】
そして、半導体層２上に、層間絶縁膜２４およびコンタクトプラグ２５，２６などが形成され、図７〜１０に示すＥＥＰＲＯＭ７１が得られる。
【００７６】
トンネルウィンドウ７２は、第１トンネルウィンドウ１９および第２トンネルウィンドウ２３よりも大きいので、その形成のために、酸化シリコン膜５３の微細なパターニングが不要である。そして、トンネルウィンドウ７２と第１フローティングゲート１６および第２フローティングゲート２０との各重なり部分のサイズを必要最小にすることにより、酸化シリコン膜５３の微細なパターニングを不要とすることができながら、メモリセル（アクティブ領域３）のサイズを縮小することができる。
【００７７】
以上、本発明の２つの実施形態を説明したが、これらの実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【００７８】
たとえば、ＥＥＰＲＯＭ１，７１において、各半導体部分の導電型（Ｐ型、Ｎ型）を反転した構造が採用されてもよい。
【００７９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００８０】
【図１】図１は、本発明の第１の実施形態に係るＥＥＰＲＯＭの模式的な平面図である。
【図２】図２は、図１に示すＥＥＰＲＯＭの切断線II−IIにおける模式的な断面図である。
【図３】図３は、図１に示すＥＥＰＲＯＭの切断線III−IIIにおける模式的な断面図である。
【図４】図４は、図１に示すＥＥＰＲＯＭの切断線IV−IVにおける模式的な断面図である。
【図５Ａ】図５Ａは、図１〜４に示すＥＥＰＲＯＭの製造方法を説明するための模式的な断面図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す模式的な断面図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す模式的な断面図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す模式的な断面図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す模式的な断面図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す模式的な断面図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す模式的な断面図である。
【図５Ｈ】図５Ｈは、図５Ｇの次の工程を示す模式的な断面図である。
【図５Ｉ】図５Ｉは、図５Ｈの次の工程を示す模式的な断面図である。
【図６Ａ】図６Ａは、図１〜４に示すＥＥＰＲＯＭの製造方法を説明するための模式的な断面図である。
【図６Ｂ】図６Ｂは、図６Ａの次の工程を示す模式的な断面図である。
【図６Ｃ】図６Ｃは、図６Ｂの次の工程を示す模式的な断面図である。
【図６Ｄ】図６Ｄは、図６Ｃの次の工程を示す模式的な断面図である。
【図６Ｅ】図６Ｅは、図６Ｄの次の工程を示す模式的な断面図である。
【図６Ｆ】図６Ｆは、図６Ｅの次の工程を示す模式的な断面図である。
【図６Ｇ】図６Ｇは、図６Ｆの次の工程を示す模式的な断面図である。
【図６Ｈ】図６Ｈは、図６Ｇの次の工程を示す模式的な断面図である。
【図６Ｉ】図６Ｉは、図６Ｈの次の工程を示す模式的な断面図である。
【図７】図７は、本発明の第２の実施形態に係るＥＥＰＲＯＭの模式的な平面図である。
【図８】図８は、図７に示すＥＥＰＲＯＭの切断線VIII−VIIIにおける模式的な断面図である。
【図９】図９は、図７に示すＥＥＰＲＯＭの切断線IX−IXにおける模式的な断面図である。
【図１０】図１０は、図７に示すＥＥＰＲＯＭの切断線Ｘ−Ｘにおける模式的な断面図である。
【図１１Ａ】図１１Ａは、図７〜１０に示すＥＥＰＲＯＭの製造方法を説明するための模式的な断面図である。
【図１１Ｂ】図１１Ｂは、図１１Ａの次の工程を示す模式的な断面図である。
【図１１Ｃ】図１１Ｃは、図１１Ｂの次の工程を示す模式的な断面図である。
【図１１Ｄ】図１１Ｄは、図１１Ｃの次の工程を示す模式的な断面図である。
【図１１Ｅ】図１１Ｅは、図１１Ｄの次の工程を示す模式的な断面図である。
【図１１Ｆ】図１１Ｆは、図１１Ｅの次の工程を示す模式的な断面図である。
【図１１Ｇ】図１１Ｇは、図１１Ｆの次の工程を示す模式的な断面図である。
【図１１Ｈ】図１１Ｈは、図１１Ｇの次の工程を示す模式的な断面図である。
【図１１Ｉ】図１１Ｉは、図１１Ｈの次の工程を示す模式的な断面図である。
【図１２Ａ】図１２Ａは、図７〜１０に示すＥＥＰＲＯＭの製造方法を説明するための模式的な断面図である。
【図１２Ｂ】図１２Ｂは、図１２Ａの次の工程を示す模式的な断面図である。
【図１２Ｃ】図１２Ｃは、図１２Ｂの次の工程を示す模式的な断面図である。
【図１２Ｄ】図１２Ｄは、図１２Ｃの次の工程を示す模式的な断面図である。
【図１２Ｅ】図１２Ｅは、図１２Ｄの次の工程を示す模式的な断面図である。
【図１２Ｆ】図１２Ｆは、図１２Ｅの次の工程を示す模式的な断面図である。
【図１２Ｇ】図１２Ｇは、図１２Ｆの次の工程を示す模式的な断面図である。
【図１２Ｈ】図１２Ｈは、図１２Ｇの次の工程を示す模式的な断面図である。
【図１２Ｉ】図１２Ｉは、図１２Ｈの次の工程を示す模式的な断面図である。
【図１３】図１３は、従来のＷセル方式のＥＥＰＲＯＭの模式的な平面図である。
【図１４】図１４は、図１３に示すＥＥＰＲＯＭの切断線XIV−XIVにおける模式的な断面図である。
【符号の説明】
【００８１】
１ ＥＥＰＲＯＭ
２ 半導体層
３ アクティブ領域
４ 素子分離部
５ 第１部分
６ 第２部分
７ 第３部分
８ 第１不純物領域
９ 第２不純物領域
１０ 第３不純物領域
１１ 第４不純物領域
１２ 第５不純物領域
１３ 第６不純物領域
１４ 第１絶縁膜
１５ セレクトゲート
１６ 第１フローティングゲート
１７ 第２絶縁膜
１８ 第１コントロールゲート
１９ 第１トンネルウィンドウ
２０ 第２フローティングゲート
２１ 第３絶縁膜
２２ 第２コントロールゲート
２３ 第２トンネルウィンドウ
７１ ＥＥＰＲＯＭ
７２ トンネルウィンドウ
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層上に形成された第１絶縁膜と、
前記半導体層の表面に選択的に形成され、アクティブ領域を取り囲む素子分離部と、
前記アクティブ領域において、前記半導体層の表層部に形成された第２導電型の第１不純物領域と、
前記アクティブ領域において、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型の第２不純物領域と、
前記第１絶縁膜上に形成され、前記第１不純物領域と前記第２不純物領域との間の領域に対向するセレクトゲートと、
前記アクティブ領域において、前記半導体層の表層部に前記第２不純物領域と間隔を空けて形成された第２導電型の第３不純物領域と、
前記第１絶縁膜上に形成され、前記第２不純物領域と前記第３不純物領域との間の領域に対向する第１フローティングゲートと、
前記第１フローティングゲート上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第１コントロールゲートと、
前記アクティブ領域において、前記半導体層の表層部に前記第３不純物領域と間隔を空けて形成された第２導電型の第４不純物領域と、
前記第１絶縁膜上に形成され、前記第３不純物領域と前記第４不純物領域との間の領域に対向する第２フローティングゲートと、
前記第２フローティングゲート上に形成された第３絶縁膜と、
前記第３絶縁膜上に形成された第２コントロールゲートと、
前記第１絶縁膜における前記第１フローティングゲートと接する部分の一部の厚さを小さくすることにより形成された第１トンネルウィンドウと、
前記半導体層の表層部における前記第１トンネルウィンドウと対向する部分に形成され、前記第２不純物領域に接続された第２導電型の第５不純物領域と、
前記第１絶縁膜における前記第２フローティングゲートと接する部分の一部の厚さを小さくすることにより形成された第２トンネルウィンドウと、
前記半導体層の表層部における前記第２トンネルウィンドウと対向する部分に形成され、前記第２不純物領域に接続された第２導電型の第６不純物領域とを含む、ＥＥＰＲＯＭ。
【請求項２】
前記第５不純物領域および前記第６不純物領域は、所定方向に隣接して一体をなし、
前記第６不純物領域は、前記第５不純物領域を介して前記第２不純物領域に接続されている、請求項１に記載のＥＥＰＲＯＭ。
【請求項３】
前記第１不純物領域は、前記第２不純物領域に対して前記所定方向に対向し、
前記第２不純物領域は、前記所定方向と直交する方向に延び、
前記第３不純物領域は、前記第２不純物領域の前記所定方向と直交する方向の一端部に対して前記第１不純物領域側と反対側において前記所定方向に対向し、
前記第４不純物領域は、前記第３不純物領域に対して前記所定方向に対向し、
前記第５不純物領域は、前記第２不純物領域の前記一端部と反対側の他端部に対して前記第１不純物領域側と反対側から接続され、
前記セレクトゲート、前記第１フローティングゲートおよび前記第２フローティングゲートは、前記所定方向と直交する方向に延びている、請求項２に記載のＥＥＰＲＯＭ。
【請求項４】
前記アクティブ領域は、所定方向に延びる第１部分と、前記第１部分に対して前記所定方向と直交する方向に間隔を空けて前記所定方向に延びる第２部分と、前記第１部分および前記第２部分の前記所定方向の各一端部間を接続する第３部分とを有し、
前記第１不純物領域および前記第２不純物領域は、前記第３部分に形成され、
前記第３不純物領域および前記第４不純物領域は、前記第１部分に形成され、
前記第５不純物領域および前記第６不純物領域は、前記第２部分に形成されている、請求項３に記載のＥＥＰＲＯＭ。
【請求項５】
前記第１トンネルウィンドウおよび前記第２トンネルウィンドウは、前記所定方向に隣接して一体をなしている、請求項２〜４のいずれか一項に記載のＥＥＰＲＯＭ。
【請求項１】
第１導電型の半導体層と、
前記半導体層上に形成された第１絶縁膜と、
前記半導体層の表面に選択的に形成され、アクティブ領域を取り囲む素子分離部と、
前記アクティブ領域において、前記半導体層の表層部に形成された第２導電型の第１不純物領域と、
前記アクティブ領域において、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型の第２不純物領域と、
前記第１絶縁膜上に形成され、前記第１不純物領域と前記第２不純物領域との間の領域に対向するセレクトゲートと、
前記アクティブ領域において、前記半導体層の表層部に前記第２不純物領域と間隔を空けて形成された第２導電型の第３不純物領域と、
前記第１絶縁膜上に形成され、前記第２不純物領域と前記第３不純物領域との間の領域に対向する第１フローティングゲートと、
前記第１フローティングゲート上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第１コントロールゲートと、
前記アクティブ領域において、前記半導体層の表層部に前記第３不純物領域と間隔を空けて形成された第２導電型の第４不純物領域と、
前記第１絶縁膜上に形成され、前記第３不純物領域と前記第４不純物領域との間の領域に対向する第２フローティングゲートと、
前記第２フローティングゲート上に形成された第３絶縁膜と、
前記第３絶縁膜上に形成された第２コントロールゲートと、
前記第１絶縁膜における前記第１フローティングゲートと接する部分の一部の厚さを小さくすることにより形成された第１トンネルウィンドウと、
前記半導体層の表層部における前記第１トンネルウィンドウと対向する部分に形成され、前記第２不純物領域に接続された第２導電型の第５不純物領域と、
前記第１絶縁膜における前記第２フローティングゲートと接する部分の一部の厚さを小さくすることにより形成された第２トンネルウィンドウと、
前記半導体層の表層部における前記第２トンネルウィンドウと対向する部分に形成され、前記第２不純物領域に接続された第２導電型の第６不純物領域とを含む、ＥＥＰＲＯＭ。
【請求項２】
前記第５不純物領域および前記第６不純物領域は、所定方向に隣接して一体をなし、
前記第６不純物領域は、前記第５不純物領域を介して前記第２不純物領域に接続されている、請求項１に記載のＥＥＰＲＯＭ。
【請求項３】
前記第１不純物領域は、前記第２不純物領域に対して前記所定方向に対向し、
前記第２不純物領域は、前記所定方向と直交する方向に延び、
前記第３不純物領域は、前記第２不純物領域の前記所定方向と直交する方向の一端部に対して前記第１不純物領域側と反対側において前記所定方向に対向し、
前記第４不純物領域は、前記第３不純物領域に対して前記所定方向に対向し、
前記第５不純物領域は、前記第２不純物領域の前記一端部と反対側の他端部に対して前記第１不純物領域側と反対側から接続され、
前記セレクトゲート、前記第１フローティングゲートおよび前記第２フローティングゲートは、前記所定方向と直交する方向に延びている、請求項２に記載のＥＥＰＲＯＭ。
【請求項４】
前記アクティブ領域は、所定方向に延びる第１部分と、前記第１部分に対して前記所定方向と直交する方向に間隔を空けて前記所定方向に延びる第２部分と、前記第１部分および前記第２部分の前記所定方向の各一端部間を接続する第３部分とを有し、
前記第１不純物領域および前記第２不純物領域は、前記第３部分に形成され、
前記第３不純物領域および前記第４不純物領域は、前記第１部分に形成され、
前記第５不純物領域および前記第６不純物領域は、前記第２部分に形成されている、請求項３に記載のＥＥＰＲＯＭ。
【請求項５】
前記第１トンネルウィンドウおよび前記第２トンネルウィンドウは、前記所定方向に隣接して一体をなしている、請求項２〜４のいずれか一項に記載のＥＥＰＲＯＭ。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１１Ｉ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１２Ｆ】
【図１２Ｇ】
【図１２Ｈ】
【図１２Ｉ】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１１Ｉ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１２Ｆ】
【図１２Ｇ】
【図１２Ｈ】
【図１２Ｉ】
【図１３】
【図１４】
【公開番号】特開２０１０−１２９９７９（Ｐ２０１０−１２９９７９Ａ）
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００８−３０６６７４（Ｐ２００８−３０６６７４）
【出願日】平成２０年１２月１日（２００８．１２．１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年１２月１日（２００８．１２．１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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