【課題】大容量なメモリ用シフトレジスタを提供する。
【解決手段】メモリ用シフトレジスタは、基板１０１と、基板１０１上に形成され、基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有するチャネル層１１１とを備える。さらに、メモリ用シフトレジスタは、基板１０１上に形成され、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される３本以上の制御電極１１２１，１１２２，１１２３を備える。 （もっと読む）

【課題】
不揮発性メモリ構造を提供する。
【解決手段】
必要に応じて、ＬＤＤ領域が、アクティブ領域のゲートチャネル領域の保護のためのマスクを用いてイオン注入によって形成され得る。２つのゲートが、互いに離隔され、アクティブ領域の中央領域の２つの側方のそれぞれでアイソレーション構造上に配設される。これら２つのゲートの各々は、その全体がアイソレーション構造上に配置されてもよいし、部分的にアクティブ領域の中央領域の側方部分に重なってもよい。電荷トラップ層及び誘電体層が、格納ノード機能を果たすように、２つのゲートの間且つアクティブ領域上に形成される。これらは更に、スペーサとして機能するように、２つのゲートの全ての側壁上に形成されてもよい。ソース／ドレイン領域が、ゲート及び電荷トラップ層の保護のためのマスクを用いて、イオン注入によって形成される。 （もっと読む）

【課題】 本発明は、不揮発性メモリ・セルにおける電荷貯蔵層を論理工程において形成する方法を提供する。
【解決手段】 論理工程において不揮発性メモリ・セルにおける電荷貯蔵層を形成する方法は、基板のアクティブ領域の上にセレクト・ゲートを形成するステップ、その基板のアクティブ領域に部分的に重なる長いポリシリコン・ゲートを形成するステップ、及びその長いポリシリコン・ゲートの間に電荷貯蔵層を充填するステップを含む。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、安定的に動作するスプリットゲート型不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体メモリのベリファイステップを以下の手順で実行する。（ａ）通常読み出し動作のワードゲート電圧よりも低いベリファイ電圧を、ワードゲートに供給する。（ｂ）通常読み出し動作のコントロールゲート電圧を、コントロールゲートに供給する。（ｃ）そのベリファイ電圧とそのコントロールゲート電圧とに応じて流れる電流が、通常読み出し動作のときの参照電流に一致するか否かを判定する。ＴｗｉｎＭＯＮＯＳセルの消去ベリファイ時に、ワードゲートの電圧を低くすることで、コントロールゲートの負電圧を利用せずに消去ベリファイを可能にする。 （もっと読む）

【課題】ドレイン領域等の不純物拡散領域からフローティングゲートに電荷が注入されてしまうことを防止でき、Ｓ／Ｎを向上できる固体撮像素子及び撮像装置を提供する。
【解決手段】半導体基板に配列された複数の画素部が配列され、画素部が、半導体基板に形成された光電変換部と半導体基板の上方に設けられた電荷蓄積領域と、電荷蓄積領域に電荷を蓄積させて、該電荷に応じた信号を読み出すトランジスタ構造とを備え、トランジスタ構造がソース領域及びドレイン領域を含み、ソース領域及びドレイン領域と光電変換部との間の半導体基板に、ソース領域及びドレイン領域と光電変換部との間で移動する電荷に対して電位勾配のポテンシャル障壁となる障壁層を備える。 （もっと読む）

【課題】ビット線方向のセル間干渉を解消する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１と、半導体基板１を複数の素子領域に分離する素子分離絶縁膜２と、半導体基板１の素子領域上に形成されたトンネル絶縁膜３と、トンネル絶縁膜３上に形成されたフローティングゲート電極４と、積層絶縁膜５を介して、フローティングゲート電極４上及びチャネル幅方向に隣接するフローティングゲート電極４間に形成された第１コントロールゲート電極６と、半導体基板１の素子領域のチャネル幅方向に面する側面に形成されたアシスト絶縁膜７と、アシスト絶縁膜７を介して、複数の素子領域間に形成された第２コントロールゲート電極８と、を備えている。 （もっと読む）

【課題】プログラム及び消去時に生成される電子及びホールの分布を意図的に調節でき、同時に短チャンネル現象を減らせて、０．１０μｍ以下のメモリゲート長でも安定した２ビット特性を有するＳＯＮＯＳ形態のメモリ素子を製造できるＳＯＮＯＳメモリ素子製造方法を提供する。
【解決手段】スペーサを使用した自己整合方式でゲート下部のＯＮＯ誘電層を、中間部分が分離され、分離された両側が対称的なツインＯＮＯ誘電層構造に形成する。ＯＮＯ誘電層が分離された中間部分には、ＯＮＯ誘電層と独立してゲート誘電層を形成する。 （もっと読む）

【課題】２つのメモリトランジスタに同一のデータを確実に書き込むことができる、Ｗ（ダブル）セル方式のＥＥＰＲＯＭを提供する。
【解決手段】半導体層には、第１不純物領域８、第２不純物領域９、第３不純物領域１０、第４不純物領域１１、第５不純物領域１２および第６不純物領域１３が形成されている。セレクトゲート１５は、第１不純物領域８と第２不純物領域９との間の領域に、第１絶縁膜１４を挟んで対向している。第１フローティングゲート１６は、第２不純物領域９と第３不純物領域１０との間の領域および第５不純物領域１２に、第１絶縁膜１４を挟んで対向している。第２フローティングゲート２０は、第３不純物領域１０と第４不純物領域１１との間の領域および第６不純物領域１３に、第１絶縁膜１４を挟んで対向している。第５不純物領域１２および第６不純物領域１３は、第２不純物領域９と接続されている。 （もっと読む）

【課題】ノイズを抑えながら電荷蓄積部内の電荷を消去することが可能な撮像装置及び固体撮像素子の駆動方法を提供する。
【解決手段】光電変換部３を含む画素部１００を多数有する撮像装置であって、画素部１００は、光電変換部３で発生した電荷を蓄積するための半導体基板上方に設けられたフローティングゲートＦＧを含む書き込みトランジスタＷＴと読み出しトランジスタＲＴを有し、複数の画素部１００からなるグループ毎に、該グループ内の画素部１００の光電変換部３で発生した電荷を該画素部１００内の書き込みドレインＷＤ又は読み出しドレインＲＤに排出する第一の電荷排出駆動を独立に行って、各グループの露光期間の開始タイミングを制御する制御部４０を備える。 （もっと読む）

【課題】 半導体素子とその製造及び動作方法を提供する。
【解決手段】 相異なるナノ構造体を含む半導体素子である。例えば、半導体素子は、ナノワイヤーで形成された第１構成要素とナノパーティクルで形成された第２構成要素とを含む。ここで、ナノワイヤーは、双極性の炭素ナノチューブでありうる。第１構成要素は、チャンネル層であり、第２構成要素は、電荷トラップ層であるが、この場合、前記半導体素子は、トランジスタやメモリ素子でありうる。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の記憶容量を増加させる。
【解決手段】シリコン基板１に形成された不揮発性メモリセルＮＶＭ１は、主面ｓ１上にＯＮＯ構造の第１電荷蓄積膜ＭＩ１を隔てて形成された第１メモリゲート電極ＭＧ１と、同主面ｓ１上にＯＮＯ構造の第２電荷蓄積膜ＭＩ２を隔てて形成された第２メモリゲート電極ＭＧ２とを有する。各電極は、第２電荷蓄積膜ＭＩ２を挟んで隣り合って配置されている。この不揮発性メモリセルＮＶＭ１は、それぞれ独立して１ビットの情報を記憶する機能を有する第１電荷蓄積膜ＭＩ１と第２電荷蓄積膜ＭＩ２とを有することで、少なくとも２ビットの情報を記憶する。 （もっと読む）

【課題】浮遊ゲート電極の高さを低くして制御ゲート電極の形成を容易にしつつ、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させるとともにメモリセルトランジスタ間の干渉効果を低減することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板平面上で第２の方向に隣接する浮遊ゲート電極２間の素子分離領域上には、第１の絶縁膜３が形成されている。制御ゲート電極１は、素子分離領域上の第１の方向の幅Ｄ１が素子領域上の第１の方向の幅Ｄ２よりも広い。 （もっと読む）

【課題】書き込みや消去を繰り返し行った場合であっても、読み出し不良を抑制することを目的の一とする。又は、メモリトランジスタの面積の増大を抑制しつつ、書き込み電圧、消去電圧を低減することを目的の一とする。
【解決手段】基板上に設けられた書き込み動作及び消去動作に用いる第１の半導体層及び読み出し動作に用いる第２の半導体層上に、絶縁膜を介してフローティングゲートとコントロールゲートを設け、第１の半導体層を用いてフローティングゲートへの電子の注入・放出を行い、第２の半導体層を用いて読み出しを行う。 （もっと読む）

【課題】エッチングによって形成されるサイドウォールゲートのばらつきを抑制する技術を提供する。
【解決手段】第１の工程では、半導体基板の表面を露出する第１開口部を有する材料を形成する。第２の工程では、材料の上面と材料の側面と半導体基板の表面とに、第１絶縁膜と導電体膜とを順に形成する。第３の工程では、導電体膜表面に、第２開口部を有する第１導電体保護膜を形成し、第２開口部を第２絶縁膜で埋める。第４の工程では、第２絶縁膜をマスクに第１導電体保護膜を除去する。第５の工程では、第１導電体保護膜と第２絶縁膜とをマスクとして、導電体膜を除去する。第６の工程では、第２開口部の第２絶縁膜を除去した後、露出している導電体膜の表面に第２導電体保護膜を形成する。第７の工程では、第１導電体保護膜を除去した後、第２導電体保護膜をマスクにして、導電体を選択的に除去してゲートを形成する。 （もっと読む）

【課題】メモリセル面積を増加することなく、メモリトランジスタの書き込み電圧および消去電圧を低減する不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルには、第１の島状半導体領域１０２、フローティングゲート１０９、コントロールゲート１１１が有するメモリトランジスタが設けられている。さらに、フローティングゲート１０９の下方には、絶縁膜を介して第２の島状半導体領域１０１が形成されている。第２の島状半導体領域１０１は、コントロールゲート１１１に電気的に接続されているため、第２の島状半導体領域１０１とフローティングゲート１０９間に静電容量が形成される。この静電容量はメモリトランジスタのカップリング比の増加に寄与するため、メモリセルの面積を増加することなく、カップリング比を高くすることが可能になる。また、カップリング比を低下することなく、メモリセルの面積を縮小することが可能になる。 （もっと読む）

【課題】隣接するメモリセルＭＣ間の干渉効果を低減ことが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリ１００のメモリセルは、素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲートと、素子領域のうち浮遊ゲートの両側に位置する領域に形成された拡散層と、浮遊ゲートの側面に形成されたＩＰＤ膜を介して前記浮遊ゲートの周囲を囲むように形成された制御ゲートと、を有する。 （もっと読む）

【課題】リテンション耐性の良好な不揮発性半導体記憶装置を提供する。
【解決手段】１つのメモリセルＭＣが導電性電荷蓄積層と絶縁性電荷蓄積層ＥＣＳとを有している。導電性電荷蓄積層はフローティング電位を有する第１のゲート電極層ＧＥ１であり、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に第１のゲート絶縁層ＧＩ１を介して形成されている。絶縁性電荷蓄積層ＥＣＳは第２のゲート絶縁層ＧＩ２に含まれ、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に形成されている。第１のゲート電極層ＧＥ１上のコントロールゲート部分ＣＧと第２のゲート絶縁層ＧＩ２上のメモリゲート部分ＭＧとは電気的に接続されている。 （もっと読む）

【課題】 不揮発性メモリ部から揮発性ラッチ回路へのデータ転送動作が不揮発性メモリ部の動作を制御する制御端子の電圧が高い領域でも正常に動作可能な半導体記憶装置を提供する。
【解決手段】 制御回路ＣＮＴが、ワード線ＷＬ１、Ｗｌ２に読み出し電圧Ｖｗｌを印加し、第１スイッチング素子Ｑｎ２、Ｑｎ３及び第２スイッチング素子Ｑｎ４を導通状態にした後、プリチャージ回路Ｑｐ１、Ｑｐ２によりデータノードＳＤ、ＳＤＢをプリチャージした後、不揮発性メモリ部Ｍ１、Ｍ２の各電流量でデータノードを放電する第１プリセンス動作を行い、その後にワード線電圧を部分的或いは徐々に低下させ、揮発性ラッチ回路ＬＣを活性化させて、データノード間の電圧差を予備的に増幅する第２プリセンス動作を行い、その後に、第１スイッチング素子をオフするか、ワード線への電圧印加を完全に停止するか何れか一方または両方の動作を行ってメインセンス動作を開始する。 （もっと読む）

【課題】短チャネル効果を抑制し、かつオン／オフ判別電流間の電圧差を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０１上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜１０３と、前記トンネル絶縁膜上に形成された第１の部分１０４ａ、及び前記第１の部分上に形成され前記第１の方向の長さが前記第１の部分より短い第２の部分１０４ｂをそれぞれ有する複数の浮遊ゲート電極１０４と、前記浮遊ゲート電極を覆うように形成されたゲート間絶縁膜１０６と、前記複数の浮遊ゲート電極の各々について前記第２の部分の前記第１の方向側壁部に前記ゲート間絶縁膜を介してそれぞれ形成された第１の制御ゲート電極１０７及び第２の制御ゲート電極１０７と、を備える。 （もっと読む）

【課題】情報を記憶するための正のしきい値を有する複数の正の準位及び負のしきい値を有する複数の負の準位を設定することが可能な不揮発性半導体記憶装置及びその動作方法を提供する。
【解決手段】本発明の１態様による不揮発性半導体記憶装置は、半導体層の第１の主面側に設けられ、情報を記憶させるための正のしきい値電圧を有する複数の正の準位と負のしきい値電圧を有する複数の負の準位とを備えた電荷蓄積層を含む記憶素子と、前記半導体層の第２の主面側に前記記憶素子と対向して設けられ、前記負の準位に蓄積された情報を正のしきい値電圧を有する情報へと変換する電圧を印加する電極とを具備する。 （もっと読む）