半導体素子とその製造及び動作方法
【課題】 半導体素子とその製造及び動作方法を提供する。
【解決手段】 相異なるナノ構造体を含む半導体素子である。例えば、半導体素子は、ナノワイヤーで形成された第１構成要素とナノパーティクルで形成された第２構成要素とを含む。ここで、ナノワイヤーは、双極性の炭素ナノチューブでありうる。第１構成要素は、チャンネル層であり、第２構成要素は、電荷トラップ層であるが、この場合、前記半導体素子は、トランジスタやメモリ素子でありうる。
【解決手段】 相異なるナノ構造体を含む半導体素子である。例えば、半導体素子は、ナノワイヤーで形成された第１構成要素とナノパーティクルで形成された第２構成要素とを含む。ここで、ナノワイヤーは、双極性の炭素ナノチューブでありうる。第１構成要素は、チャンネル層であり、第２構成要素は、電荷トラップ層であるが、この場合、前記半導体素子は、トランジスタやメモリ素子でありうる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子とその製造及び動作方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）基盤の半導体素子は、いままで急速度に高集積化及び高性能化されてきた。しかし、Ｓｉ物質の特性限界と製造工程の限界などによって、今後、Ｓｉ基盤の半導体素子のさらなる高集積化及び高性能化は難しいと予想されている。
【０００３】
そこで、Ｓｉ基盤の半導体素子の限界を乗越える次世代素子についての研究が進行しつつある。例えば、炭素ナノチューブ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ；ＣＮＴ）のようなナノ構造体を適用して優秀な性能の微細素子を製造しようとする試みがなされている。炭素ナノチューブは、直径が数ないし数十ｎｍ程度と非常に小さく、素子の微細化に有利であり、高い移動度（ｍｏｂｉｌｉｔｙ）、高い電気伝導度、高い熱伝導度、強い機械的強度など優秀な特性を有する。したがって、炭素ナノチューブは、既存素子の限界を乗越える物質として注目されている。
【０００４】
しかし、炭素ナノチューブを半導体素子に適用するに当たって、解決しなければならない問題点があるために、まだこれを適用した素子の具現が容易ではない。代表的なものとして、炭素ナノチューブを再現性があるように合成し難いという問題と、合成された炭素ナノチューブを取扱い（ｈａｎｄｌｉｎｇ）難いという問題がある。例えば、炭素ナノチューブを利用して素子を具現するには、炭素ナノチューブを素子製作用基板の所望の領域に正確に配列しうる技術が要求される。その他にも、１つの素子に炭素ナノチューブとそれと異なるナノ構造体を共に適用するのが、容易ではないので、高性能の多様な素子の具現に制約がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一側面（ａｓｐｅｃｔ）は、ナノ構造体を含む半導体素子を提供する。本発明の他の側面は、前記半導体素子の製造方法を提供する。本発明のさらに他の側面は、前記半導体素子の動作方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施例は、第１ナノ構造体を含むチャンネル層と、前記チャンネル層の両端に各々接触したソース及びドレインと、前記チャンネル層上に備えられた第１トンネル絶縁層と、前記第１トンネル絶縁層上に備えられ、前記第１ナノ構造体と異なる第２ナノ構造体を含む第１電荷トラップ層と、前記第１電荷トラップ層上に備えられた第１ブロッキング絶縁層と、前記第１ブロッキング絶縁層上に備えられた第１コントロールゲートと、を含む半導体素子を提供する。
【０００７】
前記第１ナノ構造体は、双極性を有することができる。前記第１ナノ構造体は、ナノワイヤーでありうる。
【０００８】
前記ナノワイヤーは、炭素ナノチューブでありうる。
【０００９】
前記第２ナノ構造体は、ナノパーティクルでありうる。
【００１０】
前記チャンネル層は、親水性層上に備えられる。前記チャンネル層の周りの前記親水性層上に疎水性層が備えられ、前記疎水性層上に前記ソース及び前記ドレインが備えられうる。
【００１１】
前記第１トンネル絶縁層は、順次積層された第１及び第２絶縁層を含み、前記第２絶縁層は、親水性分子層または疎水性分子層でありうる。
【００１２】
前記チャンネル層と離隔された第２コントロールゲートがさらに備えられ、前記第１及び第２コントロールゲート間に前記チャンネル層が備えられうる。
【００１３】
前記チャンネル層と前記第２コントロールゲートとの間に第２電荷トラップ層と、前記チャンネル層と前記第２電荷トラップ層との間に第２トンネル絶縁層と、前記第２電荷トラップ層と前記第２コントロールゲートとの間に第２ブロッキング絶縁層とがさらに備えられうる。
【００１４】
前記第２電荷トラップ層は、ナノ構造体、例えば、ナノパーティクルを含みうる。
【００１５】
本実施例の半導体素子は、トランジスタまたは不揮発性メモリ素子でありうる。
【００１６】
本発明の他の実施例は、基板上に第１ナノ構造体を含むチャンネル層を形成する段階と、前記チャンネル層の両端に各々接触するソース及びドレインを形成する段階と、前記チャンネル層上に第１トンネル絶縁層を形成する段階と、前記第１トンネル絶縁層上に前記第１ナノ構造体と異なる第２ナノ構造体を含む第１電荷トラップ層を形成する段階と、前記第１電荷トラップ層上に第１ブロッキング絶縁層を形成する段階と、前記第１ブロッキング絶縁層上に第１コントロールゲートを形成する段階と、を含む半導体素子の製造方法を提供する。
【００１７】
前記第１ナノ構造体は、双極性を有することができる。前記チャンネル層を形成する段階は、前記基板上に非疎水性層を形成する段階と、前記非疎水性層上に前記非疎水性層の第１領域を露出させる開口部を有する疎水性層を形成する段階と、前記開口部により露出された前記第１領域に多数の前記第１ナノ構造体を吸着させる段階と、を含みうる。
【００１８】
前記第１ナノ構造体は、ナノワイヤーでありうる。前記ナノワイヤーは、炭素ナノチューブでありうる。
【００１９】
前記第１トンネル絶縁層を形成する段階は、前記チャンネル層、前記ソース及び前記ドレインを覆う絶縁層を形成する段階と、前記ソース及び前記ドレインとの間の前記チャンネル層の上方の前記絶縁層上に前記第２ナノ構造体を吸着する吸着層を形成する段階と、を含むことができる。
【００２０】
本実施例の製造方法は、前記絶縁層を形成する段階と前記吸着層を形成する段階との間に、前記絶縁層の前記吸着層形成領域以外の領域上に前記第２ナノ構造体を吸着しない非吸着層を形成する段階と、をさらに含みうる。
【００２１】
前記第２ナノ構造体は、ナノ構造体、例えば、ナノパーティクルでありうる。
【００２２】
本実施例の製造方法は、前記チャンネル層と離隔された第２コントロールゲートを形成する段階をさらに含みうる。この際、前記チャンネル層は、前記第１及び第２コントロールゲート間に備えられうる。
【００２３】
本実施例の製造方法は、前記第２コントロールゲートと前記チャンネル層との間に第２電荷トラップ層を形成する段階と、前記第２コントロールゲートと前記第２電荷トラップ層との間に第２ブロッキング絶縁層を形成する段階と、前記第２電荷トラップ層と前記チャンネル層との間に第２トンネル絶縁層を形成する段階と、をさらに含みうる。
【００２４】
本発明のさらに他の実施例は、第１ナノ構造体を含むチャンネル層、前記チャンネル層の両端に各々接触したソース及びドレイン、前記チャンネル層上に備えられた第１トンネル絶縁層、前記第１トンネル絶縁層上に備えられて前記第１ナノ構造体と異なる第２ナノ構造体を含む第１電荷トラップ層、前記第１電荷トラップ層上に備えられた第１ブロッキング絶縁層及び前記第１ブロッキング絶縁層上に備えられた第１コントロールゲートを含む半導体素子の動作方法において、前記第１電荷トラップ層に電荷をトラップさせる段階とを含む半導体素子の動作方法を提供する。
【００２５】
前記電荷は、電子または正孔でありうる。前記半導体素子は、第２電荷トラップ層及び第２コントロールゲートをさらに含み、本実施例の動作方法は、前記第２電荷トラップ層に電子または正孔をトラップさせる段階をさらに含みうる。
【発明の効果】
【００２６】
本発明の実施例によれば、所定のナノ構造体、例えば、ナノワイヤやナノパーティクルを基板の所望の領域に容易に配列させることができる。また、互いに異なる少なくとも２つのナノ構造体を１つの素子に共に適用することができる。よって、本発明の実施例を利用すれば、ナノ構造体を適用した多様な素子を容易に製造することができる。
【００２７】
特に、本発明の実施例による半導体素子は、可逆的型変換(type-switching)素子でありえるので、それによる多様な利点を有することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施例による半導体素子の断面図である。
【図２】本発明の他の実施例による半導体素子の断面図である。
【図３】本発明のさらに他の実施例による半導体素子の断面図である。
【図４Ａ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｂ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｃ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｄ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｅ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｆ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｇ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｈ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｉ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図５】図１の素子のゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示すグラフである。
【図６】図１の素子に印加するゲート電圧Ｖｇの波形図及び前記ゲート電圧Ｖｇによるドレイン電流Ｉｄの変化を示すグラフである。
【図７】図２の素子に印加する２種のゲート電圧Ｖｇ１、Ｖｇ２の波形図及び前記２種のゲート電圧Ｖｇ１、Ｖｇ２によるドレイン電流Ｉｄの変化を示すグラフである。
【図８Ａ】図３の構造を有する一素子のゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示すグラフである。
【図８Ｂ】図３の構造を有するが、製造方法で多少の差を有する他の素子のゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示すグラフである。
【図９Ａ】図３の素子の相異なる４つの状態を示す断面図である。
【図９Ｂ】図３の素子の相異なる４つの状態を示す断面図である。
【図９Ｃ】図３の素子の相異なる４つの状態を示す断面図である。
【図９Ｄ】図３の素子の相異なる４つの状態を示す断面図である。
【図１０】図３の素子に印加する２種のゲート電圧Ｖｇ１、Ｖｇ２の波形図及び前記２種類ゲート電圧Ｖｇ１、Ｖｇ２によるドレイン電流Ｉｄの変化を示すグラフである。
【発明を実施するための形態】
【００２９】
以下、本発明の実施例による半導体素子とその製造及び動作方法を添付された図面を参照して詳細に説明する。添付された図面に示された層や領域などの幅及び厚さは、明細書の明確性のために多少誇張して図示された。詳細な説明の全般に亙って同じ参照番号は同じ構成要素を示す。
【００３０】
図１は、本発明の一実施例による半導体素子の断面図である。図１に示すように、基板ＳＵＢ１上にチャンネル層Ｃ１が備えられている。チャンネル層Ｃ１は、複数の第１ナノ構造体ｎ１を含みうる。第１ナノ構造体ｎ１は、基板ＳＵＢ１上に横たえられたナノワイヤーでありうる。第１ナノ構造体ｎ１は、ｎ型半導体特性とｐ型半導体特性とをいずれも有する双極性（ａｍｂｉｐｏｌａｒ）物質で構成されうる。前記双極性物質は、例えば、炭素ナノチューブ（ＣＮＴ）でありうる。したがって、チャンネル層Ｃ１は炭素ナノチューブからなる複数のナノワイヤーを含むことができる。チャンネル層Ｃ１と基板ＳＵＢ１との間に非疎水性層Ｌ１が備えられうる。非疎水性層Ｌ１は、基板ＳＵＢ１の全面上に形成され、チャンネル層Ｃ１は非疎水性層Ｌ１の所定領域上に形成されうる。非疎水性層Ｌ１は、親水性層でありうる。例えば、非疎水性層Ｌ１は、ＳｉＯ２層、ガラス、Ａｌ２Ｏ３層、ＺｒＯ２層、ＨｆＯ２層のような絶縁物質層でありうる。チャンネル層Ｃ１周囲の非疎水性層Ｌ１上に疎水性層Ｌ２がさらに備えられうる。疎水性層Ｌ２は、ＯＴＳ（ｏｃｔａｄｅｃｙｌ−ｔｒｉｃｈｌｏｒｏｓｉｌａｎｅ）、ＯＴＭＳ（ｏｃｔａｄｅｃｙｌ−ｔｒｉｍｅｔｈｏｘｙｓｉｌａｎｅ）、ＯＴＥ（ｏｃｔａｄｅｃｙｌ−ｔｒｉｅｔｈｏｘｙｓｉｌａｎｅ）のような疎水性分子を含む層でありうる。第１ナノ構造体ｎ１は、疎水性層Ｌ２には吸着されず、非疎水性層Ｌ１（例えば、親水性層）にのみ吸着されるために、チャンネル層Ｃ１は疎水性層Ｌ２が形成されていない非疎水性層Ｌ１上に自己組立（ｓｅｌｆ−ａｓｓｅｍｂｌｙ）方式で形成されうる。非疎水性層Ｌ１とチャンネル層Ｃ１との間に親水性分子層（図示せず）がさらに備えられうる。この場合、第１ナノ構造体ｎ１は、前記親水性分子層（図示せず）に自己組立方式によって形成される。前記親水性分子層（図示せず）は、例えば、ＡＰＴＥＳ（ａｍｉｎｏｐｒｏｐｙｌ−ｔｒｉｅｔｈｏｘｙｓｉｌａｎｅ）及びＭＰＴＭＳ［（３−ｍｅｒｃａｐｔｏｐｒｏｐｙｌ）ｔｒｉｍｅｔｈｏｘｙｓｉｌａｎｅ］のような親水性分子を含みうる。
【００３１】
チャンネル層Ｃ１の両端に各々接触したソース電極Ｓ１及びドレイン電極Ｄ１が備えられている。ソース電極Ｓ１及びドレイン電極Ｄ１は、チャンネル層Ｃ１の両端から疎水性層Ｌ２に拡張された構造を有することができる。ソース電極Ｓ１及びドレイン電極Ｄ１は、金（Ａｕ）やパラジウム（Ｐｄ）のような金属や、金属酸化物または導電性不純物が高濃度ドーピングされた半導体からなりうる。
【００３２】
チャンネル層Ｃ１の上側に第１電荷トラップ層ＣＴ１が備えられうる。第１電荷トラップ層ＣＴ１は、場合に応じては、浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）とも呼ばれる。第１電荷トラップ層ＣＴ１は、複数の第２ナノ構造体ｎ２を含むことができる。第２ナノ構造体ｎ２は、第１ナノ構造体ｎ１と異なる構造を有することができる。例えば、第２ナノ構造体ｎ２は、ナノパーティクルでありうる。前記ナノパーティクルは、金属、金属酸化物及び半導体のうち、少なくともいずれか１つを含みうる。一例として、前記第２ナノ構造体ｎ２は、金（Ａｕ）のような金属から形成されたナノパーティクルでありうる。
【００３３】
チャンネル層Ｃ１と第１電荷トラップ層ＣＴ１との間に第１トンネル絶縁層ＴＬ１が備えられうる。第１トンネル絶縁層ＴＬ１は、チャンネル層Ｃ１上に順次に備えられた第１層Ｌ１０及び第２層Ｌ２０を含みうる。第１層Ｌ１０は、ソース電極Ｓ１及びドレイン電極Ｄ１上に延びた構造を有し、第２層Ｌ２０は、ソース電極Ｓ１とドレイン電極Ｄ１との間のチャンネル層Ｃ１の上側に備えられうる。第２層Ｌ２０が備えられていない第１層Ｌ１０上には、第３層Ｌ３０がさらに備えられうる。第１層Ｌ１０は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２及びその他異なる絶縁物質で形成され、例えば、約１０ｎｍ以下、さらに薄くする場合は、１〜５ｎｍ程度の厚さに形成されうる。第２層Ｌ２０は、第２ナノ構造体ｎ２の容易な吸着のための吸着層であって、親水性分子層または疎水性分子層でありうる。第２ナノ構造体ｎ２の種類によって、第２層Ｌ２０の物質が決定されうる。第３層Ｌ３０は、第２ナノ構造体ｎ２が吸着されない非吸着層でありうる。第３層Ｌ３０は、第２層Ｌ２０とは逆特性を有しうる。すなわち、第２層Ｌ２０が親水性分子層である場合、第３層Ｌ３０は疎水性分子層でありうる。逆に、第２層Ｌ２０が疎水性分子層である場合、第３層Ｌ３０は、親水性分子層でありうる。第２ナノ構造体ｎ２は、第３層Ｌ３０には吸着されず、第２層Ｌ２０にのみ吸着されるために、第１電荷トラップ層ＣＴ１は、第２層Ｌ２０上に自己組立方式で形成されうる。第２ナノ構造体ｎ２がＡｕナノパーティクルである場合、第２層Ｌ２０はＡＰＴＥＳのような親水性分子で形成された層であって、第３層Ｌ３０はＯＴＳ、ＯＴＭＳ、ＯＴＥのような疎水性分子からなる層でありうる。第２ナノパーティクルｎ２及び第１層Ｌ１０の物質によって、第２層Ｌ２０は必要ないこともある。また、場合によっては、第２層Ｌ２０のみ備え、第３層Ｌ３０は備えないこともある。また他の場合、第１層Ｌ１０をソース電極Ｓ１及びドレイン電極Ｄ１間のチャンネル層Ｃ１上にのみ形成し、第２層Ｌ２０及び第３層Ｌ３０を備えないこともある。
【００３４】
第１電荷トラップ層ＣＴ１と第３層Ｌ３０上に第１ブロッキング絶縁層ＢＬ１が備えられうる。第１ブロッキング絶縁層ＢＬ１は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２及びその他の異なる絶縁物質からなった層でありうる。第１ブロッキング絶縁層ＢＬ１は、非疎水性層Ｌ１及び第１層Ｌ１０と同じか、異なる物質で形成されうる。第１ブロッキング絶縁層ＢＬ１の厚さは、第１層Ｌ１０より厚くてもよい。例えば、第１ブロッキング絶縁層ＢＬ１の厚さは、数十ｎｍ以上でありうる。
第１電荷トラップ層ＣＴ１の上側の第１ブロッキング絶縁層ＢＬ１上に第１コントロールゲートＧ１が備えられうる。第１コントロールゲートＧ１はＡｕやパラジウム（Ｐｄ）のような金属や、金属酸化物または導電性不純物が高濃度ドーピングされた半導体で形成されうる。
【００３５】
図１では、シングルゲート構造を有する半導体素子について図示したが、本発明の他の実施例によれば、ダブルゲート構造を有する半導体素子も可能である。その例が、図２及び図３に示されている。
【００３６】
図２は、本発明の他の実施例による半導体素子を示す。図２に示すように、基板ＳＵＢ１’の上層部内に第２コントロールゲートＧ２が備えられうる。基板ＳＵＢ１’は半導体基板であり、第２コントロールゲートＧ２は、導電性不純物が高濃度でドーピングされた領域でありうる。第２コントロールゲートＧ２は、チャンネル層Ｃ１の下でソース電極Ｓ１及びドレイン電極Ｄ１の下方に拡張された構造を有することができるが、チャンネル層Ｃ１の下方にのみ備えられることもある。第２コントロールゲートＧ２とチャンネル層Ｃ１との間の非疎水性層Ｌ１はゲート絶縁層でありうる。図２で非疎水性層Ｌ１及びその上部構造は、図１のそれと同一でありえる。
【００３７】
本発明のさらに他の実施例によれば、図２の第２コントロールゲートＧ２とチャンネル層Ｃ１との間に第２電荷トラップ層がさらに備えられうる。その例が図３に示されている。
【００３８】
図３に示すように、第２コントロールゲートＧ２とチャンネル層Ｃ１との間に第２電荷トラップ層ＣＴ２がさらに備えられている。第１電荷トラップ層ＣＴ１と同様に、第２電荷トラップ層ＣＴ２は浮遊ゲートとも呼ばれる。第２電荷トラップ層ＣＴ２は、ナノ構造体を含むことができる。例えば、第２電荷トラップ層ＣＴ２は、第１電荷トラップ層ＣＴ１と類似するか、同じ層でありうる。すなわち、第２電荷トラップ層ＣＴ２は、第２ナノ構造体ｎ２と類似するか、同じナノ構造体ｎ２’を含むことができる。しかし、本発明はこれに限定されない。第２電荷トラップ層ＣＴ２は、第１電荷トラップ層ＣＴ１と異なる構造及び物質から構成されうる。第２電荷トラップ層ＣＴ２と第２コントロールゲートＧ２との間にいくつかの層Ｌ１０’、Ｌ２０’、Ｌ３０’が備えられうる。さらに具体的に説明すれば、第２コントロールゲートＧ２上に第４層Ｌ１０’が備えられ、第２電荷トラップ層ＣＴ２と第４層Ｌ１０’との間に第５層Ｌ２０’がさらに備えられうる。第５層Ｌ２０’は、ナノ構造体ｎ２’の吸着のための吸着層でありうる。第５層Ｌ２０’周囲の第４層Ｌ１０’上には第６層Ｌ３０’がさらに備えられうる。第６層Ｌ３０’は、ナノ構造体ｎ２’が吸着されない非吸着層でありうる。第２電荷トラップ層ＣＴ２と第２コントロールゲートＧ２との間に備えられた第４及び第５層Ｌ１０’、Ｌ２０’は、第２ブロッキング絶縁層を構成しうる。第４ないし第６層Ｌ１０’、Ｌ２０’、Ｌ３０’の物質は、各々第１ないし第３層Ｌ１０、Ｌ２０、Ｌ３０の物質に対応しうる。したがって、第２電荷トラップ層ＣＴ２は、第５層Ｌ２０’上に自己組立方式で形成された層でありうる。また第２層Ｌ２０及び第３層Ｌ３０を具備させることが選択的（ｏｐｔｉｏｎａｌ）であるように、第５層Ｌ２０’及び第６層Ｌ３０’を具備させることも選択的である。第６層Ｌ３０’上に第２電荷トラップ層ＣＴ２を覆う非疎水性層Ｌ１’が備えられうる。非疎水性層Ｌ１’は、図１の非疎水性層Ｌ１に対応しうる。第２電荷トラップ層ＣＴ２とチャンネル層Ｃ１との間の非疎水性層Ｌ１’は、第２トンネル絶縁層でありうる。非疎水性層Ｌ１’上に形成される構造は、図１で非疎水性層Ｌ１上に形成される構造と類似しうる。
【００３９】
図２及び図３では、第２コントロールゲートＧ２が基板ＳＵＢ１’の上層部内に備えられたが、本発明の他の実施例によれば、基板上に第２コントロールゲートを別途の層（金属層またはドーピングされた半導体層）で備えることもできる。また、図３で、第１電荷トラップ層ＣＴ１及び第１コントロールゲートＧ１のない構造も可能である。すなわち、ボトム（ｂｏｔｔｏｍ）シングルゲート構造も可能である。
【００４０】
図４Ａないし図４Ｇは、本発明の実施例による半導体素子の製造方法を示す斜視図である。図４Ａに示すように、基板ＳＵＢ１上に非疎水性層Ｌ１を形成しうる。非疎水性層Ｌ１は、親水性層でありうる。例えば、非疎水性層Ｌ１は、ＳｉＯ２層、ガラス（Ｇｌａｓｓ）、Ａｌ２Ｏ３層、ＺｒＯ２層、ＨｆＯ２層のような絶縁物質層でありうる。非疎水性層Ｌ１上に非疎水性層Ｌ１の一部（以下、第１領域）を露出させる開口部を有する疎水性層Ｌ２を形成しうる。疎水性層Ｌ２は、ＯＴＳ、ＯＴＭＳ、ＯＴＥのような疎水性分子を含む層でありうる。疎水性層Ｌ２を形成する方法にちういてさらに具体的に説明すれば、まず非疎水性層Ｌ１の前記第１領域上にレジン膜（図示せず）を形成した後、基板ＳＵＢ１を疎水性分子が溶けている溶液に入れれば、前記レジン膜のない部分にのみ前記疎水性分子が吸着されるので、疎水性層Ｌ２を形成しうる。前記レジン膜は、感光膜であり、例えば、フォトリソグラフィ法などで形成されうる。また、前記疎水性分子が溶けている溶液の溶媒は、ヘキサンのようにレジン膜を溶かさないものでありうる。疎水性層Ｌ２の形成後、前記レジン膜はアセトンのような溶媒を利用して選択的に除去しうる。疎水性層Ｌ２を形成する方法は、多様に変化されうる。例えば、疎水性層Ｌ２を形成するのに、微細接触プリンティング（ｍｉｃｒｏｃｏｎｔａｃｔ ｐｒｉｎｔｉｎｇ）やフォトリソグラフィ法を利用しても良い。
【００４１】
ここで、図示していないが、非疎水性層Ｌ１の露出された領域、すなわち、前記第１領域に親水性分子層をさらに具備させうる。このために、基板ＳＵＢ１を親水性分子が分散された溶液に入れることができる。この場合、前記親水性分子は、非疎水性層Ｌ１にのみ吸着され、疎水性層Ｌ２には吸着されない。前記親水性分子は、例えば、ＡＰＴＥＳ及びＭＰＴＭＳなどであり、前記親水性分子が分散された溶液の溶媒は、エタノール、ヘキサンなどでありうる。非疎水性層Ｌ１自体が親水性層であるので、前記親水性分子層の形成は選択的である。
【００４２】
図４Ｂに示すように、多数の第１ナノ構造体ｎ１が分散された溶液（以下、第１ナノ構造体溶液）ＮＳ１を準備する。第１ナノ構造体ｎ１は、ナノワイヤー、例えば、炭素ナノチューブでありうる。第１ナノ構造体溶液ＮＳ１の溶媒はジクロロベンゼンのように第１ナノ構造体ｎ１に影響を与えないものでありうる。第１ナノ構造体溶液ＮＳ１に図４Ａの構造物を入れる。第１ナノ構造体ｎ１は、疎水性層Ｌ２には吸着されず、非疎水性層Ｌ１（例えば、親水性層）にのみ吸着されるために、疎水性層Ｌ２が形成されない非疎水性層Ｌ１上に自己組立方式により形成される。その結果物が図４Ｃに図示されている。
【００４３】
図４Ｃにおいて、多数の第１ナノ構造体ｎ１は、１つのチャンネル層Ｃ１を構成しうる。このように、自己組立方式を利用すれば、基板ＳＵＢ１の所望の位置に所望の形状のナノ構造チャンネル層Ｃ１を容易に形成しうる。
【００４４】
図４Ｄに示すように、チャンネル層Ｃ１の両端に各々接するソース電極Ｓ１及びドレイン電極Ｄ１を形成する。ソース電極Ｓ１及びドレイン電極Ｄ１は、チャンネル層Ｃ１の両端で疎水性層Ｌ２に拡張された構造で形成しうる。ソース電極Ｓ１及びドレイン電極Ｄ１はＡｕやＰｄなどの金属や、金属酸化物で形成するか、または導電性不純物が高濃度ドーピングされた半導体で形成しうる。この際、膜蒸着のためにスパッタリング法及び熱蒸発法のようなＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などを使用し、蒸着膜のパターニングのために、フォトリソグラフィや電子ビーム（Ｅ−ｂｅａｍ）リソグラフィなどの方法を使用しうる。
【００４５】
図４Ｅに示すように、疎水性層Ｌ２上にチャンネル層Ｃ１、ソース電極Ｓ１及びドレイン電極Ｄ１を覆う第１絶縁層Ｌ１０を形成しうる。第１絶縁層Ｌ１０は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２及びその他の異なる絶縁物質で形成し、約１０ｎｍ以下、例えば、１〜５ｎｍ程度の厚さに形成しうる。第１絶縁層Ｌ１０の形成にＣＶＤ、ＰＥ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ）−ＣＶＤ及びＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）などの方法を利用しうる。第１絶縁層Ｌ１０を形成する工程は、第１ナノ構造体ｎ１の特性に影響を与えない。
【００４６】
図４Ｆに示すように、ソース電極Ｓ１とドレイン電極Ｄ１との間のチャンネル層Ｃ１の上側の第１絶縁層Ｌ１０上に第２絶縁層Ｌ２０を形成し、第２絶縁層Ｌ２０が形成されていない第１絶縁層Ｌ１０上に第３絶縁層Ｌ３０を形成しうる。第３絶縁層Ｌ３０を先に形成した後、第２絶縁層Ｌ２０を形成することができ、その反対の場合もある。第２絶縁層Ｌ２０は、第２ナノ構造体ｎ２（図４Ｇ参照）を吸着する特性を有する吸着層であり、第３絶縁層Ｌ３０は、第２ナノ構造体ｎ２を吸着しない非吸着層でありうる。第２及び第３絶縁層Ｌ２０、Ｌ３０のうち、いずれか１つは親水性であり、他の１つは疎水性でありうる。例えば、第２絶縁層Ｌ２０が親水性層であり、第３絶縁層Ｌ３０が疎水性層でありうる。この場合、まず図４Ａの疎水性層Ｌ２を形成する方法と類似した方法で第３絶縁層Ｌ３０を形成した後、第２絶縁層Ｌ２０を形成しうる。この際、第２絶縁層Ｌ２０を形成するために、第３絶縁層Ｌ３０が形成された基板ＳＵＢ１を、親水性分子が分散された溶液に入れることができる。この場合、前記親水性分子は、第１絶縁層Ｌ１０にのみ吸着され、第３絶縁層Ｌ３０には吸着されないので、図４Ｆのような構造が得られる。前記親水性分子は、例えば、ＡＰＴＥＳ及びＭＰＴＭＳなどであり、前記親水性分子が分散された溶液の溶媒は、エタノール、ヘキサンでありうる。場合によっては、第３絶縁層Ｌ３０は形成せず、第２絶縁層Ｌ２０のみを形成するか、第２及び第３絶縁層Ｌ２０、Ｌ３０の両方を全て形成しないこともある。
【００４７】
図４Ｇに示すように、多数の第２ナノ構造体ｎ２が分散された溶液（以下、第２ナノ構造体溶液）ＮＳ２を準備する。第２ナノ構造体ｎ２は、例えば、ナノパーティクルでありうる。第２ナノ構造体溶液ＮＳ２の溶媒は、純水（ｄｅｉｏｎｉｚｅｄ ｗａｔｅｒ）でありうる。第２ナノ構造体溶液ＮＳ２に図４Ｆの構造体を入れる。第２ナノ構造体ｎ２は、第２絶縁層Ｌ２０にのみ吸着され、第３絶縁層Ｌ３０には吸着されないために、第２絶縁層Ｌ２０上に自己組立方式により形成される。その結果物が図４Ｈに図示されている。
【００４８】
図４Ｈで、自己組立方式により形成された多数の第２ナノ構造体ｎ２は、第１電荷トラップ層ＣＴ１を構成しうる。このように、自己組立方式を利用すれば、ナノ構造の第１電荷トラップ層ＣＴ１を基板ＳＵＢ１の所望の位置に、所望の形状に容易に形成しうる。
【００４９】
図４Ｉに示すように、第３絶縁層Ｌ３０上に第１電荷トラップ層ＣＴ１を覆う第１ブロッキング絶縁層ＢＬ１を形成する。第１ブロッキング絶縁層ＢＬ１は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２及びその他の異なる絶縁物質で形成しうる。第１ブロッキング絶縁層ＢＬ１は、非疎水性層Ｌ１及び第１絶縁層Ｌ１０と同じか、異なる物質で形成しうる。そして、第１ブロッキング絶縁層ＢＬ１は、第１絶縁層Ｌ１０より厚く、例えば、約数十ｎｍ以上の厚さに形成しうる。第１ブロッキング絶縁層ＢＬ１は、ＣＶＤ、ＰＥ−ＣＶＤ、ＡＬＤなどの方法で形成し、このような工程中で、第２ナノ構造体ｎ２の特性は変わらない。第１ブロッキング絶縁層ＢＬ１上に第１コントロールゲートＧ１を形成する。第１コントロールゲートＧ１は、チャンネル層Ｃ１の中央部上側を通る第１部分Ｐ１と第１部分Ｐ１の一端から延びた第２部分Ｐ２を含むことができる。第２部分Ｐ２は、第１部分Ｐ１に垂直になる。第１コントロールゲートＧ１の形は、多様に変化されうる。第１コントロールゲートＧ１は、ＡｕやＰｄのような金属や、金属酸化物または導電性不純物が高濃度ドーピングされた半導体で形成しうる。この際、膜蒸着のためにスパッタリング法及び熱蒸発法のようなＰＶＤやＣＶＤなどを使用し、蒸着された膜のパターニングのためにフォトリソグラフィや電子ビームリソグラフィなどの方法を使用しうる。図４ＩのＩ−Ｉ’線による断面図が図１の構造に対応しうる。
【００５０】
図４Ａないし図４Ｉでは、図１のようなシングルゲート構造を有する半導体素子を製造する方法について説明したが、本実施例を変形すれば、図２及び図３のようなダブルゲート構造の半導体素子を製造しうる。
【００５１】
例えば、図４Ａの段階で、非疎水性層Ｌ１を形成する前または後に、基板ＳＵＢ１の上層部に導電性不純物を高濃度ドーピングすれば、図２の第２コントロールゲートＧ２を形成しうる。基板ＳＵＢ１の上層部をドーピングして第２コントロールゲートＧ２を形成する代わりに、基板ＳＵＢ１上に別途の層構造で第２コントロールゲートを形成しても良い。また、第１電荷トラップ層ＣＴ１を形成する方法と類似した方法で、第２コントロールゲートＧ２とチャンネル層Ｃ１との間に図３の第２電荷トラップ層ＣＴ２を形成しうる。
【００５２】
このように、本発明の実施例によれば、所定のナノ構造体、例えば、ナノワイヤー（炭素ナノチューブ）やナノパーティクルを基板の所望の領域に容易に配列させうる。また、相異なる少なくとも２つのナノ構造体を１つの素子に共に適用させうる。したがって、本発明の実施例を利用すれば、１つ以上のナノ構造体を適用した高性能の多様な素子を容易に製造しうる。
【００５３】
以下、本発明の実施例による半導体素子の動作方法、特性及び適用分野について説明する。
【００５４】
図１の素子の場合、第１電荷トラップ層ＣＴ１に電子または正孔をトラップさせた後、ソース電極Ｓ１、ドレイン電極Ｄ１及び第１コントロールゲートＧ１に正常動作電圧を印加して動作させうる。また図１の素子を使用する間に、第１電荷トラップ層ＣＴ１にトラップされる電荷の種類を変えられる。第１電荷トラップ層ＣＴ１に電子をトラップさせるためには、第１コントロールゲートＧ１に正（＋）の高電圧、例えば、＋１０Ｖ程度の電圧を印加しうる。この際、前記正（＋）の高電圧により電子がチャンネル層Ｃ１から第１電荷トラップ層ＣＴ１に移動して、トラップされうる。一方、正孔をトラップさせるためには、第１コントロールゲートＧ１に負（−）の高電圧、例えば、−１０Ｖ程度の電圧を印加しうる。この際、前記負（−）の高電圧により正孔がチャンネル層Ｃ１から第１電荷トラップ層ＣＴ１に移動してトラップされうる。第１コントロールゲートＧ１に正（＋）または負（−）の高電圧を印加して第１電荷トラップ層ＣＴ１にいかなる電荷（電子または正孔）をトラップさせるかによって、図１の素子の特性が変わりうる。例えば、第１コントロールゲートＧ１に負（−）の高電圧を印加して第１電荷トラップ層ＣＴ１に正孔をトラップさせた場合、前記正常動作電圧範囲で図１の素子はｎ型チャンネルを有するトランジスタ（以下、ｎ型トランジスタ）の特性を示しうる。また、第１コントロールゲートＧ１に正（＋）の高電圧を印加して第１電荷トラップ層ＣＴ１に電子をトラップさせた場合、前記正常動作電圧範囲で図１の素子は、ｐ型チャンネルを有するトランジスタ（以下、ｐ型トランジスタ）の特性を示しうる。これと関連して、図５を参照しつつ詳細に説明する。
【００５５】
図５は、図１の素子のゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示すグラフである。ここで、ゲート電圧Ｖｇは、第１コントロールゲートＧ１に印加する電圧を意味し、ドレイン電流Ｉｄは、ソース電極Ｓ１とドレイン電極Ｄ１との間に流れる電流を意味する。ゲート電圧Ｖｇを変化させつつ、ドレイン電流Ｉｄを測定し、この際、ソース電極Ｓ１とドレイン電極Ｄ１との間に１Ｖ程度の電圧を印加した。
【００５６】
図５に示すように、ゲート電圧Ｖｇが−１０Ｖから＋１０Ｖに増加する時のグラフ（以下、第１グラフと称する）Ｇ１とゲート電圧Ｖｇが＋１０Ｖから−１０Ｖに減少する時のグラフ（以下、第２グラフと称する）Ｇ２は、明確な差があるということが分かる。すなわち、ヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）が明確である。さらに具体的に説明すれば、−１０Ｖのゲート電圧Ｖｇを印加した後、ゲート電圧Ｖｇを増加させれば、＋１０Ｖのゲート電圧Ｖｇが印加されるまで、第１グラフＧ１の特性に従う。−１０Ｖのゲート電圧Ｖｇが印加されれば、第１電荷トラップ層ＣＴ１に正孔がトラップされ、前記トラップされた正孔により、チャンネル層Ｃ１に印加される電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）が正（＋）の方向に増加する。したがって、第１グラフＧ１は、全体として負（−）の方向に偏る。一旦、第１電荷トラップ層ＣＴ１に正孔がトラップされれば、臨界電圧以下の正（＋）の電圧までは第１電荷トラップ層ＣＴ１にトラップされた電荷は正孔として維持されていて、臨界電圧以上の正（＋）の高電圧が印加される時、第１電荷トラップ層ＣＴ１にトラップされた電荷の種類が電子に変われる。前記臨界電圧以上の正（＋）の高電圧に対応する＋１０Ｖのゲート電圧Ｖｇを印加した後、ゲート電圧Ｖｇを減少させれば、−１０Ｖのゲート電圧Ｖｇが印加されるまで第２グラフＧ２の特性に従う。＋１０Ｖのゲート電圧Ｖｇが印加されれば、第１電荷トラップ層ＣＴ１に電子がトラップされ、前記トラップされた電子により、チャンネル層Ｃ１に印加される電界が負（−）の方向に減少する。したがって、第２グラフＧ２は第１グラフＧ１より全体的に正（＋）の方向に偏る。
【００５７】
このように第１電荷トラップ層ＣＴ１にいかなる電荷がトラップされるかによって、ゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性が大きく変われる。第１グラフＧ１と第２グラフＧ２は、所定の電圧範囲内で互いに反対となる特性を示しうる。例えば、約−４Ｖないし約＋５Ｖのゲート電圧Ｖｇ範囲（以下、第１範囲）Ｒ１で、ゲート電圧Ｖｇが増加することによって、第１グラフＧ１は増加する一方、第２グラフＧ２は減少する。ゲート電圧Ｖｇが増加することによって、ドレイン電流Ｉｄが増加することはｎ型トランジスタの特徴であり、ゲート電圧Ｖｇが増加することによって、ドレイン電流Ｉｄが減少することは、ｐ型トランジスタの特徴である。正常動作電圧は、前記第１範囲Ｒ１内にありえる。したがって、本発明の実施例による半導体素子は、第１電荷トラップ層ＣＴ１にトラップされた電荷の種類によってｎ型トランジスタ特徴またはｐ型トランジスタ特徴を有することができる。これは本発明の実施例による素子を使用する時、所定の第１目的のために、ｎ型トランジスタとして利用していて、所定の第２目的のために、型（ｔｙｐｅ）を変換させて、ｐ型トランジスタとして利用できるということを意味する。このように本発明の実施例による半導体素子は可逆的型変換（ｔｙｐｅ−ｓｗｉｔｃｈｉｎｇ）素子（トランジスタまたはメモリ素子）であるために、多様な利点を有する。例えば、本発明の実施例を利用すれば、再構成可能回路（ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｃｉｒｃｕｉｔ）を製作しうる。
【００５８】
図６は、図１の素子に印加するゲート電圧Ｖｇの波形図及びゲート電圧Ｖｇによるドレイン電流Ｉｄの変化を示すグラフである。図６に示すように、正（＋）の高電圧を第１コントロールゲートＧ１に印加した後、小さな強度の第１電圧Ｖ１を印加した時、第１電圧Ｖ１の波形とそのＶ１により発生するドレイン電流Ｉｄの波形は反対である。これは、前記正（＋）の高電圧を第１コントロールゲートＧ１に印加すれば、素子はｐ型トランジスタの特徴を示すことを示す。一方、負（−）の高電圧を第１コントロールゲートＧ１に印加した後、小さな強度の第２電圧Ｖ２を印加した時、第２電圧Ｖ２の波形とそのＶ２により発生するドレイン電流Ｉｄの波形は類似した傾向を示す。これは、前記負（−）の高電圧を第１コントロールゲートＧ１に印加すれば、素子はｎ型トランジスタの特徴を示す。
【００５９】
一方、本発明の実施例による半導体素子をメモリ素子として利用する場合、第１電荷トラップ層ＣＴ１にいかなる電荷（電子または正孔）がトラップされたかによって、または電荷のトラップ如何によって、ドレイン電流Ｉｄの大きさは変われる。このような原理を利用すれば、第１電荷トラップ層ＣＴ１をメモリ層として利用した不揮発性メモリ素子を具現しうる。
【００６０】
図７は、図２の素子、すなわち、ダブルゲート素子に印加する２種のゲート電圧（以下、第１及び第２ゲート電圧）Ｖｇ１、Ｖｇ２の波形図及び第１及び第２ゲート電圧Ｖｇ１、Ｖｇ２によるドレイン電流Ｉｄの変化を示すグラフである。第１及び第２ゲート電圧Ｖｇ１、Ｖｇ２は、各々図２の第１及び第２コントロールゲートＧ１、Ｇ２に印加する電圧を示す。
【００６１】
図７に示すように、＋１０Ｖの第１ゲート電圧Ｖｇ１を印加した後、第２コントロールゲートＧ２に正常動作電圧レベルの第１電圧Ｖ１’を印加すれば、そのＶ１’により発生するドレイン電流Ｉｄの波形と第１電圧Ｖ１’の波形は反対である。これは＋１０Ｖの第１ゲート電圧Ｖｇ１を印加すれば、素子はｐ型トランジスタの特徴を示すことを意味する。また、第１コントロールゲートＧ１で第１電荷トラップ層ＣＴ１に電子をトラップさせた後、第２コントロールゲートＧ２で素子を正常動作させうることを示す。一方、−１０Ｖの第１ゲート電圧Ｖｇ１を印加した後、第２コントロールゲートＧ２に正常動作電圧レベルの第２電圧Ｖ２’を印加すれば、そのＶ２’により発生するドレイン電流Ｉｄの波形と第２電圧Ｖ２’の波形は類似している。これは−１０Ｖの第１ゲート電圧Ｖｇ１を印加すれば、素子はｎ型トランジスタの特徴を示すことを意味する。また、第１コントロールゲートＧ１で第１電荷トラップ層ＣＴ１に正孔をトラップさせた後、第２コントロールゲートＧ２で素子を正常動作させうることを示す。換言すれば、図２の素子の場合、第１電荷トラップ層ＣＴ１に電子または正孔をトラップさせた後、ソース電極Ｓ１、ドレイン電極Ｄ１及び第１コントロールゲートＧ１に正常動作電圧を印加するか、ソース電極Ｓ１、ドレイン電極Ｄ１及び第２コントロールゲートＧ２に正常動作電圧を印加しうる。図２の素子もトランジスタやメモリ素子として利用しうる。
【００６２】
図８Ａ及び図８Ｂは、図３の構造を有するが、製造方法で多少の差を有する二素子のゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示すグラフである。ここで、ゲート電圧Ｖｇは、第１コントロールゲートＧ１に印加する電圧を意味し、ドレイン電流Ｉｄは、ソース電極Ｓ１とドレイン電極Ｄ１との間に流れる電流を意味する。ゲート電圧Ｖｇを変化させつつ、ドレイン電流Ｉｄを測定し、この際、ソース電極Ｓ１とドレイン電極Ｄ１との間に１Ｖ程度の電圧を印加した。
【００６３】
図８Ａの場合、図５と非常に類似した様相を示す。すなわち、−４Ｖないし＋５Ｖのゲート電圧Ｖｇ範囲で、ゲート電圧Ｖｇが増加するにつれて、第１グラフＧ１’はｎ型トランジスタの特徴を示し、第２グラフＧ２’はｐ型トランジスタの特徴を示す。
【００６４】
一方、図８Ｂの場合、正（＋）の高電圧を印加した時のドレイン電流Ｉｄは０．２μＡ程度であって、図８Ａでの０．４μＡに比べて相当低くなったことが分かる。また、−１０Ｖないし０Ｖまで第１及び第２グラフＧ１”、Ｇ２”はいずれもｐ型トランジスタの特性を示すことが分かる。
【００６５】
すなわち、図８Ａに対応する素子の場合、ｎ型トランジスタの特性とｐ型トランジスタの特性とが均衡をなす一方、図８Ｂに対応する素子の場合、ｎ型トランジスタの特性よりｐ型トランジスタの特性が強いことが分かる。このような図８Ａと図８Ｂとの差から、構造が類似するとしても、製造方法によって履歴現状の様相、すなわち、ゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性は相異なることが分かる。これは図１及び図２の素子についても同様である。
【００６６】
図３の素子を動作させるに当たって、第１電荷トラップ層ＣＴ１に電子または正孔をトラップさせ、第２電荷トラップ層ＣＴ２に電子または正孔をトラップさせた後、ソース電極Ｓ１、ドレイン電極Ｄ１及び第１コントロールゲートＧ１に正常動作電圧を印加するか、ソース電極Ｓ１、ドレイン電極Ｄ１及び第２コントロールゲートＧ２に正常動作電圧を印加しうる。また図３の素子は、図１及び図２の素子と同様にトランジスタやメモリ素子として利用しうる。図３の素子は、二つの電荷トラップ層ＣＴ１、ＣＴ２を有するために、１つの電荷トラップ層ＣＴ１を有する図１及び図２の素子より多様な状態を有することができる。図３の素子をメモリ素子として利用する場合、第１電荷トラップ層ＣＴ１にトラップされる電荷の種類及び第２電荷トラップ層ＣＴ２にトラップされる電荷の種類によって、図３の素子は相異なる４つの状態、すなわち、（０、０）、（１、０）、（０、１）及び（１、１）に対応する状態を有する。前記４つの状態は各々図９Ａないし図９Ｄの状態に対応しうる。
【００６７】
図９Ａに示すように、第１電荷トラップ層ＣＴ１及び第２電荷トラップ層ＣＴ２にいずれも電子がトラップされている。このために、第１コントロールゲートＧ１及び第２コントロールゲートＧ２に正（＋）の高電圧を印加しうる。
【００６８】
図９Ｂに示すように、第１電荷トラップ層ＣＴ１には正孔がトラップされ、第２電荷トラップ層ＣＴ２には電子がトラップされている。このために、第１コントロールゲートＧ１に負（−）の高電圧を印加し、第２コントロールゲートＧ２に正（＋）の高電圧を印加しうる。
【００６９】
図９Ｃに示すように、第１電荷トラップ層ＣＴ１には、電子がトラップされ、第２電荷トラップ層ＣＴ２には正孔がトラップされている。このために、第１コントロールゲートＧ１に正（＋）の高電圧を印加し、第２コントロールゲートＧ２に負（−）の高電圧を印加しうる。図９Ｃの状態は、チャンネル層Ｃ１の一側に正孔がトラップされ、他側に電子がトラップされるという点で、図９Ｂの状態と類似するといえる。しかし、チャンネル層Ｃ１を中心にチャンネル層Ｃ１の上側の構成と下側の構成とが完全に対称をなさねば、図９Ｂと図９Ｃとの状態は相異なる抵抗を示しうる。さらに具体的に、第１トンネル絶縁層ＴＬ１と第２トンネル絶縁層Ｌ１０’＋Ｌ２０’との厚さ及び物質の差、そして第１及び第２電荷トラップ層ＣＴ１、ＣＴ２の物質及び大きさの差などがある時、それによって、図９Ｂと図９Ｃとの状態は相異なる抵抗を示しうる。
【００７０】
図９Ｄに示すように、第１電荷トラップ層ＣＴ１及び第２電荷トラップ層ＣＴ２にいずれも正孔がトラップされている。このために、第１コントロールゲートＧ１及び第２コントロールゲートＧ２に負（−）の高電圧を印加しうる。
【００７１】
したがって、本発明の実施例によれば、１つの単位メモリセルが４つの相異なる抵抗状態を有するマルチビット（ｍｕｌｔｉ−ｂｉｔ）メモリ素子の具現が可能である。
【００７２】
図１０は、図３の素子の第１及び第２コントロールゲートＧ１、Ｇ２に印加する二電圧（すなわち、第１及び第２ゲート電圧）Ｖｇ１、Ｖｇ２とそれによるドレイン電流Ｉｄの変化を示す。本結果は、図３の構造を有するが、図８Ａに対応する特性を有する素子に対する結果である。このような結果を得るために使用したドレイン電圧、すなわち、ソース電極Ｓ１とドレイン電極Ｄ１との間の電圧は１Ｖ程度であった。
【００７３】
図１０に示すように、（０、０）状態は、第１及び第２コントロールゲートＧ１、Ｇ２に＋１０Ｖを印加した後の状態を、（１、０）状態は、第１コントロールゲートＧ１に−１０Ｖの電圧を印加し、第２コントロールゲートＧ２に＋１０Ｖの電圧を印加した後の状態を、（０、１）状態は、第１コントロールゲートＧ１に＋１０Ｖの電圧を印加し、第２コントロールゲートＧ２に−１０Ｖの電圧を印加した後の状態を、そして、（１、１）状態は、第１及び第２コントロールゲートＧ１、Ｇ２に−１０Ｖを印加した後の状態を示す。（０、０）、（１、０）、（０、１）及び（１、１）状態でドレイン電流Ｉｄは互いに異なることが分かる。
【００７４】
以上、多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものというより、望ましい実施例の例示として解釈されねばならない。例えば、本発明が属する技術分野で通常の知識を有する者ならば、図１ないし図３の構造及び図４Ａないし図４Ｉの製造方法から多様な変化が可能であるということが分かることである。具体例として、図１ないし図３でチャンネル層Ｃ１は炭素ナノチューブではない、他の双極性物質、例えば、グラフェン（ｇｒａｐｈｅｎｅ）で形成されうるということが分かるであろう。また、本発明の思想（ｉｄｅａ）を利用して、ここに具体的に開示されていない他の素子を製造されうるということが分かるであろう。したがって、本発明の範囲は説明された実施例によって決まるものではなく、特許請求の範囲に記載の技術的思想によってのみ決まるべきである。
【符号の説明】
【００７５】
ＳＵＢ１ 基板
Ｃ１ チャンネル層
ｎ１ 第１ナノ構造体
Ｌ１ 非疎水性層
Ｌ２ 疎水性層
Ｓ１ ソース電極
Ｄ１ ドレイン電極
ＣＴ１ 第１電荷トラップ層
ｎ２ 第２ナノ構造体
Ｌ１０ 第１層
Ｌ２０ 第２層
Ｌ３０ 第３層
【技術分野】
【０００１】
本発明は、半導体素子とその製造及び動作方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）基盤の半導体素子は、いままで急速度に高集積化及び高性能化されてきた。しかし、Ｓｉ物質の特性限界と製造工程の限界などによって、今後、Ｓｉ基盤の半導体素子のさらなる高集積化及び高性能化は難しいと予想されている。
【０００３】
そこで、Ｓｉ基盤の半導体素子の限界を乗越える次世代素子についての研究が進行しつつある。例えば、炭素ナノチューブ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ；ＣＮＴ）のようなナノ構造体を適用して優秀な性能の微細素子を製造しようとする試みがなされている。炭素ナノチューブは、直径が数ないし数十ｎｍ程度と非常に小さく、素子の微細化に有利であり、高い移動度（ｍｏｂｉｌｉｔｙ）、高い電気伝導度、高い熱伝導度、強い機械的強度など優秀な特性を有する。したがって、炭素ナノチューブは、既存素子の限界を乗越える物質として注目されている。
【０００４】
しかし、炭素ナノチューブを半導体素子に適用するに当たって、解決しなければならない問題点があるために、まだこれを適用した素子の具現が容易ではない。代表的なものとして、炭素ナノチューブを再現性があるように合成し難いという問題と、合成された炭素ナノチューブを取扱い（ｈａｎｄｌｉｎｇ）難いという問題がある。例えば、炭素ナノチューブを利用して素子を具現するには、炭素ナノチューブを素子製作用基板の所望の領域に正確に配列しうる技術が要求される。その他にも、１つの素子に炭素ナノチューブとそれと異なるナノ構造体を共に適用するのが、容易ではないので、高性能の多様な素子の具現に制約がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一側面（ａｓｐｅｃｔ）は、ナノ構造体を含む半導体素子を提供する。本発明の他の側面は、前記半導体素子の製造方法を提供する。本発明のさらに他の側面は、前記半導体素子の動作方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施例は、第１ナノ構造体を含むチャンネル層と、前記チャンネル層の両端に各々接触したソース及びドレインと、前記チャンネル層上に備えられた第１トンネル絶縁層と、前記第１トンネル絶縁層上に備えられ、前記第１ナノ構造体と異なる第２ナノ構造体を含む第１電荷トラップ層と、前記第１電荷トラップ層上に備えられた第１ブロッキング絶縁層と、前記第１ブロッキング絶縁層上に備えられた第１コントロールゲートと、を含む半導体素子を提供する。
【０００７】
前記第１ナノ構造体は、双極性を有することができる。前記第１ナノ構造体は、ナノワイヤーでありうる。
【０００８】
前記ナノワイヤーは、炭素ナノチューブでありうる。
【０００９】
前記第２ナノ構造体は、ナノパーティクルでありうる。
【００１０】
前記チャンネル層は、親水性層上に備えられる。前記チャンネル層の周りの前記親水性層上に疎水性層が備えられ、前記疎水性層上に前記ソース及び前記ドレインが備えられうる。
【００１１】
前記第１トンネル絶縁層は、順次積層された第１及び第２絶縁層を含み、前記第２絶縁層は、親水性分子層または疎水性分子層でありうる。
【００１２】
前記チャンネル層と離隔された第２コントロールゲートがさらに備えられ、前記第１及び第２コントロールゲート間に前記チャンネル層が備えられうる。
【００１３】
前記チャンネル層と前記第２コントロールゲートとの間に第２電荷トラップ層と、前記チャンネル層と前記第２電荷トラップ層との間に第２トンネル絶縁層と、前記第２電荷トラップ層と前記第２コントロールゲートとの間に第２ブロッキング絶縁層とがさらに備えられうる。
【００１４】
前記第２電荷トラップ層は、ナノ構造体、例えば、ナノパーティクルを含みうる。
【００１５】
本実施例の半導体素子は、トランジスタまたは不揮発性メモリ素子でありうる。
【００１６】
本発明の他の実施例は、基板上に第１ナノ構造体を含むチャンネル層を形成する段階と、前記チャンネル層の両端に各々接触するソース及びドレインを形成する段階と、前記チャンネル層上に第１トンネル絶縁層を形成する段階と、前記第１トンネル絶縁層上に前記第１ナノ構造体と異なる第２ナノ構造体を含む第１電荷トラップ層を形成する段階と、前記第１電荷トラップ層上に第１ブロッキング絶縁層を形成する段階と、前記第１ブロッキング絶縁層上に第１コントロールゲートを形成する段階と、を含む半導体素子の製造方法を提供する。
【００１７】
前記第１ナノ構造体は、双極性を有することができる。前記チャンネル層を形成する段階は、前記基板上に非疎水性層を形成する段階と、前記非疎水性層上に前記非疎水性層の第１領域を露出させる開口部を有する疎水性層を形成する段階と、前記開口部により露出された前記第１領域に多数の前記第１ナノ構造体を吸着させる段階と、を含みうる。
【００１８】
前記第１ナノ構造体は、ナノワイヤーでありうる。前記ナノワイヤーは、炭素ナノチューブでありうる。
【００１９】
前記第１トンネル絶縁層を形成する段階は、前記チャンネル層、前記ソース及び前記ドレインを覆う絶縁層を形成する段階と、前記ソース及び前記ドレインとの間の前記チャンネル層の上方の前記絶縁層上に前記第２ナノ構造体を吸着する吸着層を形成する段階と、を含むことができる。
【００２０】
本実施例の製造方法は、前記絶縁層を形成する段階と前記吸着層を形成する段階との間に、前記絶縁層の前記吸着層形成領域以外の領域上に前記第２ナノ構造体を吸着しない非吸着層を形成する段階と、をさらに含みうる。
【００２１】
前記第２ナノ構造体は、ナノ構造体、例えば、ナノパーティクルでありうる。
【００２２】
本実施例の製造方法は、前記チャンネル層と離隔された第２コントロールゲートを形成する段階をさらに含みうる。この際、前記チャンネル層は、前記第１及び第２コントロールゲート間に備えられうる。
【００２３】
本実施例の製造方法は、前記第２コントロールゲートと前記チャンネル層との間に第２電荷トラップ層を形成する段階と、前記第２コントロールゲートと前記第２電荷トラップ層との間に第２ブロッキング絶縁層を形成する段階と、前記第２電荷トラップ層と前記チャンネル層との間に第２トンネル絶縁層を形成する段階と、をさらに含みうる。
【００２４】
本発明のさらに他の実施例は、第１ナノ構造体を含むチャンネル層、前記チャンネル層の両端に各々接触したソース及びドレイン、前記チャンネル層上に備えられた第１トンネル絶縁層、前記第１トンネル絶縁層上に備えられて前記第１ナノ構造体と異なる第２ナノ構造体を含む第１電荷トラップ層、前記第１電荷トラップ層上に備えられた第１ブロッキング絶縁層及び前記第１ブロッキング絶縁層上に備えられた第１コントロールゲートを含む半導体素子の動作方法において、前記第１電荷トラップ層に電荷をトラップさせる段階とを含む半導体素子の動作方法を提供する。
【００２５】
前記電荷は、電子または正孔でありうる。前記半導体素子は、第２電荷トラップ層及び第２コントロールゲートをさらに含み、本実施例の動作方法は、前記第２電荷トラップ層に電子または正孔をトラップさせる段階をさらに含みうる。
【発明の効果】
【００２６】
本発明の実施例によれば、所定のナノ構造体、例えば、ナノワイヤやナノパーティクルを基板の所望の領域に容易に配列させることができる。また、互いに異なる少なくとも２つのナノ構造体を１つの素子に共に適用することができる。よって、本発明の実施例を利用すれば、ナノ構造体を適用した多様な素子を容易に製造することができる。
【００２７】
特に、本発明の実施例による半導体素子は、可逆的型変換(type-switching)素子でありえるので、それによる多様な利点を有することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施例による半導体素子の断面図である。
【図２】本発明の他の実施例による半導体素子の断面図である。
【図３】本発明のさらに他の実施例による半導体素子の断面図である。
【図４Ａ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｂ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｃ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｄ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｅ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｆ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｇ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｈ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図４Ｉ】本発明の実施例による半導体素子の製造方法を示す斜視図である。
【図５】図１の素子のゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示すグラフである。
【図６】図１の素子に印加するゲート電圧Ｖｇの波形図及び前記ゲート電圧Ｖｇによるドレイン電流Ｉｄの変化を示すグラフである。
【図７】図２の素子に印加する２種のゲート電圧Ｖｇ１、Ｖｇ２の波形図及び前記２種のゲート電圧Ｖｇ１、Ｖｇ２によるドレイン電流Ｉｄの変化を示すグラフである。
【図８Ａ】図３の構造を有する一素子のゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示すグラフである。
【図８Ｂ】図３の構造を有するが、製造方法で多少の差を有する他の素子のゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示すグラフである。
【図９Ａ】図３の素子の相異なる４つの状態を示す断面図である。
【図９Ｂ】図３の素子の相異なる４つの状態を示す断面図である。
【図９Ｃ】図３の素子の相異なる４つの状態を示す断面図である。
【図９Ｄ】図３の素子の相異なる４つの状態を示す断面図である。
【図１０】図３の素子に印加する２種のゲート電圧Ｖｇ１、Ｖｇ２の波形図及び前記２種類ゲート電圧Ｖｇ１、Ｖｇ２によるドレイン電流Ｉｄの変化を示すグラフである。
【発明を実施するための形態】
【００２９】
以下、本発明の実施例による半導体素子とその製造及び動作方法を添付された図面を参照して詳細に説明する。添付された図面に示された層や領域などの幅及び厚さは、明細書の明確性のために多少誇張して図示された。詳細な説明の全般に亙って同じ参照番号は同じ構成要素を示す。
【００３０】
図１は、本発明の一実施例による半導体素子の断面図である。図１に示すように、基板ＳＵＢ１上にチャンネル層Ｃ１が備えられている。チャンネル層Ｃ１は、複数の第１ナノ構造体ｎ１を含みうる。第１ナノ構造体ｎ１は、基板ＳＵＢ１上に横たえられたナノワイヤーでありうる。第１ナノ構造体ｎ１は、ｎ型半導体特性とｐ型半導体特性とをいずれも有する双極性（ａｍｂｉｐｏｌａｒ）物質で構成されうる。前記双極性物質は、例えば、炭素ナノチューブ（ＣＮＴ）でありうる。したがって、チャンネル層Ｃ１は炭素ナノチューブからなる複数のナノワイヤーを含むことができる。チャンネル層Ｃ１と基板ＳＵＢ１との間に非疎水性層Ｌ１が備えられうる。非疎水性層Ｌ１は、基板ＳＵＢ１の全面上に形成され、チャンネル層Ｃ１は非疎水性層Ｌ１の所定領域上に形成されうる。非疎水性層Ｌ１は、親水性層でありうる。例えば、非疎水性層Ｌ１は、ＳｉＯ２層、ガラス、Ａｌ２Ｏ３層、ＺｒＯ２層、ＨｆＯ２層のような絶縁物質層でありうる。チャンネル層Ｃ１周囲の非疎水性層Ｌ１上に疎水性層Ｌ２がさらに備えられうる。疎水性層Ｌ２は、ＯＴＳ（ｏｃｔａｄｅｃｙｌ−ｔｒｉｃｈｌｏｒｏｓｉｌａｎｅ）、ＯＴＭＳ（ｏｃｔａｄｅｃｙｌ−ｔｒｉｍｅｔｈｏｘｙｓｉｌａｎｅ）、ＯＴＥ（ｏｃｔａｄｅｃｙｌ−ｔｒｉｅｔｈｏｘｙｓｉｌａｎｅ）のような疎水性分子を含む層でありうる。第１ナノ構造体ｎ１は、疎水性層Ｌ２には吸着されず、非疎水性層Ｌ１（例えば、親水性層）にのみ吸着されるために、チャンネル層Ｃ１は疎水性層Ｌ２が形成されていない非疎水性層Ｌ１上に自己組立（ｓｅｌｆ−ａｓｓｅｍｂｌｙ）方式で形成されうる。非疎水性層Ｌ１とチャンネル層Ｃ１との間に親水性分子層（図示せず）がさらに備えられうる。この場合、第１ナノ構造体ｎ１は、前記親水性分子層（図示せず）に自己組立方式によって形成される。前記親水性分子層（図示せず）は、例えば、ＡＰＴＥＳ（ａｍｉｎｏｐｒｏｐｙｌ−ｔｒｉｅｔｈｏｘｙｓｉｌａｎｅ）及びＭＰＴＭＳ［（３−ｍｅｒｃａｐｔｏｐｒｏｐｙｌ）ｔｒｉｍｅｔｈｏｘｙｓｉｌａｎｅ］のような親水性分子を含みうる。
【００３１】
チャンネル層Ｃ１の両端に各々接触したソース電極Ｓ１及びドレイン電極Ｄ１が備えられている。ソース電極Ｓ１及びドレイン電極Ｄ１は、チャンネル層Ｃ１の両端から疎水性層Ｌ２に拡張された構造を有することができる。ソース電極Ｓ１及びドレイン電極Ｄ１は、金（Ａｕ）やパラジウム（Ｐｄ）のような金属や、金属酸化物または導電性不純物が高濃度ドーピングされた半導体からなりうる。
【００３２】
チャンネル層Ｃ１の上側に第１電荷トラップ層ＣＴ１が備えられうる。第１電荷トラップ層ＣＴ１は、場合に応じては、浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）とも呼ばれる。第１電荷トラップ層ＣＴ１は、複数の第２ナノ構造体ｎ２を含むことができる。第２ナノ構造体ｎ２は、第１ナノ構造体ｎ１と異なる構造を有することができる。例えば、第２ナノ構造体ｎ２は、ナノパーティクルでありうる。前記ナノパーティクルは、金属、金属酸化物及び半導体のうち、少なくともいずれか１つを含みうる。一例として、前記第２ナノ構造体ｎ２は、金（Ａｕ）のような金属から形成されたナノパーティクルでありうる。
【００３３】
チャンネル層Ｃ１と第１電荷トラップ層ＣＴ１との間に第１トンネル絶縁層ＴＬ１が備えられうる。第１トンネル絶縁層ＴＬ１は、チャンネル層Ｃ１上に順次に備えられた第１層Ｌ１０及び第２層Ｌ２０を含みうる。第１層Ｌ１０は、ソース電極Ｓ１及びドレイン電極Ｄ１上に延びた構造を有し、第２層Ｌ２０は、ソース電極Ｓ１とドレイン電極Ｄ１との間のチャンネル層Ｃ１の上側に備えられうる。第２層Ｌ２０が備えられていない第１層Ｌ１０上には、第３層Ｌ３０がさらに備えられうる。第１層Ｌ１０は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２及びその他異なる絶縁物質で形成され、例えば、約１０ｎｍ以下、さらに薄くする場合は、１〜５ｎｍ程度の厚さに形成されうる。第２層Ｌ２０は、第２ナノ構造体ｎ２の容易な吸着のための吸着層であって、親水性分子層または疎水性分子層でありうる。第２ナノ構造体ｎ２の種類によって、第２層Ｌ２０の物質が決定されうる。第３層Ｌ３０は、第２ナノ構造体ｎ２が吸着されない非吸着層でありうる。第３層Ｌ３０は、第２層Ｌ２０とは逆特性を有しうる。すなわち、第２層Ｌ２０が親水性分子層である場合、第３層Ｌ３０は疎水性分子層でありうる。逆に、第２層Ｌ２０が疎水性分子層である場合、第３層Ｌ３０は、親水性分子層でありうる。第２ナノ構造体ｎ２は、第３層Ｌ３０には吸着されず、第２層Ｌ２０にのみ吸着されるために、第１電荷トラップ層ＣＴ１は、第２層Ｌ２０上に自己組立方式で形成されうる。第２ナノ構造体ｎ２がＡｕナノパーティクルである場合、第２層Ｌ２０はＡＰＴＥＳのような親水性分子で形成された層であって、第３層Ｌ３０はＯＴＳ、ＯＴＭＳ、ＯＴＥのような疎水性分子からなる層でありうる。第２ナノパーティクルｎ２及び第１層Ｌ１０の物質によって、第２層Ｌ２０は必要ないこともある。また、場合によっては、第２層Ｌ２０のみ備え、第３層Ｌ３０は備えないこともある。また他の場合、第１層Ｌ１０をソース電極Ｓ１及びドレイン電極Ｄ１間のチャンネル層Ｃ１上にのみ形成し、第２層Ｌ２０及び第３層Ｌ３０を備えないこともある。
【００３４】
第１電荷トラップ層ＣＴ１と第３層Ｌ３０上に第１ブロッキング絶縁層ＢＬ１が備えられうる。第１ブロッキング絶縁層ＢＬ１は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２及びその他の異なる絶縁物質からなった層でありうる。第１ブロッキング絶縁層ＢＬ１は、非疎水性層Ｌ１及び第１層Ｌ１０と同じか、異なる物質で形成されうる。第１ブロッキング絶縁層ＢＬ１の厚さは、第１層Ｌ１０より厚くてもよい。例えば、第１ブロッキング絶縁層ＢＬ１の厚さは、数十ｎｍ以上でありうる。
第１電荷トラップ層ＣＴ１の上側の第１ブロッキング絶縁層ＢＬ１上に第１コントロールゲートＧ１が備えられうる。第１コントロールゲートＧ１はＡｕやパラジウム（Ｐｄ）のような金属や、金属酸化物または導電性不純物が高濃度ドーピングされた半導体で形成されうる。
【００３５】
図１では、シングルゲート構造を有する半導体素子について図示したが、本発明の他の実施例によれば、ダブルゲート構造を有する半導体素子も可能である。その例が、図２及び図３に示されている。
【００３６】
図２は、本発明の他の実施例による半導体素子を示す。図２に示すように、基板ＳＵＢ１’の上層部内に第２コントロールゲートＧ２が備えられうる。基板ＳＵＢ１’は半導体基板であり、第２コントロールゲートＧ２は、導電性不純物が高濃度でドーピングされた領域でありうる。第２コントロールゲートＧ２は、チャンネル層Ｃ１の下でソース電極Ｓ１及びドレイン電極Ｄ１の下方に拡張された構造を有することができるが、チャンネル層Ｃ１の下方にのみ備えられることもある。第２コントロールゲートＧ２とチャンネル層Ｃ１との間の非疎水性層Ｌ１はゲート絶縁層でありうる。図２で非疎水性層Ｌ１及びその上部構造は、図１のそれと同一でありえる。
【００３７】
本発明のさらに他の実施例によれば、図２の第２コントロールゲートＧ２とチャンネル層Ｃ１との間に第２電荷トラップ層がさらに備えられうる。その例が図３に示されている。
【００３８】
図３に示すように、第２コントロールゲートＧ２とチャンネル層Ｃ１との間に第２電荷トラップ層ＣＴ２がさらに備えられている。第１電荷トラップ層ＣＴ１と同様に、第２電荷トラップ層ＣＴ２は浮遊ゲートとも呼ばれる。第２電荷トラップ層ＣＴ２は、ナノ構造体を含むことができる。例えば、第２電荷トラップ層ＣＴ２は、第１電荷トラップ層ＣＴ１と類似するか、同じ層でありうる。すなわち、第２電荷トラップ層ＣＴ２は、第２ナノ構造体ｎ２と類似するか、同じナノ構造体ｎ２’を含むことができる。しかし、本発明はこれに限定されない。第２電荷トラップ層ＣＴ２は、第１電荷トラップ層ＣＴ１と異なる構造及び物質から構成されうる。第２電荷トラップ層ＣＴ２と第２コントロールゲートＧ２との間にいくつかの層Ｌ１０’、Ｌ２０’、Ｌ３０’が備えられうる。さらに具体的に説明すれば、第２コントロールゲートＧ２上に第４層Ｌ１０’が備えられ、第２電荷トラップ層ＣＴ２と第４層Ｌ１０’との間に第５層Ｌ２０’がさらに備えられうる。第５層Ｌ２０’は、ナノ構造体ｎ２’の吸着のための吸着層でありうる。第５層Ｌ２０’周囲の第４層Ｌ１０’上には第６層Ｌ３０’がさらに備えられうる。第６層Ｌ３０’は、ナノ構造体ｎ２’が吸着されない非吸着層でありうる。第２電荷トラップ層ＣＴ２と第２コントロールゲートＧ２との間に備えられた第４及び第５層Ｌ１０’、Ｌ２０’は、第２ブロッキング絶縁層を構成しうる。第４ないし第６層Ｌ１０’、Ｌ２０’、Ｌ３０’の物質は、各々第１ないし第３層Ｌ１０、Ｌ２０、Ｌ３０の物質に対応しうる。したがって、第２電荷トラップ層ＣＴ２は、第５層Ｌ２０’上に自己組立方式で形成された層でありうる。また第２層Ｌ２０及び第３層Ｌ３０を具備させることが選択的（ｏｐｔｉｏｎａｌ）であるように、第５層Ｌ２０’及び第６層Ｌ３０’を具備させることも選択的である。第６層Ｌ３０’上に第２電荷トラップ層ＣＴ２を覆う非疎水性層Ｌ１’が備えられうる。非疎水性層Ｌ１’は、図１の非疎水性層Ｌ１に対応しうる。第２電荷トラップ層ＣＴ２とチャンネル層Ｃ１との間の非疎水性層Ｌ１’は、第２トンネル絶縁層でありうる。非疎水性層Ｌ１’上に形成される構造は、図１で非疎水性層Ｌ１上に形成される構造と類似しうる。
【００３９】
図２及び図３では、第２コントロールゲートＧ２が基板ＳＵＢ１’の上層部内に備えられたが、本発明の他の実施例によれば、基板上に第２コントロールゲートを別途の層（金属層またはドーピングされた半導体層）で備えることもできる。また、図３で、第１電荷トラップ層ＣＴ１及び第１コントロールゲートＧ１のない構造も可能である。すなわち、ボトム（ｂｏｔｔｏｍ）シングルゲート構造も可能である。
【００４０】
図４Ａないし図４Ｇは、本発明の実施例による半導体素子の製造方法を示す斜視図である。図４Ａに示すように、基板ＳＵＢ１上に非疎水性層Ｌ１を形成しうる。非疎水性層Ｌ１は、親水性層でありうる。例えば、非疎水性層Ｌ１は、ＳｉＯ２層、ガラス（Ｇｌａｓｓ）、Ａｌ２Ｏ３層、ＺｒＯ２層、ＨｆＯ２層のような絶縁物質層でありうる。非疎水性層Ｌ１上に非疎水性層Ｌ１の一部（以下、第１領域）を露出させる開口部を有する疎水性層Ｌ２を形成しうる。疎水性層Ｌ２は、ＯＴＳ、ＯＴＭＳ、ＯＴＥのような疎水性分子を含む層でありうる。疎水性層Ｌ２を形成する方法にちういてさらに具体的に説明すれば、まず非疎水性層Ｌ１の前記第１領域上にレジン膜（図示せず）を形成した後、基板ＳＵＢ１を疎水性分子が溶けている溶液に入れれば、前記レジン膜のない部分にのみ前記疎水性分子が吸着されるので、疎水性層Ｌ２を形成しうる。前記レジン膜は、感光膜であり、例えば、フォトリソグラフィ法などで形成されうる。また、前記疎水性分子が溶けている溶液の溶媒は、ヘキサンのようにレジン膜を溶かさないものでありうる。疎水性層Ｌ２の形成後、前記レジン膜はアセトンのような溶媒を利用して選択的に除去しうる。疎水性層Ｌ２を形成する方法は、多様に変化されうる。例えば、疎水性層Ｌ２を形成するのに、微細接触プリンティング（ｍｉｃｒｏｃｏｎｔａｃｔ ｐｒｉｎｔｉｎｇ）やフォトリソグラフィ法を利用しても良い。
【００４１】
ここで、図示していないが、非疎水性層Ｌ１の露出された領域、すなわち、前記第１領域に親水性分子層をさらに具備させうる。このために、基板ＳＵＢ１を親水性分子が分散された溶液に入れることができる。この場合、前記親水性分子は、非疎水性層Ｌ１にのみ吸着され、疎水性層Ｌ２には吸着されない。前記親水性分子は、例えば、ＡＰＴＥＳ及びＭＰＴＭＳなどであり、前記親水性分子が分散された溶液の溶媒は、エタノール、ヘキサンなどでありうる。非疎水性層Ｌ１自体が親水性層であるので、前記親水性分子層の形成は選択的である。
【００４２】
図４Ｂに示すように、多数の第１ナノ構造体ｎ１が分散された溶液（以下、第１ナノ構造体溶液）ＮＳ１を準備する。第１ナノ構造体ｎ１は、ナノワイヤー、例えば、炭素ナノチューブでありうる。第１ナノ構造体溶液ＮＳ１の溶媒はジクロロベンゼンのように第１ナノ構造体ｎ１に影響を与えないものでありうる。第１ナノ構造体溶液ＮＳ１に図４Ａの構造物を入れる。第１ナノ構造体ｎ１は、疎水性層Ｌ２には吸着されず、非疎水性層Ｌ１（例えば、親水性層）にのみ吸着されるために、疎水性層Ｌ２が形成されない非疎水性層Ｌ１上に自己組立方式により形成される。その結果物が図４Ｃに図示されている。
【００４３】
図４Ｃにおいて、多数の第１ナノ構造体ｎ１は、１つのチャンネル層Ｃ１を構成しうる。このように、自己組立方式を利用すれば、基板ＳＵＢ１の所望の位置に所望の形状のナノ構造チャンネル層Ｃ１を容易に形成しうる。
【００４４】
図４Ｄに示すように、チャンネル層Ｃ１の両端に各々接するソース電極Ｓ１及びドレイン電極Ｄ１を形成する。ソース電極Ｓ１及びドレイン電極Ｄ１は、チャンネル層Ｃ１の両端で疎水性層Ｌ２に拡張された構造で形成しうる。ソース電極Ｓ１及びドレイン電極Ｄ１はＡｕやＰｄなどの金属や、金属酸化物で形成するか、または導電性不純物が高濃度ドーピングされた半導体で形成しうる。この際、膜蒸着のためにスパッタリング法及び熱蒸発法のようなＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などを使用し、蒸着膜のパターニングのために、フォトリソグラフィや電子ビーム（Ｅ−ｂｅａｍ）リソグラフィなどの方法を使用しうる。
【００４５】
図４Ｅに示すように、疎水性層Ｌ２上にチャンネル層Ｃ１、ソース電極Ｓ１及びドレイン電極Ｄ１を覆う第１絶縁層Ｌ１０を形成しうる。第１絶縁層Ｌ１０は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２及びその他の異なる絶縁物質で形成し、約１０ｎｍ以下、例えば、１〜５ｎｍ程度の厚さに形成しうる。第１絶縁層Ｌ１０の形成にＣＶＤ、ＰＥ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ）−ＣＶＤ及びＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）などの方法を利用しうる。第１絶縁層Ｌ１０を形成する工程は、第１ナノ構造体ｎ１の特性に影響を与えない。
【００４６】
図４Ｆに示すように、ソース電極Ｓ１とドレイン電極Ｄ１との間のチャンネル層Ｃ１の上側の第１絶縁層Ｌ１０上に第２絶縁層Ｌ２０を形成し、第２絶縁層Ｌ２０が形成されていない第１絶縁層Ｌ１０上に第３絶縁層Ｌ３０を形成しうる。第３絶縁層Ｌ３０を先に形成した後、第２絶縁層Ｌ２０を形成することができ、その反対の場合もある。第２絶縁層Ｌ２０は、第２ナノ構造体ｎ２（図４Ｇ参照）を吸着する特性を有する吸着層であり、第３絶縁層Ｌ３０は、第２ナノ構造体ｎ２を吸着しない非吸着層でありうる。第２及び第３絶縁層Ｌ２０、Ｌ３０のうち、いずれか１つは親水性であり、他の１つは疎水性でありうる。例えば、第２絶縁層Ｌ２０が親水性層であり、第３絶縁層Ｌ３０が疎水性層でありうる。この場合、まず図４Ａの疎水性層Ｌ２を形成する方法と類似した方法で第３絶縁層Ｌ３０を形成した後、第２絶縁層Ｌ２０を形成しうる。この際、第２絶縁層Ｌ２０を形成するために、第３絶縁層Ｌ３０が形成された基板ＳＵＢ１を、親水性分子が分散された溶液に入れることができる。この場合、前記親水性分子は、第１絶縁層Ｌ１０にのみ吸着され、第３絶縁層Ｌ３０には吸着されないので、図４Ｆのような構造が得られる。前記親水性分子は、例えば、ＡＰＴＥＳ及びＭＰＴＭＳなどであり、前記親水性分子が分散された溶液の溶媒は、エタノール、ヘキサンでありうる。場合によっては、第３絶縁層Ｌ３０は形成せず、第２絶縁層Ｌ２０のみを形成するか、第２及び第３絶縁層Ｌ２０、Ｌ３０の両方を全て形成しないこともある。
【００４７】
図４Ｇに示すように、多数の第２ナノ構造体ｎ２が分散された溶液（以下、第２ナノ構造体溶液）ＮＳ２を準備する。第２ナノ構造体ｎ２は、例えば、ナノパーティクルでありうる。第２ナノ構造体溶液ＮＳ２の溶媒は、純水（ｄｅｉｏｎｉｚｅｄ ｗａｔｅｒ）でありうる。第２ナノ構造体溶液ＮＳ２に図４Ｆの構造体を入れる。第２ナノ構造体ｎ２は、第２絶縁層Ｌ２０にのみ吸着され、第３絶縁層Ｌ３０には吸着されないために、第２絶縁層Ｌ２０上に自己組立方式により形成される。その結果物が図４Ｈに図示されている。
【００４８】
図４Ｈで、自己組立方式により形成された多数の第２ナノ構造体ｎ２は、第１電荷トラップ層ＣＴ１を構成しうる。このように、自己組立方式を利用すれば、ナノ構造の第１電荷トラップ層ＣＴ１を基板ＳＵＢ１の所望の位置に、所望の形状に容易に形成しうる。
【００４９】
図４Ｉに示すように、第３絶縁層Ｌ３０上に第１電荷トラップ層ＣＴ１を覆う第１ブロッキング絶縁層ＢＬ１を形成する。第１ブロッキング絶縁層ＢＬ１は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２及びその他の異なる絶縁物質で形成しうる。第１ブロッキング絶縁層ＢＬ１は、非疎水性層Ｌ１及び第１絶縁層Ｌ１０と同じか、異なる物質で形成しうる。そして、第１ブロッキング絶縁層ＢＬ１は、第１絶縁層Ｌ１０より厚く、例えば、約数十ｎｍ以上の厚さに形成しうる。第１ブロッキング絶縁層ＢＬ１は、ＣＶＤ、ＰＥ−ＣＶＤ、ＡＬＤなどの方法で形成し、このような工程中で、第２ナノ構造体ｎ２の特性は変わらない。第１ブロッキング絶縁層ＢＬ１上に第１コントロールゲートＧ１を形成する。第１コントロールゲートＧ１は、チャンネル層Ｃ１の中央部上側を通る第１部分Ｐ１と第１部分Ｐ１の一端から延びた第２部分Ｐ２を含むことができる。第２部分Ｐ２は、第１部分Ｐ１に垂直になる。第１コントロールゲートＧ１の形は、多様に変化されうる。第１コントロールゲートＧ１は、ＡｕやＰｄのような金属や、金属酸化物または導電性不純物が高濃度ドーピングされた半導体で形成しうる。この際、膜蒸着のためにスパッタリング法及び熱蒸発法のようなＰＶＤやＣＶＤなどを使用し、蒸着された膜のパターニングのためにフォトリソグラフィや電子ビームリソグラフィなどの方法を使用しうる。図４ＩのＩ−Ｉ’線による断面図が図１の構造に対応しうる。
【００５０】
図４Ａないし図４Ｉでは、図１のようなシングルゲート構造を有する半導体素子を製造する方法について説明したが、本実施例を変形すれば、図２及び図３のようなダブルゲート構造の半導体素子を製造しうる。
【００５１】
例えば、図４Ａの段階で、非疎水性層Ｌ１を形成する前または後に、基板ＳＵＢ１の上層部に導電性不純物を高濃度ドーピングすれば、図２の第２コントロールゲートＧ２を形成しうる。基板ＳＵＢ１の上層部をドーピングして第２コントロールゲートＧ２を形成する代わりに、基板ＳＵＢ１上に別途の層構造で第２コントロールゲートを形成しても良い。また、第１電荷トラップ層ＣＴ１を形成する方法と類似した方法で、第２コントロールゲートＧ２とチャンネル層Ｃ１との間に図３の第２電荷トラップ層ＣＴ２を形成しうる。
【００５２】
このように、本発明の実施例によれば、所定のナノ構造体、例えば、ナノワイヤー（炭素ナノチューブ）やナノパーティクルを基板の所望の領域に容易に配列させうる。また、相異なる少なくとも２つのナノ構造体を１つの素子に共に適用させうる。したがって、本発明の実施例を利用すれば、１つ以上のナノ構造体を適用した高性能の多様な素子を容易に製造しうる。
【００５３】
以下、本発明の実施例による半導体素子の動作方法、特性及び適用分野について説明する。
【００５４】
図１の素子の場合、第１電荷トラップ層ＣＴ１に電子または正孔をトラップさせた後、ソース電極Ｓ１、ドレイン電極Ｄ１及び第１コントロールゲートＧ１に正常動作電圧を印加して動作させうる。また図１の素子を使用する間に、第１電荷トラップ層ＣＴ１にトラップされる電荷の種類を変えられる。第１電荷トラップ層ＣＴ１に電子をトラップさせるためには、第１コントロールゲートＧ１に正（＋）の高電圧、例えば、＋１０Ｖ程度の電圧を印加しうる。この際、前記正（＋）の高電圧により電子がチャンネル層Ｃ１から第１電荷トラップ層ＣＴ１に移動して、トラップされうる。一方、正孔をトラップさせるためには、第１コントロールゲートＧ１に負（−）の高電圧、例えば、−１０Ｖ程度の電圧を印加しうる。この際、前記負（−）の高電圧により正孔がチャンネル層Ｃ１から第１電荷トラップ層ＣＴ１に移動してトラップされうる。第１コントロールゲートＧ１に正（＋）または負（−）の高電圧を印加して第１電荷トラップ層ＣＴ１にいかなる電荷（電子または正孔）をトラップさせるかによって、図１の素子の特性が変わりうる。例えば、第１コントロールゲートＧ１に負（−）の高電圧を印加して第１電荷トラップ層ＣＴ１に正孔をトラップさせた場合、前記正常動作電圧範囲で図１の素子はｎ型チャンネルを有するトランジスタ（以下、ｎ型トランジスタ）の特性を示しうる。また、第１コントロールゲートＧ１に正（＋）の高電圧を印加して第１電荷トラップ層ＣＴ１に電子をトラップさせた場合、前記正常動作電圧範囲で図１の素子は、ｐ型チャンネルを有するトランジスタ（以下、ｐ型トランジスタ）の特性を示しうる。これと関連して、図５を参照しつつ詳細に説明する。
【００５５】
図５は、図１の素子のゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示すグラフである。ここで、ゲート電圧Ｖｇは、第１コントロールゲートＧ１に印加する電圧を意味し、ドレイン電流Ｉｄは、ソース電極Ｓ１とドレイン電極Ｄ１との間に流れる電流を意味する。ゲート電圧Ｖｇを変化させつつ、ドレイン電流Ｉｄを測定し、この際、ソース電極Ｓ１とドレイン電極Ｄ１との間に１Ｖ程度の電圧を印加した。
【００５６】
図５に示すように、ゲート電圧Ｖｇが−１０Ｖから＋１０Ｖに増加する時のグラフ（以下、第１グラフと称する）Ｇ１とゲート電圧Ｖｇが＋１０Ｖから−１０Ｖに減少する時のグラフ（以下、第２グラフと称する）Ｇ２は、明確な差があるということが分かる。すなわち、ヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）が明確である。さらに具体的に説明すれば、−１０Ｖのゲート電圧Ｖｇを印加した後、ゲート電圧Ｖｇを増加させれば、＋１０Ｖのゲート電圧Ｖｇが印加されるまで、第１グラフＧ１の特性に従う。−１０Ｖのゲート電圧Ｖｇが印加されれば、第１電荷トラップ層ＣＴ１に正孔がトラップされ、前記トラップされた正孔により、チャンネル層Ｃ１に印加される電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）が正（＋）の方向に増加する。したがって、第１グラフＧ１は、全体として負（−）の方向に偏る。一旦、第１電荷トラップ層ＣＴ１に正孔がトラップされれば、臨界電圧以下の正（＋）の電圧までは第１電荷トラップ層ＣＴ１にトラップされた電荷は正孔として維持されていて、臨界電圧以上の正（＋）の高電圧が印加される時、第１電荷トラップ層ＣＴ１にトラップされた電荷の種類が電子に変われる。前記臨界電圧以上の正（＋）の高電圧に対応する＋１０Ｖのゲート電圧Ｖｇを印加した後、ゲート電圧Ｖｇを減少させれば、−１０Ｖのゲート電圧Ｖｇが印加されるまで第２グラフＧ２の特性に従う。＋１０Ｖのゲート電圧Ｖｇが印加されれば、第１電荷トラップ層ＣＴ１に電子がトラップされ、前記トラップされた電子により、チャンネル層Ｃ１に印加される電界が負（−）の方向に減少する。したがって、第２グラフＧ２は第１グラフＧ１より全体的に正（＋）の方向に偏る。
【００５７】
このように第１電荷トラップ層ＣＴ１にいかなる電荷がトラップされるかによって、ゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性が大きく変われる。第１グラフＧ１と第２グラフＧ２は、所定の電圧範囲内で互いに反対となる特性を示しうる。例えば、約−４Ｖないし約＋５Ｖのゲート電圧Ｖｇ範囲（以下、第１範囲）Ｒ１で、ゲート電圧Ｖｇが増加することによって、第１グラフＧ１は増加する一方、第２グラフＧ２は減少する。ゲート電圧Ｖｇが増加することによって、ドレイン電流Ｉｄが増加することはｎ型トランジスタの特徴であり、ゲート電圧Ｖｇが増加することによって、ドレイン電流Ｉｄが減少することは、ｐ型トランジスタの特徴である。正常動作電圧は、前記第１範囲Ｒ１内にありえる。したがって、本発明の実施例による半導体素子は、第１電荷トラップ層ＣＴ１にトラップされた電荷の種類によってｎ型トランジスタ特徴またはｐ型トランジスタ特徴を有することができる。これは本発明の実施例による素子を使用する時、所定の第１目的のために、ｎ型トランジスタとして利用していて、所定の第２目的のために、型（ｔｙｐｅ）を変換させて、ｐ型トランジスタとして利用できるということを意味する。このように本発明の実施例による半導体素子は可逆的型変換（ｔｙｐｅ−ｓｗｉｔｃｈｉｎｇ）素子（トランジスタまたはメモリ素子）であるために、多様な利点を有する。例えば、本発明の実施例を利用すれば、再構成可能回路（ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｃｉｒｃｕｉｔ）を製作しうる。
【００５８】
図６は、図１の素子に印加するゲート電圧Ｖｇの波形図及びゲート電圧Ｖｇによるドレイン電流Ｉｄの変化を示すグラフである。図６に示すように、正（＋）の高電圧を第１コントロールゲートＧ１に印加した後、小さな強度の第１電圧Ｖ１を印加した時、第１電圧Ｖ１の波形とそのＶ１により発生するドレイン電流Ｉｄの波形は反対である。これは、前記正（＋）の高電圧を第１コントロールゲートＧ１に印加すれば、素子はｐ型トランジスタの特徴を示すことを示す。一方、負（−）の高電圧を第１コントロールゲートＧ１に印加した後、小さな強度の第２電圧Ｖ２を印加した時、第２電圧Ｖ２の波形とそのＶ２により発生するドレイン電流Ｉｄの波形は類似した傾向を示す。これは、前記負（−）の高電圧を第１コントロールゲートＧ１に印加すれば、素子はｎ型トランジスタの特徴を示す。
【００５９】
一方、本発明の実施例による半導体素子をメモリ素子として利用する場合、第１電荷トラップ層ＣＴ１にいかなる電荷（電子または正孔）がトラップされたかによって、または電荷のトラップ如何によって、ドレイン電流Ｉｄの大きさは変われる。このような原理を利用すれば、第１電荷トラップ層ＣＴ１をメモリ層として利用した不揮発性メモリ素子を具現しうる。
【００６０】
図７は、図２の素子、すなわち、ダブルゲート素子に印加する２種のゲート電圧（以下、第１及び第２ゲート電圧）Ｖｇ１、Ｖｇ２の波形図及び第１及び第２ゲート電圧Ｖｇ１、Ｖｇ２によるドレイン電流Ｉｄの変化を示すグラフである。第１及び第２ゲート電圧Ｖｇ１、Ｖｇ２は、各々図２の第１及び第２コントロールゲートＧ１、Ｇ２に印加する電圧を示す。
【００６１】
図７に示すように、＋１０Ｖの第１ゲート電圧Ｖｇ１を印加した後、第２コントロールゲートＧ２に正常動作電圧レベルの第１電圧Ｖ１’を印加すれば、そのＶ１’により発生するドレイン電流Ｉｄの波形と第１電圧Ｖ１’の波形は反対である。これは＋１０Ｖの第１ゲート電圧Ｖｇ１を印加すれば、素子はｐ型トランジスタの特徴を示すことを意味する。また、第１コントロールゲートＧ１で第１電荷トラップ層ＣＴ１に電子をトラップさせた後、第２コントロールゲートＧ２で素子を正常動作させうることを示す。一方、−１０Ｖの第１ゲート電圧Ｖｇ１を印加した後、第２コントロールゲートＧ２に正常動作電圧レベルの第２電圧Ｖ２’を印加すれば、そのＶ２’により発生するドレイン電流Ｉｄの波形と第２電圧Ｖ２’の波形は類似している。これは−１０Ｖの第１ゲート電圧Ｖｇ１を印加すれば、素子はｎ型トランジスタの特徴を示すことを意味する。また、第１コントロールゲートＧ１で第１電荷トラップ層ＣＴ１に正孔をトラップさせた後、第２コントロールゲートＧ２で素子を正常動作させうることを示す。換言すれば、図２の素子の場合、第１電荷トラップ層ＣＴ１に電子または正孔をトラップさせた後、ソース電極Ｓ１、ドレイン電極Ｄ１及び第１コントロールゲートＧ１に正常動作電圧を印加するか、ソース電極Ｓ１、ドレイン電極Ｄ１及び第２コントロールゲートＧ２に正常動作電圧を印加しうる。図２の素子もトランジスタやメモリ素子として利用しうる。
【００６２】
図８Ａ及び図８Ｂは、図３の構造を有するが、製造方法で多少の差を有する二素子のゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示すグラフである。ここで、ゲート電圧Ｖｇは、第１コントロールゲートＧ１に印加する電圧を意味し、ドレイン電流Ｉｄは、ソース電極Ｓ１とドレイン電極Ｄ１との間に流れる電流を意味する。ゲート電圧Ｖｇを変化させつつ、ドレイン電流Ｉｄを測定し、この際、ソース電極Ｓ１とドレイン電極Ｄ１との間に１Ｖ程度の電圧を印加した。
【００６３】
図８Ａの場合、図５と非常に類似した様相を示す。すなわち、−４Ｖないし＋５Ｖのゲート電圧Ｖｇ範囲で、ゲート電圧Ｖｇが増加するにつれて、第１グラフＧ１’はｎ型トランジスタの特徴を示し、第２グラフＧ２’はｐ型トランジスタの特徴を示す。
【００６４】
一方、図８Ｂの場合、正（＋）の高電圧を印加した時のドレイン電流Ｉｄは０．２μＡ程度であって、図８Ａでの０．４μＡに比べて相当低くなったことが分かる。また、−１０Ｖないし０Ｖまで第１及び第２グラフＧ１”、Ｇ２”はいずれもｐ型トランジスタの特性を示すことが分かる。
【００６５】
すなわち、図８Ａに対応する素子の場合、ｎ型トランジスタの特性とｐ型トランジスタの特性とが均衡をなす一方、図８Ｂに対応する素子の場合、ｎ型トランジスタの特性よりｐ型トランジスタの特性が強いことが分かる。このような図８Ａと図８Ｂとの差から、構造が類似するとしても、製造方法によって履歴現状の様相、すなわち、ゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性は相異なることが分かる。これは図１及び図２の素子についても同様である。
【００６６】
図３の素子を動作させるに当たって、第１電荷トラップ層ＣＴ１に電子または正孔をトラップさせ、第２電荷トラップ層ＣＴ２に電子または正孔をトラップさせた後、ソース電極Ｓ１、ドレイン電極Ｄ１及び第１コントロールゲートＧ１に正常動作電圧を印加するか、ソース電極Ｓ１、ドレイン電極Ｄ１及び第２コントロールゲートＧ２に正常動作電圧を印加しうる。また図３の素子は、図１及び図２の素子と同様にトランジスタやメモリ素子として利用しうる。図３の素子は、二つの電荷トラップ層ＣＴ１、ＣＴ２を有するために、１つの電荷トラップ層ＣＴ１を有する図１及び図２の素子より多様な状態を有することができる。図３の素子をメモリ素子として利用する場合、第１電荷トラップ層ＣＴ１にトラップされる電荷の種類及び第２電荷トラップ層ＣＴ２にトラップされる電荷の種類によって、図３の素子は相異なる４つの状態、すなわち、（０、０）、（１、０）、（０、１）及び（１、１）に対応する状態を有する。前記４つの状態は各々図９Ａないし図９Ｄの状態に対応しうる。
【００６７】
図９Ａに示すように、第１電荷トラップ層ＣＴ１及び第２電荷トラップ層ＣＴ２にいずれも電子がトラップされている。このために、第１コントロールゲートＧ１及び第２コントロールゲートＧ２に正（＋）の高電圧を印加しうる。
【００６８】
図９Ｂに示すように、第１電荷トラップ層ＣＴ１には正孔がトラップされ、第２電荷トラップ層ＣＴ２には電子がトラップされている。このために、第１コントロールゲートＧ１に負（−）の高電圧を印加し、第２コントロールゲートＧ２に正（＋）の高電圧を印加しうる。
【００６９】
図９Ｃに示すように、第１電荷トラップ層ＣＴ１には、電子がトラップされ、第２電荷トラップ層ＣＴ２には正孔がトラップされている。このために、第１コントロールゲートＧ１に正（＋）の高電圧を印加し、第２コントロールゲートＧ２に負（−）の高電圧を印加しうる。図９Ｃの状態は、チャンネル層Ｃ１の一側に正孔がトラップされ、他側に電子がトラップされるという点で、図９Ｂの状態と類似するといえる。しかし、チャンネル層Ｃ１を中心にチャンネル層Ｃ１の上側の構成と下側の構成とが完全に対称をなさねば、図９Ｂと図９Ｃとの状態は相異なる抵抗を示しうる。さらに具体的に、第１トンネル絶縁層ＴＬ１と第２トンネル絶縁層Ｌ１０’＋Ｌ２０’との厚さ及び物質の差、そして第１及び第２電荷トラップ層ＣＴ１、ＣＴ２の物質及び大きさの差などがある時、それによって、図９Ｂと図９Ｃとの状態は相異なる抵抗を示しうる。
【００７０】
図９Ｄに示すように、第１電荷トラップ層ＣＴ１及び第２電荷トラップ層ＣＴ２にいずれも正孔がトラップされている。このために、第１コントロールゲートＧ１及び第２コントロールゲートＧ２に負（−）の高電圧を印加しうる。
【００７１】
したがって、本発明の実施例によれば、１つの単位メモリセルが４つの相異なる抵抗状態を有するマルチビット（ｍｕｌｔｉ−ｂｉｔ）メモリ素子の具現が可能である。
【００７２】
図１０は、図３の素子の第１及び第２コントロールゲートＧ１、Ｇ２に印加する二電圧（すなわち、第１及び第２ゲート電圧）Ｖｇ１、Ｖｇ２とそれによるドレイン電流Ｉｄの変化を示す。本結果は、図３の構造を有するが、図８Ａに対応する特性を有する素子に対する結果である。このような結果を得るために使用したドレイン電圧、すなわち、ソース電極Ｓ１とドレイン電極Ｄ１との間の電圧は１Ｖ程度であった。
【００７３】
図１０に示すように、（０、０）状態は、第１及び第２コントロールゲートＧ１、Ｇ２に＋１０Ｖを印加した後の状態を、（１、０）状態は、第１コントロールゲートＧ１に−１０Ｖの電圧を印加し、第２コントロールゲートＧ２に＋１０Ｖの電圧を印加した後の状態を、（０、１）状態は、第１コントロールゲートＧ１に＋１０Ｖの電圧を印加し、第２コントロールゲートＧ２に−１０Ｖの電圧を印加した後の状態を、そして、（１、１）状態は、第１及び第２コントロールゲートＧ１、Ｇ２に−１０Ｖを印加した後の状態を示す。（０、０）、（１、０）、（０、１）及び（１、１）状態でドレイン電流Ｉｄは互いに異なることが分かる。
【００７４】
以上、多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものというより、望ましい実施例の例示として解釈されねばならない。例えば、本発明が属する技術分野で通常の知識を有する者ならば、図１ないし図３の構造及び図４Ａないし図４Ｉの製造方法から多様な変化が可能であるということが分かることである。具体例として、図１ないし図３でチャンネル層Ｃ１は炭素ナノチューブではない、他の双極性物質、例えば、グラフェン（ｇｒａｐｈｅｎｅ）で形成されうるということが分かるであろう。また、本発明の思想（ｉｄｅａ）を利用して、ここに具体的に開示されていない他の素子を製造されうるということが分かるであろう。したがって、本発明の範囲は説明された実施例によって決まるものではなく、特許請求の範囲に記載の技術的思想によってのみ決まるべきである。
【符号の説明】
【００７５】
ＳＵＢ１ 基板
Ｃ１ チャンネル層
ｎ１ 第１ナノ構造体
Ｌ１ 非疎水性層
Ｌ２ 疎水性層
Ｓ１ ソース電極
Ｄ１ ドレイン電極
ＣＴ１ 第１電荷トラップ層
ｎ２ 第２ナノ構造体
Ｌ１０ 第１層
Ｌ２０ 第２層
Ｌ３０ 第３層
【特許請求の範囲】
【請求項１】
第１ナノ構造体を含むチャンネル層と、
前記チャンネル層の両端に各々接続されるソース及びドレインと、
前記チャンネル層上に備えられる第１トンネル絶縁層と、
前記第１トンネル絶縁層上に備えられ、前記第１ナノ構造体と異なる第２ナノ構造体を含む第１電荷トラップ層と、
前記第１電荷トラップ層上に備えられる第１ブロッキング絶縁層と、
前記第１ブロッキング絶縁層上に備えられた第１コントロールゲートと
を含む半導体素子。
【請求項２】
前記第１ナノ構造体は双極性を有することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１ナノ構造体はナノワイヤーであることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第２ナノ構造体はナノパーティクルであることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記チャンネル層は親水性層上に備えられることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記チャンネル層の周りの前記親水性層上に疎水性層が備えられ、
前記疎水性層上に前記ソース及び前記ドレインが備えられることを特徴とする請求項５記載の半導体素子。
【請求項７】
前記第１トンネル絶縁層は、順次積層された第１及び第２絶縁層を含み、
前記第２絶縁層は親水性分子層または疎水性分子層であることを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記チャンネル層と離隔される第２コントロールゲートをさらに含み、
前記第１及び第２コントロールゲートの間に前記チャンネル層が備えられることを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記チャンネル層と前記第２コントロールゲートとの間に備えられる第２電荷トラップ層と、
前記チャンネル層と前記第２電荷トラップ層との間に備えられる第２トンネル絶縁層と、
前記第２電荷トラップ層と前記第２コントロールゲートとの間に備えられる第２ブロッキング絶縁層と
をさらに含むことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第２電荷トラップ層はナノパーティクルを含むことを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記半導体素子はトランジスタまたは不揮発性メモリ素子であることを特徴とする請求項１に記載の半導体素子。
【請求項１２】
基板上に第１ナノ構造体を含むチャンネル層を形成する段階と、
前記チャンネル層の両端に各々接続されるソース及びドレインを形成する段階と、
前記チャンネル層上に第１トンネル絶縁層を形成する段階と、
前記第１トンネル絶縁層上に前記第１ナノ構造体と異なる第２ナノ構造体を含む第１電荷トラップ層を形成する段階と、
前記第１電荷トラップ層上に第１ブロッキング絶縁層を形成する段階と、
前記第１ブロッキング絶縁層上に第１コントロールゲートを形成する段階と
を含む半導体素子の製造方法。
【請求項１３】
前記第１ナノ構造体は双極性を有することを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記チャンネル層を形成する段階は、
前記基板上に非疎水性層を形成する段階と、
前記非疎水性層上に前記非疎水性層の第１領域を露出させる開口部を有する疎水性層を形成する段階と、
前記開口部により露出された前記第１領域に多数の前記第１ナノ構造体を吸着させる段階と
を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１５】
前記第１ナノ構造体はナノワイヤーであることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１６】
前記第１トンネル絶縁層を形成する段階は、
前記チャンネル層、前記ソース及び前記ドレインを覆う絶縁層を形成する段階と、
前記ソース及び前記ドレイン間の前記チャンネル層の上側の前記絶縁層上に前記第２ナノ構造体を吸着する吸着層を形成する段階と
を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１７】
前記絶縁層を形成する段階と前記吸着層を形成する段階との間に、
前記絶縁層の前記吸着層形成領域以外の領域上に前記第２ナノ構造体を吸着しない非吸着層を形成する段階をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記第２ナノ構造体はナノパーティクルであることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１９】
前記チャンネル層と離隔される第２コントロールゲートを形成する段階をさらに含み、
前記第１及び第２コントロールゲート間に前記チャンネル層が備えられることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項２０】
前記第２コントロールゲートと前記チャンネル層との間に第２電荷トラップ層を形成する段階と、
前記第２電荷トラップ層と前記チャンネル層との間に第２トンネル絶縁層を形成する段階と、
前記第２コントロールゲートと前記第２電荷トラップ層との間に第２ブロッキング絶縁層を形成する段階と
をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項２１】
請求項１ないし２０に記載の半導体素子の動作方法において、
前記第１電荷トラップ層に電荷をトラップさせる段階を含む半導体素子の動作方法。
【請求項２２】
前記電荷は電子または正孔であることを特徴とする請求項１９に記載の半導体素子の動作方法。
【請求項２３】
前記半導体素子は、第２電荷トラップ層及び第２コントロールゲートをさらに含み、
前記第２電荷トラップ層に電子または正孔をトラップさせる段階をさらに含むことを特徴とする請求項２１に記載の半導体素子の動作方法。
【請求項１】
第１ナノ構造体を含むチャンネル層と、
前記チャンネル層の両端に各々接続されるソース及びドレインと、
前記チャンネル層上に備えられる第１トンネル絶縁層と、
前記第１トンネル絶縁層上に備えられ、前記第１ナノ構造体と異なる第２ナノ構造体を含む第１電荷トラップ層と、
前記第１電荷トラップ層上に備えられる第１ブロッキング絶縁層と、
前記第１ブロッキング絶縁層上に備えられた第１コントロールゲートと
を含む半導体素子。
【請求項２】
前記第１ナノ構造体は双極性を有することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１ナノ構造体はナノワイヤーであることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第２ナノ構造体はナノパーティクルであることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記チャンネル層は親水性層上に備えられることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記チャンネル層の周りの前記親水性層上に疎水性層が備えられ、
前記疎水性層上に前記ソース及び前記ドレインが備えられることを特徴とする請求項５記載の半導体素子。
【請求項７】
前記第１トンネル絶縁層は、順次積層された第１及び第２絶縁層を含み、
前記第２絶縁層は親水性分子層または疎水性分子層であることを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記チャンネル層と離隔される第２コントロールゲートをさらに含み、
前記第１及び第２コントロールゲートの間に前記チャンネル層が備えられることを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記チャンネル層と前記第２コントロールゲートとの間に備えられる第２電荷トラップ層と、
前記チャンネル層と前記第２電荷トラップ層との間に備えられる第２トンネル絶縁層と、
前記第２電荷トラップ層と前記第２コントロールゲートとの間に備えられる第２ブロッキング絶縁層と
をさらに含むことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第２電荷トラップ層はナノパーティクルを含むことを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記半導体素子はトランジスタまたは不揮発性メモリ素子であることを特徴とする請求項１に記載の半導体素子。
【請求項１２】
基板上に第１ナノ構造体を含むチャンネル層を形成する段階と、
前記チャンネル層の両端に各々接続されるソース及びドレインを形成する段階と、
前記チャンネル層上に第１トンネル絶縁層を形成する段階と、
前記第１トンネル絶縁層上に前記第１ナノ構造体と異なる第２ナノ構造体を含む第１電荷トラップ層を形成する段階と、
前記第１電荷トラップ層上に第１ブロッキング絶縁層を形成する段階と、
前記第１ブロッキング絶縁層上に第１コントロールゲートを形成する段階と
を含む半導体素子の製造方法。
【請求項１３】
前記第１ナノ構造体は双極性を有することを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記チャンネル層を形成する段階は、
前記基板上に非疎水性層を形成する段階と、
前記非疎水性層上に前記非疎水性層の第１領域を露出させる開口部を有する疎水性層を形成する段階と、
前記開口部により露出された前記第１領域に多数の前記第１ナノ構造体を吸着させる段階と
を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１５】
前記第１ナノ構造体はナノワイヤーであることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１６】
前記第１トンネル絶縁層を形成する段階は、
前記チャンネル層、前記ソース及び前記ドレインを覆う絶縁層を形成する段階と、
前記ソース及び前記ドレイン間の前記チャンネル層の上側の前記絶縁層上に前記第２ナノ構造体を吸着する吸着層を形成する段階と
を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１７】
前記絶縁層を形成する段階と前記吸着層を形成する段階との間に、
前記絶縁層の前記吸着層形成領域以外の領域上に前記第２ナノ構造体を吸着しない非吸着層を形成する段階をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記第２ナノ構造体はナノパーティクルであることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１９】
前記チャンネル層と離隔される第２コントロールゲートを形成する段階をさらに含み、
前記第１及び第２コントロールゲート間に前記チャンネル層が備えられることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項２０】
前記第２コントロールゲートと前記チャンネル層との間に第２電荷トラップ層を形成する段階と、
前記第２電荷トラップ層と前記チャンネル層との間に第２トンネル絶縁層を形成する段階と、
前記第２コントロールゲートと前記第２電荷トラップ層との間に第２ブロッキング絶縁層を形成する段階と
をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項２１】
請求項１ないし２０に記載の半導体素子の動作方法において、
前記第１電荷トラップ層に電荷をトラップさせる段階を含む半導体素子の動作方法。
【請求項２２】
前記電荷は電子または正孔であることを特徴とする請求項１９に記載の半導体素子の動作方法。
【請求項２３】
前記半導体素子は、第２電荷トラップ層及び第２コントロールゲートをさらに含み、
前記第２電荷トラップ層に電子または正孔をトラップさせる段階をさらに含むことを特徴とする請求項２１に記載の半導体素子の動作方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０】
【公開番号】特開２０１０−８７５１９（Ｐ２０１０−８７５１９Ａ）
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願番号】特願２００９−２２９５５８（Ｐ２００９−２２９５５８）
【出願日】平成２１年１０月１日（２００９．１０．１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【出願人】（５０８２９８０７５）ソウル大学校産学協力団 (27)
【Ｆターム（参考）】
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願日】平成２１年１０月１日（２００９．１０．１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【出願人】（５０８２９８０７５）ソウル大学校産学協力団 (27)
【Ｆターム（参考）】
[ Back to top ]