不揮発性半導体記憶装置
【課題】メモリセル面積を増加することなく、メモリトランジスタの書き込み電圧および消去電圧を低減する不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルには、第１の島状半導体領域１０２、フローティングゲート１０９、コントロールゲート１１１が有するメモリトランジスタが設けられている。さらに、フローティングゲート１０９の下方には、絶縁膜を介して第２の島状半導体領域１０１が形成されている。第２の島状半導体領域１０１は、コントロールゲート１１１に電気的に接続されているため、第２の島状半導体領域１０１とフローティングゲート１０９間に静電容量が形成される。この静電容量はメモリトランジスタのカップリング比の増加に寄与するため、メモリセルの面積を増加することなく、カップリング比を高くすることが可能になる。また、カップリング比を低下することなく、メモリセルの面積を縮小することが可能になる。
【解決手段】メモリセルには、第１の島状半導体領域１０２、フローティングゲート１０９、コントロールゲート１１１が有するメモリトランジスタが設けられている。さらに、フローティングゲート１０９の下方には、絶縁膜を介して第２の島状半導体領域１０１が形成されている。第２の島状半導体領域１０１は、コントロールゲート１１１に電気的に接続されているため、第２の島状半導体領域１０１とフローティングゲート１０９間に静電容量が形成される。この静電容量はメモリトランジスタのカップリング比の増加に寄与するため、メモリセルの面積を増加することなく、カップリング比を高くすることが可能になる。また、カップリング比を低下することなく、メモリセルの面積を縮小することが可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの書き込み、読み出しおよび消去が可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等が知られている。これらの不揮発性半導体記憶装置は、デジタルスチルカメラや携帯型オーディオプレーヤー、携帯電話等様々な製品の記録媒体として利用されている。さらなる製品サイズの小型化、記憶容量の大容量化、データの書き込みおよび読み出しの高速化、低消費電力化等の様々な市場のニーズに答えるために、活発な研究開発がなされている。
【０００３】
上記市場のニーズに答える一つの手法として、最近では絶縁膜を介して設けられたシリコン膜に素子を形成する所謂ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型の不揮発性半導体記憶装置の研究が活発に行われている。
【０００４】
例えば、特許文献１には、消去電圧等の動作電圧の低電圧化や低コスト化を図ったＳＯＩ構造の不揮発性メモリトランジスタが記載されている。特許文献１では、低コスト化のため、基板にガラス基板やプラスチック基板が用いられている。また、ガラス基板上に形成されたＳＯＩ構造の不揮発性メモリトランジスタに関しては、本出願の発明者を発明者の一人に含む特許出願には、例えば、特許文献２がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０１３５３４号公報
【特許文献２】特開２００７−２８８１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１、２に示すようなＳＯＩ構造の不揮発性メモリ素子では、メモリセル面積を増加させずに、書き込み電圧および消去電圧を低減することは、非常に困難である。その理由を以下に説明する。ここでは、不揮発性メモリ素子として、不揮発性メモリトランジスタ（以下、「メモリトランジスタ」と省略する場合もある。）を例に説明する。まず、メモリセルの構造について説明し、次いで、データの書き込み方法、読み出し方法および消去方法について説明する。
【０００７】
以下、図１５、図１６Ａおよび図１６Ｂを参照しながら、メモリセルの構造について説明する。図１５に、従来のメモリセルの構成例を説明する平面図を示し、図１５をＡ１−Ａ２線、Ｂ１―Ｂ２線で切断した断面図をそれぞれ図１６Ａ、図１６Ｂに示す。
【０００８】
メモリセルには、メモリ素子として１つのメモリトランジスタが設けられており、メモリトランジスタは、ソース線（Ｓｏｕｒｃｅ Ｌｉｎｅ：ＳＬ）、ビット線（Ｂｉｔ Ｌｉｎｅ：ＢＬ）、およびワード線（Ｗｏｒｄ Ｌｉｎｅ：ＷＬ）に電気的に接続されている。
【０００９】
図１６Ａ、図１６Ｂに示すように、基板１１００上に絶縁膜１１３０が形成され、絶縁膜１１３０上に島状半導体領域１１０２が設けられている。島状半導体領域１１０２には、ｎ型もしくはｐ型の不純物元素がドープされた第１の不純物領域１１０３、１１０４、ｎ型もしくはｐ型の不純物元素がドープされた第２の不純物領域１１０５、１１０６、それらに挟まれたチャネル形成領域１１０７が形成されている。第２の不純物領域１１０５、１１０６は、第１の不純物領域１１０３、１１０４よりも不純物濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域として形成される場合や、第１の不純物領域１１０３、１１０４と概略等価の不純物元素濃度を有する場合や、不純物元素が添加されずチャネル形成領域１１０７と概略等価の場合もある。第２の不純物領域１１０５、１１０６は、メモリ素子の特性に応じて形成すればよい。
【００１０】
島状半導体領域１１０２の上には絶縁膜１１０８が設けられている。絶縁膜１１０８上には、島状半導体領域１１０２と重なる導電膜１１０９が設けられている。導電膜１１０９はメモリトランジスタのフローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ：ＦＧ）を構成する。導電膜１１０９上には、絶縁膜１１１０が設けられている。絶縁膜１１１０上には、島状半導体領域１１０２と重なる導電膜１１１１が設けられている。導電膜１１１１はメモリトランジスタのコントロールゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ：ＣＧ）と、コントロールゲートに電気的に接続されているワード線とを構成する。導電膜１１１１によりコントロールゲートおよびワード線を一体的に形成することで、コントロールゲートとワード線が電気的に接続される。
【００１１】
そして、その導電膜１１１１上には絶縁膜１１１２が設けられており、導電膜１１１３、１１１４が絶縁膜１１１２上に形成されている。導電膜１１１３はメモリトランジスタに電気的に接続されるソース線（ＳＬ）を構成し、導電膜１１１４はメモリトランジスタに電気的に接続されるビット線（ＢＬ）を構成する。導電膜１１１３、１１１４はそれぞれ、絶縁膜１１１２に形成された開口１１１９、１１２０を介して第１の不純物領域１１０３、１１０４に電気的に接続されている。図１５の二点鎖線で囲んだ領域１１２１は、１つのメモリセルが占める領域である。
【００１２】
フローティングゲートを用いた不揮発性メモリトランジスタは、フローティングゲート内に蓄積された電荷量によりデータを記録するメモリ素子であり、この電荷量を制御することが、データの書き込み動作であり、消去動作である。また電荷量を検出することがデータの読み出しである。以下、書き込み方法、読み出し方法、および消去方法について説明する。
【００１３】
図１５に示すメモリトランジスタでは、フローティングゲート（導電膜１１０９）は電気的に浮遊状態であるため、コントロールゲート（導電膜１１１１）によって間接的に、島状半導体領域１１０２とフローティングゲート間に電圧を印加することで、このメモリトランジスタはトランジスタとして機能する。フローティングゲート内に電子が蓄積されていると、コントロールゲートに印加した電圧が、電子が蓄積されていない状態に比べて、島状半導体領域１１０２とフローティングゲート間に印加しにくくなるので、メモリトランジスタのしきい値が正の方向にシフトする。よって、メモリトランジスタのしきい値電圧の変化を検出することにより、メモリトランジスタに記憶されたデータを読み出すことができる。第１の不純物領域１１０３と第１の不純物領域１１０４の電位が同等の場合、フローティングゲート内に蓄積された電荷量としきい値電圧の関係は、次式（１）、（２）で表すことができる。
【００１４】
【数１】
【００１５】
【数２】
【００１６】
式（１）、式（２）中、ＶＦＧはフローティングゲートの電位、ＶＣＧはコントロールゲートの電位、Ｃ１は島状半導体領域とフローティングゲート間の静電容量、Ｃ２はフローティングゲートとコントロールゲート間の静電容量、ＱＦＧはフローティングゲート内の電荷量、△Ｖｔｍはメモリトランジスタにおけるしきい値電圧の変動量を表している。なお、式（１）中のＣ２／（Ｃ１＋Ｃ２）は、一般にカップリング比と呼ばれており、式（１）に示すように、この値が大きいほど、コントロールゲートの電位ＶＣＧに対する、島状半導体領域１１０２とフローティングゲート間に印加されている電圧の割合が高くなる。
【００１７】
メモリトランジスタにデータを書き込む場合、コントロールゲートに高い電圧（例えば、正の高電圧）を印加することで、間接的に、島状半導体領域１１０２とフローティングゲート間に電圧を印加して、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流や、熱電子を利用して、フローティングゲート内に電子を注入する。また、メモリトランジスタからデータを消去する場合は、コントロールゲートに高い電圧（例えば、負の高電圧）を印加することで、間接的に、島状半導体領域１１０２とフローティングゲート間に電圧を印加して、フローティングゲート内から電子を引き抜く。
【００１８】
したがって、カップリング比を高くすることで、コントロールゲートに印加した電圧を島状半導体領域１１０２とフローティングゲート間に効率的に印加することができるので、書き込み電圧および消去電圧を低くすることができる。つまり、カップリング比は書き込み電圧および消去電圧に大きく影響する。
【００１９】
以下、メモリセル面積とカップリング比との関係と共に、メモリセル面積と書き込み電圧および消去電圧との関係を説明する。
【００２０】
式（１）に示すように、カップリング比を高めるには、フローティングゲートとコントロールゲート間の静電容量Ｃ２を大きくすることが有効である。静電容量Ｃ２を大きくするには、絶縁膜１１１０の膜厚を薄くする方法と、図１５のような平面配置（レイアウト）において、フローティングゲートとコントロールゲートの重なっている部分の面積を増やす方法とがある。
【００２１】
しかしながら、上述したメモリトランジスタの動作原理のために、絶縁膜１１１０の限界膜厚が自ずと決まっており、絶縁膜１１１０を薄膜化するにも限界がある。それは、フローティングゲートを用いたメモリトランジスタは、フローティングゲート内に蓄積している電荷が容易に漏れてしまうと、記録したデータを保持することが困難となるからである。そのため絶縁膜１１１０は、ある厚さよりも薄くすることはできない。また、同様の理由で、絶縁膜１１０８もある厚さよりも薄くすることはできない。絶縁膜１１０８の膜厚は８〜１０ｎｍ程度が好ましく、絶縁膜１１１０の膜厚は１０〜２０ｎｍ程度が好ましい。
【００２２】
また、絶縁膜１１０８は島状半導体領域１１０２上に設けられているのに対して、絶縁膜１１１０はフローティングゲート上に設けられているので、絶縁膜１１１０は絶縁膜１１０８よりも絶縁膜としての信頼性が劣る。そのため、フローティングゲートからの電荷の漏れを防止するため、一般に、絶縁膜１１０８より絶縁膜１１１０の方を厚くする必要があるとされている。また、カップリング比が低い場合、絶縁膜１１１０があまり薄いと、書き込みを行ったときに、フローティングゲート内で蓄積すべき電子が、絶縁膜１１１０をトンネルしてコントロールゲートへ逃げてしまい、データの書き込み、あるいは消去を行うことができず、メモリ素子として機能しなくおそれがある。また、メモリセル以外の他の機能回路を同一の基板１１００板上に形成する場合、その機能回路を構成するトランジスタの作製プロセスの都合、絶縁膜１１１０を十分に薄膜化できない場合もある。
【００２３】
したがって、図１５のような平面配置において、フローティングゲートとコントロールゲートが重なっている部分の面積を拡大することは、メモリトランジスタの動作には特段の支障がないため、カップリング比を高くする手段としては、容易な手段である。しかしながら、この面積を拡大することは、結果として、メモリ素子に必要なメモリセル面積が拡大するので、メモリセルの集積度の低下を招き、その結果、不揮発性半導体記憶装置のビット単価が高くなってしまうという欠点がある。
【００２４】
また、図１５のような平面配置では、メモリセルの面積を縮小することは、フローティングゲートとコントロールゲートが重なっている部分の面積を縮小することになる。その結果、カップリング比が低くなり、書き込み電圧および消去電圧の増加を招く。
【００２５】
そこで、上記の問題点を鑑み、本発明の一態様は、メモリセル面積を拡大することなく、書き込み電圧および消去電圧の低減する不揮発性半導体記憶装置を提供することを課題の１つとする。
【００２６】
また、本発明の一態様は、書き込み電圧、消去電圧を増加させることなく、メモリセル面積を縮小することが可能な不揮発性半導体記憶装置を提供することを他の課題の１つとする。
【課題を解決するための手段】
【００２７】
本発明の一態様は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等に適用することができる。
【００２８】
本発明の一態様に係る不揮発性半導体記憶装置は、複数のメモリセルを有し、メモリセルは、絶縁表面上に形成され、チャネル形成領域、ソース領域またはドレイン領域となる一対の不純物領域が形成されている第１の島状半導体領域と、絶縁表面上に形成されている第２の島状半導体領域と、第１の島状半導体領域および第２の島状半導体領域と重なるフローティングゲートと、フローティングゲートと重なり、かつ第２の島状半導体領域に電気的に接続されているコントロールゲートと、第１の島状半導体領域および第２の島状半導体領域とフローティングゲートとの間に形成されている第１の絶縁膜と、フローティングゲートとコントロールゲートの間に形成されている第２の絶縁膜とを有する。
【００２９】
上記の態様において、第１の絶縁膜の第１の島状半導体領域と重なっている領域の厚さを部分的に薄くすることができる。また、第２の島状半導体領域と重なっている領域の厚さを部分的に薄くすることもできる。このように部分的に薄膜化された第１の絶縁膜は、例えば、薄膜化する部分に開口を有する絶縁膜を形成し、この絶縁膜上に他の絶縁膜を積層することで、形成することができる。
【００３０】
また、上記の態様において、第２の島状半導体領域の代わりに、コントロールゲートと電気的に接続されている導電膜を設けることができる。
【発明の効果】
【００３１】
本発明の一態様に係る不揮発性半導体記憶装置は、フローティングゲートの下方に、絶縁膜を介してコントロールゲートに電気的に接続される島状半導体領域または導電膜が設けられているので、島状半導体領域または導電膜とフローティングゲート間に静電容量が付加される。
【００３２】
したがって、本発明の一態様により、メモリセル面積を拡大することなく、カップリング比を大きくすることが可能になる。つまり、本発明の一態様により、メモリセル面積を拡大することなく、書き込み電圧、消去電圧を低減できるので、本発明は不揮発性半導体記憶装置の低消費電力化に有効である。
【００３３】
あるいは、本発明の一態様により、カップリング比を減少させることなく、メモリセル面積を縮小することが可能になる。つまり、本発明の一態様により、書き込み電圧、消去電圧を増加させることなく、メモリセル面積を縮小することが可能となるので、本発明の一態様はメモリセルの高集積化に有効である。
【図面の簡単な説明】
【００３４】
【図１】本発明の一態様に係る不揮発性半導体記憶装置のメモリセルの構成例を示す平面図。
【図２】Ａ：図１のＡ１−Ａ２線による断面図。Ｂ：図１のＢ１−Ｂ２線による断面図。Ｃ：図１のＣ１−Ｃ２線による断面図。
【図３】本発明の一態様に係る不揮発性半導体記憶装置の構成例を示すブロック図。
【図４】本発明の一態様に係るメモリセルの構成例を示す回路図。
【図５】本発明の一態様に係る不揮発性半導体記憶装置の作製方法を説明する平面図。
【図６】Ａ：図５のＡ１−Ａ２線による断面図。Ｂ：図５のＢ１−Ｂ２線による断面図。Ｃ：図５のＣ１−Ｃ２線による断面図。
【図７】本発明の一態様に係る不揮発性半導体記憶装置の作製方法を説明する平面図。
【図８】Ａ：図７のＡ１−Ａ２線による断面図。Ｂ：図７のＢ１−Ｂ２線による断面図。Ｃ：図７のＣ１−Ｃ２線による断面図。
【図９】本発明の一態様に係る不揮発性半導体記憶装置のメモリセルの構成例を示す平面図。
【図１０】Ａ：図９のＡ１−Ａ２線による断面図。Ｂ：図９のＢ１−Ｂ２線による断面図。Ｃ：図９のＣ１−Ｃ２線による断面図。
【図１１】本発明の一態様に係る不揮発性半導体記憶装置のメモリセルの構成例を示す平面図。
【図１２】Ａ：図１１のＡ１−Ａ２線による断面図。Ｂ：図１１のＢ１−Ｂ２線による断面図。Ｃ：図１１のＣ１−Ｃ２線による断面図。
【図１３】本発明の一態様に係る不揮発性半導体記憶装置のメモリセルの構成例を示す平面図。
【図１４】Ａ：図１３のＡ１−Ａ２線による断面図。Ｂ：図１３のＢ１−Ｂ２線による断面図。Ｃ：図１３のＣ１−Ｃ２線による断面図。
【図１５】従来の不揮発性半導体記憶装置のメモリセルの構成例を示す平面図。
【図１６】Ａ：図１５のＡ１−Ａ２線による断面図。Ｂ：図１５のＢ１−Ｂ２線による断面図。
【発明を実施するための形態】
【００３５】
図面を用いて、本発明の実施の形態について説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。なお、以下の説明において、異なる図面間において、同じ要素は同じ符号を付している。
【００３６】
（実施の形態１）
本実施の形態に係る不揮発性半導体記憶装置は、行列状に配置された複数のメモリセル（データを記憶する基本単位）、ならびに複数のソース線、ビット線およびワード線を有する。各メモリセルにはそれぞれメモリ素子が設けられている。メモリ素子は、ソース線、ビット線およびワード線にそれぞれ電気的に接続されている。また、本実施の形態では、メモリ素子としてメモリトランジスタが用いられている。
【００３７】
図１、図２Ａ−Ｃ、図３および図４を参照して、本実施の形態の不揮発性半導体記憶装置（以下、「記憶装置」と呼ぶ場合もある。）を説明する。図１は、本実施の形態の記憶装置の１つのメモリセルの平面レイアウトを示す平面図である。図２Ａは、図１のＡ１−Ａ２線による断面図であり、図２Ｂは、図１のＢ１−Ｂ２線による断面図であり、図２Ｃは図１のＣ１−Ｃ２線による断面図である。また、図３は、本実施の形態の不揮発性半導体記憶装置の構成例を示すブロック図であり、図４は、本実施の形態のメモリセルの構成例を示す回路図である。
【００３８】
まず、図３を参照して、本実施の形態の不揮発性半導体記憶装置を説明する。不揮発性半導体記憶装置４０（以下、「記憶装置４０」と呼ぶ。）は、メモリセルアレイ５１と、メモリセルアレイ５１に電気的に接続され、書き込み動作、消去動作および読み出し動作等を制御する駆動回路部５２を有する。メモリセルアレイ５１と駆動回路部５２は同一の基板上に形成されている。メモリセルアレイ５１は、複数のワード線ＷＬと、ワード線ＷＬと交差して形成された複数のビット線ＢＬおよびソース線ＳＬ、ならびにワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬに電気的に接続された複数のメモリセルを有する。
【００３９】
駆動回路部５２は、駆動回路部５２の各種の回路を制御するためのコントロール回路６０、ワード線選択のためのロウデコーダ６１、ビット線選択のためのカラムデコーダ６２、アドレスバッファ６３、昇圧回路６４、センスアンプ６５、データバッファ６６およびデータ入出力バッファ６７を有する。なお、図３は駆動回路部５２の構成の一例を示しており、本発明の不揮発性半導体記憶装置は図３の構成に限定されるものではない。
【００４０】
アドレスデータＡｄｄは、アドレスバッファ６３を介してコントロール回路６０に入力される。アドレスデータＡｄｄは、データの書き込み、読み出しまたは消去を行うメモリセルのアドレスを指定するためのデータである。アドレスデータＡｄｄが入力されると、コントロール回路６０は、内部ロウアドレス信号および内部カラムアドレス信号を生成し、前者をロウデコーダ６１に転送し、後者をカラムデコーダ６２に転送する。
【００４１】
記憶装置４０の場合、データの書き込みおよび消去には電源電位を昇圧した電位が用いられる。そのため、コントロール回路６０により昇圧回路６４を制御し、動作モードに応じた電位を昇圧回路６４で生成する。昇圧回路６４の出力はロウデコーダ６１やカラムデコーダ６２を介して、メモリセルアレイ５１に形成されているワード線ＷＬ、ビット線ＢＬに供給される。
【００４２】
カラムデコーダ６２により、メモリセルアレイ５１から読み出されたデータ（ＤＡＴＡ）は、センスアンプ６５に入力される。センスアンプ６５に入力されたデータは、データバッファ６６に保持される。コントロール回路６０の制御により、データバッファ６６に保持されているデータがデータ入出力バッファ６７を介して、記憶装置４０から出力される。メモリセルアレイ５１に書き込まれるデータ（ＤＡＴＡ）は、データ入出力バッファ６７を介してデータバッファ６６に一旦保持され、コントロール回路６０の制御によりカラムデコーダ６２に転送される。そして、このデータは、カラムデコーダ６２によりメモリセルアレイ５１の所定のメモリセルに書き込まれる。
【００４３】
次に、図４を用いて、メモリセルアレイの構成例を説明する。記憶装置４０の場合、メモリセルアレイ５１は、複数のメモリセル７０が行列状に配置されている。図４には、３行×３列に配置された９つのメモリセル７０を示している。各メモリセル７０は、メモリ素子として、フローティングゲートを備えた不揮発性メモリトランジスタＴｍ（以下、「メモリトランジスタＴｍ」という。）を有している。ここでは、ビット線ＢＬ０およびワード線ＷＬ１で特定されるメモリセル７０の構成について説明するが、他のメモリセル７０も同様の構成を有する。
【００４４】
メモリセル７０において、メモリトランジスタＴｍは、ゲートがワード線ＷＬ１に電気的に接続され、ドレインがビット線ＢＬ０に電気的に接続され、ソースがソース線ＳＬ０に電気的に接続されている。
【００４５】
次に、メモリトランジスタＴｍをｎチャネル型とした場合、ビット線ＢＬ０およびワード線ＷＬ１で特定されるメモリセル７０へのデータ書き込み動作、および消去動作の一例を説明する。
【００４６】
例えば、Ｆ−Ｎトンネル電流によりデータを書き込む場合、ソース線ＳＬ０およびビット線ＢＬ０の電位を負の高電圧とし、ワード線ＷＬ１に正の高電圧を印加する。この負の高電圧から正の高電圧までの電位差が書き込み電圧である。
【００４７】
”１”のデータを書き込む場合、コントロールゲートに正の高電圧が印加されるため、メモリトランジスタＴｍ０１では、チャネル形成領域とフローティングゲート間の絶縁膜（図１の絶縁膜１０８に相当する絶縁膜）でＦ−Ｎトンネル電流が発生し、電子がフローティングゲートに注入される。つまりＦ−Ｎトンネル電流によりフローティングゲートに電子が注入され、メモリトランジスタＴｍ０１のしきい値電圧が高くなる。この状態が、メモリセル７０で”１”のデータを記録している状態である。
【００４８】
データを消去する場合は、ソース線ＳＬ０およびビット線ＢＬ０に正の高電圧を印加する。そしてワード線ＷＬｌに負の高電圧を印加すると、メモリトランジスタＴｍ０１のフローティングゲートから電子が島状半導体領域に引き抜かれる。ここでは、メモリセル７０で”０”のデータを記録している状態となり、この状態が消去状態である。また、正の高電圧から負の高電圧までの電位差が消去電圧である。
【００４９】
データの読み出しは、例えば、次のように行う。ソース線ＳＬ０の電位を０Ｖ、ビット線ＢＬ０の電位を１．５Ｖ程度とし、ワード線ＷＬ１に、データ”０”と”１”に相当するしきい値電圧の中間値に設定された読み出し電圧を印加する。ワード線ＷＬ１に読み出し電圧を印加したときのビット線ＢＬ０に流れる電流の有無を、ビット線ＢＬに接続されるセンスアンプ６５で判定する。
【００５０】
次に、図１の平面図、ならびに図２Ａ〜図２Ｃの断面図を用いて、本実施の形態のメモリセルの構成を説明する。
【００５１】
図１に示すように、１つのメモリセルは、２つの島状半導体領域１０１および１０２を有する。２つの島状半導体領域１０１、１０２により、メモリセルに配置される１つのメモリ素子が構成される。図２Ａは、本実施の形態の記憶装置の島状半導体領域１０２を含む部分の断面構造を示し、図２Ｂは、島状半導体領域１０１を含む部分の断面構造を示している。２つの島状半導体領域１０１、１０２は絶縁表面上に形成されている。
【００５２】
図２Ａに示すように、島状半導体領域１０２には、第１の不純物領域１０３、１０４、第２の不純物領域１０５、１０６、チャネル形成領域１０７がそれぞれ形成されている。チャネル形成領域１０７は第２の不純物領域１０５と第２の不純物領域１０６の間に存在し、第２の不純物領域１０５は、第１の不純物領域１０３とチャネル形成領域の間に存在し、第２の不純物領域１０６は、第１の不純物領域１０４とチャネル形成領域の間に存在する。一対の第１の不純物領域１０３、１０４は、一方がソース領域を構成し、他方がドレイン領域を構成する。ここでは、第１の不純物領域１０３がドレイン領域を構成し、第１の不純物領域１０４がソース領域を構成する。
【００５３】
図２Ｂに示すように、島状半導体領域１０１には、第１の不純物領域１３３、１３４を有し、第１の不純物領域１３３と第１の不純物領域１３４の間に、第２の不純物領域１３５、チャネル形成領域１３７が形成されている。第１の不純物領域１３３は、チャネル形成領域１３７の周囲を取り囲むように形成されている。第１の不純物領域１３３は電極または配線との接続部分を構成する低抵抗半導体領域である。
【００５４】
ここでは、第２の不純物領域１０５、１０６、１３５は、第１の不純物領域１０３、１０４、１３３、１３４よりも不純物濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域として形成されている。また、別言すると、第２の不純物領域１０５、１０６、１３５は、第１の不純物領域１０３、１０４、１３３、１３４よりも抵抗が高い高抵抗半導体領域として形成されている。
【００５５】
図２Ａ〜図２Ｃに示すように、基板１００上に１層または複数層からなる絶縁膜１３０が設けられ、絶縁膜１３０上に島状半導体領域１０１および島状半導体領域１０２が設けられている。絶縁膜１３０は、島状半導体領域１０１、１０２が形成される絶縁表面を構成する。基板１００としては、例えば、ガラス基板、石英基板、セラミック基板、樹脂基板および半導体基板等を用いることができる。
【００５６】
なお、基板１００にガラス基板や石英基板のような絶縁体でなる基板を用いた場合、基板１００自体が絶縁表面を構成するため、絶縁膜１３０は設けなくともよい。しかし、基板１００からの不純物が島状半導体領域１０１、１０２に拡散することを防止する、島状半導体領域１０１、１０２と下地との界面準位密度を少なくする等のために、絶縁膜１３０を形成することが好ましい。絶縁膜１３０は、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。形成方法については特に限定されず、ＣＶＤ法やスパッタ法等を用いることができる。絶縁膜１３０を設けることで、基板１００の凹凸の影響を軽減すること、基板１００から、この上に形成されている素子への不純物拡散を防止すること等ができる。絶縁膜１３０が複数層からなる場合は、上記絶縁膜等の候補から不純物汚染の防止、隣接する膜との相性等の目的に応じて、各層を構成する膜を適宜選択することが出来る。
【００５７】
島状半導体領域１０１、１０２を覆って絶縁膜１０８が設けられている。絶縁膜１０８上には、フローティングゲートを構成する導電膜１０９が設けられている。導電膜１０９は、絶縁膜１０８を介して、島状半導体領域１０１、１０２と重なっている。また、導電膜１０９は電気的に浮遊状態とされる。導電膜１０９を覆って絶縁膜１１０が設けられ、絶縁膜１１０上に、コントロールゲートおよびワード線を構成する導電膜１１１が設けられている。導電膜１１１は、絶縁膜１１０を介してフローティングゲート（導電膜１０９）に重なっている。
【００５８】
フローティングゲート（導電膜１０９）、絶縁膜１１０およびコントロールゲート（導電膜１１１）が積層されているため、フローティングゲートとコントロールゲート間に静電容量が形成される。このような積層構造を有効に活用して、メモリトランジスタのカップリング比を大きくするため、絶縁膜１１０を介して、フローティングゲート（導電膜１０９）の上面全体はコントロールゲート（導電膜１１１）と重なっている。さらに、コントロールゲートとフローティングゲート間に大きな容量をもつ静電容量を得るために、導電膜１１１は、導電膜１０９の側面をも覆うように形成されている。
【００５９】
導電膜１１１の上部には絶縁膜１１２が設けられている。絶縁膜１１２には、導電膜１１１に達する開口１１６が設けられている。さらに、絶縁膜１１２、絶縁膜１１０、絶縁膜１０８でなる積層膜には、第１の不純物領域１３３、１３４、１０３、１０４に達する開口１１７〜１２０が形成されている（図１参照）。
【００６０】
図２Ａに示すように、ソース線（ＳＬ）を構成する導電膜１１３、ビット線（ＢＬ）を構成する導電膜１１４が絶縁膜１１２上に形成されており、それぞれ、開口１１９、１２０を介して島状半導体領域１０２の第１の不純物領域１０３、１０４と電気的に接続されている。
【００６１】
図２Ｃに示すように、接続電極（または接続配線）を構成する導電膜１１５が絶縁膜１１２上に形成されている。導電膜１１５は開口１１６を介して導電膜１１１に電気的に接続され、また、図２Ｂに示すように、導電膜１１５は開口１１７、１１８を介して、島状半導体領域１０１の第１の不純物領域１３３、１３４に電気的に接続されている。なお、図１中の２点鎖線で囲った領域１２１は、１つのメモリセル（データを記憶する単位要素）が占める領域を表している。なお、領域１２１には、各導電膜１１１、１１３、１１４が配線を構成する部分を含んでいない。
【００６２】
なお、図２Ａ〜図２Ｃでは、単層で描かれているが、絶縁膜１３０、絶縁膜１０８、絶縁膜１１０、絶縁膜１１２等の各絶縁膜、ならびに導電膜１０９、１１１、１１３、１１４等の各導電膜は、単層構造でも積層構造でもよい。
【００６３】
つまり、島状半導体領域１０２、絶縁膜１０８、１１０、導電膜１０９、１１１、１１３、１１４によって、フローティングゲートを備えた従来の不揮発性メモリトランジスタが構成されていることになる（図２Ａ参照）。また、島状半導体領域１０１はコントロールゲート（導電膜１１１）と導通させているため、島状半導体領域１０１がコントロールゲートとして機能させることができる。コントロールゲートと導通され、かつフローティングゲートの下方に存在していることから、以下の説明では、島状半導体領域１０１をバックコントロールゲート（Ｂａｃｋ Ｃｏｎｔｒｏｌ Ｇａｔｅ：ＢＣＧ）と呼ぶことにする。つまり、本実施の形態のメモリ素子は、フローティングゲートおよびバックコントロールゲートを備えた不揮発性メモリトランジスタで構成されていることになる。
【００６４】
本実施の形態では、フローティングゲートの上部にあるコントロールゲートだけでなく、その下部にバックコントロールゲートを設けて、メモリセルが占める領域１２１を有効に活用している。このことにより、領域１２１の大きさに対して、式（１）のＣ２に相当する静電容量を効率的に増やすことができる。つまり、本実施の形態により、カップリング比を効率的に高めることが可能である。本実施の形態のメモリ素子については、フローティングゲートの電位と、メモリトランジスタのしきい値電圧の変動は、次の式（３）、（４）で表すことができる。
【００６５】
【数３】
【００６６】
【数４】
【００６７】
式（３）、式（４）中、ＶＦＧはフローティングゲート（導電膜１０９）の電位、ＶＣＧはコントロールゲート（導電膜１１１）の電位、Ｃ１は島状半導体領域１０２とフローティングゲート間の静電容量、Ｃ２１はフローティングゲートとバックコントロールゲート間の静電容量、Ｃ２２はフローティングゲートとコントロールゲート間の静電容量、ＱＦＧはフローティングゲート内の電荷量、△Ｖｔｍは島状半導体領域１０１で構成されるメモリトランジスタのしきい値電圧の変動量を表している。式（３）中、カップリング比は、（Ｃ２１＋Ｃ２２）／（Ｃ１＋Ｃ２１＋Ｃ２２）である。
【００６８】
図１の導電膜１０９と導電膜１１１が重なる領域と、図１５の導電膜１１０９と導電膜１１１１の重なる領域の面積が等しいと仮定すると、Ｃ２２＝Ｃ２となる。本実施の形態では、図１５のメモリトランジスタの静電容量Ｃ２に相当する静電容量が、Ｃ２２に加えて、Ｃ２１も存在しているため、カップリング比が（Ｃ２１＋Ｃ２２）／（Ｃ１＋Ｃ２１＋Ｃ２２）＞Ｃ２／（Ｃ１＋Ｃ２）となり、図１５のメモリトランジスタよりも本実施の形態のメモリ素子はカップリング比が高くなるため、本実施の形態により、書き込み電圧、および消去電圧の低電圧化が可能である。
【００６９】
次に、メモリセル面積の観点から、本実施の形態が奏する効果を検討する。本実施の形態のメモリ素子（図１参照）と図１５のメモリトランジスタは、カップリング比が等しく、かつ書き込み電圧、および消去電圧が等しいと仮定すると、本実施の形態により、所望のカップリング比を実現するのに必要な静電容量Ｃ２２を小さくすることができる。つまり、本実施の形態のメモリ素子の構造は、この静電容量Ｃ２２を得るために必要な、フローティングゲートとコントロールゲートが重なる部分の面積を小さくすることができるので、メモリセルの面積を小さくすることができ、メモリセルの高集積化に有利である。
【００７０】
図１５のメモリトランジスタでは、フローティングゲートとコントロールゲート間に付加される静電容量は、絶縁膜１１１０を介して導電膜１１０９と導電膜１１１１が重なっている部分に形成される静電容量のみである。これに対して、本発明では、メモリトランジスタにバックコントロールゲートを設けることで、フローティングゲートとコントロールゲート間に付加される静電容量は、絶縁膜１１０を介して導電膜１０９（フローティングゲート）と導電膜１１１（コントロールゲート）が重なっている部分に形成される静電容量と、それに加えて、絶縁膜１０８を介して、島状半導体領域１０１（バックコントロールゲート）と導電膜１０９（フローティングゲート）が重なっている部分に形成される静電容量とがある。なおかつ、バックコントロールゲートによって形成される静電容量は、誘電体が絶縁膜１１０よりも薄く形成できる絶縁膜１０８であるため、単位面積あたりに得られる静電容量が大きくなる。
【００７１】
したがって、本実施の形態が適用される記憶装置は、カップリング比を高くすることができるので、書き込み、消去電圧の低電圧化を行うことができる（式（３）、（４）参照）。また、本実施の形態が適用される記憶装置は、フローティングゲートとコントロールゲートおよびバックコントロールゲート間に一定値以上の静電容量を付加するために、コントロールゲートとフローティングゲートが重なる領域の面積を減少させることが可能である。つまり、本発明により、メモリセルの面積を縮小することができる。
【００７２】
以上述べたように、本実施の形態が適用される記憶装置は、メモリセルの占める領域を有効に活用することで、単位面積あたりのメモリトランジスタのカップリング比を向上させることができる。つまり、単位面積に対するカップリング比の向上によって書き込み電圧および消去電圧の低減を実現することができる。あるいは、単位面積に対するカップリング比の向上することができるので、書き込み電圧および消去電圧の増加を伴わずに、メモリセルの面積の縮小を行うことができる。
【００７３】
なお、本実施の形態は、他の実施の形態に適宜適用することができる。また、図１、図２Ａ〜図２Ｃに示した記憶装置の構造は一例であり、各種公知の構造を適用することができるのは言うまでもない。例えば、半導体膜に複数のＬＤＤ領域を形成してもよいし、コントロールゲートの側面にサイドウォールを形成してもよい。また、マルチゲート構造（直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体膜と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極とを有する構造）や、デュアルゲート構造（半導体膜の上下をゲート電極で挟む構造）を適用することもできる。
【００７４】
以下、本実施の形態の記憶装置４０の作製方法を説明する。
【００７５】
まず、基板１００上に絶縁膜１３０を形成し、絶縁膜１３０上に島状半導体領域１０１、島状半導体領域１０２を形成する。島状半導体領域１０１、１０２は、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）を主成分とする半導体（例えば、Ｓｉ、Ｇｅ、炭化シリコン、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）等）でなる膜を用いて形成することができる。これらの半導体膜は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、島状半導体領域１０１、１０２を構成する半導体膜には、アモルファス、微結晶、多結晶および単結晶状態のいずれでもよく、記憶装置４０に要求される特性に応じて適宜選択することができる。
【００７６】
例えば、非晶質半導体膜を結晶化することで多結晶状態の半導体膜を形成することができる。結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれらの方法を組み合わせた方法等により行うことができる。
【００７７】
レーザ結晶化法において、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ等の気体レーザ、ヘリウムカドミウムレーザ等の金属蒸気レーザ、ＹＡＧレーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ等の固体レーザがある。なお、レーザ発振器において、レーザ光をＴＥＭ（シングル横モード）で発振して射出すると、被照射面でのビームのエネルギー分布の均一性がよいため、好ましい。
【００７８】
具体例としては、半導体レーザ（ＬＤ）励起の連続発振（ＣＷ）レーザ（ＹＶＯ４）、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザを用いるのは、気体レーザ等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザのパルス間隔が短ければ、ビームが照射されている間、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のＣＷレーザ及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。その他にも、パルス発振のエキシマレーザを用いても良い。
【００７９】
また、単結晶状態の半導体膜を形成する方法には、酸素分子をイオン注入によりシリコン結晶表面から埋め込み、それを高熱で酸化させることでシリコン結晶中に酸化シリコンの絶縁膜を形成する方法がある。また、２枚のシリコンウェハを用意し、一方の基板にイオン注入による剥離のための脆化層を形成しておき、二枚のシリコンウェハを貼り合わせた後、一方の基板を剥離して形成する方法により行うことができる。この方法の場合、ガラス基板に、脆化層を形成したシリコンウェハを貼り合わせてもよい。
【００８０】
基板１００の上方に目的に応じた結晶状態の半導体領域（半導体膜）を形成した後、選択的にエッチングすることによって島状半導体領域１０１、１０２を形成することができる。
【００８１】
次に、島状半導体領域１０１、１０２上に絶縁膜１０８を形成する。絶縁膜１０８としては少なくとも酸素を含む膜を形成する。例えば、ＣＶＤ法又はスパッタ法等により、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）、酸化アルミニウム、酸化タンタルを用いて、絶縁膜１０８を形成することができる。また、酸化ハフニウム等の高誘電率材料を用いることもできる。これらの膜はＣＶＤ法およびスパッタ法等により形成することができる。また、絶縁膜１０８は、高密度プラズマによって、島状半導体領域１０１、１０２を固相酸化処理することで形成することができる。例えば、絶縁膜１０８を酸化シリコン膜、または酸化窒化シリコン膜で形成する場合は、膜厚１ｎｍ以上２０ｎｍ以下が好ましく、７ｎｍ以上１０ｎｍ以下がより好ましい。
【００８２】
絶縁膜１０８を酸化窒化シリコン膜で形成する場合、モノシラン（ＳｉＨ４）ガスと亜酸化窒素（Ｎ２Ｏ）ガスを原料ガスとしてプラズマＣＶＤ装置により成膜することができる。この成膜条件の一例を以下に示す。原料ガスの質量流量比はＳｉＨ４：Ｎ２Ｏ＝１：８００とする。プラズマＣＶＤ装置において、高周波電力はパワー１５０Ｗ、周波数６０ＭＨｚとし、成膜温度（基板温度）４００℃、処理室内圧力４０Ｐａ、電極間隔２８ｍｍとする。なお、本明細書で示すガス質量流量比とは、成膜室内に供給するガスの質量流量（ｓｃｃｍ）の比である。
【００８３】
絶縁膜１０８に対してプラズマ酸化をおこなってもよい。プラズマ酸化は、マイクロ波（代表的には２．４５ＧＨｚ）等の高周波で励起され、電子密度が１×１０１１ｃｍ−３以上で、電子温度が１．５ｅＶ以下の高密度プラズマを利用することが好ましい。具体的には、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下の高密度プラズマである。また、絶縁膜１０８に対するプラズマ酸化時間は６０秒以上が好ましい。例えば、島状半導体領域１０１、１０２にプラズマ酸化処理を行った後、上記の条件下でプラズマＣＶＤ装置により酸化窒化シリコン膜を成膜し、この酸化窒化シリコン膜にプラズマ酸化処理を行うことで、絶縁膜１０８を形成することができる。
【００８４】
次に、絶縁膜１０８上に導電膜１０９を形成する。導電膜１０９は単層構造または積層構造でもよい。単層構造または積層構造の導電膜を形成し、エッチング法等により、この導電膜を選択的に除去して、所望の形状に加工することで、導電膜１０９を形成することができる。導電膜１０９を構成する膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属膜、これらの金属を主成分とする合金膜または金属化合物膜（シリサイド膜、金属窒化物膜等）、若しくはリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いることができる。これらの導電膜はＣＶＤ法やスパッタ法等により形成することができる。
【００８５】
次に、導電膜１０９をマスクとして島状半導体領域１０１、１０２にｎ型またはｐ型を付与する不純物元素を添加し、島状半導体領域１０１、１０２に、それぞれ、不純物領域を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。この不純物元素の添加工程は、島状半導体領域１０２に第２の不純物領域１０５、１０６を形成するための工程である。図５は、不純物元素の添加工程までを行った記憶装置４０のメモリセル７０の平面図であり、図６Ａ〜図６Ｃは、それぞれ、図５のＡ１−Ａ２線、Ｂ１−Ｂ２線、およびＣ１−Ｃ２線による断面図である。
【００８６】
図６Ａに示すように、島状半導体領域１０２において、導電膜１０９と重なる部分がチャネル形成領域１０７になり、不純物元素が添加された不純物領域２０５、２０６が第２の不純物領域１０５、１０６を構成する。また、図６Ｂに示すように、島状半導体領域１０１において、導電膜１０９と重なる部分がチャネル形成領域１３７になり、不純物が添加された不純物領域２３５が第２の不純物領域１３５を構成する。
【００８７】
次に、絶縁膜１１０を形成する。絶縁膜１１０として、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜をＣＶＤ法、スパッタ法、塗布法等を用いて形成することができる。この膜厚は、１０ｎｍ以上１００ｎｍ以下が好ましく、２０ｎｍ以上５０ｎｍ以下がより好ましい。
【００８８】
次に、絶縁膜１１０上に導電膜１１１を形成する。導電膜１１１はワード線、コントロールゲートを構成する。導電膜１１１は導電膜１０９と同様に形成することができる。
【００８９】
本実施の形態では、導電膜１０９は、絶縁膜１０８により下部が覆われ、絶縁膜１１０のみで上部および側面を覆われているため、導電膜１０９内に蓄積された電荷が保持されやすい構造となっており、メモリ素子の電荷保持特性の点で好ましい。それは、基板１００にガラス基板を用いた場合は、加熱温度の上限が６００℃程度であるため、形成できる絶縁膜は高温で加熱処理された絶縁膜よりも絶縁耐圧が劣るため、導電膜１０９を囲む絶縁膜の数を少なくし、素子構造を単純にするほうが、フローティングゲート内からの電荷漏れを抑えることができるからである。
【００９０】
次に、導電膜１１１をマスクとして、島状半導体領域１０１、１０２にｎ型またはｐ型を付与する不純物元素を添加する。図７は、この不純物元素の添加工程までを行ったメモリセルの平面図であり、図８Ａ〜図８Ｃは、それぞれ、図７のＡ１−Ａ２線、Ｂ１−Ｂ２線、およびＣ１−Ｃ２線による断面図である。
【００９１】
図８Ａに示すように、島状半導体領域１０２には、第１の不純物領域１０３、１０４が形成される。第１の不純物領域１０３、１０４は、メモリトランジスタのソース領域またはドレイン領域を構成する。不純物領域２０５、２０６（図６Ａ参照）において、導電膜１１１と重なっている領域が第２の不純物領域１０５、１０６となる。図８Ｂに示すように、島状半導体領域１０１には、第１の不純物領域１３３、１３４が形成される。また、不純物領域２３５（図６Ｂ参照）において、導電膜１１１と重なっている領域が第２の不純物領域１３５となる。
【００９２】
ここでは、第２の不純物領域１０５、１０６、１３５は、第１の不純物領域１０３、１０４、１３３、１３４よりも不純物濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域として形成しているが、第１の不純物領域１０３、１０４、１３３、１３４と概略等価の不純物濃度にすることで、ソース領域またはドレイン領域を構成することができる。また、導電膜１０９をマスクとする不純物元素の添加を省略することで、第２の不純物領域１０５、１０６、１３５は、チャネル形成領域１０７、１３７と概略等価の領域となる。
【００９３】
第１の不純物領域１０３、１０４と第２の不純物領域１０５、１０６の不純物濃度が概略等価の場合、メモリトランジスタにおけるオン特性を最も高くすることができる。ただし、第１の不純物領域１０３、１０４を形成するために不純物元素を過剰にドープすると、絶縁膜１０８がダメージをうけて、メモリトランジスタの信頼性を損なう可能性があるので注意が必要である。第２の不純物領域１０５、１０６がチャネル形成領域１０７と不純物濃度が概略等価の場合、所謂、オフセット型となるので、データの過剰消去を防いで、消去動作後のメモリトランジスタをノーマリーオフ状態に固定することができる。本実施の形態では、第２の不純物領域１０５、１０６、１３５は、第１の不純物領域１０３、１０４、１３３、１３４よりも不純物濃度が低いＬＤＤ領域とすることで、ホットエレクトロンに対する耐性向上と、メモリトランジスタのオン特性を両立させている。
【００９４】
次に、絶縁膜１１２を形成する。絶縁膜１１２は、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、あるいは、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる膜で形成することができる。これらの絶縁膜は、ＣＶＤ法、スパッタ法、塗布法等を用いて形成することができる。
【００９５】
なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。有機材料またはシロキサン材料でなる膜を絶縁膜１１２として形成することで、半導体膜や導電膜等による段差を平坦化することができるため、好ましい。ただし、有機材料またはシロキサン材料でなる膜は水分を吸収、通過しやすいので、半導体膜、絶縁膜、導電膜等の他の膜が水分による悪影響を受けるおそれが高い場合は、無機材料でなる膜を、有機材料またはシロキサン材料でなる膜の上面および／または下面に接して形成することが好ましい。このような無機材料でなる膜として、窒化シリコン、窒化酸化シリコン等を有する膜は、水分に対するブロッキング効果が高いので特に好ましい。
【００９６】
次に、エッチングにより絶縁膜１１２、１１０、１０８を選択的に除去し、導電膜１１１に達する開口１１６、島状半導体領域１０１に形成された第１の不純物領域１３３、１３４に達する開口１１７、１１８、ならびに、島状半導体領域１０２に形成された第１の不純物領域１０３、１０４に達する開口１１９、１２０を形成する。
【００９７】
次に、絶縁膜１１２上に導電膜を形成し、エッチングにより所定の形状に加工して、導電膜１１３〜１１５を形成する。導電膜１１３〜１１５は単層構造でも２層以上の積層構造でもよい。導電膜１１３〜１１５を構成する膜は、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）から選択された金属膜、又はこれらの金属を主成分とする合金膜若しくは金属化合物膜で形成することができる。これら金属膜または金属を主成分とする膜はＣＶＤ法やスパッタ法等により形成することができる。例えば、アルミニウムを主成分とする合金としては、アルミニウムを主成分としニッケルを含む合金、又はアルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方を含む合金が挙げられる。
【００９８】
導電膜１１３〜１１５を積層構造とする場合は、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。例えば、バリア膜には、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる膜で形成することができる。アルミニウムやアルミニウムシリコン等のアルミニウムを主成分とする材料は抵抗値が低く、安価であるため、導電膜１１３〜１１５を形成する材料として最適であるが、ヒロックが発生しやすい。よって、アルミニウムを主成分とする膜を導電膜１１３〜１１５に用いる場合は、ヒロックの発生を防止するため、この膜の上面と下面にバリア膜を設けることが好ましい。また、この場合、還元性の高い元素であるチタンからなるバリア膜を、アルミニウムを主成分とする膜の下面に形成すると、半導体膜上に薄い自然酸化膜が形成されていても、この自然酸化膜を還元することができるので、導電膜１１３、１１４と島状半導体領域１０１、１０２との良好なコンタクトを形成することができる。
【００９９】
ここでは、導電膜１１５を導電膜１１３、１１４と同一工程で形成しているが、導電膜１１５を導電膜１１３、１１４と異なる工程で形成することも可能である。
【０１００】
以上の工程で、複数のメモリセル７０を含むメモリセルアレイ５１が完成する。また、メモリセルアレイ５１の作製過程において、記憶装置４０の駆動回路部５２を構成するトランジスタ、容量素子、抵抗素子等も同時に作製され、メモリセルアレイ５１と共に駆動回路部５２が基板１００上に作製されており、本実施の形態の記憶装置４０が作製される。
【０１０１】
ここでは、バックコントロールゲートを、島状半導体領域１０２と同時に作製される半導体膜で構成したが、別の導電膜で構成することもできる。この導電膜は単層構造でも積層構造でもよい。例えば、ＣＶＤ法またはスパッタ法等により、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等から選択された金属膜、若しくはこれらの金属を主成分とする合金膜または金属化合物膜（例えば、シリサイド膜、金属窒化物膜）を、バックコントロールゲートを構成する導電膜として形成することができる。
【０１０２】
本実施の形態で示した記憶装置の作製方法は一例であり、各種公知の方法を適用することができるのは言うまでもない。また、本実施の形態で説明した記憶装置の作製は、他の実施の形態の記憶装置の作製方法に適用することができる。
【０１０３】
（実施の形態２）
本実施の形態は実施の形態１の変形例である。本実施の形態の記憶装置は、島状半導体領域とフローティングゲート間の絶縁膜の厚さが部分的に異なっているメモリ素子を有している。以下、図９および図１０Ａ〜図１０Ｃを参照して、本実施の形態を説明する。
【０１０４】
図９は、本実施の形態のメモリセルの構成例を示す平面図であり、図１０Ａ〜図１０Ｃは、それぞれ、図９のＡ１−Ａ２線、Ｂ１−Ｂ２線、およびＣ１−Ｃ２線による断面図である。以下、本実施の形態のメモリセルの作製方法およびその構成について説明する。なお、実施の形態１と同様な構成の説明は、重複するため省略する。
【０１０５】
まず、実施の形態１で説明したように、基板１００上に絶縁膜１３０を介して、島状半導体領域１０１、１０２を形成する。次に、島状半導体領域１０１、１０２を覆って、単層構造または積層構造の絶縁膜３０１を形成する。絶縁膜３０１として、少なくとも酸素を含む絶縁膜を形成する。このような絶縁膜は、例えば、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、および窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）等のシリコン酸化物を含む膜、酸化アルミニウム等の金属酸化物膜、ならびに酸化タンタルおよび酸化ハフニウム等の高誘電率体膜等で形成することができる。絶縁膜３０１は、高密度プラズマによる固相酸化処理、ＣＶＤ法又はスパッタ法等により形成され、例えば、酸化シリコン膜、酸化窒化シリコン膜ならば、好ましくは膜厚１ｎｍ以上５０ｎｍ以下、より好ましくは膜厚３ｎｍ以上３０ｎｍ以下で形成する。
【０１０６】
次に、エッチングにより絶縁膜３０１を選択的に除去して、島状半導体領域１０２に達する開口３１０を形成する。開口３１０が形成される部分は、島状半導体領域１０２が導電膜１０９および導電膜１１１と重なっている領域の一部である。別言すると、開口３１０は、島状半導体領域１０２において、チャネル形成領域１０７が形成されている部分の一部と重なっている。
【０１０７】
次に、島状半導体領域１０１、１０２および絶縁膜３０１を覆って、単層構造または積層構造の絶縁膜３０２を形成する。絶縁膜３０２は、絶縁膜１０８と同様に形成することができる。絶縁膜３０２の膜厚は、１ｎｍ以上２０ｎｍ以下が好ましく、７ｎｍ以上１０ｎｍ以下がより好ましい。本実施の形態では、島状半導体領域１０２とフローティングゲートの間の絶縁膜を部分的に薄くするために、開口３１０を有する絶縁膜３０１と絶縁膜３０２との積層構造を適用している。以降の工程は、実施の形態１と同様に行うことで、本実施の形態の記憶装置を作製することができる。
【０１０８】
本実施の形態の記憶装置も、実施の形態１と同様に、バックコントロールゲート（ＢＣＧ）をメモリ素子に設けているため、カップリング比が大きくなり、メモリセル面積を大きくせずに、書き込み電圧、消去電圧の低減が可能である。
【０１０９】
また、必要なカップリング比を得るのに要するメモリセル面積を縮小することができる。つまり、書き込み電圧、消去電圧の増加を伴わずに、メモリセル面積を縮小することができるので、メモリセルの高集積化が容易になる。
【０１１０】
なお、絶縁膜３０１に形成される開口は、少なくともチャネル形成領域１０７と重なっている部分を含むことが好ましい。図９に示す開口３１０はその一例である。例えば、図１１に示すように、導電膜１０９および導電膜１１１と重なっていない部分を含むように、絶縁膜３０１に開口３２０を形成することもできる。
【０１１１】
図１１は、本実施の形態の記憶装置のメモリセルの構成例を示す平面図である。また、図１１のＡ１−Ａ２線、Ｂ１−Ｂ２線、およびＣ１−Ｃ２線による断面図を図１２Ａ〜図１２Ｃに示す。図１１および図１２Ａに示すように、開口３２０は、絶縁膜３０１の島状半導体領域１０２に形成されている第１の不純物領域１０３、１０４、第２の不純物領域１０５、１０６およびチャネル形成領域１０７と重なる領域に形成されている。開口３２０を形成することで、チャネル形成領域１０７と導電膜１０９間の絶縁膜は、チャネル長方向（Ａ１−Ａ２線に平行な方向）は絶縁膜３０２のみで形成され、薄膜化されている。他方、チャネル幅方向（Ｃ１−Ｃ２線に平行な方向）では、中央部は絶縁膜３０２のみでなり、薄膜化され、両端部は絶縁膜３０１と絶縁膜３０２でなり厚くなっている。
【０１１２】
本実施の形態の記憶装置と、実施の形態１と異なる点は、本実施の形態では開口３１０（または開口３２０）を有する絶縁膜３０１と絶縁膜３０２とでなる積層膜を島状半導体領域１０１とフローティングゲートの間に存在させることで、島状半導体領域１０２とフローティングゲート間の絶縁膜を部分的に薄くしている点にある。
【０１１３】
そのため、絶縁膜３０１、絶縁膜３０２の膜厚によっては、本実施の形態では、実施の形態１よりも、式（３）において、島状半導体領域１０２とフローティングゲート（導電膜１０９）間の静電容量Ｃ１は小さくなりカップリング比が高くなるようになるが、他方、バックコントロールゲート（島状半導体領域１０１）とフローティングゲート（導電膜１０９）間の静電容量Ｃ２１が小さくなりカップリング比が下がってしまうようになる。そのため、式（３）中のカップリング比（Ｃ２１＋Ｃ２２）／（Ｃ１＋Ｃ２１＋Ｃ２２）は、実施の形態１に比べて、カップリング比が同等もしくは下がる場合がある。
【０１１４】
このような場合でも、本実施の形態は次の新たな効果を有する。本実施の形態のメモリ素子は、実施の形態１と比べてバックコントロールゲートとフローティングゲート間の絶縁膜を厚くすることが容易になる。そして、この絶縁膜の厚膜化はフローティングゲートからの電荷リークの抑制に寄与するため、メモリ素子の電荷保持特性を向上することができる。また、島状半導体領域１０２上で絶縁膜３０１および絶縁膜３０２が積層した領域では絶縁膜の劣化が起こりにくくなるため、書き込み動作、消去動作の繰り返しによるメモリ素子の特性劣化が抑制されるので、メモリ素子の書き換え耐性を向上することができる。
【０１１５】
（実施の形態３）
本実施の形態は、実施の形態１とは異なる不揮発性半導体記憶装置であり、また、実施の形態２の変形例でもある。本実施の形態の記憶装置は、島状半導体領域１０１とフローティングゲート間の絶縁膜の厚さを部分的に異なるメモリ素子を備えている。以下、図１３、図１４Ａ〜図１４Ｃを参照して、本実施の形態を説明する。なお、実施の形態１、２と同様な構成の説明は重複するので、省略する。
【０１１６】
図１３は、本実施の形態の記憶装置のメモリセルの平面図であり、図１４Ａ〜図１４Ｃは、それぞれ、図１３のＡ１−Ａ２線、Ｂ１−Ｂ２線、およびＣ１−Ｃ２線による断面図である。
【０１１７】
まず、実施の形態２で説明したように、基板１００上に絶縁膜１３０を介して、島状半導体領域１０１、１０２を形成する。次に、島状半導体領域１０１、１０２を覆って、単層構造または積層構造の絶縁膜３０１を形成する。
【０１１８】
次に、エッチング処理により、絶縁膜３０１を選択的に除去して開口３１０および開口３１１を形成する。開口３１１が形成される部分は、島状半導体領域１０１および導電膜１０９と重なる領域の一部に形成されている。別言すると、開口３１１は、絶縁膜３０１のチャネル形成領域１３７と重なっている部分に形成されている。なお、絶縁膜３０１の島状半導体領域１０２と重なっている部分には、開口３１０の代わりに、図１１および図１２Ａに示すような導電膜１０９および導電膜１１１と重なっていない部分を含むように、開口３２０を形成してもよい。また、絶縁膜３０１には、島状半導体領域１０２と重なる部分に開口を形成しなくともよい。以降の工程は、実施の形態１と同様に行うことで、本実施の形態の記憶装置を作製することができる。
【０１１９】
本実施の形態の記憶装置も、実施の形態１と同様に、バックコントロールゲート（ＢＣＧ）を設けているため、カップリング比が大きくなり、メモリセル面積を増加することなく、書き込み電圧、消去電圧の低減が可能であり、記憶装置の低消費電力化が実現される。
【０１２０】
また、必要なカップリング比を得るのに要するメモリセル面積を縮小することができる。つまり、書き込み電圧、消去電圧の増加を伴わずに、メモリセル面積を縮小することができるので、メモリセルの高集積化が容易になる。
【０１２１】
また、実施の形態２と同様に、本実施の形態もバックコントロールゲートとフローティングゲート間の絶縁膜に、実施の形態１よりも厚い部分を形成することが容易にできる。そして、この絶縁膜の厚膜化が、フローティングゲートからの電荷リークの抑制に寄与するため、メモリ素子の電荷保持特性を向上することができる。また、島状半導体領域１０２上で絶縁膜３０１および絶縁膜３０２が積層した領域では絶縁膜の劣化が起こりにくくなるため、書き込み動作、消去動作の繰り返しによるメモリ素子の特性劣化が抑制されるので、メモリ素子の書き換え耐性を向上することができる。
【０１２２】
さらに、本実施の形態と実施の形態２を比較すると、本実施の形態では、絶縁膜３０１に島状半導体領域１０１と導電膜１０９と重なる部分に開口３１１を形成し、バックコントロールゲートとフローティングゲート間の絶縁膜を部分的に薄くしている点が、実施の形態２と異なる。この絶縁膜の薄膜化はカップリング比の増加に寄与するため、実施の形態２よりも本実施の形態の方がカップリング比を高くすることが可能である。
【０１２３】
実施の形態１〜３で説明された不揮発性半導体記憶装置は、データを電子的に記憶し、かつ記憶したデータを書き換えることが可能な記憶媒体として用いることができる。したがって、各実施の形態の不揮発性半導体記憶装置は、あらゆる分野の電子機器に適用することが可能である。電子機器としては、例えば、撮影装置（ビデオカメラ、デジタルカメラ等）、表示装置（液晶表示装置、エレクトロルミネッセンス表示装置等）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機器および電子書籍等）、画像再生装置、録画装置、ＩＣチップ、ＲＦＩＤ等が挙げられる。
【実施例１】
【０１２４】
本実施例では、本発明の一態様に係るメモリセルと、図１５、図１６Ａおよび図１６Ｂに示す従来のメモリセルを作製し、その特性を比較する。本発明の一態様に係るメモリセルとして、実施の形態１のメモリセル（ここでは、「メモリセルＡ」と呼ぶ。）を作製した。まず、メモリセルＡの作製方法を説明する。
【０１２５】
基板１００にはガラス基板を用いた。絶縁膜１３０として、ＣＶＤ法により、厚さ５０ｎｍの窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）および厚さ１００ｎｍの酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）をガラス基板（基板１００）上に形成した（図６Ａ〜図６Ｃ参照）。
【０１２６】
島状半導体領域１０１、１０２は、多結晶シリコン膜から形成した。多結晶シリコン膜は次のように形成した。まず、プラズマＣＶＤ装置で、水素およびモノシランを原料に厚さ６６ｎｍの非晶質シリコン膜を形成した。次いで、５００℃１時間、および５５０℃４時間の加熱処理を行い、非晶質シリコン膜の水素を放出させた。そして、ＹＶＯ４レーザ発振器の第２高調波（波長５３２ｎｍ）のビームを照射して、非晶質シリコン膜を結晶化して、多結晶シリコン膜を形成した。ＹＶＯ４レーザ発振器は、半導体レーザ（ＬＤ）励起の連続発振レーザ発振器であった。そして、エッチング処理により、この多結晶シリコン膜を所望の形状に加工して、絶縁膜１３０上に島状半導体領域１０１、１０２を形成した（図５、図６Ａ〜図６Ｃ参照）。
【０１２７】
絶縁膜１０８を形成するために、まず、島状半導体領域１０１、１０２に高密度プラズマ酸化処理を行った。次いで、プラズマＣＶＤ装置で、モノシラン（ＳｉＨ４）ガスと亜酸化窒素（Ｎ２Ｏ）ガスを原料に、厚さ９ｎｍの酸化窒化シリコン膜を形成した。原料ガスのガス質量流量比はＳｉＨ４：Ｎ２Ｏ＝１：８００とした。また、プラズマ励起の条件は、高周波電力１５０Ｗ（周波数６０ＭＨｚ）、成膜温度（基板温度）４００℃、処理室内圧力４０Ｐａ、電極間隔２８ｍｍとした。酸化窒化シリコン膜の形成後、再度、高密度プラズマ酸化処理を行った。以上の工程により、絶縁膜１０８を形成した。次に、スパッタ装置で３０ｎｍの膜厚のタングステン膜を絶縁膜１０８上に形成した。エッチング処理により、このタングステン膜を所定の形状に加工し、導電膜１０９を形成した。次に、プラズマドーピング装置により、島状半導体領域１０１、１０２にリン（Ｐ）を添加して、不純物領域２０５、２０６、２３５を形成した。ソースガスには水素で希釈したＰＨ３を用いた（図５、図６Ａ〜図６Ｃ参照）。
【０１２８】
次に、導電膜１０９を覆って、絶縁膜１１０を形成した。ここでは、プラズマＣＶＤ装置で、厚さ５０ｎｍの酸化窒化シリコン膜を形成した。絶縁膜１１０上に、スパッタ装置で、厚さ２０ｎｍの窒化タンタルおよび厚さ３７０ｎｍのタングステン膜の積層膜を形成した。この積層膜をエッチングして、導電膜１１１を形成した。次いで、導電膜１１１をマスクに、プラズマドーピング装置により、島状半導体領域１０１および島状半導体領域１０２にリンを添加した。ソースガスには水素で希釈したＰＨ３を用いた。この工程で、島状半導体領域１０１に第１の不純物領域１０３、１０４および第２の不純物領域１０５、１０６を形成し、島状半導体領域１０２に第１の不純物領域１３３、１３４、第２の不純物領域１３５を形成した（図７、図８Ａ〜図８Ｃ参照）。
【０１２９】
次に、導電膜１１１を覆って、絶縁膜１１２として厚さ１００ｎｍの酸化窒化シリコン膜と、厚さ６００ｎｍの酸化シリコン膜の積層膜を形成した。酸化シリコン膜を形成した後、窒素雰囲気で５５０℃の加熱処理を行い、島状半導体領域１０１、１０２に添加したリンを活性化した。次いで、絶縁膜１０８、１１０、１１２の積層膜をエッチング処理して、開口１１６〜１２０を形成した。次に、絶縁膜１１２上に、スパッタ装置で、厚さ６０ｎｍのチタン膜、厚さ４０ｎｍの窒化チタン膜、厚さ５００ｎｍの純アルミニウム膜、および厚さ１００ｎｍのチタン膜でなる積層構造の導電膜を形成した。エッチング処理により、この積層膜を所望の形状に加工し、導電膜１１３〜１１５を形成した。以上の工程により、メモリセルＡを作製した（図１、図２Ａ〜図２Ｃ参照）。
【０１３０】
また、本実施例では、比較例として、２種類のメモリセルｘ、ｙを形成した。メモリセルｘ、ｙの構造は、図１５の従来のメモリセルと同じである。メモリセルｘ、ｙの作製は、バックコントロールゲートを構成する島状半導体領域１０１、および導電膜１１５を形成しない点の他は、メモリセルＡと同じ条件で行った。
【０１３１】
ここでは、メモリセルＡ、ｘ、ｙの構成の違いは、メモリトランジスタの島状シリコン膜（島状半導体領域１０２）、フローティングゲート（導電膜１０９）、コントロールゲート（導電膜１１１）が互いに重なる部分の面積比と、バックコントロールゲート（島状半導体領域１０１）の有無の点である。これらの条件は、カップリング比を決定する。表１に、メモリセルＡ、ｘ、ｙの構成の違い、およびその書き込み電圧値、消去電圧値を示す。
【０１３２】
【表１】
【０１３３】
書き込み動作、消去動作は、共にＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流を用いて行った。また、読み出し電圧を３Ｖに想定して、書き込み状態のメモリトランジスタのしきい値電圧を４．３Ｖに設定し、消去状態のメモリトランジスタのしきい値電圧を１．３Ｖに設定することで、各メモリセルＡ、ｘ、ｙの書き込み電圧、および消去電圧を測定した。
【０１３４】
また、表１において、Ｓｉ−ＦＧは、メモリトランジスタを構成する島状半導体領域１０２と導電膜１０９が重なっている部分の面積を表し、ＦＧ−ＣＧは、導電膜１０９と導電膜１１１が重なっている部分の面積を表し、ＦＧ−ＢＣＧは、導電膜１０９とバックコントロールゲートを構成する島状半導体領域１０１が重なっている部分の面積を表している。表１にこれらの面積比を示している。
【０１３５】
ここで、メモリセルｘのレイアウトは図１５に相当する。メモリセルＡの島状半導体領域１０２とメモリセルｘの島状半導体領域１１０２の形状は同じで、かつ同じ大きさであり、メモリセルＡとメモリセルｘは、Ｓｉ−ＦＧの大きさが等しくなるように作製した。そして、メモリセルｘでは、フローティングゲートを構成する導電膜１１０９とコントロールゲートを構成する導電膜１１１１が、それぞれ、メモリセルＡの導電膜１０９、導電膜１１１よりも大きく、ＦＧ−ＣＧがメモリセルＡの２倍となっている。メモリセルＡの面積は、メモリセルｘの面積よりも約１３％小さかった。
【０１３６】
また、メモリセルｙは、メモリセルＡから島状半導体領域１０１および導電膜１１５を取り除いた構造であり、Ｓｉ−ＦＧおよびＦＧ−ＣＧの面積の大きさはメモリセルＡと同じにした。
【０１３７】
メモリセルＡとメモリセルｘの書き込み電圧、消去電圧は、それぞれ、表１の値を小数点第１位で四捨五入すると互いに等しくなるが、メモリセルＡの面積は、メモリセルｘのそれに比べて約１３％も減少している。このことは、メモリトランジスタにバックコントロールゲートを設けることで、書き込み電圧、消去電圧を増加させることなく、メモリセルの面積を縮小できることを示している。なお、本実施例のメモリセルＡでは、島状半導体領域１０２を導電膜１０９のごく一部と重なるように設けた。ただし、メモリセルＡの構成は本発明の一例であり、領域１２１内において、島状半導体領域１０２が形成される領域と、素子分離の領域とを除いて、導電膜１０９と重なるほぼ全ての領域にわたってバックコントロールゲート（島状半導体領域１０１）を設けることができる。このようにすることで、より本実施例の効果が顕著となることは言うまでもない。つまり、本実施例のメモリセルの構成は、メモリセルの高集積化に非常に有効であることが明らかになった。
【０１３８】
また、表１に示したように、バックコントロールゲートを設けることで、書き込み電圧、消去電圧の低電圧化が達成されていることが分かる。メモリセルＡとメモリセルｙに着目すると、これらの面積比Ｓｉ−ＦＧ：ＦＧ−ＣＧが等しいが、書き込み電圧、消去電圧は、メモリセルＡの方が小さい。このことは、メモリトランジスタにバックコントロールゲートを設けることで、メモリセルの面積を拡大することなく、書き込み電圧および消去電圧を低減できることを示している。つまり、本実施例の構成は、メモリセルの低消費電力化に非常に有効であることが明らかになった。
【符号の説明】
【０１３９】
１００ 基板
１０１ 島状半導体領域（バックコントロールゲート）
１０２ 島状半導体領域
１０３、１０４ 第１の不純物領域
１０５、１０６ 第２の不純物領域
１０７ チャネル形成領域
１０８ 絶縁膜
１０９ 導電膜（フローティングゲート）
１１０ 絶縁膜
１１１ 導電膜（コントロールゲート、ワード線）
１１２ 絶縁膜
１１３ 導電膜（ソース線）
１１４ 導電膜（ビット線）
１１５ 導電膜
１１６〜１２０ 開口
１２１ メモリセル
１３０ 絶縁膜
【技術分野】
【０００１】
本発明は、データの書き込み、読み出しおよび消去が可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等が知られている。これらの不揮発性半導体記憶装置は、デジタルスチルカメラや携帯型オーディオプレーヤー、携帯電話等様々な製品の記録媒体として利用されている。さらなる製品サイズの小型化、記憶容量の大容量化、データの書き込みおよび読み出しの高速化、低消費電力化等の様々な市場のニーズに答えるために、活発な研究開発がなされている。
【０００３】
上記市場のニーズに答える一つの手法として、最近では絶縁膜を介して設けられたシリコン膜に素子を形成する所謂ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型の不揮発性半導体記憶装置の研究が活発に行われている。
【０００４】
例えば、特許文献１には、消去電圧等の動作電圧の低電圧化や低コスト化を図ったＳＯＩ構造の不揮発性メモリトランジスタが記載されている。特許文献１では、低コスト化のため、基板にガラス基板やプラスチック基板が用いられている。また、ガラス基板上に形成されたＳＯＩ構造の不揮発性メモリトランジスタに関しては、本出願の発明者を発明者の一人に含む特許出願には、例えば、特許文献２がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０１３５３４号公報
【特許文献２】特開２００７−２８８１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１、２に示すようなＳＯＩ構造の不揮発性メモリ素子では、メモリセル面積を増加させずに、書き込み電圧および消去電圧を低減することは、非常に困難である。その理由を以下に説明する。ここでは、不揮発性メモリ素子として、不揮発性メモリトランジスタ（以下、「メモリトランジスタ」と省略する場合もある。）を例に説明する。まず、メモリセルの構造について説明し、次いで、データの書き込み方法、読み出し方法および消去方法について説明する。
【０００７】
以下、図１５、図１６Ａおよび図１６Ｂを参照しながら、メモリセルの構造について説明する。図１５に、従来のメモリセルの構成例を説明する平面図を示し、図１５をＡ１−Ａ２線、Ｂ１―Ｂ２線で切断した断面図をそれぞれ図１６Ａ、図１６Ｂに示す。
【０００８】
メモリセルには、メモリ素子として１つのメモリトランジスタが設けられており、メモリトランジスタは、ソース線（Ｓｏｕｒｃｅ Ｌｉｎｅ：ＳＬ）、ビット線（Ｂｉｔ Ｌｉｎｅ：ＢＬ）、およびワード線（Ｗｏｒｄ Ｌｉｎｅ：ＷＬ）に電気的に接続されている。
【０００９】
図１６Ａ、図１６Ｂに示すように、基板１１００上に絶縁膜１１３０が形成され、絶縁膜１１３０上に島状半導体領域１１０２が設けられている。島状半導体領域１１０２には、ｎ型もしくはｐ型の不純物元素がドープされた第１の不純物領域１１０３、１１０４、ｎ型もしくはｐ型の不純物元素がドープされた第２の不純物領域１１０５、１１０６、それらに挟まれたチャネル形成領域１１０７が形成されている。第２の不純物領域１１０５、１１０６は、第１の不純物領域１１０３、１１０４よりも不純物濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域として形成される場合や、第１の不純物領域１１０３、１１０４と概略等価の不純物元素濃度を有する場合や、不純物元素が添加されずチャネル形成領域１１０７と概略等価の場合もある。第２の不純物領域１１０５、１１０６は、メモリ素子の特性に応じて形成すればよい。
【００１０】
島状半導体領域１１０２の上には絶縁膜１１０８が設けられている。絶縁膜１１０８上には、島状半導体領域１１０２と重なる導電膜１１０９が設けられている。導電膜１１０９はメモリトランジスタのフローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ：ＦＧ）を構成する。導電膜１１０９上には、絶縁膜１１１０が設けられている。絶縁膜１１１０上には、島状半導体領域１１０２と重なる導電膜１１１１が設けられている。導電膜１１１１はメモリトランジスタのコントロールゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ：ＣＧ）と、コントロールゲートに電気的に接続されているワード線とを構成する。導電膜１１１１によりコントロールゲートおよびワード線を一体的に形成することで、コントロールゲートとワード線が電気的に接続される。
【００１１】
そして、その導電膜１１１１上には絶縁膜１１１２が設けられており、導電膜１１１３、１１１４が絶縁膜１１１２上に形成されている。導電膜１１１３はメモリトランジスタに電気的に接続されるソース線（ＳＬ）を構成し、導電膜１１１４はメモリトランジスタに電気的に接続されるビット線（ＢＬ）を構成する。導電膜１１１３、１１１４はそれぞれ、絶縁膜１１１２に形成された開口１１１９、１１２０を介して第１の不純物領域１１０３、１１０４に電気的に接続されている。図１５の二点鎖線で囲んだ領域１１２１は、１つのメモリセルが占める領域である。
【００１２】
フローティングゲートを用いた不揮発性メモリトランジスタは、フローティングゲート内に蓄積された電荷量によりデータを記録するメモリ素子であり、この電荷量を制御することが、データの書き込み動作であり、消去動作である。また電荷量を検出することがデータの読み出しである。以下、書き込み方法、読み出し方法、および消去方法について説明する。
【００１３】
図１５に示すメモリトランジスタでは、フローティングゲート（導電膜１１０９）は電気的に浮遊状態であるため、コントロールゲート（導電膜１１１１）によって間接的に、島状半導体領域１１０２とフローティングゲート間に電圧を印加することで、このメモリトランジスタはトランジスタとして機能する。フローティングゲート内に電子が蓄積されていると、コントロールゲートに印加した電圧が、電子が蓄積されていない状態に比べて、島状半導体領域１１０２とフローティングゲート間に印加しにくくなるので、メモリトランジスタのしきい値が正の方向にシフトする。よって、メモリトランジスタのしきい値電圧の変化を検出することにより、メモリトランジスタに記憶されたデータを読み出すことができる。第１の不純物領域１１０３と第１の不純物領域１１０４の電位が同等の場合、フローティングゲート内に蓄積された電荷量としきい値電圧の関係は、次式（１）、（２）で表すことができる。
【００１４】
【数１】
【００１５】
【数２】
【００１６】
式（１）、式（２）中、ＶＦＧはフローティングゲートの電位、ＶＣＧはコントロールゲートの電位、Ｃ１は島状半導体領域とフローティングゲート間の静電容量、Ｃ２はフローティングゲートとコントロールゲート間の静電容量、ＱＦＧはフローティングゲート内の電荷量、△Ｖｔｍはメモリトランジスタにおけるしきい値電圧の変動量を表している。なお、式（１）中のＣ２／（Ｃ１＋Ｃ２）は、一般にカップリング比と呼ばれており、式（１）に示すように、この値が大きいほど、コントロールゲートの電位ＶＣＧに対する、島状半導体領域１１０２とフローティングゲート間に印加されている電圧の割合が高くなる。
【００１７】
メモリトランジスタにデータを書き込む場合、コントロールゲートに高い電圧（例えば、正の高電圧）を印加することで、間接的に、島状半導体領域１１０２とフローティングゲート間に電圧を印加して、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流や、熱電子を利用して、フローティングゲート内に電子を注入する。また、メモリトランジスタからデータを消去する場合は、コントロールゲートに高い電圧（例えば、負の高電圧）を印加することで、間接的に、島状半導体領域１１０２とフローティングゲート間に電圧を印加して、フローティングゲート内から電子を引き抜く。
【００１８】
したがって、カップリング比を高くすることで、コントロールゲートに印加した電圧を島状半導体領域１１０２とフローティングゲート間に効率的に印加することができるので、書き込み電圧および消去電圧を低くすることができる。つまり、カップリング比は書き込み電圧および消去電圧に大きく影響する。
【００１９】
以下、メモリセル面積とカップリング比との関係と共に、メモリセル面積と書き込み電圧および消去電圧との関係を説明する。
【００２０】
式（１）に示すように、カップリング比を高めるには、フローティングゲートとコントロールゲート間の静電容量Ｃ２を大きくすることが有効である。静電容量Ｃ２を大きくするには、絶縁膜１１１０の膜厚を薄くする方法と、図１５のような平面配置（レイアウト）において、フローティングゲートとコントロールゲートの重なっている部分の面積を増やす方法とがある。
【００２１】
しかしながら、上述したメモリトランジスタの動作原理のために、絶縁膜１１１０の限界膜厚が自ずと決まっており、絶縁膜１１１０を薄膜化するにも限界がある。それは、フローティングゲートを用いたメモリトランジスタは、フローティングゲート内に蓄積している電荷が容易に漏れてしまうと、記録したデータを保持することが困難となるからである。そのため絶縁膜１１１０は、ある厚さよりも薄くすることはできない。また、同様の理由で、絶縁膜１１０８もある厚さよりも薄くすることはできない。絶縁膜１１０８の膜厚は８〜１０ｎｍ程度が好ましく、絶縁膜１１１０の膜厚は１０〜２０ｎｍ程度が好ましい。
【００２２】
また、絶縁膜１１０８は島状半導体領域１１０２上に設けられているのに対して、絶縁膜１１１０はフローティングゲート上に設けられているので、絶縁膜１１１０は絶縁膜１１０８よりも絶縁膜としての信頼性が劣る。そのため、フローティングゲートからの電荷の漏れを防止するため、一般に、絶縁膜１１０８より絶縁膜１１１０の方を厚くする必要があるとされている。また、カップリング比が低い場合、絶縁膜１１１０があまり薄いと、書き込みを行ったときに、フローティングゲート内で蓄積すべき電子が、絶縁膜１１１０をトンネルしてコントロールゲートへ逃げてしまい、データの書き込み、あるいは消去を行うことができず、メモリ素子として機能しなくおそれがある。また、メモリセル以外の他の機能回路を同一の基板１１００板上に形成する場合、その機能回路を構成するトランジスタの作製プロセスの都合、絶縁膜１１１０を十分に薄膜化できない場合もある。
【００２３】
したがって、図１５のような平面配置において、フローティングゲートとコントロールゲートが重なっている部分の面積を拡大することは、メモリトランジスタの動作には特段の支障がないため、カップリング比を高くする手段としては、容易な手段である。しかしながら、この面積を拡大することは、結果として、メモリ素子に必要なメモリセル面積が拡大するので、メモリセルの集積度の低下を招き、その結果、不揮発性半導体記憶装置のビット単価が高くなってしまうという欠点がある。
【００２４】
また、図１５のような平面配置では、メモリセルの面積を縮小することは、フローティングゲートとコントロールゲートが重なっている部分の面積を縮小することになる。その結果、カップリング比が低くなり、書き込み電圧および消去電圧の増加を招く。
【００２５】
そこで、上記の問題点を鑑み、本発明の一態様は、メモリセル面積を拡大することなく、書き込み電圧および消去電圧の低減する不揮発性半導体記憶装置を提供することを課題の１つとする。
【００２６】
また、本発明の一態様は、書き込み電圧、消去電圧を増加させることなく、メモリセル面積を縮小することが可能な不揮発性半導体記憶装置を提供することを他の課題の１つとする。
【課題を解決するための手段】
【００２７】
本発明の一態様は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等に適用することができる。
【００２８】
本発明の一態様に係る不揮発性半導体記憶装置は、複数のメモリセルを有し、メモリセルは、絶縁表面上に形成され、チャネル形成領域、ソース領域またはドレイン領域となる一対の不純物領域が形成されている第１の島状半導体領域と、絶縁表面上に形成されている第２の島状半導体領域と、第１の島状半導体領域および第２の島状半導体領域と重なるフローティングゲートと、フローティングゲートと重なり、かつ第２の島状半導体領域に電気的に接続されているコントロールゲートと、第１の島状半導体領域および第２の島状半導体領域とフローティングゲートとの間に形成されている第１の絶縁膜と、フローティングゲートとコントロールゲートの間に形成されている第２の絶縁膜とを有する。
【００２９】
上記の態様において、第１の絶縁膜の第１の島状半導体領域と重なっている領域の厚さを部分的に薄くすることができる。また、第２の島状半導体領域と重なっている領域の厚さを部分的に薄くすることもできる。このように部分的に薄膜化された第１の絶縁膜は、例えば、薄膜化する部分に開口を有する絶縁膜を形成し、この絶縁膜上に他の絶縁膜を積層することで、形成することができる。
【００３０】
また、上記の態様において、第２の島状半導体領域の代わりに、コントロールゲートと電気的に接続されている導電膜を設けることができる。
【発明の効果】
【００３１】
本発明の一態様に係る不揮発性半導体記憶装置は、フローティングゲートの下方に、絶縁膜を介してコントロールゲートに電気的に接続される島状半導体領域または導電膜が設けられているので、島状半導体領域または導電膜とフローティングゲート間に静電容量が付加される。
【００３２】
したがって、本発明の一態様により、メモリセル面積を拡大することなく、カップリング比を大きくすることが可能になる。つまり、本発明の一態様により、メモリセル面積を拡大することなく、書き込み電圧、消去電圧を低減できるので、本発明は不揮発性半導体記憶装置の低消費電力化に有効である。
【００３３】
あるいは、本発明の一態様により、カップリング比を減少させることなく、メモリセル面積を縮小することが可能になる。つまり、本発明の一態様により、書き込み電圧、消去電圧を増加させることなく、メモリセル面積を縮小することが可能となるので、本発明の一態様はメモリセルの高集積化に有効である。
【図面の簡単な説明】
【００３４】
【図１】本発明の一態様に係る不揮発性半導体記憶装置のメモリセルの構成例を示す平面図。
【図２】Ａ：図１のＡ１−Ａ２線による断面図。Ｂ：図１のＢ１−Ｂ２線による断面図。Ｃ：図１のＣ１−Ｃ２線による断面図。
【図３】本発明の一態様に係る不揮発性半導体記憶装置の構成例を示すブロック図。
【図４】本発明の一態様に係るメモリセルの構成例を示す回路図。
【図５】本発明の一態様に係る不揮発性半導体記憶装置の作製方法を説明する平面図。
【図６】Ａ：図５のＡ１−Ａ２線による断面図。Ｂ：図５のＢ１−Ｂ２線による断面図。Ｃ：図５のＣ１−Ｃ２線による断面図。
【図７】本発明の一態様に係る不揮発性半導体記憶装置の作製方法を説明する平面図。
【図８】Ａ：図７のＡ１−Ａ２線による断面図。Ｂ：図７のＢ１−Ｂ２線による断面図。Ｃ：図７のＣ１−Ｃ２線による断面図。
【図９】本発明の一態様に係る不揮発性半導体記憶装置のメモリセルの構成例を示す平面図。
【図１０】Ａ：図９のＡ１−Ａ２線による断面図。Ｂ：図９のＢ１−Ｂ２線による断面図。Ｃ：図９のＣ１−Ｃ２線による断面図。
【図１１】本発明の一態様に係る不揮発性半導体記憶装置のメモリセルの構成例を示す平面図。
【図１２】Ａ：図１１のＡ１−Ａ２線による断面図。Ｂ：図１１のＢ１−Ｂ２線による断面図。Ｃ：図１１のＣ１−Ｃ２線による断面図。
【図１３】本発明の一態様に係る不揮発性半導体記憶装置のメモリセルの構成例を示す平面図。
【図１４】Ａ：図１３のＡ１−Ａ２線による断面図。Ｂ：図１３のＢ１−Ｂ２線による断面図。Ｃ：図１３のＣ１−Ｃ２線による断面図。
【図１５】従来の不揮発性半導体記憶装置のメモリセルの構成例を示す平面図。
【図１６】Ａ：図１５のＡ１−Ａ２線による断面図。Ｂ：図１５のＢ１−Ｂ２線による断面図。
【発明を実施するための形態】
【００３５】
図面を用いて、本発明の実施の形態について説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。なお、以下の説明において、異なる図面間において、同じ要素は同じ符号を付している。
【００３６】
（実施の形態１）
本実施の形態に係る不揮発性半導体記憶装置は、行列状に配置された複数のメモリセル（データを記憶する基本単位）、ならびに複数のソース線、ビット線およびワード線を有する。各メモリセルにはそれぞれメモリ素子が設けられている。メモリ素子は、ソース線、ビット線およびワード線にそれぞれ電気的に接続されている。また、本実施の形態では、メモリ素子としてメモリトランジスタが用いられている。
【００３７】
図１、図２Ａ−Ｃ、図３および図４を参照して、本実施の形態の不揮発性半導体記憶装置（以下、「記憶装置」と呼ぶ場合もある。）を説明する。図１は、本実施の形態の記憶装置の１つのメモリセルの平面レイアウトを示す平面図である。図２Ａは、図１のＡ１−Ａ２線による断面図であり、図２Ｂは、図１のＢ１−Ｂ２線による断面図であり、図２Ｃは図１のＣ１−Ｃ２線による断面図である。また、図３は、本実施の形態の不揮発性半導体記憶装置の構成例を示すブロック図であり、図４は、本実施の形態のメモリセルの構成例を示す回路図である。
【００３８】
まず、図３を参照して、本実施の形態の不揮発性半導体記憶装置を説明する。不揮発性半導体記憶装置４０（以下、「記憶装置４０」と呼ぶ。）は、メモリセルアレイ５１と、メモリセルアレイ５１に電気的に接続され、書き込み動作、消去動作および読み出し動作等を制御する駆動回路部５２を有する。メモリセルアレイ５１と駆動回路部５２は同一の基板上に形成されている。メモリセルアレイ５１は、複数のワード線ＷＬと、ワード線ＷＬと交差して形成された複数のビット線ＢＬおよびソース線ＳＬ、ならびにワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬに電気的に接続された複数のメモリセルを有する。
【００３９】
駆動回路部５２は、駆動回路部５２の各種の回路を制御するためのコントロール回路６０、ワード線選択のためのロウデコーダ６１、ビット線選択のためのカラムデコーダ６２、アドレスバッファ６３、昇圧回路６４、センスアンプ６５、データバッファ６６およびデータ入出力バッファ６７を有する。なお、図３は駆動回路部５２の構成の一例を示しており、本発明の不揮発性半導体記憶装置は図３の構成に限定されるものではない。
【００４０】
アドレスデータＡｄｄは、アドレスバッファ６３を介してコントロール回路６０に入力される。アドレスデータＡｄｄは、データの書き込み、読み出しまたは消去を行うメモリセルのアドレスを指定するためのデータである。アドレスデータＡｄｄが入力されると、コントロール回路６０は、内部ロウアドレス信号および内部カラムアドレス信号を生成し、前者をロウデコーダ６１に転送し、後者をカラムデコーダ６２に転送する。
【００４１】
記憶装置４０の場合、データの書き込みおよび消去には電源電位を昇圧した電位が用いられる。そのため、コントロール回路６０により昇圧回路６４を制御し、動作モードに応じた電位を昇圧回路６４で生成する。昇圧回路６４の出力はロウデコーダ６１やカラムデコーダ６２を介して、メモリセルアレイ５１に形成されているワード線ＷＬ、ビット線ＢＬに供給される。
【００４２】
カラムデコーダ６２により、メモリセルアレイ５１から読み出されたデータ（ＤＡＴＡ）は、センスアンプ６５に入力される。センスアンプ６５に入力されたデータは、データバッファ６６に保持される。コントロール回路６０の制御により、データバッファ６６に保持されているデータがデータ入出力バッファ６７を介して、記憶装置４０から出力される。メモリセルアレイ５１に書き込まれるデータ（ＤＡＴＡ）は、データ入出力バッファ６７を介してデータバッファ６６に一旦保持され、コントロール回路６０の制御によりカラムデコーダ６２に転送される。そして、このデータは、カラムデコーダ６２によりメモリセルアレイ５１の所定のメモリセルに書き込まれる。
【００４３】
次に、図４を用いて、メモリセルアレイの構成例を説明する。記憶装置４０の場合、メモリセルアレイ５１は、複数のメモリセル７０が行列状に配置されている。図４には、３行×３列に配置された９つのメモリセル７０を示している。各メモリセル７０は、メモリ素子として、フローティングゲートを備えた不揮発性メモリトランジスタＴｍ（以下、「メモリトランジスタＴｍ」という。）を有している。ここでは、ビット線ＢＬ０およびワード線ＷＬ１で特定されるメモリセル７０の構成について説明するが、他のメモリセル７０も同様の構成を有する。
【００４４】
メモリセル７０において、メモリトランジスタＴｍは、ゲートがワード線ＷＬ１に電気的に接続され、ドレインがビット線ＢＬ０に電気的に接続され、ソースがソース線ＳＬ０に電気的に接続されている。
【００４５】
次に、メモリトランジスタＴｍをｎチャネル型とした場合、ビット線ＢＬ０およびワード線ＷＬ１で特定されるメモリセル７０へのデータ書き込み動作、および消去動作の一例を説明する。
【００４６】
例えば、Ｆ−Ｎトンネル電流によりデータを書き込む場合、ソース線ＳＬ０およびビット線ＢＬ０の電位を負の高電圧とし、ワード線ＷＬ１に正の高電圧を印加する。この負の高電圧から正の高電圧までの電位差が書き込み電圧である。
【００４７】
”１”のデータを書き込む場合、コントロールゲートに正の高電圧が印加されるため、メモリトランジスタＴｍ０１では、チャネル形成領域とフローティングゲート間の絶縁膜（図１の絶縁膜１０８に相当する絶縁膜）でＦ−Ｎトンネル電流が発生し、電子がフローティングゲートに注入される。つまりＦ−Ｎトンネル電流によりフローティングゲートに電子が注入され、メモリトランジスタＴｍ０１のしきい値電圧が高くなる。この状態が、メモリセル７０で”１”のデータを記録している状態である。
【００４８】
データを消去する場合は、ソース線ＳＬ０およびビット線ＢＬ０に正の高電圧を印加する。そしてワード線ＷＬｌに負の高電圧を印加すると、メモリトランジスタＴｍ０１のフローティングゲートから電子が島状半導体領域に引き抜かれる。ここでは、メモリセル７０で”０”のデータを記録している状態となり、この状態が消去状態である。また、正の高電圧から負の高電圧までの電位差が消去電圧である。
【００４９】
データの読み出しは、例えば、次のように行う。ソース線ＳＬ０の電位を０Ｖ、ビット線ＢＬ０の電位を１．５Ｖ程度とし、ワード線ＷＬ１に、データ”０”と”１”に相当するしきい値電圧の中間値に設定された読み出し電圧を印加する。ワード線ＷＬ１に読み出し電圧を印加したときのビット線ＢＬ０に流れる電流の有無を、ビット線ＢＬに接続されるセンスアンプ６５で判定する。
【００５０】
次に、図１の平面図、ならびに図２Ａ〜図２Ｃの断面図を用いて、本実施の形態のメモリセルの構成を説明する。
【００５１】
図１に示すように、１つのメモリセルは、２つの島状半導体領域１０１および１０２を有する。２つの島状半導体領域１０１、１０２により、メモリセルに配置される１つのメモリ素子が構成される。図２Ａは、本実施の形態の記憶装置の島状半導体領域１０２を含む部分の断面構造を示し、図２Ｂは、島状半導体領域１０１を含む部分の断面構造を示している。２つの島状半導体領域１０１、１０２は絶縁表面上に形成されている。
【００５２】
図２Ａに示すように、島状半導体領域１０２には、第１の不純物領域１０３、１０４、第２の不純物領域１０５、１０６、チャネル形成領域１０７がそれぞれ形成されている。チャネル形成領域１０７は第２の不純物領域１０５と第２の不純物領域１０６の間に存在し、第２の不純物領域１０５は、第１の不純物領域１０３とチャネル形成領域の間に存在し、第２の不純物領域１０６は、第１の不純物領域１０４とチャネル形成領域の間に存在する。一対の第１の不純物領域１０３、１０４は、一方がソース領域を構成し、他方がドレイン領域を構成する。ここでは、第１の不純物領域１０３がドレイン領域を構成し、第１の不純物領域１０４がソース領域を構成する。
【００５３】
図２Ｂに示すように、島状半導体領域１０１には、第１の不純物領域１３３、１３４を有し、第１の不純物領域１３３と第１の不純物領域１３４の間に、第２の不純物領域１３５、チャネル形成領域１３７が形成されている。第１の不純物領域１３３は、チャネル形成領域１３７の周囲を取り囲むように形成されている。第１の不純物領域１３３は電極または配線との接続部分を構成する低抵抗半導体領域である。
【００５４】
ここでは、第２の不純物領域１０５、１０６、１３５は、第１の不純物領域１０３、１０４、１３３、１３４よりも不純物濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域として形成されている。また、別言すると、第２の不純物領域１０５、１０６、１３５は、第１の不純物領域１０３、１０４、１３３、１３４よりも抵抗が高い高抵抗半導体領域として形成されている。
【００５５】
図２Ａ〜図２Ｃに示すように、基板１００上に１層または複数層からなる絶縁膜１３０が設けられ、絶縁膜１３０上に島状半導体領域１０１および島状半導体領域１０２が設けられている。絶縁膜１３０は、島状半導体領域１０１、１０２が形成される絶縁表面を構成する。基板１００としては、例えば、ガラス基板、石英基板、セラミック基板、樹脂基板および半導体基板等を用いることができる。
【００５６】
なお、基板１００にガラス基板や石英基板のような絶縁体でなる基板を用いた場合、基板１００自体が絶縁表面を構成するため、絶縁膜１３０は設けなくともよい。しかし、基板１００からの不純物が島状半導体領域１０１、１０２に拡散することを防止する、島状半導体領域１０１、１０２と下地との界面準位密度を少なくする等のために、絶縁膜１３０を形成することが好ましい。絶縁膜１３０は、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。形成方法については特に限定されず、ＣＶＤ法やスパッタ法等を用いることができる。絶縁膜１３０を設けることで、基板１００の凹凸の影響を軽減すること、基板１００から、この上に形成されている素子への不純物拡散を防止すること等ができる。絶縁膜１３０が複数層からなる場合は、上記絶縁膜等の候補から不純物汚染の防止、隣接する膜との相性等の目的に応じて、各層を構成する膜を適宜選択することが出来る。
【００５７】
島状半導体領域１０１、１０２を覆って絶縁膜１０８が設けられている。絶縁膜１０８上には、フローティングゲートを構成する導電膜１０９が設けられている。導電膜１０９は、絶縁膜１０８を介して、島状半導体領域１０１、１０２と重なっている。また、導電膜１０９は電気的に浮遊状態とされる。導電膜１０９を覆って絶縁膜１１０が設けられ、絶縁膜１１０上に、コントロールゲートおよびワード線を構成する導電膜１１１が設けられている。導電膜１１１は、絶縁膜１１０を介してフローティングゲート（導電膜１０９）に重なっている。
【００５８】
フローティングゲート（導電膜１０９）、絶縁膜１１０およびコントロールゲート（導電膜１１１）が積層されているため、フローティングゲートとコントロールゲート間に静電容量が形成される。このような積層構造を有効に活用して、メモリトランジスタのカップリング比を大きくするため、絶縁膜１１０を介して、フローティングゲート（導電膜１０９）の上面全体はコントロールゲート（導電膜１１１）と重なっている。さらに、コントロールゲートとフローティングゲート間に大きな容量をもつ静電容量を得るために、導電膜１１１は、導電膜１０９の側面をも覆うように形成されている。
【００５９】
導電膜１１１の上部には絶縁膜１１２が設けられている。絶縁膜１１２には、導電膜１１１に達する開口１１６が設けられている。さらに、絶縁膜１１２、絶縁膜１１０、絶縁膜１０８でなる積層膜には、第１の不純物領域１３３、１３４、１０３、１０４に達する開口１１７〜１２０が形成されている（図１参照）。
【００６０】
図２Ａに示すように、ソース線（ＳＬ）を構成する導電膜１１３、ビット線（ＢＬ）を構成する導電膜１１４が絶縁膜１１２上に形成されており、それぞれ、開口１１９、１２０を介して島状半導体領域１０２の第１の不純物領域１０３、１０４と電気的に接続されている。
【００６１】
図２Ｃに示すように、接続電極（または接続配線）を構成する導電膜１１５が絶縁膜１１２上に形成されている。導電膜１１５は開口１１６を介して導電膜１１１に電気的に接続され、また、図２Ｂに示すように、導電膜１１５は開口１１７、１１８を介して、島状半導体領域１０１の第１の不純物領域１３３、１３４に電気的に接続されている。なお、図１中の２点鎖線で囲った領域１２１は、１つのメモリセル（データを記憶する単位要素）が占める領域を表している。なお、領域１２１には、各導電膜１１１、１１３、１１４が配線を構成する部分を含んでいない。
【００６２】
なお、図２Ａ〜図２Ｃでは、単層で描かれているが、絶縁膜１３０、絶縁膜１０８、絶縁膜１１０、絶縁膜１１２等の各絶縁膜、ならびに導電膜１０９、１１１、１１３、１１４等の各導電膜は、単層構造でも積層構造でもよい。
【００６３】
つまり、島状半導体領域１０２、絶縁膜１０８、１１０、導電膜１０９、１１１、１１３、１１４によって、フローティングゲートを備えた従来の不揮発性メモリトランジスタが構成されていることになる（図２Ａ参照）。また、島状半導体領域１０１はコントロールゲート（導電膜１１１）と導通させているため、島状半導体領域１０１がコントロールゲートとして機能させることができる。コントロールゲートと導通され、かつフローティングゲートの下方に存在していることから、以下の説明では、島状半導体領域１０１をバックコントロールゲート（Ｂａｃｋ Ｃｏｎｔｒｏｌ Ｇａｔｅ：ＢＣＧ）と呼ぶことにする。つまり、本実施の形態のメモリ素子は、フローティングゲートおよびバックコントロールゲートを備えた不揮発性メモリトランジスタで構成されていることになる。
【００６４】
本実施の形態では、フローティングゲートの上部にあるコントロールゲートだけでなく、その下部にバックコントロールゲートを設けて、メモリセルが占める領域１２１を有効に活用している。このことにより、領域１２１の大きさに対して、式（１）のＣ２に相当する静電容量を効率的に増やすことができる。つまり、本実施の形態により、カップリング比を効率的に高めることが可能である。本実施の形態のメモリ素子については、フローティングゲートの電位と、メモリトランジスタのしきい値電圧の変動は、次の式（３）、（４）で表すことができる。
【００６５】
【数３】
【００６６】
【数４】
【００６７】
式（３）、式（４）中、ＶＦＧはフローティングゲート（導電膜１０９）の電位、ＶＣＧはコントロールゲート（導電膜１１１）の電位、Ｃ１は島状半導体領域１０２とフローティングゲート間の静電容量、Ｃ２１はフローティングゲートとバックコントロールゲート間の静電容量、Ｃ２２はフローティングゲートとコントロールゲート間の静電容量、ＱＦＧはフローティングゲート内の電荷量、△Ｖｔｍは島状半導体領域１０１で構成されるメモリトランジスタのしきい値電圧の変動量を表している。式（３）中、カップリング比は、（Ｃ２１＋Ｃ２２）／（Ｃ１＋Ｃ２１＋Ｃ２２）である。
【００６８】
図１の導電膜１０９と導電膜１１１が重なる領域と、図１５の導電膜１１０９と導電膜１１１１の重なる領域の面積が等しいと仮定すると、Ｃ２２＝Ｃ２となる。本実施の形態では、図１５のメモリトランジスタの静電容量Ｃ２に相当する静電容量が、Ｃ２２に加えて、Ｃ２１も存在しているため、カップリング比が（Ｃ２１＋Ｃ２２）／（Ｃ１＋Ｃ２１＋Ｃ２２）＞Ｃ２／（Ｃ１＋Ｃ２）となり、図１５のメモリトランジスタよりも本実施の形態のメモリ素子はカップリング比が高くなるため、本実施の形態により、書き込み電圧、および消去電圧の低電圧化が可能である。
【００６９】
次に、メモリセル面積の観点から、本実施の形態が奏する効果を検討する。本実施の形態のメモリ素子（図１参照）と図１５のメモリトランジスタは、カップリング比が等しく、かつ書き込み電圧、および消去電圧が等しいと仮定すると、本実施の形態により、所望のカップリング比を実現するのに必要な静電容量Ｃ２２を小さくすることができる。つまり、本実施の形態のメモリ素子の構造は、この静電容量Ｃ２２を得るために必要な、フローティングゲートとコントロールゲートが重なる部分の面積を小さくすることができるので、メモリセルの面積を小さくすることができ、メモリセルの高集積化に有利である。
【００７０】
図１５のメモリトランジスタでは、フローティングゲートとコントロールゲート間に付加される静電容量は、絶縁膜１１１０を介して導電膜１１０９と導電膜１１１１が重なっている部分に形成される静電容量のみである。これに対して、本発明では、メモリトランジスタにバックコントロールゲートを設けることで、フローティングゲートとコントロールゲート間に付加される静電容量は、絶縁膜１１０を介して導電膜１０９（フローティングゲート）と導電膜１１１（コントロールゲート）が重なっている部分に形成される静電容量と、それに加えて、絶縁膜１０８を介して、島状半導体領域１０１（バックコントロールゲート）と導電膜１０９（フローティングゲート）が重なっている部分に形成される静電容量とがある。なおかつ、バックコントロールゲートによって形成される静電容量は、誘電体が絶縁膜１１０よりも薄く形成できる絶縁膜１０８であるため、単位面積あたりに得られる静電容量が大きくなる。
【００７１】
したがって、本実施の形態が適用される記憶装置は、カップリング比を高くすることができるので、書き込み、消去電圧の低電圧化を行うことができる（式（３）、（４）参照）。また、本実施の形態が適用される記憶装置は、フローティングゲートとコントロールゲートおよびバックコントロールゲート間に一定値以上の静電容量を付加するために、コントロールゲートとフローティングゲートが重なる領域の面積を減少させることが可能である。つまり、本発明により、メモリセルの面積を縮小することができる。
【００７２】
以上述べたように、本実施の形態が適用される記憶装置は、メモリセルの占める領域を有効に活用することで、単位面積あたりのメモリトランジスタのカップリング比を向上させることができる。つまり、単位面積に対するカップリング比の向上によって書き込み電圧および消去電圧の低減を実現することができる。あるいは、単位面積に対するカップリング比の向上することができるので、書き込み電圧および消去電圧の増加を伴わずに、メモリセルの面積の縮小を行うことができる。
【００７３】
なお、本実施の形態は、他の実施の形態に適宜適用することができる。また、図１、図２Ａ〜図２Ｃに示した記憶装置の構造は一例であり、各種公知の構造を適用することができるのは言うまでもない。例えば、半導体膜に複数のＬＤＤ領域を形成してもよいし、コントロールゲートの側面にサイドウォールを形成してもよい。また、マルチゲート構造（直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体膜と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極とを有する構造）や、デュアルゲート構造（半導体膜の上下をゲート電極で挟む構造）を適用することもできる。
【００７４】
以下、本実施の形態の記憶装置４０の作製方法を説明する。
【００７５】
まず、基板１００上に絶縁膜１３０を形成し、絶縁膜１３０上に島状半導体領域１０１、島状半導体領域１０２を形成する。島状半導体領域１０１、１０２は、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）を主成分とする半導体（例えば、Ｓｉ、Ｇｅ、炭化シリコン、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）等）でなる膜を用いて形成することができる。これらの半導体膜は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、島状半導体領域１０１、１０２を構成する半導体膜には、アモルファス、微結晶、多結晶および単結晶状態のいずれでもよく、記憶装置４０に要求される特性に応じて適宜選択することができる。
【００７６】
例えば、非晶質半導体膜を結晶化することで多結晶状態の半導体膜を形成することができる。結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれらの方法を組み合わせた方法等により行うことができる。
【００７７】
レーザ結晶化法において、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ等の気体レーザ、ヘリウムカドミウムレーザ等の金属蒸気レーザ、ＹＡＧレーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ等の固体レーザがある。なお、レーザ発振器において、レーザ光をＴＥＭ（シングル横モード）で発振して射出すると、被照射面でのビームのエネルギー分布の均一性がよいため、好ましい。
【００７８】
具体例としては、半導体レーザ（ＬＤ）励起の連続発振（ＣＷ）レーザ（ＹＶＯ４）、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザを用いるのは、気体レーザ等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザのパルス間隔が短ければ、ビームが照射されている間、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のＣＷレーザ及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。その他にも、パルス発振のエキシマレーザを用いても良い。
【００７９】
また、単結晶状態の半導体膜を形成する方法には、酸素分子をイオン注入によりシリコン結晶表面から埋め込み、それを高熱で酸化させることでシリコン結晶中に酸化シリコンの絶縁膜を形成する方法がある。また、２枚のシリコンウェハを用意し、一方の基板にイオン注入による剥離のための脆化層を形成しておき、二枚のシリコンウェハを貼り合わせた後、一方の基板を剥離して形成する方法により行うことができる。この方法の場合、ガラス基板に、脆化層を形成したシリコンウェハを貼り合わせてもよい。
【００８０】
基板１００の上方に目的に応じた結晶状態の半導体領域（半導体膜）を形成した後、選択的にエッチングすることによって島状半導体領域１０１、１０２を形成することができる。
【００８１】
次に、島状半導体領域１０１、１０２上に絶縁膜１０８を形成する。絶縁膜１０８としては少なくとも酸素を含む膜を形成する。例えば、ＣＶＤ法又はスパッタ法等により、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）、酸化アルミニウム、酸化タンタルを用いて、絶縁膜１０８を形成することができる。また、酸化ハフニウム等の高誘電率材料を用いることもできる。これらの膜はＣＶＤ法およびスパッタ法等により形成することができる。また、絶縁膜１０８は、高密度プラズマによって、島状半導体領域１０１、１０２を固相酸化処理することで形成することができる。例えば、絶縁膜１０８を酸化シリコン膜、または酸化窒化シリコン膜で形成する場合は、膜厚１ｎｍ以上２０ｎｍ以下が好ましく、７ｎｍ以上１０ｎｍ以下がより好ましい。
【００８２】
絶縁膜１０８を酸化窒化シリコン膜で形成する場合、モノシラン（ＳｉＨ４）ガスと亜酸化窒素（Ｎ２Ｏ）ガスを原料ガスとしてプラズマＣＶＤ装置により成膜することができる。この成膜条件の一例を以下に示す。原料ガスの質量流量比はＳｉＨ４：Ｎ２Ｏ＝１：８００とする。プラズマＣＶＤ装置において、高周波電力はパワー１５０Ｗ、周波数６０ＭＨｚとし、成膜温度（基板温度）４００℃、処理室内圧力４０Ｐａ、電極間隔２８ｍｍとする。なお、本明細書で示すガス質量流量比とは、成膜室内に供給するガスの質量流量（ｓｃｃｍ）の比である。
【００８３】
絶縁膜１０８に対してプラズマ酸化をおこなってもよい。プラズマ酸化は、マイクロ波（代表的には２．４５ＧＨｚ）等の高周波で励起され、電子密度が１×１０１１ｃｍ−３以上で、電子温度が１．５ｅＶ以下の高密度プラズマを利用することが好ましい。具体的には、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下の高密度プラズマである。また、絶縁膜１０８に対するプラズマ酸化時間は６０秒以上が好ましい。例えば、島状半導体領域１０１、１０２にプラズマ酸化処理を行った後、上記の条件下でプラズマＣＶＤ装置により酸化窒化シリコン膜を成膜し、この酸化窒化シリコン膜にプラズマ酸化処理を行うことで、絶縁膜１０８を形成することができる。
【００８４】
次に、絶縁膜１０８上に導電膜１０９を形成する。導電膜１０９は単層構造または積層構造でもよい。単層構造または積層構造の導電膜を形成し、エッチング法等により、この導電膜を選択的に除去して、所望の形状に加工することで、導電膜１０９を形成することができる。導電膜１０９を構成する膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属膜、これらの金属を主成分とする合金膜または金属化合物膜（シリサイド膜、金属窒化物膜等）、若しくはリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いることができる。これらの導電膜はＣＶＤ法やスパッタ法等により形成することができる。
【００８５】
次に、導電膜１０９をマスクとして島状半導体領域１０１、１０２にｎ型またはｐ型を付与する不純物元素を添加し、島状半導体領域１０１、１０２に、それぞれ、不純物領域を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。この不純物元素の添加工程は、島状半導体領域１０２に第２の不純物領域１０５、１０６を形成するための工程である。図５は、不純物元素の添加工程までを行った記憶装置４０のメモリセル７０の平面図であり、図６Ａ〜図６Ｃは、それぞれ、図５のＡ１−Ａ２線、Ｂ１−Ｂ２線、およびＣ１−Ｃ２線による断面図である。
【００８６】
図６Ａに示すように、島状半導体領域１０２において、導電膜１０９と重なる部分がチャネル形成領域１０７になり、不純物元素が添加された不純物領域２０５、２０６が第２の不純物領域１０５、１０６を構成する。また、図６Ｂに示すように、島状半導体領域１０１において、導電膜１０９と重なる部分がチャネル形成領域１３７になり、不純物が添加された不純物領域２３５が第２の不純物領域１３５を構成する。
【００８７】
次に、絶縁膜１１０を形成する。絶縁膜１１０として、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜をＣＶＤ法、スパッタ法、塗布法等を用いて形成することができる。この膜厚は、１０ｎｍ以上１００ｎｍ以下が好ましく、２０ｎｍ以上５０ｎｍ以下がより好ましい。
【００８８】
次に、絶縁膜１１０上に導電膜１１１を形成する。導電膜１１１はワード線、コントロールゲートを構成する。導電膜１１１は導電膜１０９と同様に形成することができる。
【００８９】
本実施の形態では、導電膜１０９は、絶縁膜１０８により下部が覆われ、絶縁膜１１０のみで上部および側面を覆われているため、導電膜１０９内に蓄積された電荷が保持されやすい構造となっており、メモリ素子の電荷保持特性の点で好ましい。それは、基板１００にガラス基板を用いた場合は、加熱温度の上限が６００℃程度であるため、形成できる絶縁膜は高温で加熱処理された絶縁膜よりも絶縁耐圧が劣るため、導電膜１０９を囲む絶縁膜の数を少なくし、素子構造を単純にするほうが、フローティングゲート内からの電荷漏れを抑えることができるからである。
【００９０】
次に、導電膜１１１をマスクとして、島状半導体領域１０１、１０２にｎ型またはｐ型を付与する不純物元素を添加する。図７は、この不純物元素の添加工程までを行ったメモリセルの平面図であり、図８Ａ〜図８Ｃは、それぞれ、図７のＡ１−Ａ２線、Ｂ１−Ｂ２線、およびＣ１−Ｃ２線による断面図である。
【００９１】
図８Ａに示すように、島状半導体領域１０２には、第１の不純物領域１０３、１０４が形成される。第１の不純物領域１０３、１０４は、メモリトランジスタのソース領域またはドレイン領域を構成する。不純物領域２０５、２０６（図６Ａ参照）において、導電膜１１１と重なっている領域が第２の不純物領域１０５、１０６となる。図８Ｂに示すように、島状半導体領域１０１には、第１の不純物領域１３３、１３４が形成される。また、不純物領域２３５（図６Ｂ参照）において、導電膜１１１と重なっている領域が第２の不純物領域１３５となる。
【００９２】
ここでは、第２の不純物領域１０５、１０６、１３５は、第１の不純物領域１０３、１０４、１３３、１３４よりも不純物濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域として形成しているが、第１の不純物領域１０３、１０４、１３３、１３４と概略等価の不純物濃度にすることで、ソース領域またはドレイン領域を構成することができる。また、導電膜１０９をマスクとする不純物元素の添加を省略することで、第２の不純物領域１０５、１０６、１３５は、チャネル形成領域１０７、１３７と概略等価の領域となる。
【００９３】
第１の不純物領域１０３、１０４と第２の不純物領域１０５、１０６の不純物濃度が概略等価の場合、メモリトランジスタにおけるオン特性を最も高くすることができる。ただし、第１の不純物領域１０３、１０４を形成するために不純物元素を過剰にドープすると、絶縁膜１０８がダメージをうけて、メモリトランジスタの信頼性を損なう可能性があるので注意が必要である。第２の不純物領域１０５、１０６がチャネル形成領域１０７と不純物濃度が概略等価の場合、所謂、オフセット型となるので、データの過剰消去を防いで、消去動作後のメモリトランジスタをノーマリーオフ状態に固定することができる。本実施の形態では、第２の不純物領域１０５、１０６、１３５は、第１の不純物領域１０３、１０４、１３３、１３４よりも不純物濃度が低いＬＤＤ領域とすることで、ホットエレクトロンに対する耐性向上と、メモリトランジスタのオン特性を両立させている。
【００９４】
次に、絶縁膜１１２を形成する。絶縁膜１１２は、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、あるいは、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる膜で形成することができる。これらの絶縁膜は、ＣＶＤ法、スパッタ法、塗布法等を用いて形成することができる。
【００９５】
なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。有機材料またはシロキサン材料でなる膜を絶縁膜１１２として形成することで、半導体膜や導電膜等による段差を平坦化することができるため、好ましい。ただし、有機材料またはシロキサン材料でなる膜は水分を吸収、通過しやすいので、半導体膜、絶縁膜、導電膜等の他の膜が水分による悪影響を受けるおそれが高い場合は、無機材料でなる膜を、有機材料またはシロキサン材料でなる膜の上面および／または下面に接して形成することが好ましい。このような無機材料でなる膜として、窒化シリコン、窒化酸化シリコン等を有する膜は、水分に対するブロッキング効果が高いので特に好ましい。
【００９６】
次に、エッチングにより絶縁膜１１２、１１０、１０８を選択的に除去し、導電膜１１１に達する開口１１６、島状半導体領域１０１に形成された第１の不純物領域１３３、１３４に達する開口１１７、１１８、ならびに、島状半導体領域１０２に形成された第１の不純物領域１０３、１０４に達する開口１１９、１２０を形成する。
【００９７】
次に、絶縁膜１１２上に導電膜を形成し、エッチングにより所定の形状に加工して、導電膜１１３〜１１５を形成する。導電膜１１３〜１１５は単層構造でも２層以上の積層構造でもよい。導電膜１１３〜１１５を構成する膜は、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）から選択された金属膜、又はこれらの金属を主成分とする合金膜若しくは金属化合物膜で形成することができる。これら金属膜または金属を主成分とする膜はＣＶＤ法やスパッタ法等により形成することができる。例えば、アルミニウムを主成分とする合金としては、アルミニウムを主成分としニッケルを含む合金、又はアルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方を含む合金が挙げられる。
【００９８】
導電膜１１３〜１１５を積層構造とする場合は、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。例えば、バリア膜には、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる膜で形成することができる。アルミニウムやアルミニウムシリコン等のアルミニウムを主成分とする材料は抵抗値が低く、安価であるため、導電膜１１３〜１１５を形成する材料として最適であるが、ヒロックが発生しやすい。よって、アルミニウムを主成分とする膜を導電膜１１３〜１１５に用いる場合は、ヒロックの発生を防止するため、この膜の上面と下面にバリア膜を設けることが好ましい。また、この場合、還元性の高い元素であるチタンからなるバリア膜を、アルミニウムを主成分とする膜の下面に形成すると、半導体膜上に薄い自然酸化膜が形成されていても、この自然酸化膜を還元することができるので、導電膜１１３、１１４と島状半導体領域１０１、１０２との良好なコンタクトを形成することができる。
【００９９】
ここでは、導電膜１１５を導電膜１１３、１１４と同一工程で形成しているが、導電膜１１５を導電膜１１３、１１４と異なる工程で形成することも可能である。
【０１００】
以上の工程で、複数のメモリセル７０を含むメモリセルアレイ５１が完成する。また、メモリセルアレイ５１の作製過程において、記憶装置４０の駆動回路部５２を構成するトランジスタ、容量素子、抵抗素子等も同時に作製され、メモリセルアレイ５１と共に駆動回路部５２が基板１００上に作製されており、本実施の形態の記憶装置４０が作製される。
【０１０１】
ここでは、バックコントロールゲートを、島状半導体領域１０２と同時に作製される半導体膜で構成したが、別の導電膜で構成することもできる。この導電膜は単層構造でも積層構造でもよい。例えば、ＣＶＤ法またはスパッタ法等により、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等から選択された金属膜、若しくはこれらの金属を主成分とする合金膜または金属化合物膜（例えば、シリサイド膜、金属窒化物膜）を、バックコントロールゲートを構成する導電膜として形成することができる。
【０１０２】
本実施の形態で示した記憶装置の作製方法は一例であり、各種公知の方法を適用することができるのは言うまでもない。また、本実施の形態で説明した記憶装置の作製は、他の実施の形態の記憶装置の作製方法に適用することができる。
【０１０３】
（実施の形態２）
本実施の形態は実施の形態１の変形例である。本実施の形態の記憶装置は、島状半導体領域とフローティングゲート間の絶縁膜の厚さが部分的に異なっているメモリ素子を有している。以下、図９および図１０Ａ〜図１０Ｃを参照して、本実施の形態を説明する。
【０１０４】
図９は、本実施の形態のメモリセルの構成例を示す平面図であり、図１０Ａ〜図１０Ｃは、それぞれ、図９のＡ１−Ａ２線、Ｂ１−Ｂ２線、およびＣ１−Ｃ２線による断面図である。以下、本実施の形態のメモリセルの作製方法およびその構成について説明する。なお、実施の形態１と同様な構成の説明は、重複するため省略する。
【０１０５】
まず、実施の形態１で説明したように、基板１００上に絶縁膜１３０を介して、島状半導体領域１０１、１０２を形成する。次に、島状半導体領域１０１、１０２を覆って、単層構造または積層構造の絶縁膜３０１を形成する。絶縁膜３０１として、少なくとも酸素を含む絶縁膜を形成する。このような絶縁膜は、例えば、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、および窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）等のシリコン酸化物を含む膜、酸化アルミニウム等の金属酸化物膜、ならびに酸化タンタルおよび酸化ハフニウム等の高誘電率体膜等で形成することができる。絶縁膜３０１は、高密度プラズマによる固相酸化処理、ＣＶＤ法又はスパッタ法等により形成され、例えば、酸化シリコン膜、酸化窒化シリコン膜ならば、好ましくは膜厚１ｎｍ以上５０ｎｍ以下、より好ましくは膜厚３ｎｍ以上３０ｎｍ以下で形成する。
【０１０６】
次に、エッチングにより絶縁膜３０１を選択的に除去して、島状半導体領域１０２に達する開口３１０を形成する。開口３１０が形成される部分は、島状半導体領域１０２が導電膜１０９および導電膜１１１と重なっている領域の一部である。別言すると、開口３１０は、島状半導体領域１０２において、チャネル形成領域１０７が形成されている部分の一部と重なっている。
【０１０７】
次に、島状半導体領域１０１、１０２および絶縁膜３０１を覆って、単層構造または積層構造の絶縁膜３０２を形成する。絶縁膜３０２は、絶縁膜１０８と同様に形成することができる。絶縁膜３０２の膜厚は、１ｎｍ以上２０ｎｍ以下が好ましく、７ｎｍ以上１０ｎｍ以下がより好ましい。本実施の形態では、島状半導体領域１０２とフローティングゲートの間の絶縁膜を部分的に薄くするために、開口３１０を有する絶縁膜３０１と絶縁膜３０２との積層構造を適用している。以降の工程は、実施の形態１と同様に行うことで、本実施の形態の記憶装置を作製することができる。
【０１０８】
本実施の形態の記憶装置も、実施の形態１と同様に、バックコントロールゲート（ＢＣＧ）をメモリ素子に設けているため、カップリング比が大きくなり、メモリセル面積を大きくせずに、書き込み電圧、消去電圧の低減が可能である。
【０１０９】
また、必要なカップリング比を得るのに要するメモリセル面積を縮小することができる。つまり、書き込み電圧、消去電圧の増加を伴わずに、メモリセル面積を縮小することができるので、メモリセルの高集積化が容易になる。
【０１１０】
なお、絶縁膜３０１に形成される開口は、少なくともチャネル形成領域１０７と重なっている部分を含むことが好ましい。図９に示す開口３１０はその一例である。例えば、図１１に示すように、導電膜１０９および導電膜１１１と重なっていない部分を含むように、絶縁膜３０１に開口３２０を形成することもできる。
【０１１１】
図１１は、本実施の形態の記憶装置のメモリセルの構成例を示す平面図である。また、図１１のＡ１−Ａ２線、Ｂ１−Ｂ２線、およびＣ１−Ｃ２線による断面図を図１２Ａ〜図１２Ｃに示す。図１１および図１２Ａに示すように、開口３２０は、絶縁膜３０１の島状半導体領域１０２に形成されている第１の不純物領域１０３、１０４、第２の不純物領域１０５、１０６およびチャネル形成領域１０７と重なる領域に形成されている。開口３２０を形成することで、チャネル形成領域１０７と導電膜１０９間の絶縁膜は、チャネル長方向（Ａ１−Ａ２線に平行な方向）は絶縁膜３０２のみで形成され、薄膜化されている。他方、チャネル幅方向（Ｃ１−Ｃ２線に平行な方向）では、中央部は絶縁膜３０２のみでなり、薄膜化され、両端部は絶縁膜３０１と絶縁膜３０２でなり厚くなっている。
【０１１２】
本実施の形態の記憶装置と、実施の形態１と異なる点は、本実施の形態では開口３１０（または開口３２０）を有する絶縁膜３０１と絶縁膜３０２とでなる積層膜を島状半導体領域１０１とフローティングゲートの間に存在させることで、島状半導体領域１０２とフローティングゲート間の絶縁膜を部分的に薄くしている点にある。
【０１１３】
そのため、絶縁膜３０１、絶縁膜３０２の膜厚によっては、本実施の形態では、実施の形態１よりも、式（３）において、島状半導体領域１０２とフローティングゲート（導電膜１０９）間の静電容量Ｃ１は小さくなりカップリング比が高くなるようになるが、他方、バックコントロールゲート（島状半導体領域１０１）とフローティングゲート（導電膜１０９）間の静電容量Ｃ２１が小さくなりカップリング比が下がってしまうようになる。そのため、式（３）中のカップリング比（Ｃ２１＋Ｃ２２）／（Ｃ１＋Ｃ２１＋Ｃ２２）は、実施の形態１に比べて、カップリング比が同等もしくは下がる場合がある。
【０１１４】
このような場合でも、本実施の形態は次の新たな効果を有する。本実施の形態のメモリ素子は、実施の形態１と比べてバックコントロールゲートとフローティングゲート間の絶縁膜を厚くすることが容易になる。そして、この絶縁膜の厚膜化はフローティングゲートからの電荷リークの抑制に寄与するため、メモリ素子の電荷保持特性を向上することができる。また、島状半導体領域１０２上で絶縁膜３０１および絶縁膜３０２が積層した領域では絶縁膜の劣化が起こりにくくなるため、書き込み動作、消去動作の繰り返しによるメモリ素子の特性劣化が抑制されるので、メモリ素子の書き換え耐性を向上することができる。
【０１１５】
（実施の形態３）
本実施の形態は、実施の形態１とは異なる不揮発性半導体記憶装置であり、また、実施の形態２の変形例でもある。本実施の形態の記憶装置は、島状半導体領域１０１とフローティングゲート間の絶縁膜の厚さを部分的に異なるメモリ素子を備えている。以下、図１３、図１４Ａ〜図１４Ｃを参照して、本実施の形態を説明する。なお、実施の形態１、２と同様な構成の説明は重複するので、省略する。
【０１１６】
図１３は、本実施の形態の記憶装置のメモリセルの平面図であり、図１４Ａ〜図１４Ｃは、それぞれ、図１３のＡ１−Ａ２線、Ｂ１−Ｂ２線、およびＣ１−Ｃ２線による断面図である。
【０１１７】
まず、実施の形態２で説明したように、基板１００上に絶縁膜１３０を介して、島状半導体領域１０１、１０２を形成する。次に、島状半導体領域１０１、１０２を覆って、単層構造または積層構造の絶縁膜３０１を形成する。
【０１１８】
次に、エッチング処理により、絶縁膜３０１を選択的に除去して開口３１０および開口３１１を形成する。開口３１１が形成される部分は、島状半導体領域１０１および導電膜１０９と重なる領域の一部に形成されている。別言すると、開口３１１は、絶縁膜３０１のチャネル形成領域１３７と重なっている部分に形成されている。なお、絶縁膜３０１の島状半導体領域１０２と重なっている部分には、開口３１０の代わりに、図１１および図１２Ａに示すような導電膜１０９および導電膜１１１と重なっていない部分を含むように、開口３２０を形成してもよい。また、絶縁膜３０１には、島状半導体領域１０２と重なる部分に開口を形成しなくともよい。以降の工程は、実施の形態１と同様に行うことで、本実施の形態の記憶装置を作製することができる。
【０１１９】
本実施の形態の記憶装置も、実施の形態１と同様に、バックコントロールゲート（ＢＣＧ）を設けているため、カップリング比が大きくなり、メモリセル面積を増加することなく、書き込み電圧、消去電圧の低減が可能であり、記憶装置の低消費電力化が実現される。
【０１２０】
また、必要なカップリング比を得るのに要するメモリセル面積を縮小することができる。つまり、書き込み電圧、消去電圧の増加を伴わずに、メモリセル面積を縮小することができるので、メモリセルの高集積化が容易になる。
【０１２１】
また、実施の形態２と同様に、本実施の形態もバックコントロールゲートとフローティングゲート間の絶縁膜に、実施の形態１よりも厚い部分を形成することが容易にできる。そして、この絶縁膜の厚膜化が、フローティングゲートからの電荷リークの抑制に寄与するため、メモリ素子の電荷保持特性を向上することができる。また、島状半導体領域１０２上で絶縁膜３０１および絶縁膜３０２が積層した領域では絶縁膜の劣化が起こりにくくなるため、書き込み動作、消去動作の繰り返しによるメモリ素子の特性劣化が抑制されるので、メモリ素子の書き換え耐性を向上することができる。
【０１２２】
さらに、本実施の形態と実施の形態２を比較すると、本実施の形態では、絶縁膜３０１に島状半導体領域１０１と導電膜１０９と重なる部分に開口３１１を形成し、バックコントロールゲートとフローティングゲート間の絶縁膜を部分的に薄くしている点が、実施の形態２と異なる。この絶縁膜の薄膜化はカップリング比の増加に寄与するため、実施の形態２よりも本実施の形態の方がカップリング比を高くすることが可能である。
【０１２３】
実施の形態１〜３で説明された不揮発性半導体記憶装置は、データを電子的に記憶し、かつ記憶したデータを書き換えることが可能な記憶媒体として用いることができる。したがって、各実施の形態の不揮発性半導体記憶装置は、あらゆる分野の電子機器に適用することが可能である。電子機器としては、例えば、撮影装置（ビデオカメラ、デジタルカメラ等）、表示装置（液晶表示装置、エレクトロルミネッセンス表示装置等）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機器および電子書籍等）、画像再生装置、録画装置、ＩＣチップ、ＲＦＩＤ等が挙げられる。
【実施例１】
【０１２４】
本実施例では、本発明の一態様に係るメモリセルと、図１５、図１６Ａおよび図１６Ｂに示す従来のメモリセルを作製し、その特性を比較する。本発明の一態様に係るメモリセルとして、実施の形態１のメモリセル（ここでは、「メモリセルＡ」と呼ぶ。）を作製した。まず、メモリセルＡの作製方法を説明する。
【０１２５】
基板１００にはガラス基板を用いた。絶縁膜１３０として、ＣＶＤ法により、厚さ５０ｎｍの窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）および厚さ１００ｎｍの酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）をガラス基板（基板１００）上に形成した（図６Ａ〜図６Ｃ参照）。
【０１２６】
島状半導体領域１０１、１０２は、多結晶シリコン膜から形成した。多結晶シリコン膜は次のように形成した。まず、プラズマＣＶＤ装置で、水素およびモノシランを原料に厚さ６６ｎｍの非晶質シリコン膜を形成した。次いで、５００℃１時間、および５５０℃４時間の加熱処理を行い、非晶質シリコン膜の水素を放出させた。そして、ＹＶＯ４レーザ発振器の第２高調波（波長５３２ｎｍ）のビームを照射して、非晶質シリコン膜を結晶化して、多結晶シリコン膜を形成した。ＹＶＯ４レーザ発振器は、半導体レーザ（ＬＤ）励起の連続発振レーザ発振器であった。そして、エッチング処理により、この多結晶シリコン膜を所望の形状に加工して、絶縁膜１３０上に島状半導体領域１０１、１０２を形成した（図５、図６Ａ〜図６Ｃ参照）。
【０１２７】
絶縁膜１０８を形成するために、まず、島状半導体領域１０１、１０２に高密度プラズマ酸化処理を行った。次いで、プラズマＣＶＤ装置で、モノシラン（ＳｉＨ４）ガスと亜酸化窒素（Ｎ２Ｏ）ガスを原料に、厚さ９ｎｍの酸化窒化シリコン膜を形成した。原料ガスのガス質量流量比はＳｉＨ４：Ｎ２Ｏ＝１：８００とした。また、プラズマ励起の条件は、高周波電力１５０Ｗ（周波数６０ＭＨｚ）、成膜温度（基板温度）４００℃、処理室内圧力４０Ｐａ、電極間隔２８ｍｍとした。酸化窒化シリコン膜の形成後、再度、高密度プラズマ酸化処理を行った。以上の工程により、絶縁膜１０８を形成した。次に、スパッタ装置で３０ｎｍの膜厚のタングステン膜を絶縁膜１０８上に形成した。エッチング処理により、このタングステン膜を所定の形状に加工し、導電膜１０９を形成した。次に、プラズマドーピング装置により、島状半導体領域１０１、１０２にリン（Ｐ）を添加して、不純物領域２０５、２０６、２３５を形成した。ソースガスには水素で希釈したＰＨ３を用いた（図５、図６Ａ〜図６Ｃ参照）。
【０１２８】
次に、導電膜１０９を覆って、絶縁膜１１０を形成した。ここでは、プラズマＣＶＤ装置で、厚さ５０ｎｍの酸化窒化シリコン膜を形成した。絶縁膜１１０上に、スパッタ装置で、厚さ２０ｎｍの窒化タンタルおよび厚さ３７０ｎｍのタングステン膜の積層膜を形成した。この積層膜をエッチングして、導電膜１１１を形成した。次いで、導電膜１１１をマスクに、プラズマドーピング装置により、島状半導体領域１０１および島状半導体領域１０２にリンを添加した。ソースガスには水素で希釈したＰＨ３を用いた。この工程で、島状半導体領域１０１に第１の不純物領域１０３、１０４および第２の不純物領域１０５、１０６を形成し、島状半導体領域１０２に第１の不純物領域１３３、１３４、第２の不純物領域１３５を形成した（図７、図８Ａ〜図８Ｃ参照）。
【０１２９】
次に、導電膜１１１を覆って、絶縁膜１１２として厚さ１００ｎｍの酸化窒化シリコン膜と、厚さ６００ｎｍの酸化シリコン膜の積層膜を形成した。酸化シリコン膜を形成した後、窒素雰囲気で５５０℃の加熱処理を行い、島状半導体領域１０１、１０２に添加したリンを活性化した。次いで、絶縁膜１０８、１１０、１１２の積層膜をエッチング処理して、開口１１６〜１２０を形成した。次に、絶縁膜１１２上に、スパッタ装置で、厚さ６０ｎｍのチタン膜、厚さ４０ｎｍの窒化チタン膜、厚さ５００ｎｍの純アルミニウム膜、および厚さ１００ｎｍのチタン膜でなる積層構造の導電膜を形成した。エッチング処理により、この積層膜を所望の形状に加工し、導電膜１１３〜１１５を形成した。以上の工程により、メモリセルＡを作製した（図１、図２Ａ〜図２Ｃ参照）。
【０１３０】
また、本実施例では、比較例として、２種類のメモリセルｘ、ｙを形成した。メモリセルｘ、ｙの構造は、図１５の従来のメモリセルと同じである。メモリセルｘ、ｙの作製は、バックコントロールゲートを構成する島状半導体領域１０１、および導電膜１１５を形成しない点の他は、メモリセルＡと同じ条件で行った。
【０１３１】
ここでは、メモリセルＡ、ｘ、ｙの構成の違いは、メモリトランジスタの島状シリコン膜（島状半導体領域１０２）、フローティングゲート（導電膜１０９）、コントロールゲート（導電膜１１１）が互いに重なる部分の面積比と、バックコントロールゲート（島状半導体領域１０１）の有無の点である。これらの条件は、カップリング比を決定する。表１に、メモリセルＡ、ｘ、ｙの構成の違い、およびその書き込み電圧値、消去電圧値を示す。
【０１３２】
【表１】
【０１３３】
書き込み動作、消去動作は、共にＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流を用いて行った。また、読み出し電圧を３Ｖに想定して、書き込み状態のメモリトランジスタのしきい値電圧を４．３Ｖに設定し、消去状態のメモリトランジスタのしきい値電圧を１．３Ｖに設定することで、各メモリセルＡ、ｘ、ｙの書き込み電圧、および消去電圧を測定した。
【０１３４】
また、表１において、Ｓｉ−ＦＧは、メモリトランジスタを構成する島状半導体領域１０２と導電膜１０９が重なっている部分の面積を表し、ＦＧ−ＣＧは、導電膜１０９と導電膜１１１が重なっている部分の面積を表し、ＦＧ−ＢＣＧは、導電膜１０９とバックコントロールゲートを構成する島状半導体領域１０１が重なっている部分の面積を表している。表１にこれらの面積比を示している。
【０１３５】
ここで、メモリセルｘのレイアウトは図１５に相当する。メモリセルＡの島状半導体領域１０２とメモリセルｘの島状半導体領域１１０２の形状は同じで、かつ同じ大きさであり、メモリセルＡとメモリセルｘは、Ｓｉ−ＦＧの大きさが等しくなるように作製した。そして、メモリセルｘでは、フローティングゲートを構成する導電膜１１０９とコントロールゲートを構成する導電膜１１１１が、それぞれ、メモリセルＡの導電膜１０９、導電膜１１１よりも大きく、ＦＧ−ＣＧがメモリセルＡの２倍となっている。メモリセルＡの面積は、メモリセルｘの面積よりも約１３％小さかった。
【０１３６】
また、メモリセルｙは、メモリセルＡから島状半導体領域１０１および導電膜１１５を取り除いた構造であり、Ｓｉ−ＦＧおよびＦＧ−ＣＧの面積の大きさはメモリセルＡと同じにした。
【０１３７】
メモリセルＡとメモリセルｘの書き込み電圧、消去電圧は、それぞれ、表１の値を小数点第１位で四捨五入すると互いに等しくなるが、メモリセルＡの面積は、メモリセルｘのそれに比べて約１３％も減少している。このことは、メモリトランジスタにバックコントロールゲートを設けることで、書き込み電圧、消去電圧を増加させることなく、メモリセルの面積を縮小できることを示している。なお、本実施例のメモリセルＡでは、島状半導体領域１０２を導電膜１０９のごく一部と重なるように設けた。ただし、メモリセルＡの構成は本発明の一例であり、領域１２１内において、島状半導体領域１０２が形成される領域と、素子分離の領域とを除いて、導電膜１０９と重なるほぼ全ての領域にわたってバックコントロールゲート（島状半導体領域１０１）を設けることができる。このようにすることで、より本実施例の効果が顕著となることは言うまでもない。つまり、本実施例のメモリセルの構成は、メモリセルの高集積化に非常に有効であることが明らかになった。
【０１３８】
また、表１に示したように、バックコントロールゲートを設けることで、書き込み電圧、消去電圧の低電圧化が達成されていることが分かる。メモリセルＡとメモリセルｙに着目すると、これらの面積比Ｓｉ−ＦＧ：ＦＧ−ＣＧが等しいが、書き込み電圧、消去電圧は、メモリセルＡの方が小さい。このことは、メモリトランジスタにバックコントロールゲートを設けることで、メモリセルの面積を拡大することなく、書き込み電圧および消去電圧を低減できることを示している。つまり、本実施例の構成は、メモリセルの低消費電力化に非常に有効であることが明らかになった。
【符号の説明】
【０１３９】
１００ 基板
１０１ 島状半導体領域（バックコントロールゲート）
１０２ 島状半導体領域
１０３、１０４ 第１の不純物領域
１０５、１０６ 第２の不純物領域
１０７ チャネル形成領域
１０８ 絶縁膜
１０９ 導電膜（フローティングゲート）
１１０ 絶縁膜
１１１ 導電膜（コントロールゲート、ワード線）
１１２ 絶縁膜
１１３ 導電膜（ソース線）
１１４ 導電膜（ビット線）
１１５ 導電膜
１１６〜１２０ 開口
１２１ メモリセル
１３０ 絶縁膜
【特許請求の範囲】
【請求項１】
複数のメモリセルを有する不揮発性半導体記憶装置であって、
前記メモリセルは、
絶縁表面上に形成され、チャネル形成領域、ソース領域またはドレイン領域となる一対の不純物領域が形成されている第１の島状半導体領域と、
絶縁表面上に形成されている第２の島状半導体領域と、
前記第１の島状半導体領域および前記第２の島状半導体領域と重なるフローティングゲートと、
前記フローティングゲートと重なり、かつ前記第２の島状半導体領域に電気的に接続されているコントロールゲートと、
前記第１の島状半導体領域および前記第２の島状半導体領域と、前記フローティングゲートとの間に形成されている第１の絶縁膜と、
前記フローティングゲートと前記コントロールゲートとの間に形成されている第２の絶縁膜と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のメモリセルを有する不揮発性半導体記憶装置であって、
絶縁表面上に形成され、チャネル形成領域、ソース領域またはドレイン領域となる一対の不純物領域が形成されている島状半導体領域と、
前記メモリセルは、
絶縁表面上に形成されている導電膜と、
前記島状半導体領域および前記導電膜と重なるフローティングゲートと、
前記フローティングゲートと重なり、かつ前記導電膜に電気的に接続されているコントロールゲートと、
前記島状半導体領域および前記導電膜と、前記フローティングゲートとの間に形成されている第１の絶縁膜と、
前記フローティングゲートと前記コントロールゲートの間に形成されている第２の絶縁膜と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１において、
前記第１の絶縁膜の前記第１の島状半導体領域と重なっている領域は、部分的に膜厚が薄いことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１または３において、
前記第１の絶縁膜の前記第２の島状半導体領域と重なっている領域は、部分的に膜厚が薄いことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項２において、
前記第１の絶縁膜の前記島状半導体領域と重なっている領域は、部分的に膜厚が薄いことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項２または５において、
前記第１の絶縁膜の前記導電膜と重なっている領域は、部分的に膜厚が薄いことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１、３および４のいずれか１項において、
前記第１の島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１、３、４および７のいずれか１項において、
前記第２の島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項２、５および６のいずれか１項において、
前記第島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１乃至９のいずれか１項において、
前記第２の絶縁膜を介して、前記コントロールゲートは前記フローティングゲートの上面および側面を覆っていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
複数のメモリセルを有する不揮発性半導体記憶装置であって、
前記メモリセルは、
絶縁表面上に形成され、チャネル形成領域、ソース領域またはドレイン領域となる一対の不純物領域が形成されている第１の島状半導体領域と、
絶縁表面上に形成されている第２の島状半導体領域と、
前記第１の島状半導体領域および前記第２の島状半導体領域と重なるフローティングゲートと、
前記フローティングゲートと重なり、かつ前記第２の島状半導体領域に電気的に接続されているコントロールゲートと、
前記第１の島状半導体領域および前記第２の島状半導体領域と、前記フローティングゲートの間に形成されている第１の絶縁膜と、
前記第１の絶縁膜上に形成され、かつ前記第１の島状半導体領域および前記第２の島状半導体領域と、前記フローティングゲートとの間に形成されている第２の絶縁膜と、
前記フローティングゲートと前記コントロールゲートとの間に形成されている第３の絶縁膜と、
前記第１の絶縁膜の前記第１の島状半導体領域と重なる部分に形成されている開口と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項１２】
複数のメモリセルを有する不揮発性半導体記憶装置であって、
前記メモリセルは、
絶縁表面上に形成され、チャネル形成領域、ソース領域またはドレイン領域となる一対の不純物領域が形成されている島状半導体領域と、
絶縁表面上に形成されている導電膜と、
前記島状半導体領域および前記導電膜と重なるフローティングゲートと、
前記フローティングゲートと重なり、かつ前記導電膜に電気的に接続されているコントロールゲートと、
前記島状半導体領域および前記導電膜と、前記フローティングゲートとの間に形成されている第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記島状半導体領域および前記導電膜と、前記フローティングゲートとの間に形成されている第２の絶縁膜と、
前記フローティングゲートと前記コントロールゲートとの間に形成されている第３の絶縁膜と、
前記第１の絶縁膜の前記第１の島状半導体領域と重なる部分に形成されている開口と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１１において、
前記第１の絶縁膜には、前記第２の島状半導体領域と重なる部分に他の開口が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１２において、
前記第１の絶縁膜には、前記導電膜と重なる部分に他の開口が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１１または１３において、
前記第１の島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１１、１３および１５のいずれか１項において、
前記第２の島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１２または１４において、
前記島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１１乃至１７のいずれか１項において、
前記第３の絶縁膜を介して、前記コントロールゲートは前記フローティングゲートの上面および側面を覆っていることを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１乃至１８のいずれか１項において、
前記複数のメモリセルは基板上に形成されており、
前記基板は、ガラス基板、石英基板、および樹脂基板のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項１】
複数のメモリセルを有する不揮発性半導体記憶装置であって、
前記メモリセルは、
絶縁表面上に形成され、チャネル形成領域、ソース領域またはドレイン領域となる一対の不純物領域が形成されている第１の島状半導体領域と、
絶縁表面上に形成されている第２の島状半導体領域と、
前記第１の島状半導体領域および前記第２の島状半導体領域と重なるフローティングゲートと、
前記フローティングゲートと重なり、かつ前記第２の島状半導体領域に電気的に接続されているコントロールゲートと、
前記第１の島状半導体領域および前記第２の島状半導体領域と、前記フローティングゲートとの間に形成されている第１の絶縁膜と、
前記フローティングゲートと前記コントロールゲートとの間に形成されている第２の絶縁膜と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のメモリセルを有する不揮発性半導体記憶装置であって、
絶縁表面上に形成され、チャネル形成領域、ソース領域またはドレイン領域となる一対の不純物領域が形成されている島状半導体領域と、
前記メモリセルは、
絶縁表面上に形成されている導電膜と、
前記島状半導体領域および前記導電膜と重なるフローティングゲートと、
前記フローティングゲートと重なり、かつ前記導電膜に電気的に接続されているコントロールゲートと、
前記島状半導体領域および前記導電膜と、前記フローティングゲートとの間に形成されている第１の絶縁膜と、
前記フローティングゲートと前記コントロールゲートの間に形成されている第２の絶縁膜と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１において、
前記第１の絶縁膜の前記第１の島状半導体領域と重なっている領域は、部分的に膜厚が薄いことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１または３において、
前記第１の絶縁膜の前記第２の島状半導体領域と重なっている領域は、部分的に膜厚が薄いことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項２において、
前記第１の絶縁膜の前記島状半導体領域と重なっている領域は、部分的に膜厚が薄いことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項２または５において、
前記第１の絶縁膜の前記導電膜と重なっている領域は、部分的に膜厚が薄いことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１、３および４のいずれか１項において、
前記第１の島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１、３、４および７のいずれか１項において、
前記第２の島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項２、５および６のいずれか１項において、
前記第島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１乃至９のいずれか１項において、
前記第２の絶縁膜を介して、前記コントロールゲートは前記フローティングゲートの上面および側面を覆っていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
複数のメモリセルを有する不揮発性半導体記憶装置であって、
前記メモリセルは、
絶縁表面上に形成され、チャネル形成領域、ソース領域またはドレイン領域となる一対の不純物領域が形成されている第１の島状半導体領域と、
絶縁表面上に形成されている第２の島状半導体領域と、
前記第１の島状半導体領域および前記第２の島状半導体領域と重なるフローティングゲートと、
前記フローティングゲートと重なり、かつ前記第２の島状半導体領域に電気的に接続されているコントロールゲートと、
前記第１の島状半導体領域および前記第２の島状半導体領域と、前記フローティングゲートの間に形成されている第１の絶縁膜と、
前記第１の絶縁膜上に形成され、かつ前記第１の島状半導体領域および前記第２の島状半導体領域と、前記フローティングゲートとの間に形成されている第２の絶縁膜と、
前記フローティングゲートと前記コントロールゲートとの間に形成されている第３の絶縁膜と、
前記第１の絶縁膜の前記第１の島状半導体領域と重なる部分に形成されている開口と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項１２】
複数のメモリセルを有する不揮発性半導体記憶装置であって、
前記メモリセルは、
絶縁表面上に形成され、チャネル形成領域、ソース領域またはドレイン領域となる一対の不純物領域が形成されている島状半導体領域と、
絶縁表面上に形成されている導電膜と、
前記島状半導体領域および前記導電膜と重なるフローティングゲートと、
前記フローティングゲートと重なり、かつ前記導電膜に電気的に接続されているコントロールゲートと、
前記島状半導体領域および前記導電膜と、前記フローティングゲートとの間に形成されている第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記島状半導体領域および前記導電膜と、前記フローティングゲートとの間に形成されている第２の絶縁膜と、
前記フローティングゲートと前記コントロールゲートとの間に形成されている第３の絶縁膜と、
前記第１の絶縁膜の前記第１の島状半導体領域と重なる部分に形成されている開口と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１１において、
前記第１の絶縁膜には、前記第２の島状半導体領域と重なる部分に他の開口が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１２において、
前記第１の絶縁膜には、前記導電膜と重なる部分に他の開口が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１１または１３において、
前記第１の島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１１、１３および１５のいずれか１項において、
前記第２の島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１２または１４において、
前記島状半導体領域は単結晶シリコン膜、多結晶シリコン膜、および微結晶シリコン膜のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１１乃至１７のいずれか１項において、
前記第３の絶縁膜を介して、前記コントロールゲートは前記フローティングゲートの上面および側面を覆っていることを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１乃至１８のいずれか１項において、
前記複数のメモリセルは基板上に形成されており、
前記基板は、ガラス基板、石英基板、および樹脂基板のいずれか一であることを特徴とする不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００９−２９５９７１（Ｐ２００９−２９５９７１Ａ）
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願番号】特願２００９−１１０３４４（Ｐ２００９−１１０３４４）
【出願日】平成２１年４月３０日（２００９．４．３０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願日】平成２１年４月３０日（２００９．４．３０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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