メモリ用シフトレジスタ及びその製造方法
【課題】大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタを提供する。
【解決手段】一の実施形態によれば、メモリ用シフトレジスタは、基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に向かい合う第１及び第２の制御電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第１の制御電極側に一列に設けられた複数の第１の浮遊電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第２の制御電極側に一列に設けられた複数の第２の浮遊電極を備える。さらに、前記第１及び第２の浮遊電極の各々は、前記第１方向に垂直な平面に対し、鏡面非対称な平面形状を有する。
【解決手段】一の実施形態によれば、メモリ用シフトレジスタは、基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に向かい合う第１及び第２の制御電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第１の制御電極側に一列に設けられた複数の第１の浮遊電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第２の制御電極側に一列に設けられた複数の第２の浮遊電極を備える。さらに、前記第１及び第２の浮遊電極の各々は、前記第１方向に垂直な平面に対し、鏡面非対称な平面形状を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリ用シフトレジスタ及びその製造方法に関する。
【背景技術】
【０００２】
メモリの大容量化を実現する方法として、シフトレジスタ型メモリが提案されている。シフトレジスタ型メモリでは、各メモリセルユニットに記憶素子、選択素子、データ引き出し配線を作り込む方法ではなく、記憶素子内の記憶データをセンサや配線の位置まで転送する方法が採用される。そのため、シフトレジスタ型メモリには、記憶素子を高密度に配置できる可能性があり、メモリ容量が飛躍的に増大する可能性がある。
【０００３】
この利点を活用するために、メモリ用シフトレジスタでは、各ビット（各桁）ごとに制御電極を設けることは望ましくない。よって、ビット列全体に対し何らかの作用を加えることで、所望の桁数のシフト動作を行う必要がある。
【０００４】
しかしながら、全桁のデータを間違いなく桁送りすることは容易ではない。特に、大容量メモリの実現のために１００桁以上のデータを取り扱う場合には、シフトレジスタの物理的な長さも大きくなる。そのため、容量成分やインダクタンス成分による信号波形の鈍りにより、誤動作の可能性が増大してしまうことが考えられる。
【０００５】
以上のように、大容量のシフトレジスタ型メモリを実現するためには、ビット列全体に対する操作により、各ビットのデータを間違いなく転送できる、信頼性の高いシフトレジスタが必要となる。しかしながら、従来のシフトレジスタでは、このようなシフト動作を行うことは困難と考えられていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許６８３４００５号
【非特許文献】
【０００７】
【非特許文献１】S. S. P. Parkin et al., SCIENCE Vo.320 pp.190
【非特許文献２】IEDM2004, NTT, "Room-temperature single-electron transfer and detection with silicon nanodevices"
【発明の概要】
【発明が解決しようとする課題】
【０００８】
大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタ及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
一の実施形態であるメモリ用シフトレジスタは、基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に向かい合う第１及び第２の制御電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第１の制御電極側に一列に設けられた複数の第１の浮遊電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第２の制御電極側に一列に設けられた複数の第２の浮遊電極を備える。さらに、前記第１及び第２の浮遊電極の各々は、前記第１方向に垂直な平面に対し、鏡面非対称な平面形状を有する。
【００１０】
また、別の実施形態であるメモリ用シフトレジスタの製造方法では、基板上に、第１方向に互いに隣接し、前記第１方向に垂直な第２方向に延びる複数のラインパターンを形成する。さらに、前記方法では、前記基板上に、前記第１方向に延び、前記第２方向に向かい合う第１及び第２の側壁絶縁膜を、前記複数のラインパターンを挟むように形成する。さらに、前記方法では、前記基板上に、前記第１方向に延び、前記第２方向に向かい合う第１及び第２の制御電極を、前記第１及び第２の側壁絶縁膜を挟むように形成する。さらに、前記方法では、前記複数のラインパターン上に、球状又は円柱状の複数の自己組織化膜を形成する。さらに、前記方法では、前記自己組織化膜をマスクとして、前記複数のラインパターンをエッチングする。さらに、前記方法では、前記複数のラインパターンのエッチング後に、各ラインパターンの片側の側面に浮遊電極を形成する。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態のシフトレジスタ型メモリの構成を示す平面図である。
【図２】第１実施形態のシフトレジスタ型メモリの動作原理を説明するための平面図である。
【図３】第１実施形態のシフトレジスタの最初段の記憶層の第１構成例を示す平面図である。
【図４】第１実施形態のシフトレジスタの最初段の記憶層の第２構成例を示す平面図である。
【図５】第１実施形態のシフトレジスタの最初段の記憶層への書き込み部の構成例を示す斜視図である。
【図６】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(1/8)である。
【図７】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(2/8)である。
【図８】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(3/8)である。
【図９】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(4/8)である。
【図１０】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(5/8)である。
【図１１】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(6/8)である。
【図１２】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(7/8)である。
【図１３】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(8/8)である。
【図１４】第１実施形態のシフトレジスタ型メモリの製造方法の変形例を説明するための図である。
【図１５】浮遊電極の成長メカニズムを説明するための平面図である。
【図１６】浮遊電極の角部の形状について説明するための平面図である。
【図１７】第２実施形態のシフトレジスタ型メモリの構成を示す概略図である。
【図１８】第３実施形態のシフトレジスタ型メモリの構成を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を、図面を参照して説明する。
【００１３】
（第１実施形態）
図１は、第１実施形態のシフトレジスタ型メモリの構成を示す平面図である。
【００１４】
本実施形態のシフトレジスタ型メモリは、１本以上のメモリ用シフトレジスタを備えている。図１には、本実施形態のメモリを構成する１本のシフトレジスタが示されている。
【００１５】
図１のシフトレジスタは、基板上に配置された一対の制御電極１０１と、これらの制御電極１０１間に配置された複数の浮遊電極１０３を備えている。図１には、基板の主面に平行で、互いに垂直なＸ方向及びＹ方向と、基板の主面に垂直なＺ方向が示されている。Ｘ方向とＹ方向は、それぞれ第１方向と第２方向の例である。
【００１６】
図１には、制御電極１０１として、第１の制御電極１０１Ａと、第２の制御電極１０１Ｂが示されている。第１、第２の制御電極１０１Ａ、１０１Ｂは、Ｘ方向に延び、Ｙ方向に向かい合っている。
【００１７】
一方、図１には、浮遊電極１０３として、複数の第１の浮遊電極１０３Ａと、複数の第２の浮遊電極１０３Ｂが示されている。制御電極１０１間において、第１の浮遊電極１０３Ａは、第１の制御電極１０１Ａ側に一列に配置され、第２の浮遊電極１０３Ｂは、第２の制御電極１０１Ｂ側に一列に配置されている。
【００１８】
第１、第２の浮遊電極１０３Ａ、１０３Ｂのうち、一方は、電荷を蓄積するための記憶層として使用され、他方は、電荷を転送するためのバッファ層として使用される。本実施形態では、便宜上、第１の浮遊電極１０３Ａの方を記憶層と呼び、第２の浮遊電極１０３Ｂの方をバッファ層と呼ぶことにする。図１では、第１の浮遊電極１０３Ａが、−Ｘ方向から順にＳ1〜Ｓ4で示され、第２の浮遊電極１０３Ｂが、−Ｘ方向から順にＢ1〜Ｂ4で示されている。
【００１９】
図１のシフトレジスタはさらに、制御電極１０１と浮遊電極１０３との間に形成された絶縁膜１０２を備えている。絶縁膜１０２は例えば、シリコン酸化膜よりも誘電率の高い絶縁膜（例えばシリコン窒化膜又はｈｉｇｈ−ｋ絶縁膜）である。各浮遊電極１０３は、絶縁膜１０２の存在により、制御電極１０１から電気的に浮遊した状態となっている。
【００２０】
図１のシフトレジスタはさらに、制御電極１０１間に、浮遊電極１０３同士を分離するよう埋め込まれた絶縁膜１１１を備えている。絶縁膜１１１は、例えばシリコン酸化膜である。浮遊電極１０３同士は、絶縁膜１１１の存在により、互いに電気的に絶縁された状態となっている。
【００２１】
なお、図１では、第１の制御電極１０１Ａと第１の浮遊電極１０３Ａとの間の絶縁膜１０２が、符号１０２Ａで示され、第２の制御電極１０１Ｂと第２の浮遊電極１０３Ｂとの間の絶縁膜１０２が、符号１０２Ｂで示されている。後述するように、絶縁膜１０２は、より詳細には、各浮遊電極１０３の第２、第３の辺側の側面にも形成されている（図３、図４を参照）。
【００２２】
次に、各浮遊電極１０３の平面形状について説明する。
【００２３】
図１に示すように、浮遊電極１０３は、Ｘ方向に垂直な平面に対し、鏡面非対称な平面形状を有している。即ち、浮遊電極１０３は、図１において、左右非対称な平面形状を有している。
【００２４】
より具体的に言うと、浮遊電極１０３は、Ｘ方向に平行な第１の辺と、Ｙ方向に平行な第２の辺と、Ｘ方向、Ｙ方向に非平行な第３の辺と、を有する直角三角形状の平面形状を有している。第１の辺は、絶縁膜１０２に接する側に位置している。また、第２の辺は、第１の辺よりも＋Ｘ方向側に位置している。
【００２５】
図１では、第１の辺の長さがａで示され、第２の辺の長さがｂで示されている。また、第１の辺と第３の辺との角度がαで示され、第２の辺と第３の辺との角度がβで示されている。本実施形態では、長さａは長さｂよりも長く設定され（ａ＞ｂ）、角度αは角度βよりも小さく設定されている（α＜β）。
【００２６】
なお、本実施形態では、第１の浮遊電極１０３Ａは、すべて同じ平面形状を有しているが、２種類以上の形状の第１の浮遊電極１０３Ａを含んでいても構わない。同様に、第２の浮遊電極１０３Ｂは、すべて同じ平面形状を有しているが、２種類以上の形状の第２の浮遊電極１０３Ｂを含んでいても構わない。また、第２の浮遊電極１０３Ｂは、第１の浮遊電極１０３Ａと鏡面対称な平面形状を有しているが、その他の形状を有していても構わない。
【００２７】
次に、浮遊電極１０３の配置について説明する。
【００２８】
図１では、第１の浮遊電極１０３Ａと、第２の浮遊電極１０３Ｂは、Ｘ方向に沿って交互に配置されている。即ち、これらの浮遊電極１０３は、Ｘ方向に沿って、１０３Ａ、１０３Ｂ、１０３Ａ、１０３Ｂ、、、、、のように互い違いに配置されている。また、隣接する第１の浮遊電極１０３Ａと第２の浮遊電極１０３Ｂとの距離は、一定となっている。
【００２９】
ここで、第１の浮遊電極Ｓ2と、第２の浮遊電極Ｂ2、Ｂ3を例に、浮遊電極１０３同士の位置関係について説明する。
【００３０】
浮遊電極Ｂ3は、浮遊電極Ｓ2の＋Ｘ方向に隣接しており、浮遊電極Ｂ2は、浮遊電極Ｓ2の−Ｘ方向に隣接している。図１では、浮遊電極Ｓ2の角部βと浮遊電極Ｂ3との距離が、Ｄ1で示され、浮遊電極Ｓ2の角部βと浮遊電極Ｂ2との距離が、Ｄ2で示されている。
【００３１】
本実施形態では、距離Ｄ1は、距離Ｄ2よりも短く設定されており（Ｄ1＜Ｄ2）、好ましくは、距離Ｄ2に比べ大幅に短く設定される（Ｄ1＜＜Ｄ2）。このような構成には、後述するように、浮遊電極Ｓ2内の電荷を、概ね浮遊電極Ｂ2、Ｂ3のうちのＢ3のみに転送できるという利点がある。なお、長さａを長さｂよりも長く設定することには、長さａを長さｂよりも短く設定する場合に比べて、Ｄ1＜Ｄ2（さらにはＤ1＜＜Ｄ2）の条件を満たす配置が実現しやすいという利点がある。
【００３２】
なお、距離Ｄ1は、長すぎると電荷のトンネル効果が起こりにくく、短すぎると電荷のトンネル効果が起こり過ぎるという問題がある。そこで、本実施形態では、距離Ｄ1を、例えば３〜５ｎｍに設定する。また、本実施形態では、第１の制御電極１０１Ａと第１の浮遊電極１０３Ａとの距離や、第２の制御電極１０１Ｂと第２の浮遊電極１０３Ｂとの距離も、例えば３〜５ｎｍに設定する。
【００３３】
本実施形態では、各浮遊電極１０３は、直角三角形状の平面形状を有しているが、角部βのように、＋Ｘ方向に隣接する浮遊電極１０３の付近に鋭端部を有する形状であれば、その他の形状を有していても構わない。このような浮遊電極１０３の例については、後述する第３実施形態で説明する。
【００３４】
（１）シフトレジスタ型メモリの動作原理
次に、図２を参照して、上記のシフトレジスタ型メモリの動作原理について説明する。
【００３５】
図２は、第１実施形態のシフトレジスタ型メモリの動作原理を説明するための平面図である。
【００３６】
図２(ａ)は、各第１の浮遊電極１０３Ａが電子を保持している状態を示している。
【００３７】
この状態で第２の制御電極１０１Ｂに正電圧を印加し、第１の制御電極１０１Ａに負電圧を印加すると、各第１の浮遊電極１０３Ａの角部βと、＋Ｙ方向に隣接する第２の浮遊電極１０３Ｂとの間に、強い電界が生じる。その結果、各第１の浮遊電極１０３Ａ内の電子は、電界放出により、＋Ｙ方向に隣接する第２の浮遊電極１０３Ｂへと放出（転送）される（図２(ｂ)）。図２(ｂ)では、第１の浮遊電極Ｓ1、Ｓ2、Ｓ3内の電子が、それぞれ第２の浮遊電極Ｂ2、Ｂ3、Ｂ4へと放出されている。
【００３８】
本実施形態では、各第１の浮遊電極１０３Ａ内の電子は、概ね＋Ｙ方向に隣接する第２の浮遊電極１０３Ｂのみへと放出され、−Ｙ方向に隣接する第２の浮遊電極１０３Ｂへは放出されない。これは、Ｄ1＜Ｄ2（好ましくはＤ1＜＜Ｄ2）の条件により、＋Ｙ方向に隣接する第２の浮遊電極１０３Ｂとの間に、−Ｙ方向に隣接する第２の浮遊電極１０３Ｂとの間よりも強い電界が生じることに起因している。
【００３９】
なお、第１の制御電極１０１Ａと第１の浮遊電極１０３Ａとの対向面積や、第２の制御電極１０１Ｂと第２の浮遊電極１０３Ｂとの対向面積は、面積が広いため、電極間で容量結合が生じやすい。しかしながら、これらの電極は平滑面同士が向かい合っているため、これらの電極間では、電界集中は生じず、電子のやり取りが生じない程度に抑えることができる。よって、シフトレジスタ内では、電子は、浮遊電極１０３間でやり取りされる。
【００４０】
次に、図２(ｂ)の状態で、第１の制御電極１０１Ａに正電圧を印加し、第２の制御電極１０１Ｂに負電圧を印加すると、各第２の浮遊電極１０３Ｂの角部βと、＋Ｙ方向に隣接する第１の浮遊電極１０３Ａとの間に、強い電界が生じる。その結果、各第２の浮遊電極１０３Ｂ内の電子は、電界放出により、＋Ｙ方向に隣接する第１の浮遊電極１０３Ａへと放出（転送）される（図２(ｃ)）。図２(ｃ)では、第２の浮遊電極Ｂ2、Ｂ3、Ｂ4内の電子が、それぞれ第１の浮遊電極Ｓ2、Ｓ3、Ｓ4へと放出されている。
【００４１】
こうして、第１の浮遊電極Ｓ1、Ｓ2、Ｓ3内の電子はそれぞれ、＋Ｘ方向に隣接する第１の浮遊電極Ｓ2、Ｓ3、Ｓ4へと転送される（図２(ｄ)）。
【００４２】
このように、本実施形態では、制御電極１０１Ａ、１０１Ｂにそれぞれ正電圧、負電圧を印加する処理と、制御電極１０１Ａ、１０１Ｂにそれぞれ負電圧、正電圧を印加する処理を交互に繰り返すことで、各記憶層（１０３Ａ）内の電荷を、＋Ｘ方向の記憶層へと転送することができる。本実施形態では、これを利用することで、記憶データの桁送りを行うことができる。
【００４３】
上述の説明では、第１、第２の制御電極１０１Ａ、１０１Ｂの双方に電圧を印加させたが、これらの電極１０１Ａ、１０１Ｂの間に電界を形成することができれば、片方を０Ｖとし、もう片方のみに電圧を印加させても構わない。
【００４４】
（２）シフトレジスタの最初段の記憶層の構成例
次に、図３〜図５を参照し、上記のシフトレジスタの最初段の記憶層の構成例について説明する。
【００４５】
図３は、第１実施形態のシフトレジスタの最初段の記憶層の第１構成例を示す平面図である。
【００４６】
図３では、最初段の記憶層が、符号Ｓ0で示されている。図３のシフトレジスタでは、データの書き込みが、最初に記憶層Ｓ0に対して行われる。そして、このデータは、バッファ層Ｂ1、記憶層Ｓ1、バッファ層Ｂ2、記憶層Ｓ2、、、、、の順に転送されていく。
【００４７】
本構成例では、第１の制御電極１０１Ａが、記憶層Ｓ0用の制御電極と、その他の記憶層用の制御電極に分割されている。そして、本構成例では、電子が、記憶層Ｓ0用の制御電極から記憶層Ｓ0に注入されることで、記憶層Ｓ0へのデータ書き込みが行われる。
【００４８】
また、本構成例では、記憶層Ｓ0への電子注入を容易にするため、次のいずれかの構成を採用可能である。１）記憶層Ｓ0と制御電極１０１Ａとの間の絶縁膜１０２だけ、他の絶縁膜１０２よりも誘電率の低い絶縁膜（例えば、シリコン酸化膜）とする。２）記憶層Ｓ0と制御電極１０１Ａとの間の絶縁膜１０２の膜厚Ｈ0を、他の絶縁膜１０２の膜厚Ｈよりも薄くする。図３には、２）の構成が例示されている。なお、１）の構成と２）の構成は、組み合わせて採用しても構わない。
【００４９】
ここで、記憶層Ｓ0用の制御電極１０１Ａ以外の制御電極１０１Ａに印加する電圧を、Ｖ1で表し、制御電極１０１Ｂに印加する電圧を、Ｖ2で表すことにする。さらに、記憶層Ｓ0用の制御電極１０１Ａに印加する電圧を、Ｖ0で表す。
【００５０】
１）や２）の構成を採用しない場合、記憶層Ｓ0に電子を注入する際には、電圧Ｖ0の絶対値は、電圧Ｖ1の絶対値より大きい値に設定される（|Ｖ0|＞|Ｖ1|）。理由は、電圧Ｖ1は、制御電極１０１Ａから記憶層に電子を注入できない電圧に設定されているのに対し、電子注入時の電圧Ｖ0は、制御電極１０１Ａから記憶層Ｓ0に電子を注入できる電圧に設定する必要があるからである。
【００５１】
また、１）や２）の構成を採用しない場合に、記憶層Ｓ0を、他の記憶層と同様に、電子の転送用に使用する際には、電圧Ｖ0の絶対値は、電圧Ｖ1の絶対値以下の値に設定される（|Ｖ0|≦|Ｖ1|）。
【００５２】
一方、１）や２）の構成を採用する場合には、電圧Ｖ0と電圧Ｖ1の関係として、これとは別の関係が採用される。
【００５３】
記憶層Ｓ0に電子を注入する際の電圧Ｖ0と電圧Ｖ1の関係に関しては、記憶層Ｓ0と制御電極１０１Ａとの間の絶縁膜１０２の材質や膜厚も考慮する必要があるため、シフトレジスタの設計ごとに異なる。
【００５４】
例えば２）の構成を採用する場合、記憶層Ｓ0を、他の記憶層と同様に、電子の転送用に使用する際には、電圧Ｖ0の絶対値は、電圧Ｖ1の絶対値より小さい値に設定される（|Ｖ0|＜|Ｖ1|）。|Ｖ0|＝|Ｖ1|が除外されている理由は、記憶層Ｓ0と制御電極１０１Ａとの間の絶縁膜１０２の材質や膜厚の関係上、|Ｖ0|を|Ｖ1|と同じ値に設定すると、記憶層Ｓ0は制御電極１０１Ａとより強く容量結合しているため、記憶層Ｓ0に過大な電圧が掛かってしまうからである。
【００５５】
図４は、第１実施形態のシフトレジスタの最初段の記憶層の第２構成例を示す平面図である。
【００５６】
本構成例は、記憶層Ｓ0用の制御電極１０１Ａが、記憶層Ｓ0と電気的に接続されている点で、第１構成例と相違している。
【００５７】
本構成例では、記憶層Ｓ0に電子を注入する際の電圧Ｖ0に関しては、バッファ層Ｂ1に電子が放出されない範囲内で、任意の電圧に設定可能である。
【００５８】
また、本構成例にて、記憶層Ｓ0を、他の記憶層と同様に、電子の転送用に使用する際には、電圧Ｖ0の絶対値は、電圧Ｖ1の絶対値より小さい値に設定される（|Ｖ0|＜|Ｖ1|）。理由は、第１構成例の場合と同様である。なお、この際のＶ0とＶ1は、記憶層Ｓ0に掛かる電圧と、その他の記憶層に掛かる電圧が、同じ値となるよう設定することが望ましい。
【００５９】
以上、最初段の記憶層Ｓ0の第１、第２構成例について説明したが、記憶層Ｓ0への書き込み部の第３の構成としては、既存の技術を採用可能である。以下、図５を参照して、記憶層Ｓ0への書き込み部の構成例について説明する。
【００６０】
図５は、第１実施形態のシフトレジスタの最初段の記憶層Ｓ0への書き込み部の構成例を示す斜視図である。
【００６１】
図５では、ＥＲ内の電子が、ＬＧ１、ＬＧ２を経由して、ＳＥＢに接続された記憶層Ｓ0（図示せず）に電子を書き込むことが可能である。
【００６２】
なお、シフトレジスタの最終段の記憶層（又はバッファ層）からの読み出しを行う読み出し部についても、既存の技術で実現可能である。読み出し部は例えば、図５に示すような単電子トランジスタ（ＳＥＴ）を最終段の記憶層の近傍に設けることで、この記憶層に蓄えられた電子を検出することが可能である。
【００６３】
（３）シフトレジスタ型メモリの製造方法
次に、図６〜図１３を参照し、上記のシフトレジスタ型メモリの製造方法について説明する。
【００６４】
上述したメモリ構造を実現するためには、数ｎｍ間隔で対向し、角部βのような鋭端部を有する浮遊電極１０３を、互い違いに形成する必要がある。また、メモリの動作安定性を考えると、制御電極１０１間の距離や、浮遊電極１０３間の距離を、精度よく設定することが望まれる。しかしながら、従来のリソグラフィ技術によるパターニングでは、これらの距離のばらつきが大きい。
【００６５】
図６〜図１３は、第１実施形態のシフトレジスタ型メモリの製造方法を示す図である。
【００６６】
各図の(ａ)、(ｂ)、(ｃ)はそれぞれ、Ｙ方向、Ｚ方向、Ｘ方向に垂直な断面における断面図である。なお、各図の(ｂ)は、符号２１３で示す層（詳細は後述）を、Ｚ方向に垂直な断面で切断した断面図に相当する。
【００６７】
本実施形態の方法ではまず、ＳＯＩ（Semiconductor On Insulator）基板２０１を用意する（図６）。ＳＯＩ基板２０１は、半導体基板２１１と、該半導体基板２１１上に順に形成された埋込絶縁膜２１２と、半導体層２１３を含んでいる。半導体基板２１１、埋込絶縁膜２１２、半導体層２１３はそれぞれ、例えばシリコン基板、シリコン酸化膜、シリコン層である。
【００６８】
次に、図６に示すように、半導体層２１３を、Ｌ／Ｓ（Line and Space）パターンに加工する。本実施形態では、半導体層２１３の加工を、いわゆる側壁転写プロセスにより行う。その結果、半導体層２１３は、リソグラフィ限界以下の寸法を有するＬ／Ｓパターンに加工される。図６に示すように、半導体層２１３は、Ｘ方向に互いに隣接し、Ｙ方向に延びる複数の半導体層（ラインパターン）２１３に加工される。
【００６９】
次に、図７に示すように、熱酸化により、各半導体層２１３の表面に、第１の絶縁膜として、シリコン酸化膜（ＳｉＯ２膜）２２１を形成する。次に、図７に示すように、斜め入射スパッタリングにより、各半導体層２１３の片側の側面に、第２の絶縁膜として、シリコン窒化膜（ＳｉＮ膜）２２２を形成する。図７では、各半導体層２１３の＋Ｘ方向側の側面に、シリコン窒化膜２２２が、シリコン酸化膜２２１を介して形成されている。
【００７０】
なお、本実施形態では、半導体層２１３の両側の側面に、シリコン窒化膜２２２を形成した後、斜めイオン照射により、片側のシリコン窒化膜２２２をエッチングすることで、図７の構造を実現してもよい。
【００７１】
次に、図８に示すように、半導体層２１３間に、犠牲膜２２３を埋め込む。犠牲膜２２３は、例えばシリコン酸化膜である。犠牲膜２２３の埋め込みは、ＳＯＩ基板２０１上の全面にシリコン酸化膜を形成し、ＣＭＰ（化学機械研磨）によりシリコン酸化膜を平坦化することで行われる。次に、図８に示すように、ＳＯＩ基板２０１上の全面に、キャップ膜２２４を形成する。キャップ膜２２４は、例えばＳｉＧｅ（シリコンゲルマニウム）膜である。
【００７２】
次に、図８に示すように、半導体層２１３、酸化膜２２１、窒化膜２２２、犠牲膜２２３、キャップ膜２２４からなる層を、Ｘ方向に延びる帯状の構造体に加工する。
【００７３】
次に、図８に示すように、ＬＰＣＶＤ（低圧化学気相成長）及びＲＩＥ（反応性イオンエッチング）により、上記構造体のＹ方向の両側面に、側壁窒化膜（ＳｉＮ膜）２２５を形成する。この側壁窒化膜２２５の膜厚が、制御電極１０１と浮遊電極１０３との距離を決定する。側壁窒化膜２２５（２２５Ａ、２２５Ｂ）は、第１及び第２の側壁絶縁膜の例である。
【００７４】
次に、図８に示すように、上記構造体のＹ方向の両側面に、側壁窒化膜２２５を介して制御電極１０１を形成する。制御電極１０１は、ＳＯＩ基板２０１上の全面に電極材を堆積し、上記構造体の両側面以外の電極材を除去することで形成される。
【００７５】
次に、図９に示すように、キャップ膜２２４を除去する。その結果、側壁窒化膜２２５間に溝が形成され、この溝内に、半導体層２１３、酸化膜２２１、窒化膜２２２、犠牲膜２２３の上面が露出される。
【００７６】
次に、図９に示すように、溝内にジブロック共重合体（diblock copolymer）を形成し、その熱処理を行うことで、ジブロック共重合体を自己組織化させる。図９には、自己組織化により溝内に細密充填された複数の自己組織化膜２２６が示されている。自己組織化膜２２６の形状は、本実施形態では球状であるが、Ｚ方向を軸方向とする円柱状であっても構わない。
【００７７】
本実施形態では、溝幅は自己組織化膜２２６のＸ方向のピッチよりも小さく設定され、ジグザグ状に配列した自己組織化膜２２６が半導体層２１３間のＸ方向のピッチに一致して並ぶように設定される。このようなピッチ設定は、自己組織化膜２２６の半径、側壁窒化膜２２５間の距離、半導体層２１３間のＸ方向のピッチを調整することで実現可能である。
【００７８】
次に、図１０に示すように、自己組織化膜２２６をマスクとして、半導体層２１３、酸化膜２２１、窒化膜２２２をエッチングする。その結果、溝内に、半導体層２１３、酸化膜２２１、窒化膜２２２からなる複数のラインパターンが、互い違いに残存することとなる。その後、犠牲膜２２３と自己組織化膜２２６が除去される。
【００７９】
次に、稀フッ酸処理により、各ラインパターンの−Ｘ方向側の酸化膜２２１を除去し、各半導体層２１３の−Ｘ方向側の側面を露出させる（図１１）。この際、各ラインパターンの＋Ｘ方向側の酸化膜２２１は、窒化膜２２２で保護されているため、稀フッ酸処理では除去されない。
【００８０】
次に、各ラインパターンの−Ｘ方向側の側面に、半導体層２１３の結晶面方位に沿ってエピタキシャル半導体層を成長させる（図１１）。このエピタキシャル半導体層が、浮遊電極１０３である。第１、第２の制御電極１０１Ａ、１０１Ｂ側のエピタキシャル半導体層が、それぞれ第１、第２の浮遊電極１０３Ａ、１０３Ｂとなる。浮遊電極１０３は、例えばシリコン層である。
【００８１】
ここで、浮遊電極１０３の成長メカニズムを、図１５を参照して説明する。図１５は、浮遊電極１０３の成長メカニズムを説明するための平面図である。
【００８２】
Ｐ1は、側壁窒化膜２２５が存在しない場合の、浮遊電極１０３の成長過程を示している。側壁窒化膜２２５が存在しない場合、浮遊電極１０３の側面では、エピタキシャル成長が(111)面でほぼ停止するため、Ｐ1のような形状の浮遊電極１０３が形成される。
【００８３】
しかしながら、側壁窒化膜２２５が存在する場合には、浮遊電極１０３の側壁窒化膜２２５側の側面では、エピタキシャル成長が結晶面方位によらず進行する。よって、Ｐ1及びＰ2を含む形状の浮遊電極１０３が形成される。
【００８４】
なお、側壁絶縁膜２２５として、シリコン窒化膜の代わりにシリコン酸化膜を採用する場合には、このようなエピタキシャル成長は起こらない。よって、本実施形態では、側壁絶縁膜２２５として、シリコン窒化膜を採用している。
【００８５】
以下、図６〜図１３に示す方法の説明を続ける。
【００８６】
次に、図１２に示すように、ＳＯＩ基板２０１上から、酸化膜２２１、窒化膜２２２、側壁窒化膜２２５を除去する。
【００８７】
次に、図１３に示すように、ＳＯＩ基板２０１上に、絶縁膜１０２と、絶縁膜１１１を順に形成する。絶縁膜１０２は例えば、シリコン酸化膜よりも誘電率の高い絶縁膜（例えばシリコン窒化膜又はｈｉｇｈ−ｋ絶縁膜）であり、制御電極１０１と浮遊電極１０３との間の隙間を埋めるように形成される。また、絶縁膜１１１は、例えばシリコン酸化膜であり、制御電極１０１間の隙間を埋めるように形成される。
【００８８】
こうして、メモリ用シフトレジスタが製造される。本方法によれば、角部βのような鋭端部を有する浮遊電極１０３を互い違いに形成することができ、その結果、図１に示す構造のシフトレジスタを製造することが可能となる。また、本方法によれば、リソグラフィ技術の加工精度以下の寸法の浮遊電極１０３を、高い精度で形成することが可能となる。
【００８９】
よって、本実施形態では、図１の構造のシフトレジスタを採用し、このシフトレジスタを例えば図６〜図１３に示す方法で製造することにより、浮遊電極１０３の寸法や電極間距離の微細化や、浮遊電極１０３の加工精度の向上等を実現することが可能となる。これにより、本実施形態では、大容量で、信頼性の高いシフトレジスタを実現することが可能となる。
【００９０】
また、図６〜図１３に示す方法によれば、このようなシフトレジスタを、比較的少ない工程数で製造することが可能となる。例えば、角部βのような鋭端部を有する浮遊電極１０３は、自己組織化膜２２６をマスクとするエッチングや、浮遊電極１０３のエピタキシャル成長により、少ない工程数で簡単に形成することができる。また、リソグラフィ技術の加工精度以下の寸法の浮遊電極１０３は、側壁転写プロセスにより、少ない工程数で簡単に形成することができる。
【００９１】
なお、図６〜図１３に示す方法では、浮遊電極１０３を、半導体層２１３と側壁窒化膜２２５を利用して成長させたが、図１４に示すように、窒化膜２２２と側壁窒化膜２２５を利用して成長させてもよい。図１４は、第１実施形態のシフトレジスタ型メモリの製造方法の変形例を説明するための図である。本変形例の方法を採用する場合、図７では、各半導体層２１３の−Ｘ方向側の側面にシリコン窒化膜２２２を形成し、図１１では、各ラインパターンの酸化膜２２１の除去を行わないようにする。
【００９２】
（４）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００９３】
以上のように、本実施形態のメモリ用シフトレジスタでは、一対の制御電極１０１間の第１、第２の制御電極１０１Ａ、１０１Ｂ側に、それぞれ複数の第１、第２の浮遊電極１０３Ａ、１０３Ｂを配置する（図１）。そして、各浮遊電極１０３の平面形状を、Ｘ方向に垂直な平面に対し鏡面非対称に設定する（図１）。これにより、図２に示す動作原理でシフト動作を行うシフトレジスタを実現することが可能となる。
【００９４】
また、本実施形態では、図１の構造のシフトレジスタを採用し、このシフトレジスタを例えば図６〜図１３に示す方法で製造することにより、浮遊電極１０３の寸法や電極間距離の微細化や、浮遊電極１０３の加工精度の向上等を実現することが可能となる。これにより、本実施形態では、大容量で、信頼性の高いシフトレジスタを実現することが可能となる。そして、図６〜図１３に示す方法によれば、このようなシフトレジスタを、少ない工程数で製造することが可能となる。
【００９５】
このように、本実施形態によれば、大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタ及びその製造方法を提供することが可能となる。
【００９６】
なお、本実施形態では、浮遊電極１０３を、シリコン層としたが、その他の半導体層としても構わない。このような半導体層の例としては、ゲルマニウム層が挙げられる。この場合には、ＳＯＩ基板２０１の半導体層２１３を、シリコン層ではなくゲルマニウム層とする。
【００９７】
また、浮遊電極１０３の角部αや角部βは、図１６に示すように、丸みを帯びていても構わない。図１６は、浮遊電極１０３の角部α、βの形状について説明するための平面図である。図１６の場合、角部αの曲率半径と、角部βの曲率半径は、同じ値でも異なる値でも構わない。
【００９８】
さらに、浮遊電極１０３の残りの角部（直角部）についても、丸みを帯びていても構わない。また、この角部の角度は、９０度でなくても構わない。
【００９９】
以下、第１実施形態の変形例である第２及び第３実施形態について説明する。第２及び第３実施形態については、第１実施形態との相違点を中心に説明する。
【０１００】
（第２実施形態）
図１７は、第２実施形態のシフトレジスタ型メモリの構成を示す概略図である。
【０１０１】
図１７(ａ)には、図１の構成のシフトレジスタ３０１が、抽象化されて示されている。書き込みデバイス３１２は、シフトレジスタ３０１の一端の浮遊電極１０３（最初段の浮遊電極１０３）に接続されており、読み出しデバイス３１１は、シフトレジスタ３０１のもう一端の浮遊電極１０３（最終段の浮遊電極１０３）に接続されている。前者の浮遊電極１０３は、第１端部浮遊電極の例であり、後者の浮遊電極１０３は、第２端部浮遊電極の例である。
【０１０２】
このシフトレジスタ３０１は、矢印Ｅ1で示すように、片方向（＋Ｘ方向）への桁送りのみが可能であり、データを逆送りすることはできない。よって、図１７(ａ)のメモリでは、書き込みデバイス３１２でシフトレジスタ３０１にデータを書き込んだ後、データを読み出す際には、各浮遊電極１０３内の電荷を桁送りにより読み出しデバイス３１１まで転送することで、データを読み出す。
【０１０３】
そのため、必要なデータ（以下「データＤ」と呼ぶ）を読み出すためには、データＤの下流側の全データを読み出し、この読み出しデータを一旦バッファメモリに蓄えてから、データＤを読み出す必要がある。そして、データＤの読み出し後に、データＤの下流側のデータを、シフトレジスタ３０１内に書き戻す必要がある。そのため、メモリの周辺回路部に、大量のバッファメモリが必要になってしまう。
【０１０４】
そこで、本実施形態では、以下の第１から第３のいずれかの対策を採用する。
【０１０５】
（１）第１の対策
第１の対策では、図１７(ａ)に示すように、読み出しデバイス３１１と書き込みデバイス３１２を、配線で接続する。そして、データＤの下流側のデータを読み出した際には、この読み出しデータを、矢印Ｅ2で示すように、該配線によりすぐに書き込みデバイス３１２に移送し、シフトレジスタ３０１内に書き戻す。これにより、バッファメモリの規模を最小限に抑えることが可能となる。
【０１０６】
なお、第１の対策では、桁送り、読み出し、書き戻し、桁送り、読み出し、書き戻し、、、の順で処理が行われ、原則的に書き込み側と読み出し側の桁送りが同時に発生する。そのため、すべての読み出しデータを不揮発的に保持するためには、バッファメモリを不揮発性にするか、あるいは、電源遮断時にバッファメモリ内のデータを不揮発性メモリに移動する必要がある。
【０１０７】
（２）第２の対策
第２の対策では、図１７(ｂ)に示すように、２本のシフトレジスタ３０１Ａ、３０１Ｂを対にして用いる。図１７(ｂ)では、シフトレジスタ３０１Ａの読み出しデバイス、書き込みデバイスが、それぞれ３１１Ａ、３１２Ａで示され、シフトレジスタ３０１Ｂの読み出しデバイス、書き込みデバイスが、それぞれ３１１Ｂ、３１２Ｂで示されている。
【０１０８】
また、図１７(ｂ)では、読み出しデバイス３１１Ａと書き込みデバイス３１２Ｂが、配線で接続されている。さらには、読み出しデバイス３１１Ｂと書き込みデバイス３１２Ａが、配線で接続されている。その結果、図１７(ｂ)では、シフトレジスタ３０１Ａとシフトレジスタ３０１Ｂが、円環状に接続されている。
【０１０９】
第２の対策では、シフトレジスタ３０１Ａを記憶用として使用し、シフトレジスタ３０１Ｂをバッファ用として使用する。よって、第２の対策によれば、第１の対策の場合のようなバッファメモリが不要となるという利点が得られる。また、シフトレジスタ３０１Ａ及び３０１Ｂの動作は、半周毎にリフレッシュ動作が入るのと同様の動作となり、データの高速アクセスと高信頼化を実現することが可能となる。
【０１１０】
なお、シフトレジスタ３０１Ａは、図１７(ａ)のシフトレジスタ３０１の配線を、シフトレジスタ３０１Ｂと、その上流の配線と、その下流の配線とに置き換えたような構造を有している。シフトレジスタ３０１Ａから読み出されたデータは、シフトレジスタ３０１Ｂとこれらの配線を介して、シフトレジスタ３０１Ａに書き戻すことが可能である。
【０１１１】
（３）第３の対策
第３の対策では、図１７(ａ)のシフトレジスタ３０１を、ｎ個の記憶層と、ｎ＋１個のバッファ層で構成する（ｎは２以上の整数）。よって、最初段の浮遊電極１０３と、最終段の浮遊電極１０３は、共にバッファ層である。
【０１１２】
そして、第３の対策では、最初段のバッファ層と、最終段のバッファ層を、読み出しデバイス３１１と書き込みデバイス３１２を介さずに、配線で直接接続する。よって、第３の対策では、最終段のデータを最初段に書き戻す必要はなく、最終段のデータがそのまま最初段のデータとなる。よって、第３の対策によれば、読み出しデータの取り扱いを簡単化することが可能となる。なお、データの不揮発性は、最初段のバッファ層から次段の記憶層にデータが転送された場合に保証される。
【０１１３】
なお、第３の対策は、図１７(ａ)のシフトレジスタ３０１の代わりに、図１７(ｂ)のシフトレジスタ３０１Ａ、３０１Ｂに適用しても構わない。この場合、シフトレジスタ３０１Ａの最初段とシフトレジスタ３０１Ｂの最終段が配線で直接接続され、シフトレジスタ３０１Ｂの最初段とシフトレジスタ３０１Ａの最終段が配線で直接接続される。
【０１１４】
また、第３の対策を採用する場合、最初段のバッファ層の構造としては、例えば、図３や図４の最初段の記憶層Ｓ0と同様の構造を採用することが可能である。
【０１１５】
（４）第２実施形態の効果
最後に、第２実施形態の効果について説明する。
【０１１６】
以上のように、本実施形態では、１本以上のシフトレジスタを、配線で円環状に接続する構造を採用する。よって、本実施形態によれば、バッファメモリを削減することや不要とすることが可能となる。
【０１１７】
なお、１枚の基板上に複数のシフトレジスタ３０１を配置する場合、これらのシフトレジスタ３０１は、基板面（主面）に平行な方向に並べて配置してもよいし、基板面に垂直な方向に積上げて、データが基板面に垂直な方向に転送されるように配置してもよい。また、前者の配置と後者の配置は、組み合わせて採用してもよい。シフトレジスタ３０１の積上げ個数を増加させることで、メモリのさらなる大容量化が可能となる。なお、このような配置は、上述の第１から第３の対策を採用しない場合であっても採用可能である。
【０１１８】
（第３実施形態）
図１８は、第３実施形態のシフトレジスタ型メモリの構成を示す平面図である。
【０１１９】
本実施形態の浮遊電極１０３は、第１実施形態と同様に、Ｘ方向に垂直な平面に対し、鏡面非対称な平面形状を有している。
【０１２０】
しかしながら、本実施形態では、各浮遊電極１０３が、板状電極部４０１と、線状電極部４０２とを有している。符号４０１Ａ、４０２Ａはそれぞれ、第１の浮遊電極１０３Ａの板状電極部、線状電極部を表し、符号４０１Ｂ、４０２Ｂはそれぞれ、第２の浮遊電極１０３Ｂの板状電極部、線状電極部を表す。
【０１２１】
板状電極部４０１は、Ｙ方向に垂直な面内方向に拡がる板状の形状を有している。板状電極部４０１は、例えば、円盤状の形状を有するシリコン層である。第１の板状電極部４０１Ａは、絶縁膜１０２Ａに接するよう配置されており、第２の板状電極部４０１Ｂは、絶縁膜１０２Ｂに接するよう配置されている。
【０１２２】
一方、線状電極部４０２は、板状電極部４０１の表面から延びる線状の形状を有している。第１の線状電極部４０２Ａは、第１の板状電極部４０１Ａの表面から第２の制御電極１０１Ｂの方向に延びており、第２の線状電極部４０２Ｂは、第２の板状電極部４０１Ｂの表面から第１の制御電極１０１Ａの方向に延びている。線状電極部４０２は、例えば、ウィスカー、ナノワイヤ、又はナノチューブである。
【０１２３】
ここで、第１の浮遊電極Ｓ2と、第２の浮遊電極Ｂ2、Ｂ3を例に、浮遊電極１０３同士の位置関係について説明する。
【０１２４】
図１８では、浮遊電極Ｓ2の線状電極部４０２Ａの先端と浮遊電極Ｂ3との距離が、Ｄ1で示され、浮遊電極Ｓ2の線状電極部４０２Ａの先端と浮遊電極Ｂ2との距離が、Ｄ2で示されている。
【０１２５】
本実施形態では、各第１の浮遊電極１０３Ａの線状電極部４０２Ａは、＋Ｘ方向に隣接する第２の浮遊電極１０３Ｂの板状電極部４０１Ｂの方向に延びており、各第２の浮遊電極１０３Ｂの線状電極部４０２Ｂは、＋Ｘ方向に隣接する第１の浮遊電極１０３Ａの板状電極部４０１Ａの方向に延びている。よって、本実施形態では、距離Ｄ1は、距離Ｄ2よりも短く設定されている（Ｄ1＜Ｄ2）。距離Ｄ1は、好ましくは、距離Ｄ2に比べ大幅に短く設定される（Ｄ1＜＜Ｄ2）。このような構成には、第１実施形態の場合と同様、浮遊電極Ｓ2内の電荷を、概ね浮遊電極Ｂ2、Ｂ3のうちのＢ3のみに転送できるという利点がある。
【０１２６】
（第３実施形態の効果）
最後に、第３実施形態の効果について説明する。
【０１２７】
以上のように、本実施形態のメモリ用シフトレジスタでは、一対の制御電極１０１間の第１、第２の制御電極１０１Ａ、１０１Ｂ側に、それぞれ複数の第１、第２の浮遊電極１０３Ａ、１０３Ｂを配置する（図１８）。そして、各浮遊電極１０３の平面形状を、Ｘ方向に垂直な平面に対し鏡面非対称に設定する（図１８）。これにより、第１実施形態と同様、図２に示す動作原理でシフト動作を行うシフトレジスタを実現することが可能となる。
【０１２８】
また、本実施形態では、図１８の構造のシフトレジスタを採用し、このシフトレジスタを例えば図６〜図１３に示す方法を応用して製造することにより、浮遊電極１０３の寸法や電極間距離の微細化や、浮遊電極１０３の加工精度の向上等を実現することが可能となる。これにより、本実施形態では、第１実施形態と同様、大容量で、信頼性の高いシフトレジスタを実現することが可能となる。そして、上記方法によれば、このようなシフトレジスタを、少ない工程数で製造することが可能となる。
【０１２９】
このように、本実施形態によれば、大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタ及びその製造方法を提供することが可能となる。
【０１３０】
なお、上述した第２実施形態では、第１実施形態の構造のシフトレジスタの代わりに、第３実施形態の構造のシフトレジスタを採用してもよい。
【０１３１】
以上、本発明の具体的な態様の例を、第１から第３実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１３２】
１０１：制御電極、１０２：絶縁膜、１０３：浮遊電極、１１１：絶縁膜、
２０１：ＳＯＩ基板、２１１：半導体基板、２１２：埋込絶縁膜、２１３：半導体層、
２２１：酸化膜、２２２：窒化膜、２２３：犠牲膜、
２２４：キャップ膜、２２５：側壁窒化膜、２２６：自己組織化膜、
３０１：シフトレジスタ、３１１：読み出しデバイス、３１２：書き込みデバイス、
４０１：板状電極部、４０２：線状電極部
【技術分野】
【０００１】
本発明の実施形態は、メモリ用シフトレジスタ及びその製造方法に関する。
【背景技術】
【０００２】
メモリの大容量化を実現する方法として、シフトレジスタ型メモリが提案されている。シフトレジスタ型メモリでは、各メモリセルユニットに記憶素子、選択素子、データ引き出し配線を作り込む方法ではなく、記憶素子内の記憶データをセンサや配線の位置まで転送する方法が採用される。そのため、シフトレジスタ型メモリには、記憶素子を高密度に配置できる可能性があり、メモリ容量が飛躍的に増大する可能性がある。
【０００３】
この利点を活用するために、メモリ用シフトレジスタでは、各ビット（各桁）ごとに制御電極を設けることは望ましくない。よって、ビット列全体に対し何らかの作用を加えることで、所望の桁数のシフト動作を行う必要がある。
【０００４】
しかしながら、全桁のデータを間違いなく桁送りすることは容易ではない。特に、大容量メモリの実現のために１００桁以上のデータを取り扱う場合には、シフトレジスタの物理的な長さも大きくなる。そのため、容量成分やインダクタンス成分による信号波形の鈍りにより、誤動作の可能性が増大してしまうことが考えられる。
【０００５】
以上のように、大容量のシフトレジスタ型メモリを実現するためには、ビット列全体に対する操作により、各ビットのデータを間違いなく転送できる、信頼性の高いシフトレジスタが必要となる。しかしながら、従来のシフトレジスタでは、このようなシフト動作を行うことは困難と考えられていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許６８３４００５号
【非特許文献】
【０００７】
【非特許文献１】S. S. P. Parkin et al., SCIENCE Vo.320 pp.190
【非特許文献２】IEDM2004, NTT, "Room-temperature single-electron transfer and detection with silicon nanodevices"
【発明の概要】
【発明が解決しようとする課題】
【０００８】
大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタ及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
一の実施形態であるメモリ用シフトレジスタは、基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に向かい合う第１及び第２の制御電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第１の制御電極側に一列に設けられた複数の第１の浮遊電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第２の制御電極側に一列に設けられた複数の第２の浮遊電極を備える。さらに、前記第１及び第２の浮遊電極の各々は、前記第１方向に垂直な平面に対し、鏡面非対称な平面形状を有する。
【００１０】
また、別の実施形態であるメモリ用シフトレジスタの製造方法では、基板上に、第１方向に互いに隣接し、前記第１方向に垂直な第２方向に延びる複数のラインパターンを形成する。さらに、前記方法では、前記基板上に、前記第１方向に延び、前記第２方向に向かい合う第１及び第２の側壁絶縁膜を、前記複数のラインパターンを挟むように形成する。さらに、前記方法では、前記基板上に、前記第１方向に延び、前記第２方向に向かい合う第１及び第２の制御電極を、前記第１及び第２の側壁絶縁膜を挟むように形成する。さらに、前記方法では、前記複数のラインパターン上に、球状又は円柱状の複数の自己組織化膜を形成する。さらに、前記方法では、前記自己組織化膜をマスクとして、前記複数のラインパターンをエッチングする。さらに、前記方法では、前記複数のラインパターンのエッチング後に、各ラインパターンの片側の側面に浮遊電極を形成する。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態のシフトレジスタ型メモリの構成を示す平面図である。
【図２】第１実施形態のシフトレジスタ型メモリの動作原理を説明するための平面図である。
【図３】第１実施形態のシフトレジスタの最初段の記憶層の第１構成例を示す平面図である。
【図４】第１実施形態のシフトレジスタの最初段の記憶層の第２構成例を示す平面図である。
【図５】第１実施形態のシフトレジスタの最初段の記憶層への書き込み部の構成例を示す斜視図である。
【図６】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(1/8)である。
【図７】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(2/8)である。
【図８】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(3/8)である。
【図９】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(4/8)である。
【図１０】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(5/8)である。
【図１１】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(6/8)である。
【図１２】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(7/8)である。
【図１３】第１実施形態のシフトレジスタ型メモリの製造方法を示す図(8/8)である。
【図１４】第１実施形態のシフトレジスタ型メモリの製造方法の変形例を説明するための図である。
【図１５】浮遊電極の成長メカニズムを説明するための平面図である。
【図１６】浮遊電極の角部の形状について説明するための平面図である。
【図１７】第２実施形態のシフトレジスタ型メモリの構成を示す概略図である。
【図１８】第３実施形態のシフトレジスタ型メモリの構成を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を、図面を参照して説明する。
【００１３】
（第１実施形態）
図１は、第１実施形態のシフトレジスタ型メモリの構成を示す平面図である。
【００１４】
本実施形態のシフトレジスタ型メモリは、１本以上のメモリ用シフトレジスタを備えている。図１には、本実施形態のメモリを構成する１本のシフトレジスタが示されている。
【００１５】
図１のシフトレジスタは、基板上に配置された一対の制御電極１０１と、これらの制御電極１０１間に配置された複数の浮遊電極１０３を備えている。図１には、基板の主面に平行で、互いに垂直なＸ方向及びＹ方向と、基板の主面に垂直なＺ方向が示されている。Ｘ方向とＹ方向は、それぞれ第１方向と第２方向の例である。
【００１６】
図１には、制御電極１０１として、第１の制御電極１０１Ａと、第２の制御電極１０１Ｂが示されている。第１、第２の制御電極１０１Ａ、１０１Ｂは、Ｘ方向に延び、Ｙ方向に向かい合っている。
【００１７】
一方、図１には、浮遊電極１０３として、複数の第１の浮遊電極１０３Ａと、複数の第２の浮遊電極１０３Ｂが示されている。制御電極１０１間において、第１の浮遊電極１０３Ａは、第１の制御電極１０１Ａ側に一列に配置され、第２の浮遊電極１０３Ｂは、第２の制御電極１０１Ｂ側に一列に配置されている。
【００１８】
第１、第２の浮遊電極１０３Ａ、１０３Ｂのうち、一方は、電荷を蓄積するための記憶層として使用され、他方は、電荷を転送するためのバッファ層として使用される。本実施形態では、便宜上、第１の浮遊電極１０３Ａの方を記憶層と呼び、第２の浮遊電極１０３Ｂの方をバッファ層と呼ぶことにする。図１では、第１の浮遊電極１０３Ａが、−Ｘ方向から順にＳ1〜Ｓ4で示され、第２の浮遊電極１０３Ｂが、−Ｘ方向から順にＢ1〜Ｂ4で示されている。
【００１９】
図１のシフトレジスタはさらに、制御電極１０１と浮遊電極１０３との間に形成された絶縁膜１０２を備えている。絶縁膜１０２は例えば、シリコン酸化膜よりも誘電率の高い絶縁膜（例えばシリコン窒化膜又はｈｉｇｈ−ｋ絶縁膜）である。各浮遊電極１０３は、絶縁膜１０２の存在により、制御電極１０１から電気的に浮遊した状態となっている。
【００２０】
図１のシフトレジスタはさらに、制御電極１０１間に、浮遊電極１０３同士を分離するよう埋め込まれた絶縁膜１１１を備えている。絶縁膜１１１は、例えばシリコン酸化膜である。浮遊電極１０３同士は、絶縁膜１１１の存在により、互いに電気的に絶縁された状態となっている。
【００２１】
なお、図１では、第１の制御電極１０１Ａと第１の浮遊電極１０３Ａとの間の絶縁膜１０２が、符号１０２Ａで示され、第２の制御電極１０１Ｂと第２の浮遊電極１０３Ｂとの間の絶縁膜１０２が、符号１０２Ｂで示されている。後述するように、絶縁膜１０２は、より詳細には、各浮遊電極１０３の第２、第３の辺側の側面にも形成されている（図３、図４を参照）。
【００２２】
次に、各浮遊電極１０３の平面形状について説明する。
【００２３】
図１に示すように、浮遊電極１０３は、Ｘ方向に垂直な平面に対し、鏡面非対称な平面形状を有している。即ち、浮遊電極１０３は、図１において、左右非対称な平面形状を有している。
【００２４】
より具体的に言うと、浮遊電極１０３は、Ｘ方向に平行な第１の辺と、Ｙ方向に平行な第２の辺と、Ｘ方向、Ｙ方向に非平行な第３の辺と、を有する直角三角形状の平面形状を有している。第１の辺は、絶縁膜１０２に接する側に位置している。また、第２の辺は、第１の辺よりも＋Ｘ方向側に位置している。
【００２５】
図１では、第１の辺の長さがａで示され、第２の辺の長さがｂで示されている。また、第１の辺と第３の辺との角度がαで示され、第２の辺と第３の辺との角度がβで示されている。本実施形態では、長さａは長さｂよりも長く設定され（ａ＞ｂ）、角度αは角度βよりも小さく設定されている（α＜β）。
【００２６】
なお、本実施形態では、第１の浮遊電極１０３Ａは、すべて同じ平面形状を有しているが、２種類以上の形状の第１の浮遊電極１０３Ａを含んでいても構わない。同様に、第２の浮遊電極１０３Ｂは、すべて同じ平面形状を有しているが、２種類以上の形状の第２の浮遊電極１０３Ｂを含んでいても構わない。また、第２の浮遊電極１０３Ｂは、第１の浮遊電極１０３Ａと鏡面対称な平面形状を有しているが、その他の形状を有していても構わない。
【００２７】
次に、浮遊電極１０３の配置について説明する。
【００２８】
図１では、第１の浮遊電極１０３Ａと、第２の浮遊電極１０３Ｂは、Ｘ方向に沿って交互に配置されている。即ち、これらの浮遊電極１０３は、Ｘ方向に沿って、１０３Ａ、１０３Ｂ、１０３Ａ、１０３Ｂ、、、、、のように互い違いに配置されている。また、隣接する第１の浮遊電極１０３Ａと第２の浮遊電極１０３Ｂとの距離は、一定となっている。
【００２９】
ここで、第１の浮遊電極Ｓ2と、第２の浮遊電極Ｂ2、Ｂ3を例に、浮遊電極１０３同士の位置関係について説明する。
【００３０】
浮遊電極Ｂ3は、浮遊電極Ｓ2の＋Ｘ方向に隣接しており、浮遊電極Ｂ2は、浮遊電極Ｓ2の−Ｘ方向に隣接している。図１では、浮遊電極Ｓ2の角部βと浮遊電極Ｂ3との距離が、Ｄ1で示され、浮遊電極Ｓ2の角部βと浮遊電極Ｂ2との距離が、Ｄ2で示されている。
【００３１】
本実施形態では、距離Ｄ1は、距離Ｄ2よりも短く設定されており（Ｄ1＜Ｄ2）、好ましくは、距離Ｄ2に比べ大幅に短く設定される（Ｄ1＜＜Ｄ2）。このような構成には、後述するように、浮遊電極Ｓ2内の電荷を、概ね浮遊電極Ｂ2、Ｂ3のうちのＢ3のみに転送できるという利点がある。なお、長さａを長さｂよりも長く設定することには、長さａを長さｂよりも短く設定する場合に比べて、Ｄ1＜Ｄ2（さらにはＤ1＜＜Ｄ2）の条件を満たす配置が実現しやすいという利点がある。
【００３２】
なお、距離Ｄ1は、長すぎると電荷のトンネル効果が起こりにくく、短すぎると電荷のトンネル効果が起こり過ぎるという問題がある。そこで、本実施形態では、距離Ｄ1を、例えば３〜５ｎｍに設定する。また、本実施形態では、第１の制御電極１０１Ａと第１の浮遊電極１０３Ａとの距離や、第２の制御電極１０１Ｂと第２の浮遊電極１０３Ｂとの距離も、例えば３〜５ｎｍに設定する。
【００３３】
本実施形態では、各浮遊電極１０３は、直角三角形状の平面形状を有しているが、角部βのように、＋Ｘ方向に隣接する浮遊電極１０３の付近に鋭端部を有する形状であれば、その他の形状を有していても構わない。このような浮遊電極１０３の例については、後述する第３実施形態で説明する。
【００３４】
（１）シフトレジスタ型メモリの動作原理
次に、図２を参照して、上記のシフトレジスタ型メモリの動作原理について説明する。
【００３５】
図２は、第１実施形態のシフトレジスタ型メモリの動作原理を説明するための平面図である。
【００３６】
図２(ａ)は、各第１の浮遊電極１０３Ａが電子を保持している状態を示している。
【００３７】
この状態で第２の制御電極１０１Ｂに正電圧を印加し、第１の制御電極１０１Ａに負電圧を印加すると、各第１の浮遊電極１０３Ａの角部βと、＋Ｙ方向に隣接する第２の浮遊電極１０３Ｂとの間に、強い電界が生じる。その結果、各第１の浮遊電極１０３Ａ内の電子は、電界放出により、＋Ｙ方向に隣接する第２の浮遊電極１０３Ｂへと放出（転送）される（図２(ｂ)）。図２(ｂ)では、第１の浮遊電極Ｓ1、Ｓ2、Ｓ3内の電子が、それぞれ第２の浮遊電極Ｂ2、Ｂ3、Ｂ4へと放出されている。
【００３８】
本実施形態では、各第１の浮遊電極１０３Ａ内の電子は、概ね＋Ｙ方向に隣接する第２の浮遊電極１０３Ｂのみへと放出され、−Ｙ方向に隣接する第２の浮遊電極１０３Ｂへは放出されない。これは、Ｄ1＜Ｄ2（好ましくはＤ1＜＜Ｄ2）の条件により、＋Ｙ方向に隣接する第２の浮遊電極１０３Ｂとの間に、−Ｙ方向に隣接する第２の浮遊電極１０３Ｂとの間よりも強い電界が生じることに起因している。
【００３９】
なお、第１の制御電極１０１Ａと第１の浮遊電極１０３Ａとの対向面積や、第２の制御電極１０１Ｂと第２の浮遊電極１０３Ｂとの対向面積は、面積が広いため、電極間で容量結合が生じやすい。しかしながら、これらの電極は平滑面同士が向かい合っているため、これらの電極間では、電界集中は生じず、電子のやり取りが生じない程度に抑えることができる。よって、シフトレジスタ内では、電子は、浮遊電極１０３間でやり取りされる。
【００４０】
次に、図２(ｂ)の状態で、第１の制御電極１０１Ａに正電圧を印加し、第２の制御電極１０１Ｂに負電圧を印加すると、各第２の浮遊電極１０３Ｂの角部βと、＋Ｙ方向に隣接する第１の浮遊電極１０３Ａとの間に、強い電界が生じる。その結果、各第２の浮遊電極１０３Ｂ内の電子は、電界放出により、＋Ｙ方向に隣接する第１の浮遊電極１０３Ａへと放出（転送）される（図２(ｃ)）。図２(ｃ)では、第２の浮遊電極Ｂ2、Ｂ3、Ｂ4内の電子が、それぞれ第１の浮遊電極Ｓ2、Ｓ3、Ｓ4へと放出されている。
【００４１】
こうして、第１の浮遊電極Ｓ1、Ｓ2、Ｓ3内の電子はそれぞれ、＋Ｘ方向に隣接する第１の浮遊電極Ｓ2、Ｓ3、Ｓ4へと転送される（図２(ｄ)）。
【００４２】
このように、本実施形態では、制御電極１０１Ａ、１０１Ｂにそれぞれ正電圧、負電圧を印加する処理と、制御電極１０１Ａ、１０１Ｂにそれぞれ負電圧、正電圧を印加する処理を交互に繰り返すことで、各記憶層（１０３Ａ）内の電荷を、＋Ｘ方向の記憶層へと転送することができる。本実施形態では、これを利用することで、記憶データの桁送りを行うことができる。
【００４３】
上述の説明では、第１、第２の制御電極１０１Ａ、１０１Ｂの双方に電圧を印加させたが、これらの電極１０１Ａ、１０１Ｂの間に電界を形成することができれば、片方を０Ｖとし、もう片方のみに電圧を印加させても構わない。
【００４４】
（２）シフトレジスタの最初段の記憶層の構成例
次に、図３〜図５を参照し、上記のシフトレジスタの最初段の記憶層の構成例について説明する。
【００４５】
図３は、第１実施形態のシフトレジスタの最初段の記憶層の第１構成例を示す平面図である。
【００４６】
図３では、最初段の記憶層が、符号Ｓ0で示されている。図３のシフトレジスタでは、データの書き込みが、最初に記憶層Ｓ0に対して行われる。そして、このデータは、バッファ層Ｂ1、記憶層Ｓ1、バッファ層Ｂ2、記憶層Ｓ2、、、、、の順に転送されていく。
【００４７】
本構成例では、第１の制御電極１０１Ａが、記憶層Ｓ0用の制御電極と、その他の記憶層用の制御電極に分割されている。そして、本構成例では、電子が、記憶層Ｓ0用の制御電極から記憶層Ｓ0に注入されることで、記憶層Ｓ0へのデータ書き込みが行われる。
【００４８】
また、本構成例では、記憶層Ｓ0への電子注入を容易にするため、次のいずれかの構成を採用可能である。１）記憶層Ｓ0と制御電極１０１Ａとの間の絶縁膜１０２だけ、他の絶縁膜１０２よりも誘電率の低い絶縁膜（例えば、シリコン酸化膜）とする。２）記憶層Ｓ0と制御電極１０１Ａとの間の絶縁膜１０２の膜厚Ｈ0を、他の絶縁膜１０２の膜厚Ｈよりも薄くする。図３には、２）の構成が例示されている。なお、１）の構成と２）の構成は、組み合わせて採用しても構わない。
【００４９】
ここで、記憶層Ｓ0用の制御電極１０１Ａ以外の制御電極１０１Ａに印加する電圧を、Ｖ1で表し、制御電極１０１Ｂに印加する電圧を、Ｖ2で表すことにする。さらに、記憶層Ｓ0用の制御電極１０１Ａに印加する電圧を、Ｖ0で表す。
【００５０】
１）や２）の構成を採用しない場合、記憶層Ｓ0に電子を注入する際には、電圧Ｖ0の絶対値は、電圧Ｖ1の絶対値より大きい値に設定される（|Ｖ0|＞|Ｖ1|）。理由は、電圧Ｖ1は、制御電極１０１Ａから記憶層に電子を注入できない電圧に設定されているのに対し、電子注入時の電圧Ｖ0は、制御電極１０１Ａから記憶層Ｓ0に電子を注入できる電圧に設定する必要があるからである。
【００５１】
また、１）や２）の構成を採用しない場合に、記憶層Ｓ0を、他の記憶層と同様に、電子の転送用に使用する際には、電圧Ｖ0の絶対値は、電圧Ｖ1の絶対値以下の値に設定される（|Ｖ0|≦|Ｖ1|）。
【００５２】
一方、１）や２）の構成を採用する場合には、電圧Ｖ0と電圧Ｖ1の関係として、これとは別の関係が採用される。
【００５３】
記憶層Ｓ0に電子を注入する際の電圧Ｖ0と電圧Ｖ1の関係に関しては、記憶層Ｓ0と制御電極１０１Ａとの間の絶縁膜１０２の材質や膜厚も考慮する必要があるため、シフトレジスタの設計ごとに異なる。
【００５４】
例えば２）の構成を採用する場合、記憶層Ｓ0を、他の記憶層と同様に、電子の転送用に使用する際には、電圧Ｖ0の絶対値は、電圧Ｖ1の絶対値より小さい値に設定される（|Ｖ0|＜|Ｖ1|）。|Ｖ0|＝|Ｖ1|が除外されている理由は、記憶層Ｓ0と制御電極１０１Ａとの間の絶縁膜１０２の材質や膜厚の関係上、|Ｖ0|を|Ｖ1|と同じ値に設定すると、記憶層Ｓ0は制御電極１０１Ａとより強く容量結合しているため、記憶層Ｓ0に過大な電圧が掛かってしまうからである。
【００５５】
図４は、第１実施形態のシフトレジスタの最初段の記憶層の第２構成例を示す平面図である。
【００５６】
本構成例は、記憶層Ｓ0用の制御電極１０１Ａが、記憶層Ｓ0と電気的に接続されている点で、第１構成例と相違している。
【００５７】
本構成例では、記憶層Ｓ0に電子を注入する際の電圧Ｖ0に関しては、バッファ層Ｂ1に電子が放出されない範囲内で、任意の電圧に設定可能である。
【００５８】
また、本構成例にて、記憶層Ｓ0を、他の記憶層と同様に、電子の転送用に使用する際には、電圧Ｖ0の絶対値は、電圧Ｖ1の絶対値より小さい値に設定される（|Ｖ0|＜|Ｖ1|）。理由は、第１構成例の場合と同様である。なお、この際のＶ0とＶ1は、記憶層Ｓ0に掛かる電圧と、その他の記憶層に掛かる電圧が、同じ値となるよう設定することが望ましい。
【００５９】
以上、最初段の記憶層Ｓ0の第１、第２構成例について説明したが、記憶層Ｓ0への書き込み部の第３の構成としては、既存の技術を採用可能である。以下、図５を参照して、記憶層Ｓ0への書き込み部の構成例について説明する。
【００６０】
図５は、第１実施形態のシフトレジスタの最初段の記憶層Ｓ0への書き込み部の構成例を示す斜視図である。
【００６１】
図５では、ＥＲ内の電子が、ＬＧ１、ＬＧ２を経由して、ＳＥＢに接続された記憶層Ｓ0（図示せず）に電子を書き込むことが可能である。
【００６２】
なお、シフトレジスタの最終段の記憶層（又はバッファ層）からの読み出しを行う読み出し部についても、既存の技術で実現可能である。読み出し部は例えば、図５に示すような単電子トランジスタ（ＳＥＴ）を最終段の記憶層の近傍に設けることで、この記憶層に蓄えられた電子を検出することが可能である。
【００６３】
（３）シフトレジスタ型メモリの製造方法
次に、図６〜図１３を参照し、上記のシフトレジスタ型メモリの製造方法について説明する。
【００６４】
上述したメモリ構造を実現するためには、数ｎｍ間隔で対向し、角部βのような鋭端部を有する浮遊電極１０３を、互い違いに形成する必要がある。また、メモリの動作安定性を考えると、制御電極１０１間の距離や、浮遊電極１０３間の距離を、精度よく設定することが望まれる。しかしながら、従来のリソグラフィ技術によるパターニングでは、これらの距離のばらつきが大きい。
【００６５】
図６〜図１３は、第１実施形態のシフトレジスタ型メモリの製造方法を示す図である。
【００６６】
各図の(ａ)、(ｂ)、(ｃ)はそれぞれ、Ｙ方向、Ｚ方向、Ｘ方向に垂直な断面における断面図である。なお、各図の(ｂ)は、符号２１３で示す層（詳細は後述）を、Ｚ方向に垂直な断面で切断した断面図に相当する。
【００６７】
本実施形態の方法ではまず、ＳＯＩ（Semiconductor On Insulator）基板２０１を用意する（図６）。ＳＯＩ基板２０１は、半導体基板２１１と、該半導体基板２１１上に順に形成された埋込絶縁膜２１２と、半導体層２１３を含んでいる。半導体基板２１１、埋込絶縁膜２１２、半導体層２１３はそれぞれ、例えばシリコン基板、シリコン酸化膜、シリコン層である。
【００６８】
次に、図６に示すように、半導体層２１３を、Ｌ／Ｓ（Line and Space）パターンに加工する。本実施形態では、半導体層２１３の加工を、いわゆる側壁転写プロセスにより行う。その結果、半導体層２１３は、リソグラフィ限界以下の寸法を有するＬ／Ｓパターンに加工される。図６に示すように、半導体層２１３は、Ｘ方向に互いに隣接し、Ｙ方向に延びる複数の半導体層（ラインパターン）２１３に加工される。
【００６９】
次に、図７に示すように、熱酸化により、各半導体層２１３の表面に、第１の絶縁膜として、シリコン酸化膜（ＳｉＯ２膜）２２１を形成する。次に、図７に示すように、斜め入射スパッタリングにより、各半導体層２１３の片側の側面に、第２の絶縁膜として、シリコン窒化膜（ＳｉＮ膜）２２２を形成する。図７では、各半導体層２１３の＋Ｘ方向側の側面に、シリコン窒化膜２２２が、シリコン酸化膜２２１を介して形成されている。
【００７０】
なお、本実施形態では、半導体層２１３の両側の側面に、シリコン窒化膜２２２を形成した後、斜めイオン照射により、片側のシリコン窒化膜２２２をエッチングすることで、図７の構造を実現してもよい。
【００７１】
次に、図８に示すように、半導体層２１３間に、犠牲膜２２３を埋め込む。犠牲膜２２３は、例えばシリコン酸化膜である。犠牲膜２２３の埋め込みは、ＳＯＩ基板２０１上の全面にシリコン酸化膜を形成し、ＣＭＰ（化学機械研磨）によりシリコン酸化膜を平坦化することで行われる。次に、図８に示すように、ＳＯＩ基板２０１上の全面に、キャップ膜２２４を形成する。キャップ膜２２４は、例えばＳｉＧｅ（シリコンゲルマニウム）膜である。
【００７２】
次に、図８に示すように、半導体層２１３、酸化膜２２１、窒化膜２２２、犠牲膜２２３、キャップ膜２２４からなる層を、Ｘ方向に延びる帯状の構造体に加工する。
【００７３】
次に、図８に示すように、ＬＰＣＶＤ（低圧化学気相成長）及びＲＩＥ（反応性イオンエッチング）により、上記構造体のＹ方向の両側面に、側壁窒化膜（ＳｉＮ膜）２２５を形成する。この側壁窒化膜２２５の膜厚が、制御電極１０１と浮遊電極１０３との距離を決定する。側壁窒化膜２２５（２２５Ａ、２２５Ｂ）は、第１及び第２の側壁絶縁膜の例である。
【００７４】
次に、図８に示すように、上記構造体のＹ方向の両側面に、側壁窒化膜２２５を介して制御電極１０１を形成する。制御電極１０１は、ＳＯＩ基板２０１上の全面に電極材を堆積し、上記構造体の両側面以外の電極材を除去することで形成される。
【００７５】
次に、図９に示すように、キャップ膜２２４を除去する。その結果、側壁窒化膜２２５間に溝が形成され、この溝内に、半導体層２１３、酸化膜２２１、窒化膜２２２、犠牲膜２２３の上面が露出される。
【００７６】
次に、図９に示すように、溝内にジブロック共重合体（diblock copolymer）を形成し、その熱処理を行うことで、ジブロック共重合体を自己組織化させる。図９には、自己組織化により溝内に細密充填された複数の自己組織化膜２２６が示されている。自己組織化膜２２６の形状は、本実施形態では球状であるが、Ｚ方向を軸方向とする円柱状であっても構わない。
【００７７】
本実施形態では、溝幅は自己組織化膜２２６のＸ方向のピッチよりも小さく設定され、ジグザグ状に配列した自己組織化膜２２６が半導体層２１３間のＸ方向のピッチに一致して並ぶように設定される。このようなピッチ設定は、自己組織化膜２２６の半径、側壁窒化膜２２５間の距離、半導体層２１３間のＸ方向のピッチを調整することで実現可能である。
【００７８】
次に、図１０に示すように、自己組織化膜２２６をマスクとして、半導体層２１３、酸化膜２２１、窒化膜２２２をエッチングする。その結果、溝内に、半導体層２１３、酸化膜２２１、窒化膜２２２からなる複数のラインパターンが、互い違いに残存することとなる。その後、犠牲膜２２３と自己組織化膜２２６が除去される。
【００７９】
次に、稀フッ酸処理により、各ラインパターンの−Ｘ方向側の酸化膜２２１を除去し、各半導体層２１３の−Ｘ方向側の側面を露出させる（図１１）。この際、各ラインパターンの＋Ｘ方向側の酸化膜２２１は、窒化膜２２２で保護されているため、稀フッ酸処理では除去されない。
【００８０】
次に、各ラインパターンの−Ｘ方向側の側面に、半導体層２１３の結晶面方位に沿ってエピタキシャル半導体層を成長させる（図１１）。このエピタキシャル半導体層が、浮遊電極１０３である。第１、第２の制御電極１０１Ａ、１０１Ｂ側のエピタキシャル半導体層が、それぞれ第１、第２の浮遊電極１０３Ａ、１０３Ｂとなる。浮遊電極１０３は、例えばシリコン層である。
【００８１】
ここで、浮遊電極１０３の成長メカニズムを、図１５を参照して説明する。図１５は、浮遊電極１０３の成長メカニズムを説明するための平面図である。
【００８２】
Ｐ1は、側壁窒化膜２２５が存在しない場合の、浮遊電極１０３の成長過程を示している。側壁窒化膜２２５が存在しない場合、浮遊電極１０３の側面では、エピタキシャル成長が(111)面でほぼ停止するため、Ｐ1のような形状の浮遊電極１０３が形成される。
【００８３】
しかしながら、側壁窒化膜２２５が存在する場合には、浮遊電極１０３の側壁窒化膜２２５側の側面では、エピタキシャル成長が結晶面方位によらず進行する。よって、Ｐ1及びＰ2を含む形状の浮遊電極１０３が形成される。
【００８４】
なお、側壁絶縁膜２２５として、シリコン窒化膜の代わりにシリコン酸化膜を採用する場合には、このようなエピタキシャル成長は起こらない。よって、本実施形態では、側壁絶縁膜２２５として、シリコン窒化膜を採用している。
【００８５】
以下、図６〜図１３に示す方法の説明を続ける。
【００８６】
次に、図１２に示すように、ＳＯＩ基板２０１上から、酸化膜２２１、窒化膜２２２、側壁窒化膜２２５を除去する。
【００８７】
次に、図１３に示すように、ＳＯＩ基板２０１上に、絶縁膜１０２と、絶縁膜１１１を順に形成する。絶縁膜１０２は例えば、シリコン酸化膜よりも誘電率の高い絶縁膜（例えばシリコン窒化膜又はｈｉｇｈ−ｋ絶縁膜）であり、制御電極１０１と浮遊電極１０３との間の隙間を埋めるように形成される。また、絶縁膜１１１は、例えばシリコン酸化膜であり、制御電極１０１間の隙間を埋めるように形成される。
【００８８】
こうして、メモリ用シフトレジスタが製造される。本方法によれば、角部βのような鋭端部を有する浮遊電極１０３を互い違いに形成することができ、その結果、図１に示す構造のシフトレジスタを製造することが可能となる。また、本方法によれば、リソグラフィ技術の加工精度以下の寸法の浮遊電極１０３を、高い精度で形成することが可能となる。
【００８９】
よって、本実施形態では、図１の構造のシフトレジスタを採用し、このシフトレジスタを例えば図６〜図１３に示す方法で製造することにより、浮遊電極１０３の寸法や電極間距離の微細化や、浮遊電極１０３の加工精度の向上等を実現することが可能となる。これにより、本実施形態では、大容量で、信頼性の高いシフトレジスタを実現することが可能となる。
【００９０】
また、図６〜図１３に示す方法によれば、このようなシフトレジスタを、比較的少ない工程数で製造することが可能となる。例えば、角部βのような鋭端部を有する浮遊電極１０３は、自己組織化膜２２６をマスクとするエッチングや、浮遊電極１０３のエピタキシャル成長により、少ない工程数で簡単に形成することができる。また、リソグラフィ技術の加工精度以下の寸法の浮遊電極１０３は、側壁転写プロセスにより、少ない工程数で簡単に形成することができる。
【００９１】
なお、図６〜図１３に示す方法では、浮遊電極１０３を、半導体層２１３と側壁窒化膜２２５を利用して成長させたが、図１４に示すように、窒化膜２２２と側壁窒化膜２２５を利用して成長させてもよい。図１４は、第１実施形態のシフトレジスタ型メモリの製造方法の変形例を説明するための図である。本変形例の方法を採用する場合、図７では、各半導体層２１３の−Ｘ方向側の側面にシリコン窒化膜２２２を形成し、図１１では、各ラインパターンの酸化膜２２１の除去を行わないようにする。
【００９２】
（４）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００９３】
以上のように、本実施形態のメモリ用シフトレジスタでは、一対の制御電極１０１間の第１、第２の制御電極１０１Ａ、１０１Ｂ側に、それぞれ複数の第１、第２の浮遊電極１０３Ａ、１０３Ｂを配置する（図１）。そして、各浮遊電極１０３の平面形状を、Ｘ方向に垂直な平面に対し鏡面非対称に設定する（図１）。これにより、図２に示す動作原理でシフト動作を行うシフトレジスタを実現することが可能となる。
【００９４】
また、本実施形態では、図１の構造のシフトレジスタを採用し、このシフトレジスタを例えば図６〜図１３に示す方法で製造することにより、浮遊電極１０３の寸法や電極間距離の微細化や、浮遊電極１０３の加工精度の向上等を実現することが可能となる。これにより、本実施形態では、大容量で、信頼性の高いシフトレジスタを実現することが可能となる。そして、図６〜図１３に示す方法によれば、このようなシフトレジスタを、少ない工程数で製造することが可能となる。
【００９５】
このように、本実施形態によれば、大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタ及びその製造方法を提供することが可能となる。
【００９６】
なお、本実施形態では、浮遊電極１０３を、シリコン層としたが、その他の半導体層としても構わない。このような半導体層の例としては、ゲルマニウム層が挙げられる。この場合には、ＳＯＩ基板２０１の半導体層２１３を、シリコン層ではなくゲルマニウム層とする。
【００９７】
また、浮遊電極１０３の角部αや角部βは、図１６に示すように、丸みを帯びていても構わない。図１６は、浮遊電極１０３の角部α、βの形状について説明するための平面図である。図１６の場合、角部αの曲率半径と、角部βの曲率半径は、同じ値でも異なる値でも構わない。
【００９８】
さらに、浮遊電極１０３の残りの角部（直角部）についても、丸みを帯びていても構わない。また、この角部の角度は、９０度でなくても構わない。
【００９９】
以下、第１実施形態の変形例である第２及び第３実施形態について説明する。第２及び第３実施形態については、第１実施形態との相違点を中心に説明する。
【０１００】
（第２実施形態）
図１７は、第２実施形態のシフトレジスタ型メモリの構成を示す概略図である。
【０１０１】
図１７(ａ)には、図１の構成のシフトレジスタ３０１が、抽象化されて示されている。書き込みデバイス３１２は、シフトレジスタ３０１の一端の浮遊電極１０３（最初段の浮遊電極１０３）に接続されており、読み出しデバイス３１１は、シフトレジスタ３０１のもう一端の浮遊電極１０３（最終段の浮遊電極１０３）に接続されている。前者の浮遊電極１０３は、第１端部浮遊電極の例であり、後者の浮遊電極１０３は、第２端部浮遊電極の例である。
【０１０２】
このシフトレジスタ３０１は、矢印Ｅ1で示すように、片方向（＋Ｘ方向）への桁送りのみが可能であり、データを逆送りすることはできない。よって、図１７(ａ)のメモリでは、書き込みデバイス３１２でシフトレジスタ３０１にデータを書き込んだ後、データを読み出す際には、各浮遊電極１０３内の電荷を桁送りにより読み出しデバイス３１１まで転送することで、データを読み出す。
【０１０３】
そのため、必要なデータ（以下「データＤ」と呼ぶ）を読み出すためには、データＤの下流側の全データを読み出し、この読み出しデータを一旦バッファメモリに蓄えてから、データＤを読み出す必要がある。そして、データＤの読み出し後に、データＤの下流側のデータを、シフトレジスタ３０１内に書き戻す必要がある。そのため、メモリの周辺回路部に、大量のバッファメモリが必要になってしまう。
【０１０４】
そこで、本実施形態では、以下の第１から第３のいずれかの対策を採用する。
【０１０５】
（１）第１の対策
第１の対策では、図１７(ａ)に示すように、読み出しデバイス３１１と書き込みデバイス３１２を、配線で接続する。そして、データＤの下流側のデータを読み出した際には、この読み出しデータを、矢印Ｅ2で示すように、該配線によりすぐに書き込みデバイス３１２に移送し、シフトレジスタ３０１内に書き戻す。これにより、バッファメモリの規模を最小限に抑えることが可能となる。
【０１０６】
なお、第１の対策では、桁送り、読み出し、書き戻し、桁送り、読み出し、書き戻し、、、の順で処理が行われ、原則的に書き込み側と読み出し側の桁送りが同時に発生する。そのため、すべての読み出しデータを不揮発的に保持するためには、バッファメモリを不揮発性にするか、あるいは、電源遮断時にバッファメモリ内のデータを不揮発性メモリに移動する必要がある。
【０１０７】
（２）第２の対策
第２の対策では、図１７(ｂ)に示すように、２本のシフトレジスタ３０１Ａ、３０１Ｂを対にして用いる。図１７(ｂ)では、シフトレジスタ３０１Ａの読み出しデバイス、書き込みデバイスが、それぞれ３１１Ａ、３１２Ａで示され、シフトレジスタ３０１Ｂの読み出しデバイス、書き込みデバイスが、それぞれ３１１Ｂ、３１２Ｂで示されている。
【０１０８】
また、図１７(ｂ)では、読み出しデバイス３１１Ａと書き込みデバイス３１２Ｂが、配線で接続されている。さらには、読み出しデバイス３１１Ｂと書き込みデバイス３１２Ａが、配線で接続されている。その結果、図１７(ｂ)では、シフトレジスタ３０１Ａとシフトレジスタ３０１Ｂが、円環状に接続されている。
【０１０９】
第２の対策では、シフトレジスタ３０１Ａを記憶用として使用し、シフトレジスタ３０１Ｂをバッファ用として使用する。よって、第２の対策によれば、第１の対策の場合のようなバッファメモリが不要となるという利点が得られる。また、シフトレジスタ３０１Ａ及び３０１Ｂの動作は、半周毎にリフレッシュ動作が入るのと同様の動作となり、データの高速アクセスと高信頼化を実現することが可能となる。
【０１１０】
なお、シフトレジスタ３０１Ａは、図１７(ａ)のシフトレジスタ３０１の配線を、シフトレジスタ３０１Ｂと、その上流の配線と、その下流の配線とに置き換えたような構造を有している。シフトレジスタ３０１Ａから読み出されたデータは、シフトレジスタ３０１Ｂとこれらの配線を介して、シフトレジスタ３０１Ａに書き戻すことが可能である。
【０１１１】
（３）第３の対策
第３の対策では、図１７(ａ)のシフトレジスタ３０１を、ｎ個の記憶層と、ｎ＋１個のバッファ層で構成する（ｎは２以上の整数）。よって、最初段の浮遊電極１０３と、最終段の浮遊電極１０３は、共にバッファ層である。
【０１１２】
そして、第３の対策では、最初段のバッファ層と、最終段のバッファ層を、読み出しデバイス３１１と書き込みデバイス３１２を介さずに、配線で直接接続する。よって、第３の対策では、最終段のデータを最初段に書き戻す必要はなく、最終段のデータがそのまま最初段のデータとなる。よって、第３の対策によれば、読み出しデータの取り扱いを簡単化することが可能となる。なお、データの不揮発性は、最初段のバッファ層から次段の記憶層にデータが転送された場合に保証される。
【０１１３】
なお、第３の対策は、図１７(ａ)のシフトレジスタ３０１の代わりに、図１７(ｂ)のシフトレジスタ３０１Ａ、３０１Ｂに適用しても構わない。この場合、シフトレジスタ３０１Ａの最初段とシフトレジスタ３０１Ｂの最終段が配線で直接接続され、シフトレジスタ３０１Ｂの最初段とシフトレジスタ３０１Ａの最終段が配線で直接接続される。
【０１１４】
また、第３の対策を採用する場合、最初段のバッファ層の構造としては、例えば、図３や図４の最初段の記憶層Ｓ0と同様の構造を採用することが可能である。
【０１１５】
（４）第２実施形態の効果
最後に、第２実施形態の効果について説明する。
【０１１６】
以上のように、本実施形態では、１本以上のシフトレジスタを、配線で円環状に接続する構造を採用する。よって、本実施形態によれば、バッファメモリを削減することや不要とすることが可能となる。
【０１１７】
なお、１枚の基板上に複数のシフトレジスタ３０１を配置する場合、これらのシフトレジスタ３０１は、基板面（主面）に平行な方向に並べて配置してもよいし、基板面に垂直な方向に積上げて、データが基板面に垂直な方向に転送されるように配置してもよい。また、前者の配置と後者の配置は、組み合わせて採用してもよい。シフトレジスタ３０１の積上げ個数を増加させることで、メモリのさらなる大容量化が可能となる。なお、このような配置は、上述の第１から第３の対策を採用しない場合であっても採用可能である。
【０１１８】
（第３実施形態）
図１８は、第３実施形態のシフトレジスタ型メモリの構成を示す平面図である。
【０１１９】
本実施形態の浮遊電極１０３は、第１実施形態と同様に、Ｘ方向に垂直な平面に対し、鏡面非対称な平面形状を有している。
【０１２０】
しかしながら、本実施形態では、各浮遊電極１０３が、板状電極部４０１と、線状電極部４０２とを有している。符号４０１Ａ、４０２Ａはそれぞれ、第１の浮遊電極１０３Ａの板状電極部、線状電極部を表し、符号４０１Ｂ、４０２Ｂはそれぞれ、第２の浮遊電極１０３Ｂの板状電極部、線状電極部を表す。
【０１２１】
板状電極部４０１は、Ｙ方向に垂直な面内方向に拡がる板状の形状を有している。板状電極部４０１は、例えば、円盤状の形状を有するシリコン層である。第１の板状電極部４０１Ａは、絶縁膜１０２Ａに接するよう配置されており、第２の板状電極部４０１Ｂは、絶縁膜１０２Ｂに接するよう配置されている。
【０１２２】
一方、線状電極部４０２は、板状電極部４０１の表面から延びる線状の形状を有している。第１の線状電極部４０２Ａは、第１の板状電極部４０１Ａの表面から第２の制御電極１０１Ｂの方向に延びており、第２の線状電極部４０２Ｂは、第２の板状電極部４０１Ｂの表面から第１の制御電極１０１Ａの方向に延びている。線状電極部４０２は、例えば、ウィスカー、ナノワイヤ、又はナノチューブである。
【０１２３】
ここで、第１の浮遊電極Ｓ2と、第２の浮遊電極Ｂ2、Ｂ3を例に、浮遊電極１０３同士の位置関係について説明する。
【０１２４】
図１８では、浮遊電極Ｓ2の線状電極部４０２Ａの先端と浮遊電極Ｂ3との距離が、Ｄ1で示され、浮遊電極Ｓ2の線状電極部４０２Ａの先端と浮遊電極Ｂ2との距離が、Ｄ2で示されている。
【０１２５】
本実施形態では、各第１の浮遊電極１０３Ａの線状電極部４０２Ａは、＋Ｘ方向に隣接する第２の浮遊電極１０３Ｂの板状電極部４０１Ｂの方向に延びており、各第２の浮遊電極１０３Ｂの線状電極部４０２Ｂは、＋Ｘ方向に隣接する第１の浮遊電極１０３Ａの板状電極部４０１Ａの方向に延びている。よって、本実施形態では、距離Ｄ1は、距離Ｄ2よりも短く設定されている（Ｄ1＜Ｄ2）。距離Ｄ1は、好ましくは、距離Ｄ2に比べ大幅に短く設定される（Ｄ1＜＜Ｄ2）。このような構成には、第１実施形態の場合と同様、浮遊電極Ｓ2内の電荷を、概ね浮遊電極Ｂ2、Ｂ3のうちのＢ3のみに転送できるという利点がある。
【０１２６】
（第３実施形態の効果）
最後に、第３実施形態の効果について説明する。
【０１２７】
以上のように、本実施形態のメモリ用シフトレジスタでは、一対の制御電極１０１間の第１、第２の制御電極１０１Ａ、１０１Ｂ側に、それぞれ複数の第１、第２の浮遊電極１０３Ａ、１０３Ｂを配置する（図１８）。そして、各浮遊電極１０３の平面形状を、Ｘ方向に垂直な平面に対し鏡面非対称に設定する（図１８）。これにより、第１実施形態と同様、図２に示す動作原理でシフト動作を行うシフトレジスタを実現することが可能となる。
【０１２８】
また、本実施形態では、図１８の構造のシフトレジスタを採用し、このシフトレジスタを例えば図６〜図１３に示す方法を応用して製造することにより、浮遊電極１０３の寸法や電極間距離の微細化や、浮遊電極１０３の加工精度の向上等を実現することが可能となる。これにより、本実施形態では、第１実施形態と同様、大容量で、信頼性の高いシフトレジスタを実現することが可能となる。そして、上記方法によれば、このようなシフトレジスタを、少ない工程数で製造することが可能となる。
【０１２９】
このように、本実施形態によれば、大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタ及びその製造方法を提供することが可能となる。
【０１３０】
なお、上述した第２実施形態では、第１実施形態の構造のシフトレジスタの代わりに、第３実施形態の構造のシフトレジスタを採用してもよい。
【０１３１】
以上、本発明の具体的な態様の例を、第１から第３実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１３２】
１０１：制御電極、１０２：絶縁膜、１０３：浮遊電極、１１１：絶縁膜、
２０１：ＳＯＩ基板、２１１：半導体基板、２１２：埋込絶縁膜、２１３：半導体層、
２２１：酸化膜、２２２：窒化膜、２２３：犠牲膜、
２２４：キャップ膜、２２５：側壁窒化膜、２２６：自己組織化膜、
３０１：シフトレジスタ、３１１：読み出しデバイス、３１２：書き込みデバイス、
４０１：板状電極部、４０２：線状電極部
【特許請求の範囲】
【請求項１】
基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に向かい合う第１及び第２の制御電極と、
前記第１及び第２の制御電極間において、前記第１の制御電極側に一列に設けられた複数の第１の浮遊電極と、
前記第１及び第２の制御電極間において、前記第２の制御電極側に一列に設けられた複数の第２の浮遊電極とを備え、
前記第１及び第２の浮遊電極の各々は、前記第１方向に垂直な平面に対し、鏡面非対称な平面形状を有する、メモリ用シフトレジスタ。
【請求項２】
前記第１及び第２の浮遊電極は、前記第１方向に沿って交互に配置されている、請求項１に記載のメモリ用シフトレジスタ。
【請求項３】
前記第１及び第２の浮遊電極の各々は、前記第１方向に平行な第１の辺と、前記第２方向に平行な第２の辺と、前記第１及び第２方向に非平行な第３の辺と、を有する直角三角形状の平面形状を有する、
請求項１又は２に記載のメモリ用シフトレジスタ。
【請求項４】
前記第１の浮遊電極の各々は、前記第１の制御電極の付近から前記第２の制御電極の方向に線状に延びる第１の線状電極部を有し、
前記第２の浮遊電極の各々は、前記第２の制御電極の付近から前記第１の制御電極の方向に線状に延びる第２の線状電極部を有する、
請求項１又は２に記載のメモリ用シフトレジスタ。
【請求項５】
前記第１の制御電極と前記第２の制御電極のうちの少なくともいずれか一方に電圧を印加することにより、前記第１の浮遊電極内の電荷を、前記第１方向に隣接する第２の浮遊電極に転送し、
前記第１の制御電極と前記第２の制御電極のうちの少なくとも残りの一方に電圧を印加することにより、前記第２の浮遊電極内の電荷を、前記第１方向に隣接する第１の浮遊電極に転送する、
請求項１から４のいずれか１項に記載のメモリ用シフトレジスタ。
【請求項６】
前記第１の浮遊電極内の電荷は、前記第１方向の正方向及び負方向のうちのいずれか一方向に隣接する第２の浮遊電極に転送され、
前記第２の浮遊電極内の電荷は、前記第１方向の前記一方向に隣接する第１の浮遊電極に転送される、
請求項５に記載のメモリ用シフトレジスタ。
【請求項７】
前記第１及び第２の浮遊電極は、
前記第１及び第２の制御電極間の第１の端部に配置された第１端部浮遊電極と、
前記第１及び第２の制御電極間の第２の端部に配置された第２端部浮遊電極とを含み、
さらに、前記第１端部浮遊電極から前記第２端部浮遊電極へと転送された電荷を、前記第１端部浮遊電極に移送するための配線を備える、請求項１から６のいずれか１項に記載のメモリ用シフトレジスタ。
【請求項８】
基板上に、第１方向に互いに隣接し、前記第１方向に垂直な第２方向に延びる複数のラインパターンを形成し、
前記基板上に、前記第１方向に延び、前記第２方向に向かい合う第１及び第２の側壁絶縁膜を、前記複数のラインパターンを挟むように形成し、
前記基板上に、前記第１方向に延び、前記第２方向に向かい合う第１及び第２の制御電極を、前記第１及び第２の側壁絶縁膜を挟むように形成し、
前記複数のラインパターン上に、球状又は円柱状の複数の自己組織化膜を形成し、
前記自己組織化膜をマスクとして、前記複数のラインパターンをエッチングし、
前記複数のラインパターンのエッチング後に、各ラインパターンの片側の側面に浮遊電極を形成する、
メモリ用シフトレジスタの製造方法。
【請求項１】
基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に向かい合う第１及び第２の制御電極と、
前記第１及び第２の制御電極間において、前記第１の制御電極側に一列に設けられた複数の第１の浮遊電極と、
前記第１及び第２の制御電極間において、前記第２の制御電極側に一列に設けられた複数の第２の浮遊電極とを備え、
前記第１及び第２の浮遊電極の各々は、前記第１方向に垂直な平面に対し、鏡面非対称な平面形状を有する、メモリ用シフトレジスタ。
【請求項２】
前記第１及び第２の浮遊電極は、前記第１方向に沿って交互に配置されている、請求項１に記載のメモリ用シフトレジスタ。
【請求項３】
前記第１及び第２の浮遊電極の各々は、前記第１方向に平行な第１の辺と、前記第２方向に平行な第２の辺と、前記第１及び第２方向に非平行な第３の辺と、を有する直角三角形状の平面形状を有する、
請求項１又は２に記載のメモリ用シフトレジスタ。
【請求項４】
前記第１の浮遊電極の各々は、前記第１の制御電極の付近から前記第２の制御電極の方向に線状に延びる第１の線状電極部を有し、
前記第２の浮遊電極の各々は、前記第２の制御電極の付近から前記第１の制御電極の方向に線状に延びる第２の線状電極部を有する、
請求項１又は２に記載のメモリ用シフトレジスタ。
【請求項５】
前記第１の制御電極と前記第２の制御電極のうちの少なくともいずれか一方に電圧を印加することにより、前記第１の浮遊電極内の電荷を、前記第１方向に隣接する第２の浮遊電極に転送し、
前記第１の制御電極と前記第２の制御電極のうちの少なくとも残りの一方に電圧を印加することにより、前記第２の浮遊電極内の電荷を、前記第１方向に隣接する第１の浮遊電極に転送する、
請求項１から４のいずれか１項に記載のメモリ用シフトレジスタ。
【請求項６】
前記第１の浮遊電極内の電荷は、前記第１方向の正方向及び負方向のうちのいずれか一方向に隣接する第２の浮遊電極に転送され、
前記第２の浮遊電極内の電荷は、前記第１方向の前記一方向に隣接する第１の浮遊電極に転送される、
請求項５に記載のメモリ用シフトレジスタ。
【請求項７】
前記第１及び第２の浮遊電極は、
前記第１及び第２の制御電極間の第１の端部に配置された第１端部浮遊電極と、
前記第１及び第２の制御電極間の第２の端部に配置された第２端部浮遊電極とを含み、
さらに、前記第１端部浮遊電極から前記第２端部浮遊電極へと転送された電荷を、前記第１端部浮遊電極に移送するための配線を備える、請求項１から６のいずれか１項に記載のメモリ用シフトレジスタ。
【請求項８】
基板上に、第１方向に互いに隣接し、前記第１方向に垂直な第２方向に延びる複数のラインパターンを形成し、
前記基板上に、前記第１方向に延び、前記第２方向に向かい合う第１及び第２の側壁絶縁膜を、前記複数のラインパターンを挟むように形成し、
前記基板上に、前記第１方向に延び、前記第２方向に向かい合う第１及び第２の制御電極を、前記第１及び第２の側壁絶縁膜を挟むように形成し、
前記複数のラインパターン上に、球状又は円柱状の複数の自己組織化膜を形成し、
前記自己組織化膜をマスクとして、前記複数のラインパターンをエッチングし、
前記複数のラインパターンのエッチング後に、各ラインパターンの片側の側面に浮遊電極を形成する、
メモリ用シフトレジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−２６３９７（Ｐ２０１３−２６３９７Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１５９０８２（Ｐ２０１１−１５９０８２）
【出願日】平成２３年７月２０日（２０１１．７．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２０日（２０１１．７．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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