【課題】配線電極間の双方向の電流値、書き込み及び消去の電圧値、および記憶保持時間が制御容易なメモリ装置を提供する。
【解決手段】微結晶である第１の導電性微粒子を含む微結晶層２２と、微結晶層２２を挟むトンネル絶縁膜２１、２３とを有する第１の二重トンネル接合構造と、微結晶である第２の導電性微粒子を含む微結晶層２６と、微結晶層２６を挟むトンネル絶縁膜２５、２７とを有する第２の二重トンネル接合構造と、第１の二重トンネル接合構造と第２の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、第１の二重トンネル接合構造、電荷蓄積層、及び第２の二重トンネル接合構造を挟む第１、第２の導電層とを備える。第１の導電性微粒子の平均粒径は、第２の導電性微粒子の平均粒径と異なっている。 （もっと読む）

【課題】大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタを提供する。
【解決手段】一の実施形態によれば、メモリ用シフトレジスタは、基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に向かい合う第１及び第２の制御電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第１の制御電極側に一列に設けられた複数の第１の浮遊電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第２の制御電極側に一列に設けられた複数の第２の浮遊電極を備える。さらに、前記第１及び第２の浮遊電極の各々は、前記第１方向に垂直な平面に対し、鏡面非対称な平面形状を有する。 （もっと読む）

【課題】１０ｎｍ程度の溝を有する微細構造物を安価で簡便かつ高精度に作製可能な微細構造物の製造方法、該微細構造物の製造方法により製造される微細構造物、及び該微細構造物を有する電界効果型半導体素子を提供すること。
【解決手段】本発明の微細構造物の製造方法は、トップダウン形成法により、基板上に少なくとも２つの凸状の形状からなる第１の構造体を形成する第１の構造体形成工程と、ボトムアップ形成法により、前記第１の構造体が形成された基板上に形成材料を堆積させ、隣接する前記第１の構造体の中間位置に凹状の溝を有する第２の構造体を形成する第２の構造体形成工程と、を含むことを特徴とする。 （もっと読む）

【課題】 本発明の実施形態によれば、信頼性の高い半導体メモリを提供することができる。
【解決手段】 半導体メモリは、半導体基板のチャネル領域上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されたゲート電極とを備え、トンネル絶縁膜内にはクーロンブロッケイド条件を満たす導電性微粒子を含む微粒子層がある。 （もっと読む）

【課題】カーボンナノピーポッドを用いたメモリ素子の提供。
【解決手段】メモリ素子１は、フラーレン分子を内包した単層カーボンナノチューブからなるカーボンナノピーポッド１３を有し、前記カーボンナノピーポッド１３が、バックゲート電極１１上に積層された絶縁層１２１上に載置されると共に、所定の距離離間して設けられたソース電極１４ａ及びドレイン電極１４ｂに接続され、前記フラーレン分子が、メモリ情報を保持するメモリセルとなるように構成されている。 （もっと読む）

【課題】低温で基板上に直接粒径の揃ったシリコンドットを均一な密度分布で形成する方法及び装置を提供する。
【解決手段】シリコンスパッタターゲット３０と基体Ｓを配置したチャンバ１内に水素ガスを導入し、該ガスに高周波電力を印加してチャンバ１内に、プラズマ発光において波長２８８ｎｍにおけるシリコン原子の発光強度Ｓｉ(288nm) と波長４８４ｎｍにおける水素原子の発光強度Ｈβとの比〔Ｓｉ(288nm) ／Ｈβ〕が１０．０以下であるプラズマを発生させ、該プラズマでターゲット３０をケミカルスパッタリングして５００℃以下の低温で基体上に直接、粒径が２０ｎｍ以下のシリコンドットを形成する。 （もっと読む）

【課題】安定した均一性で量産可能であるとともに、それぞれがメモリセルを構成する量子ドット素子を高密度で集積した半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、ＳＯＩ基板１１と、量子ドット２１と、インターポリ絶縁膜２７と、ラインパターン２９と、層間絶縁膜３０１と、ビット線３１とを備える。量子ドット２１は、トンネル酸化膜１３を介してＳＯＩ基板１１上に多結晶シリコンで形成されて電荷蓄積層をなす。ラインパターン２９は、インターポリ絶縁膜２７上で、多結晶シリコンで形成されてコントロールゲート（ワード線）をなす。量子ドット２１は、ビット線３１に直列に接続される。量子ドット２１の４つの側壁と、ラインパターン２９のビット線に平行な方向における側壁は、熱酸化膜３３で覆われている。量子ドット２１ａ〜２１ｄを一単位として、間隔Ｓ４だけ離隔するように反復形成される。 （もっと読む）

【課題】書込、読み出し、消去時間を改善した、トンネル障壁構造を有するメモリデバイスを提供する。
【解決手段】メモリデバイスは、制御電極９からトンネル障壁構造２を通り抜けて電荷を書き込むメモリノード１を有する。この蓄積された電荷はソース／ドレイン経路４の伝導性に影響を与え、この経路の伝導性をモニターすることによりデータが読み出せる。電荷障壁構造は多重トンネル障壁構造により構成される。この障壁構造は、メモリノードを形成するシリコンの多結晶層１を被覆する、厚さ３ｎｍのポリシリコン層１６と厚さ１ｎｍのＳｉ₃Ｎ₄層１５を交互に積層したものからなる。ショットキ障壁構造、および電気絶縁マトリクス内に分散された、メモリノードとして機能する伝導性のナノスケール伝導島３０，３６，４４を含む他の障壁構造２も開示されている。 （もっと読む）

【課題】安定した均一性で量産可能な半導体記憶素子を提供する。
【解決手段】側壁マスクパターンが互いに交差する方向に側壁マスク加工を２度行い、その交差点を利用して量子ドットを形成する。 （もっと読む）

【課題】簡単なプロセスにより低コストで製造することができ、基板選択性も高く、常温を含むより高温で動作可能でしかもノイズにも強い負性抵抗素子およびその製造方法を提供する。
【解決手段】基板１１上にゲート絶縁膜１２を形成し、その上にＺｎＯなどの酸化物半導体から成る複数のナノドット１３ａが一面内において二重ショットキー障壁１３ｂを介して互いに接合した多重ナノドット構造体１３を形成し、その上にソース電極１４およびドレイン電極１５を形成することにより、ＭＯＳＦＥＴ構造のトンネル負性抵抗素子を構成する。ナノドット１３ａの径は６０ｎｍ以下または２０ｎｍ以下にする。このトンネル負性抵抗素子を単電子トランジスタ、単電子ポンプ、単電子メモリなどとして用いる。 （もっと読む）

【課題】ナノ結晶を有するメモリ素子及びその製造方法を提供する。
【解決手段】基板と、基板内部に形成され、互いに離隔されて位置するソース領域及びドレイン領域と、基板表面に形成され、ソース領域及びドレイン領域を連結し、複数個のナノ結晶を有するメモリセルと、メモリセル上に形成される制御ゲートとを具備し、メモリセルが、基板上に形成される第１トンネリング酸化物層と、第１トンネリング酸化物層上に形成される第２トンネリング酸化物層と、第２トンネリング酸化物層上に形成される複数個のナノ結晶を有する制御酸化物層とを具備することを特徴とするメモリ素子である。
【効果】これにより、静電気的引力を与えるためのアミノシラン基を導入できる親水性の第２トンネリング酸化物層を具備することにより、ナノ結晶の単一層配列が可能であり、素子特性の制御が可能となり、一層向上した素子特性を示すメモリ素子を提供することが可能である。 （もっと読む）

【課題】不揮発性メモリ素子としても使用可能な、単一電荷トンネル素子、特に単一電子トランジスタ、を提供する。
【解決手段】強磁性物質から成る単一電荷トンネル素子を従来のようにゲート電圧の印加により電気モードにおいて制御するのみならず、回転する配向磁場の印加により磁気モードにおいても制御する。即ち、該配向磁場の印加により該強磁性物質の化学ポテンシャルが変化し、クーロンブロッケード異方性磁気抵抗効果が生じる。その結果として得られる該素子の抵抗値とその変化を、論理的な１，０の書込み信号と、その切り替えに用いる。該磁気モードのヒステリシス性により、不揮発性メモリ効果が発現される。 （もっと読む）

【課題】 特性を安定にでき、製造コストが安価で、高集積化を行い易く、また、効果的に消費電力の低減を行うことができる電子装置とその製造方法を提供すること。
【解決手段】 電子装置は、絶縁体１０１の中に、金属で形成された第１領域１０２及び第２領域１０３と、この第１領域１０２と第２領域１０３で挟まれた第３領域１０４を備える。この第３領域は、第１及び第２領域１０２，１０３を形成する金属元素と同じ金属元素で形成されて、直径が２０ｎｍ以下の微粒子を有する。第１領域１０２及び第２領域１０３は、第３領域１０４よりも、金属濃度が高くて電気抵抗が小さい。第１領域１０２と第２領域１０３とに電圧が印加されて、第３領域１０４を単一の電荷がトンネルする。第１領域１０２と、第２領域１０３と、第３領域１０４とは、互いに同じ金属元素を含むので、互いの境界に形成される障壁を安定にできる。 （もっと読む）

【課題】 消費電力が格段に小さく、かつ、寸法が格段に小さい能動素子およびその製造方法およびその製造装置を提供すること。
【解決手段】 基板１０１上にメタル工程により、第１電極１０２および第２電極１０３を形成する。上記第１電極１０２は、第２電極１０３に略平行かつ第２電極１０３に対向するように配置する。第１電極１０２と第２電極１０３との間を、現存する加工技術の最小加工寸法で形成する。第１,第２電極１０２,１０３に所定の電位を印加した状態で、金属イオン等を矢印ａに示す方向に注入する。このようにして、基板１０１上にナノワイヤー構造１０４を作製する。 （もっと読む）

【課題】 スイッチ機能が十分に得られ、常温においても十分にスイッチ動作ができ、微細化を図ることができるスイッチング素子を提供すること。
【解決手段】 基板１０１上に形成されたゲート絶縁膜１０２上に、第２絶縁膜１０５で隔てられた第１電極１０３と第２電極１０４を形成する。第１電極１０３は、ゲート絶縁膜１０２の表面に接する側の部分が鋭角断面を有するように、側面が傾斜している。ゲート絶縁膜１０２中に、２０ｎｍ以下の直径を有すると共に、第１電極３と第２絶縁膜１０５との境界が含まれる平面と略同一の平面上に配列された金属微粒子１０６を形成する。第１絶縁膜２中の金属微粒子６の数を、第１絶縁膜２の膜厚と、第１絶縁膜２への金属元素の注入及びアニール条件とで制御できるので、微細加工の最小加工寸法の制約を受けない。また、ゲート長を、ゲート絶縁膜１０２の厚みによって設定できるので、微細加工の最小加工寸法の制約を受けない。 （もっと読む）

半導体メモリ装置は、データを貯蔵するための複数個のメモリセルを有するメモリ層と、前記メモリセルが不良かどうかに関する状態情報を記録するための少なくとも一つのビットレジスターリング層と、を含む。前記メモリ層は、分子メモリ、カーボンナノチューブメモリ、原子メモリ、シングルエレクトロンメモリ、特に化学的ボトムアップ方式で製造されるメモリなどのようなナノメータースケールメモリ装置とすることができる。 （もっと読む）

【課題】 製造が容易で外乱の影響を受け難い高集積記憶装置を安価に実現する。
【解決手段】 電極間に配置した導電性可動体の移動を利用した記憶装置であって、基板１００上に平行配置された複数本の行線１１１と、行線１１１と交差するように平行配置され、且つ行線１１１と間隙を介して対向配置された複数本の列線１２１と、行線１１１に隣接する領域と列線１２１との間に設けられ、最上部が列線１２１に接触し最下部が行線１１１と離間して設けられた半導体膜１１４と、行線１１１と列線１２１との交差部にそれぞれ配置され、行線１１１とそれに隣接する半導体膜１１４とを電気的に接続する導電性の可動体１３０とを備えた。 （もっと読む）

【課題】従来よりも少ない素子数で多値記憶回路の入力と出力とを分離する。
【解決手段】単電子トランジスタ１のドレイン電極Ｄを電界効果トランジスタ２のソース電極に接続し、電界効果トランジスタ２のドレイン電極を負荷素子３の一端に接続し、負荷素子３の他端を電源端子５に接続し、単電子トランジスタ１のソース電極Ｓを接地端子６に接続する。また、単電子トランジスタ１の第１のゲート電極Ｇを電界効果トランジスタ２と負荷素子３との接続点に接続し、さらにこの接続点を出力端子８に接続する。また、単電子トランジスタ１に新たに第２のゲート電極Ｇ_inを設け、この第２のゲート電極Ｇ_inを入力端子７に接続する。さらに、出力端子８と接地端子６との間に蓄積容量９を接続する。立ち上がり時間と立ち下がり時間とが異なる単極性または双極性の電圧パルスを入力端子７に与えて、多値記憶回路に記憶されたデータ値を書き換える。 （もっと読む）

【課題】量子ドット体として機能する微粒子の酸化がより確実に抑制された半導体装置およびその製造方法を提供する。
【解決手段】半導体装置２０は、半導体基板１と、半導体基板１上に設けられたトンネル絶縁膜３と、トンネル絶縁膜３上に間隔を空けて配置された酸化数が増加しない酸化物半導体からなる微粒子４と、トンネル絶縁膜３上に設けられ、微粒子４を埋め込むＳｉＯ₂からなる絶縁膜５と、絶縁膜５上に設けられたコントロールゲート６とを備えている。量子ドットとして機能する微粒子４が製造工程中あるいは製造後に酸化されて絶縁体となることがないので、半導体装置は歩留まり良く製造され、且つ信頼性が向上している。 （もっと読む）

【課題】 情報の保持時間を確保できる半導体メモリを提供する。
【解決手段】 半導体メモリは、第１面を有する半導体基板１を有する。第１絶縁膜４ａは、第１面上に設けられ、第１面と離れた位置に第１面内の第１方向に広がりを持つ溝１１を有する。第２絶縁膜４ｂは、溝の開口を塞ぐように第１絶縁膜上に形成される。複数の微粒子１２が、溝内に設けられる。ゲート電極Ｇ１は、溝の上方において第２絶縁膜上に設けられる。チャネル領域は、溝の下方の半導体基板の表面に設けられ、溝の第１方向における長さより短い第１方向における長さを有する。１対のソース／ドレイン領域Ｓ／Ｄが、チャネル領域を挟むように半導体基板の表面に設けられる。 （もっと読む）