ビットレジスターリング層を有する半導体メモリ装置及びその駆動方法
半導体メモリ装置は、データを貯蔵するための複数個のメモリセルを有するメモリ層と、前記メモリセルが不良かどうかに関する状態情報を記録するための少なくとも一つのビットレジスターリング層と、を含む。前記メモリ層は、分子メモリ、カーボンナノチューブメモリ、原子メモリ、シングルエレクトロンメモリ、特に化学的ボトムアップ方式で製造されるメモリなどのようなナノメータースケールメモリ装置とすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係るもので、詳しくは、データを貯蔵するメモリセルが不良状態か良好状態かに関する情報を記録するためのビットレジスターリング層を有する半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置内の多数のメモリセルのうち１つでも不良が存在する場合、半導体メモリ装置としての機能が正常に働かないので、その半導体メモリ装置は不良品として処理される。不良の発生する確率が低くても、不良メモリセルは発生し、その歩留まりは減少する。しかし、歩留まりを増加させるために、予め半導体メモリ装置内に配置した予備メモリセルを用いて不良セルを代替することができる。このように半導体メモリ装置の製造途中に無作為的に発生する不良セルを救済するために配置されるものが冗長（redundancy）回路である。
【０００３】
しかしながら、冗長回路を配置するに従いチップの面積が増加し、欠陥救済に必要なテストの増加などが問題となって高密度集積回路（ＬＳＩ）においてはあまり実用化されていない。冗長回路は、特にダイナミックＲＡＭ（ＤＲＡＭ）においてはチップの面積増加がＬＳＩに比べて相対的に少ないため、６４Ｋ−２５６Ｋから本格的に採用されている。
【０００４】
より詳しく説明すると、半導体メモリ装置において冗長回路は実質的な半導体メモリ装置の容量（例えばｎ×ｎ）の外に追加で余分のセルを配置し（例えば（ｎ＋ｍ）×（ｎ＋ｍ’）−（ｎ×ｎ）を配置；ここで、ｍ，ｍ’は冗長セルの数を意味する）、不良メモリセルが存在するかどうかを分析した後、１つまたはそれ以上の不良セルを含んだローまたはコラムの連結を切り、冗長セル側に連結されるようにする。結果的に容量がｎ×ｎになるようにすることにより、欠陥のない半導体メモリ装置として製造するための回路である。
【０００５】
以下、添付図を参照して冗長回路の効率性を説明する。
図１から図３は多様な冗長回路のセルサイズ下での不良ビット発生率の変化に従うｎ×ｎメモリブロックの歩留まりを示す。
図１においてＹ軸はメモリブロックの歩留まりを示し、Ｘ軸は不良ビットの発生率を示す。図１において曲線はメモリブロックに対応する冗長セルサイズ（ｍ；ｍ＝１，２，４，．．．）に従う不良ビット発生率と１６×１６メモリブロックの歩留まりの関係を示す。
【０００６】
図示したように、一定の不良ビット発生率で冗長セルの数が増加する場合、メモリブロックの歩留まりも増加することがわかる。例えば、不良ビット発生率が０．０１（１％）で、冗長セルｍの数が１の場合にメモリブロックの歩留まりは約０．６（６０％）である。同一の不良ビット発生率で冗長セルサイズｍが２の場合にメモリブロックの歩留まりは０．９５（９５％）である。即ち、不良ビット発生率が０．０１で、冗長セルサイズｍが４以上の場合にはメモリブロックの歩留まりは１である。
【０００７】
図２及び図３のグラフの説明は図１の説明と類似である。
図３に示すように、ｎ×ｎ＝１０２４×１０２４のメモリブロックを作るために、２０４８×２０４８の冗長セルサイズ、即ち、実際必要なメモリ面積の９倍の大きさで半導体メモリ装置が製造されても、約０．３％の不良ビット発生率でメモリブロックの歩留まりが０になることがわかる。
【０００８】
即ち、不良ビット発生率を数％（例えば１％）以下に減少させることが難しいと予想されるナノメートルスケール（nanometer scale）のメモリ装置（例えば、分子メモリ、カーボンナノチューブメモリ、原子メモリ、シングルエレクトロンメモリ、特に化学的にボトムアップ方式で製造されるメモリなど）は、上記のような冗長セルで不良セルを救済する方法は有用ではないとの問題点を有する。
【０００９】
前記ナノメートルスケールのメモリ装置は、ナノメートル、即ち、０．００００００００１メートル単位に操作可能な超微細技術（分子を直接制御する水準）のようなナノ技術を使用して製造されたメモリ装置であり、ナノ素子またはナノメモリ素子ともいわれる。前記ナノメートルスケールのメモリ装置に対する例は米国特許第６，９３６，２３３号及び第６，７５０，４７１号などに開示されている。
【００１０】
上記のように冗長セルで不良セルを救済するメモリ設計方法の短所を克服するために、ハードディスクドライバのＦＡＴ（File Allocation Table）構造と類似に別途のメモリ層を作り、そのメモリ層に不良メモリセルに関する情報を記録する方法が採用されることもできる。
【００１１】
【特許文献１】米国特許第６９３６２３３号明細書
【特許文献２】米国特許第６７５０４７１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のような方式は図４に示すように、ブロックサイズに従いメモリブロック歩留まりに深刻な問題を引き起こす。
図４はｎ×ｎサイズの半導体メモリ装置をブロック単位で管理する場合のメモリブロックの歩留まりの一例を示すグラフである。
【００１３】
図４に示すように、ブロックのサイズが増加するほど、メモリブロックの歩留まりは急激に減少する。例えば、１６×１６サイズ（ｎ＝１６）のメモリブロックで、５Ｅ−３（０．５％）の不良ビットが発生する場合、メモリブロックの歩留まりは０．４（４０％）にも至らない。これはメモリブロックの面積が、不良ビットが発生していない場合よりも２倍以上に大きくなったことを意味し、ブロックサイズが一層大きくなると、要求される面積は急激に大きくなるとの問題点を引き起こす。
【課題を解決するための手段】
【００１４】
そこで、本発明の目的は、データを貯蔵するための複数個のメモリセルを有する半導体メモリ装置を提供することにある。
このような目的を達成するために本発明の一態様に従い半導体メモリ装置は、前記メモリセルに対する状態情報を記録するための少なくとも１ビットレジスターリング層を含む。ここで、前記ビットレジスターリング層は前記メモリセルのそれぞれに対応する複数個のビットレジスタを含むことができる。
【００１５】
本発明の一態様に従い、それぞれのビットレジスタは対応のメモリセルが不良であるかどうかを表す状態情報を記録するために構成される。前記ビットレジスタは１回プログラム可能なメモリとすることができる。例えば、前記ビットレジスタはヒューズまたはアンチヒューズの構造を有することができる。
【００１６】
他の態様に従い、半導体メモリ装置は第１、第２ビットレジスターリング層を含み、それぞれの第１、第２レジスターリング層はメモリセルに対する状態情報を記録するために構成される。
一態様に従い、前記メモリ層は分子メモリ、カーボンナノチューブメモリ、原子メモリ、及びシングルエレクトロンメモリのうちいずれか一つである。
【００１７】
本発明はまた複数個のメモリセルを有する半導体メモリ装置を駆動するための方法を提供する。
このような駆動方法の一態様は、メモリセルに関連したビットレジスタに記録された状態情報をリードする段階と、前記状態情報に基づいたメモリセルをアクセスする段階とを含む。前記状態情報はメモリセルが不良であるかどうかを表し、前記駆動段階は、前記状態情報が前記メモリセルが不良であることを表す場合にはメモリセルを駆動しない。
【００１８】
一態様において前記駆動段階は前記状態情報に基づいたメモリセルからデータをリードすることを含む。他の態様において前記駆動段階は前記状態情報に基づいたメモリセルにデータをライトすることを含む。
さらに、一態様において前記リード段階はメモリセルに関連した１ビット以上のレジスタに記録された状態情報をリードし、前記駆動段階は対応のビットレジスタからリードされた前記状態情報がメモリセルが不良でないことを表す場合にはメモリセルを駆動する。
【００１９】
他の態様において、前記駆動段階は少なくとも一つの対応ビットレジスタからリードされた状態情報が前記メモリセルが不良でないことを表す場合にはメモリセルを駆動する。
また他の態様において、前記駆動段階は少なくとも一つの対応ビットレジスタからリードされた状態情報が前記メモリセルが不良であることを表す場合にはメモリセルを駆動しない。
【００２０】
また、このような方法の一態様は、それぞれのメモリセルが不良かどうかをテストする段階と、前記テストの結果に基づきビットレジスタに状態情報を記録する段階とを含む。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施例を添付図を参照して詳しく説明する。実施例での説明は、本発明に対する理解を助けるための例として挙げられたものにすぎないため、本発明の範囲を制限するものとして使用されてはいけない。図面において同様な参照符号は同様な構成要素である。
【００２２】
図５Ａは、本発明の一実施例によるビットレジスターリング層を有する半導体メモリ装置の構成の一部を示す図であり、図５Ｂは図５Ａでのビットレジスターリング層の概略斜視図である。
図５Ａ及び図５Ｂを参照すると、本発明の一実施例による半導体メモリ装置は、メモリ層２００及びビットレジスターリング層１００を備える。ビットレジスターリング層１００とメモリ層２００間を絶縁させるために層間絶縁膜１５０が配置される。
【００２３】
メモリ層２００はデータを貯蔵するためのメモリセルを有する。
ビットレジスターリング層１００は前記各メモリセルが不良かどうかを示す状態情報を記録するために機能する。不良ビット発生率が１０％以上になると予想されるナノメートルスケールのメモリ装置においては、そのブロックサイズが１ビット単位に管理されるときに意味のあるデバイスになることができる。
【００２４】
従って、ビットレジスターリング層１００は前記メモリセルのそれぞれに対応する複数個のビットレジスタを備えることができる。メモリセルのそれぞれに対応する複数個のビットレジスタには各メモリセルが不良かどうかを示す情報が記録される。
ビットレジスターリング層１００は、図５Ａに示すように、層間絶縁膜１５０を介してメモリ層２００の上部にスタックされる構造に形成される。このようなスタック構造により、ビットレジスターリング層１００を有する半導体メモリ装置の総面積を減少させることができる。
【００２５】
例えば、不良のメモリセルに対応するビットレジスタにデータ０が記録され、前記メモリセルが良好状態の場合には前記メモリセルに対応するビットレジスタにデータ１が記録されることができる。従って、前記メモリセルが不良状態の場合にそのメモリセルへのアクセスを防止するためのデータ０が前記ビットレジスタに記録されて、前記半導体メモリ装置の動作時に不良メモリセルはアクセスされないようになる。
反対に、不良のメモリセルに対応するビットレジスタにデータ１が記録され、メモリセルが良好状態の場合には前記メモリセルに対応するビットレジスタにデータ０が記録されることができる。
【００２６】
前記ビットレジスタは１回プログラム可能なメモリであることができる。これは不良ビットが良好ビットにめったに変化しないからであり、メモリ層でテストされたビットが不良ビットである場合には前記不良ビットに対応するビットレジスタに１回のプログラミングが実行されることができる。従って、前記ビットレジスタはＲＯＭ（Read Only Memory）であることができる。
前記ビットレジスタは図５Ｂに具体的に図示されていないが、上部金属層Ｈ１，Ｈ２と下部金属層Ｌ１，Ｌ２の交差点に形成されることができる。
【００２７】
例えば、前記ビットレジスタはヒューズ構造に形成されることができる。即ち、メモリセルが良好状態である場合、前記ビットレジスタは初期連結状態を維持するための構造（この場合は前記ビットレジスタにデータ１が記録される）で、メモリセルが不良状態である場合には前記ビットレジスタは絶縁される構造（この場合は前記ビットレジスタにデータ０が記録される）である。前記ビットレジスタは過電流を流して絶縁させるか、レーザビームを加えて絶縁させるなどの多様な方法により絶縁されることもできる。以下、図８を参照して詳しく説明する。
【００２８】
反対に、前記ビットレジスタはアンティヒューズ（anti-fuse）構造に形成されることもできる。即ち、メモリセルが良好状態の場合には初期状態の絶縁状態を維持する（この場合は前記ビットレジスタにデータ０が記録された状態である）。メモリセルが不良状態の場合には前記ビットレジスタは連結されるようにする（この場合は前記ビットレジスタにデータ１が記録された状態である）構造に形成されることもできる。
【００２９】
さらに、前記ビットレジスタは良好状態または不良状態になることもできるため、前記ビットレジスタがそのビットレジスタに対応するメモリセルが良好か不良かにかかわらずに不良状態である場合には、ビットレジスタはメモリセルが不良状態であるときにビットレジスタのデータと同一な値を有することができる。従って、メモリセルが不良状態で且つそれに対応するビットレジスタが不良状態であるときにも、そのビットレジスタにメモリセルが良好状態であるとの情報が記録されるので、動作中の誤動作が減少するようになる。以下、図７を参照して詳しく説明する。
【００３０】
図５Ｃは図５Ａにおけるメモリ層２００を示す概略的斜視図である。メモリ層２００はビットラインＢ１，Ｂ２と、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４と、ワードラインＷ１，Ｗ２とを含む。
図６は図５Ａの半導体メモリ装置のビットレジスターリング層での有効ビット、即ち、ビットレジスターリング層でのビットレジスタの良好状態に従って総メモリセルの歩留まり（またはメモリビットの歩留まり）を示すグラフである。
【００３１】
図６において、X軸（ＢＲＬ；Bit Register Layer）はビットレジスターリング層の歩留まり、即ち、ビットレジスタの良好状態をパーセントで示したもので、Ｙ軸（ＴＭＢＹ；Total Memory Bit Yield）は総メモリセルの歩留まりをパーセントで示したものである。
図６を参照すると、ビットレジスターリング層の歩留まりに従う総メモリセルの歩留まりはメモリ層でのビット歩留まり（４０％、６０％、８０％、１００％）別に図示される。
【００３２】
例えば、メモリ層でのビット歩留まりが４０％である場合、総メモリセルの歩留まりは４０％（この場合、ビットレジスターリング層の歩留まりは１００％）であるが、ビットレジスターリング層の歩留まりが８０％である場合には、総メモリセルの歩留まりは約３０％である。
メモリ層でのビット歩留まりが１００％、即ち、不良ビットが存在しない場合、総メモリセルの歩留まりはビットレジスターリング層の歩留まりにより決定される。即ち、メモリ層でのビット歩留まりが１００％で、ビットレジスターリング層の歩留まりが２０％であれば、総メモリセルの歩留まりは２０％である。ビットレジスターリング層の歩留まりが６０％であれば、総メモリセルの歩留まりは６０％である。
【００３３】
図７及び図８は図５Ｂのビットレジスターリング層でのビットレジスタの一例を概略的に示す斜視図である。
図７を参照すると、上部金属層Ｈ１及び下部金属層Ｌ１が絶縁層Ｉ１により絶縁されたアンティヒューズ構造のビットレジスタが図示されている。
前記ビットレジスタに対応するメモリセルが良好状態の場合には絶縁層Ｉ１により絶縁状態が維持され、前記ビットレジスタに対応するメモリセルが不良状態の場合には上部金属層Ｈ１に過電流を流して絶縁層Ｉ１が破壊されるようにして、上部金属層Ｈ１と下部金属層Ｌ１が電気的に連結されるようになる。
【００３４】
反対に、前記ビットレジスタに対応するメモリセルが良好状態の場合に上部金属層Ｈ１に過電流を流して絶縁層１１が破壊されるようにして上部金属層Ｈ１と下部金属層Ｌ１が電気的に連結し、前記ビットレジスタに対応するメモリセルが不良状態の場合には絶縁層Ｉ１により絶縁状態が維持されることができる。
【００３５】
前記ビットレジスタは良好状態または不良状態であることができる。例えば、前記ビットレジスタの製造時に絶縁層Ｉ１が損傷される恐れがあるので、対応するメモリセルの状態にかかわらず前記ビットレジスタが恒常連結状態になることがあるかもしれない。このため、前記メモリセルが不良状態の場合でも対応のビットレジスタは意図しなかった状態となる。それ故に、このような誤動作を減少させるために前記ビットレジスタ自体が不良状態の場合には、対応のメモリセルが不良状態であるときにビットレジスタに記録されたデータと同一な値を有するのが好ましい。従って、対応のメモリセルが良好状態の場合にビットレジスタが絶縁状態に維持され、対応のメモリセルが不良状態の場合に連結状態となるようにする構造が好ましい。
【００３６】
図８は、上部金属層Ｈ１及び下部金属層Ｌ１がヒューズＦ１により連結されたヒューズ構造のビットレジスタを示す。
前記ビットレジスタに対応するメモリセルが良好状態の場合にはヒューズＦ１により連結状態が維持され、前記ビットレジスタに対応するメモリセルが不良状態の場合には上部金属層Ｈ１に過電流を流してヒューズＦ１が切断されることにより、上部金属層Ｈ１と下部金属層Ｌ１が電気的に分離される絶縁状態となる。
【００３７】
反対に、前記ビットレジスタに対応するメモリセルが良好状態の場合に上部金属層Ｈ１に過電流を流してヒューズＦ１が切断されることにより、上部金属層Ｈ１と下部金属層Ｌ１が電気的に分離され、前記ビットレジスタに対応するメモリセルが不良状態の場合にはヒューズＦ１により連結状態が維持される。
同様に、前記メモリセルが不良状態の場合、対応するビットレジスタは意図しない状態（例えば、前記ビットレジスタのヒューズＦ１がセッティングの前に既に切断された状態）であるかもしれない。それ故に、このような誤動作を減少させるために、対応するメモリセルが良好状態の場合にビットレジスタが連結状態に維持され、対応するメモリセルが不良状態の場合に絶縁状態になるようにする構造が好ましい。
【００３８】
このように、前記メモリセルのそれぞれが良好状態か不良状態かをテストした後、そのテスト結果に基づきそれぞれのメモリセルに対応するビットレジスタをプログラミングすることにより、半導体メモリ装置のパワーアップ中に前記ビットレジスタが先にアクセスされるに従い、対応のメモリセルがアクセスできるかどうか（すなわち、不良であるか否か）が決定される。
そこで、本発明の実施例によると、多量の不良ビットに存在する欠陥を効果的に処理することができる。本発明の実施例は特に、不良ビット発生率の高い分子メモリのようなナノメートルスケールメモリ装置に適用されることができる。
【００３９】
そして、前記ビットレジスターリング層は前記メモリ層とは異なった製造方法により製造されるか、または前記メモリ層と同一な製造方法により製造されることもできる。即ち、前記メモリ層が分子メモリ製造法により製造された場合、前記ビットレジスターリング層は分子メモリ製造法とは異なった製造法により製造されるか、または前記メモリ層と同一な分子メモリ製造法により製造されることもできる。
【００４０】
図９Ａは本発明の他の実施例によるビットレジスターリング層を有する半導体メモリ装置の構成の一部を示す図で、図９Ｂは図９Ａのビットレジスターリング層の概略斜視図である。特に、前記実施例は２つのビットレジスターリング層を備える。
図５Ａ及び図５Ｂに示された半導体メモリ装置はビットレジスターリング層のビットレジスタの数とメモリ層のメモリセルの数の比が１：１の場合であり、図９Ａに示される半導体メモリ装置はビットレジスターリング層のビットレジスタの数とメモリ層のメモリセルの数の比が２：１の場合である。
【００４１】
図９Ａないし図９Ｂを参照すると、半導体メモリ装置はデータを貯蔵するためのメモリセルを有するメモリ層３００を含む。メモリセルにそれぞれ対応し、対応のメモリセルの不良または良好状態に従い互いに異なった状態となる複数個のビットレジスタを有する２つのビットレジスターリング層１１０，１２０は、メモリ層３００上に形成される。ビットレジスターリング層１１０，１２０及びメモリ層３００はそれぞれ層間絶縁膜１１５，１２５により絶縁されている。
【００４２】
図９Ｂは、第１ビットレジスターリング層１１０が図５Ｂのビットレジスターリング層１００と同様な構造を有する上部金属層Ｈ１１、Ｈ１２と下部金属層Ｌ１１，Ｌ１２を含むことを示す。類似に、図９Ｂは、第２ビットレジスターリング層１２０が図５Ｂのビットレジスターリング層１００と同様な構造を有する上部金属層Ｈ２１，Ｈ２２と下部金属層Ｌ２１，Ｌ２２を含むことを示す。即ち、第１，２ビットレジスターリング層１１０，１２０は図７または図８と関連して詳しく説明された特定構造を有するか、または別の特定構造を有することができる。
【００４３】
また、上述の観点から、第１，２ビットレジスターリング層１１０，１２０により伝えられた良好及び不良状態はすべての関連した他の手段を含んで、図５Ａから図８に関してビットレジスターリング層１００に対し説明することができる。
メモリ層３００で一つのメモリセルと対応するビットレジスタは二つのビットレジスターリング層１１０，１２０のそれぞれに配置されるので、その二つのビットレジスタは一つのメモリセルに対応する。従って、同じメモリセルに対応する前記ビットレジスタ中の一つが不良状態で、残された一つが良好の状態で、また、それらの対応メモリセルが良好の状態である場合、前記メモリセルは半導体メモリ装置の動作中にアクセスされる。
【００４４】
例えば、メモリ層３００でメモリセルに対応するビットレジスタのうち１つが不良状態で、前記メモリセルに対応するビットレジスタのうち残りの１つが良好状態である場合、前記メモリセルの良好または不良状態を示す情報は良好状態のビットレジスタに基づいて記録される。しかし、ほかの選択も採用することができる。例えば、前記ビットレジスタ中の一つが前記メモリセルが不良であることを示した場合、前記メモリセルは不良として扱われる。即ち、良好として処理される（アクセス可能なものとして扱われる）メモリセルに対しては、両方のビットレジスタが関連メモリセルが良好であることを示すべきである。他の例として、前記メモリセルは、両方の関連ビットレジスタが前記メモリセルが不良であることを示す場合のみに不良として扱われる。
【００４５】
図９Ｃは図９Ａのメモリ層３００を示した他の概略的斜視図である。メモリ層３００はビットラインＢ１，Ｂ２とメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４と、ワードラインＷ１，Ｗ２を含む。
図１０は図９Ａの半導体メモリ装置のビットレジスターリング層での有効ビットと関連して総メモリビットの歩留まりを示すグラフである。
図１０を参照すると、２つのビットレジスターリング層の歩留まりと関連して総メモリセルの歩留まりがメモリ層でのビット歩留まり（４０％、６０％、８０％、１００％）別に区別されて図示されている。点線で図示されたグラフは前記ビットレジスターリング層が１つである場合、即ち、図５Ａに示した半導体メモリ装置の場合のグラフである。
【００４６】
例えば、メモリ層でのビット歩留まりが４０％である場合に総メモリセルの歩留まりが４０％であれば理想的であるが（この場合にビットレジスターリング層の歩留まりは１００％である）、ビットレジスターリング層の歩留まりが８０％であれば、総メモリセルの歩留まりはほぼ４０％に近くなる。このことから二つのビットレジスターリング層の歩留まりが一つのビットレジスタ層の歩留まりに比べ顕著に向上していることがわかる。
【００４７】
上述のような説明において、二つのビットレジスターリング層が挙げられて説明されたが、このような実施例は三つ以上のビットレジスターリング層の場合にも適用できる。この場合、総メモリセルの歩留まりはもっと理想的な値に近くなることができる。さらに、良好または不良状態を示すビットレジスタの限界値が関連メモリセルが良好か不良を決定するために使用される。
図１１と関連して、各メモリセルのテスト結果に基づいたビットレジスタをセッティングする過程を説明する。
【００４８】
まず、それぞれのメモリセルの良好または不良状態をビット単位にテストし（Ｓ１０）、テストされたメモリセルが不良ビット、即ち、不良状態のメモリセルであるか良好状態のメモリセルであるかが判断（Ｓ２０）される。周知のように、テストと不良ビット判断過程は技術分野でよく知られているので、詳しくは説明しない。不良状態のメモリセルの場合には対応のビットレジスタにデータ０を記録する。テストされたメモリセルが良好状態の場合にはそのメモリセルに対応するビットレジスタの初期状態がそのまま維持される。この場合、そのメモリセルに対応するビットレジスタの初期状態はデータ０とは区別されるデータ（例えば、データ１）を示す状態であることが好ましい。あるいは、テストされたメモリセルが良好状態の場合には不良状態の場合と区別されるデータ１を対応のビットレジスタに記録することもできる。
【００４９】
また他の実施例として、テストされたメモリセルが不良状態である場合、対応のビットレジスタにデータ１を記録することもできる。この場合、そのメモリセルに対応するビットレジスタの初期状態はデータ１とは区別されるデータ（例えば、データ０）を示す状態であることが好ましい。他の実施例として、テストされたメモリセルが良好状態の場合には不良状態の場合と区別されるデータ０を対応のビットレジスタに記録することもできる。過程のそのほかの変化はこの開示から容易に明らかになるであろう。
【００５０】
前記ビットレジスタセッティング過程はそれぞれのメモリセルに対し反復的に行われることが好ましい。従って、それぞれのメモリセルにそれぞれ対応するビットレジスタにテスト結果に対する情報が記録される。前述したように、２つ以上のビットレジスターリング層が具備される場合にはメモリセルのそれぞれに対応するビットレジスタは２つ以上になる。
【００５１】
さらに、前記テストの結果にかかわらず対応のビットレジスタが不良状態の場合には、前記ビットレジスタに対応するメモリセルが不良状態時のビットレジスタの状態と同一な状態になるようにする段階をさらに含むことができる。従って、ビットレジスタ自体が不良状態で、対応のメモリセルが不良状態の場合にそのメモリセルはアクセスできないようになる。
以下、図１２を参照して、図１１のビットレジスタセッティングを経た半導体メモリ装置のメモリセルにデータをライトする過程を説明する。
【００５２】
まず、対応のビットレジスタに記録されたデータをリードして（Ｓ１１０）、記録されたデータが１または０であるかを判断する（Ｓ１２０）。記録されたデータが０の場合にはそのメモリセルにデータをライトせずに次のビットレジスタに移動する（Ｓ１３０）。記録されたデータが１の場合にはそのメモリセルにデータをライトする（Ｓ１４０）。このような過程が前記半導体メモリ装置に入力されるデータビット数だけ反復して行われることにより、メモリセルに入力データをライトする過程が完了する。勿論、不良状態は０でなく１として示されることは理解されるであろう。この場合、ビットレジスタが記録されたデータ１を有すればデータはライトされず、ビットレジスタが記録されたデータ０を有すればデータはライトされる。
【００５３】
以下、図１３を参照して、図１１のビットレジスタをセッティングする過程の後に半導体メモリ装置のメモリセルからデータをリードする過程を説明する。
まず、対応のビットレジスタに記録されたデータをリードして（Ｓ２１０）、記録されたデータが１か０かを判断する（Ｓ２２０）。記録されたデータが０の場合にはそのメモリセルからデータをリードせずに次のビットレジスタに移動する（Ｓ２３０）。記録されたデータが１の場合にはそのメモリセルからデータをリードする（Ｓ２４０）。このような過程が前記半導体メモリ装置からリードしようとするデータビット数だけ反復して行われることにより、メモリセルからデータをリードする過程が完了する。勿論、不良状態は０でなく１として示されることは理解されるであろう。この場合、ビットレジスタが記録されたデータ１を有すればデータはリードされず、ビットレジスタが記録されたデータ０を有すればデータはリードされる。
【００５４】
上述のように、本発明のビットレジスターリング層は不良ビットの発生率が非常に高い半導体メモリ装置、例えば、分子メモリ、カーボンナノチューブメモリ、原子メモリ、シングルエレクトロンメモリ、特に化学的にボトムアップ方式で製造されるメモリなどのナノメートルスケールのメモリ装置などに多様に適用されることにより、メモリの歩留まりが一層増進される。さらに本発明は半導体メモリ装置の歩留まりを一層増加させることができるとの効果がある。
【００５５】
実施例をもって本発明を説明したが、本発明の範囲は開示された実施例に限定されないのは勿論のことである。本発明の実施例によるビットレジスターリング層を有する半導体メモリ装置及びその駆動方法は前記実施例に限定されず、本発明の基本原理を外れない範囲内で多様に設計され、応用されることは本発明が属する技術分野で通常の知識を有したものにとっては自明な事実であるだろう。
【図面の簡単な説明】
【００５６】
【図１】多様なセルサイズと冗長回路を有するメモリ素子において不良ビット発生率に従うメモリブロックの歩留まりを示すグラフである。
【図２】多様なセルサイズと冗長回路を有するメモリ素子において不良ビット発生率に従うメモリブロックの歩留まりを示すグラフである。
【図３】多様なセルサイズと冗長回路を有するメモリ素子において不良ビット発生率に従うメモリブロックの歩留まりを示すグラフである。
【図４】ｎ×ｎサイズの半導体メモリ装置をブロック単位に管理する場合のメモリブロックの歩留まりの一例を示すグラフである。
【図５Ａ】本発明の一実施例によるビットレジスターリング層を有する半導体メモリ装置の構成の一部を示す概略図である。
【図５Ｂ】図５Ａでのビットレジスターリング層の概略を示す斜視図である。
【図５Ｃ】図５Ａでのビットレジスターリング層の概略を示す斜視図である。
【図６】図５Ａにおける半導体メモリ装置のビットレジスターリング層での有効ビットに従う総メモリビットの歩留まりを示すグラフである。
【図７】図５Ｂのビットレジスターリング層でのビットレジスタの一例を概略的に示す斜視図である。
【図８】図５Ｂのビットレジスターリング層でのビットレジスタの一例を概略的に示す斜視図である。
【図９Ａ】本発明の他の実施例によるビットレジスターリング層を有する半導体メモリ装置の構成の一部を示す概略図である。
【図９Ｂ】図９Ａにおけるビットレジスターリング層ユニットの概略を示す斜視図である。
【図９Ｃ】図９Ａにおけるビットレジスターリング層ユニットの概略を示す斜視図である。
【図１０】図９Ａの半導体メモリ装置のビットレジスターリング層での有効ビットに従う総メモリビットの歩留まりを示すグラフである。
【図１１】本発明の一実施例に従い半導体メモリ装置の駆動方法を説明するフローチャートである。
【図１２】本発明の一実施例に従い半導体メモリ装置の駆動方法を説明するフローチャートである。
【図１３】本発明の一実施例に従い半導体メモリ装置の駆動方法を説明するフローチャートである。
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係るもので、詳しくは、データを貯蔵するメモリセルが不良状態か良好状態かに関する情報を記録するためのビットレジスターリング層を有する半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置内の多数のメモリセルのうち１つでも不良が存在する場合、半導体メモリ装置としての機能が正常に働かないので、その半導体メモリ装置は不良品として処理される。不良の発生する確率が低くても、不良メモリセルは発生し、その歩留まりは減少する。しかし、歩留まりを増加させるために、予め半導体メモリ装置内に配置した予備メモリセルを用いて不良セルを代替することができる。このように半導体メモリ装置の製造途中に無作為的に発生する不良セルを救済するために配置されるものが冗長（redundancy）回路である。
【０００３】
しかしながら、冗長回路を配置するに従いチップの面積が増加し、欠陥救済に必要なテストの増加などが問題となって高密度集積回路（ＬＳＩ）においてはあまり実用化されていない。冗長回路は、特にダイナミックＲＡＭ（ＤＲＡＭ）においてはチップの面積増加がＬＳＩに比べて相対的に少ないため、６４Ｋ−２５６Ｋから本格的に採用されている。
【０００４】
より詳しく説明すると、半導体メモリ装置において冗長回路は実質的な半導体メモリ装置の容量（例えばｎ×ｎ）の外に追加で余分のセルを配置し（例えば（ｎ＋ｍ）×（ｎ＋ｍ’）−（ｎ×ｎ）を配置；ここで、ｍ，ｍ’は冗長セルの数を意味する）、不良メモリセルが存在するかどうかを分析した後、１つまたはそれ以上の不良セルを含んだローまたはコラムの連結を切り、冗長セル側に連結されるようにする。結果的に容量がｎ×ｎになるようにすることにより、欠陥のない半導体メモリ装置として製造するための回路である。
【０００５】
以下、添付図を参照して冗長回路の効率性を説明する。
図１から図３は多様な冗長回路のセルサイズ下での不良ビット発生率の変化に従うｎ×ｎメモリブロックの歩留まりを示す。
図１においてＹ軸はメモリブロックの歩留まりを示し、Ｘ軸は不良ビットの発生率を示す。図１において曲線はメモリブロックに対応する冗長セルサイズ（ｍ；ｍ＝１，２，４，．．．）に従う不良ビット発生率と１６×１６メモリブロックの歩留まりの関係を示す。
【０００６】
図示したように、一定の不良ビット発生率で冗長セルの数が増加する場合、メモリブロックの歩留まりも増加することがわかる。例えば、不良ビット発生率が０．０１（１％）で、冗長セルｍの数が１の場合にメモリブロックの歩留まりは約０．６（６０％）である。同一の不良ビット発生率で冗長セルサイズｍが２の場合にメモリブロックの歩留まりは０．９５（９５％）である。即ち、不良ビット発生率が０．０１で、冗長セルサイズｍが４以上の場合にはメモリブロックの歩留まりは１である。
【０００７】
図２及び図３のグラフの説明は図１の説明と類似である。
図３に示すように、ｎ×ｎ＝１０２４×１０２４のメモリブロックを作るために、２０４８×２０４８の冗長セルサイズ、即ち、実際必要なメモリ面積の９倍の大きさで半導体メモリ装置が製造されても、約０．３％の不良ビット発生率でメモリブロックの歩留まりが０になることがわかる。
【０００８】
即ち、不良ビット発生率を数％（例えば１％）以下に減少させることが難しいと予想されるナノメートルスケール（nanometer scale）のメモリ装置（例えば、分子メモリ、カーボンナノチューブメモリ、原子メモリ、シングルエレクトロンメモリ、特に化学的にボトムアップ方式で製造されるメモリなど）は、上記のような冗長セルで不良セルを救済する方法は有用ではないとの問題点を有する。
【０００９】
前記ナノメートルスケールのメモリ装置は、ナノメートル、即ち、０．００００００００１メートル単位に操作可能な超微細技術（分子を直接制御する水準）のようなナノ技術を使用して製造されたメモリ装置であり、ナノ素子またはナノメモリ素子ともいわれる。前記ナノメートルスケールのメモリ装置に対する例は米国特許第６，９３６，２３３号及び第６，７５０，４７１号などに開示されている。
【００１０】
上記のように冗長セルで不良セルを救済するメモリ設計方法の短所を克服するために、ハードディスクドライバのＦＡＴ（File Allocation Table）構造と類似に別途のメモリ層を作り、そのメモリ層に不良メモリセルに関する情報を記録する方法が採用されることもできる。
【００１１】
【特許文献１】米国特許第６９３６２３３号明細書
【特許文献２】米国特許第６７５０４７１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のような方式は図４に示すように、ブロックサイズに従いメモリブロック歩留まりに深刻な問題を引き起こす。
図４はｎ×ｎサイズの半導体メモリ装置をブロック単位で管理する場合のメモリブロックの歩留まりの一例を示すグラフである。
【００１３】
図４に示すように、ブロックのサイズが増加するほど、メモリブロックの歩留まりは急激に減少する。例えば、１６×１６サイズ（ｎ＝１６）のメモリブロックで、５Ｅ−３（０．５％）の不良ビットが発生する場合、メモリブロックの歩留まりは０．４（４０％）にも至らない。これはメモリブロックの面積が、不良ビットが発生していない場合よりも２倍以上に大きくなったことを意味し、ブロックサイズが一層大きくなると、要求される面積は急激に大きくなるとの問題点を引き起こす。
【課題を解決するための手段】
【００１４】
そこで、本発明の目的は、データを貯蔵するための複数個のメモリセルを有する半導体メモリ装置を提供することにある。
このような目的を達成するために本発明の一態様に従い半導体メモリ装置は、前記メモリセルに対する状態情報を記録するための少なくとも１ビットレジスターリング層を含む。ここで、前記ビットレジスターリング層は前記メモリセルのそれぞれに対応する複数個のビットレジスタを含むことができる。
【００１５】
本発明の一態様に従い、それぞれのビットレジスタは対応のメモリセルが不良であるかどうかを表す状態情報を記録するために構成される。前記ビットレジスタは１回プログラム可能なメモリとすることができる。例えば、前記ビットレジスタはヒューズまたはアンチヒューズの構造を有することができる。
【００１６】
他の態様に従い、半導体メモリ装置は第１、第２ビットレジスターリング層を含み、それぞれの第１、第２レジスターリング層はメモリセルに対する状態情報を記録するために構成される。
一態様に従い、前記メモリ層は分子メモリ、カーボンナノチューブメモリ、原子メモリ、及びシングルエレクトロンメモリのうちいずれか一つである。
【００１７】
本発明はまた複数個のメモリセルを有する半導体メモリ装置を駆動するための方法を提供する。
このような駆動方法の一態様は、メモリセルに関連したビットレジスタに記録された状態情報をリードする段階と、前記状態情報に基づいたメモリセルをアクセスする段階とを含む。前記状態情報はメモリセルが不良であるかどうかを表し、前記駆動段階は、前記状態情報が前記メモリセルが不良であることを表す場合にはメモリセルを駆動しない。
【００１８】
一態様において前記駆動段階は前記状態情報に基づいたメモリセルからデータをリードすることを含む。他の態様において前記駆動段階は前記状態情報に基づいたメモリセルにデータをライトすることを含む。
さらに、一態様において前記リード段階はメモリセルに関連した１ビット以上のレジスタに記録された状態情報をリードし、前記駆動段階は対応のビットレジスタからリードされた前記状態情報がメモリセルが不良でないことを表す場合にはメモリセルを駆動する。
【００１９】
他の態様において、前記駆動段階は少なくとも一つの対応ビットレジスタからリードされた状態情報が前記メモリセルが不良でないことを表す場合にはメモリセルを駆動する。
また他の態様において、前記駆動段階は少なくとも一つの対応ビットレジスタからリードされた状態情報が前記メモリセルが不良であることを表す場合にはメモリセルを駆動しない。
【００２０】
また、このような方法の一態様は、それぞれのメモリセルが不良かどうかをテストする段階と、前記テストの結果に基づきビットレジスタに状態情報を記録する段階とを含む。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施例を添付図を参照して詳しく説明する。実施例での説明は、本発明に対する理解を助けるための例として挙げられたものにすぎないため、本発明の範囲を制限するものとして使用されてはいけない。図面において同様な参照符号は同様な構成要素である。
【００２２】
図５Ａは、本発明の一実施例によるビットレジスターリング層を有する半導体メモリ装置の構成の一部を示す図であり、図５Ｂは図５Ａでのビットレジスターリング層の概略斜視図である。
図５Ａ及び図５Ｂを参照すると、本発明の一実施例による半導体メモリ装置は、メモリ層２００及びビットレジスターリング層１００を備える。ビットレジスターリング層１００とメモリ層２００間を絶縁させるために層間絶縁膜１５０が配置される。
【００２３】
メモリ層２００はデータを貯蔵するためのメモリセルを有する。
ビットレジスターリング層１００は前記各メモリセルが不良かどうかを示す状態情報を記録するために機能する。不良ビット発生率が１０％以上になると予想されるナノメートルスケールのメモリ装置においては、そのブロックサイズが１ビット単位に管理されるときに意味のあるデバイスになることができる。
【００２４】
従って、ビットレジスターリング層１００は前記メモリセルのそれぞれに対応する複数個のビットレジスタを備えることができる。メモリセルのそれぞれに対応する複数個のビットレジスタには各メモリセルが不良かどうかを示す情報が記録される。
ビットレジスターリング層１００は、図５Ａに示すように、層間絶縁膜１５０を介してメモリ層２００の上部にスタックされる構造に形成される。このようなスタック構造により、ビットレジスターリング層１００を有する半導体メモリ装置の総面積を減少させることができる。
【００２５】
例えば、不良のメモリセルに対応するビットレジスタにデータ０が記録され、前記メモリセルが良好状態の場合には前記メモリセルに対応するビットレジスタにデータ１が記録されることができる。従って、前記メモリセルが不良状態の場合にそのメモリセルへのアクセスを防止するためのデータ０が前記ビットレジスタに記録されて、前記半導体メモリ装置の動作時に不良メモリセルはアクセスされないようになる。
反対に、不良のメモリセルに対応するビットレジスタにデータ１が記録され、メモリセルが良好状態の場合には前記メモリセルに対応するビットレジスタにデータ０が記録されることができる。
【００２６】
前記ビットレジスタは１回プログラム可能なメモリであることができる。これは不良ビットが良好ビットにめったに変化しないからであり、メモリ層でテストされたビットが不良ビットである場合には前記不良ビットに対応するビットレジスタに１回のプログラミングが実行されることができる。従って、前記ビットレジスタはＲＯＭ（Read Only Memory）であることができる。
前記ビットレジスタは図５Ｂに具体的に図示されていないが、上部金属層Ｈ１，Ｈ２と下部金属層Ｌ１，Ｌ２の交差点に形成されることができる。
【００２７】
例えば、前記ビットレジスタはヒューズ構造に形成されることができる。即ち、メモリセルが良好状態である場合、前記ビットレジスタは初期連結状態を維持するための構造（この場合は前記ビットレジスタにデータ１が記録される）で、メモリセルが不良状態である場合には前記ビットレジスタは絶縁される構造（この場合は前記ビットレジスタにデータ０が記録される）である。前記ビットレジスタは過電流を流して絶縁させるか、レーザビームを加えて絶縁させるなどの多様な方法により絶縁されることもできる。以下、図８を参照して詳しく説明する。
【００２８】
反対に、前記ビットレジスタはアンティヒューズ（anti-fuse）構造に形成されることもできる。即ち、メモリセルが良好状態の場合には初期状態の絶縁状態を維持する（この場合は前記ビットレジスタにデータ０が記録された状態である）。メモリセルが不良状態の場合には前記ビットレジスタは連結されるようにする（この場合は前記ビットレジスタにデータ１が記録された状態である）構造に形成されることもできる。
【００２９】
さらに、前記ビットレジスタは良好状態または不良状態になることもできるため、前記ビットレジスタがそのビットレジスタに対応するメモリセルが良好か不良かにかかわらずに不良状態である場合には、ビットレジスタはメモリセルが不良状態であるときにビットレジスタのデータと同一な値を有することができる。従って、メモリセルが不良状態で且つそれに対応するビットレジスタが不良状態であるときにも、そのビットレジスタにメモリセルが良好状態であるとの情報が記録されるので、動作中の誤動作が減少するようになる。以下、図７を参照して詳しく説明する。
【００３０】
図５Ｃは図５Ａにおけるメモリ層２００を示す概略的斜視図である。メモリ層２００はビットラインＢ１，Ｂ２と、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４と、ワードラインＷ１，Ｗ２とを含む。
図６は図５Ａの半導体メモリ装置のビットレジスターリング層での有効ビット、即ち、ビットレジスターリング層でのビットレジスタの良好状態に従って総メモリセルの歩留まり（またはメモリビットの歩留まり）を示すグラフである。
【００３１】
図６において、X軸（ＢＲＬ；Bit Register Layer）はビットレジスターリング層の歩留まり、即ち、ビットレジスタの良好状態をパーセントで示したもので、Ｙ軸（ＴＭＢＹ；Total Memory Bit Yield）は総メモリセルの歩留まりをパーセントで示したものである。
図６を参照すると、ビットレジスターリング層の歩留まりに従う総メモリセルの歩留まりはメモリ層でのビット歩留まり（４０％、６０％、８０％、１００％）別に図示される。
【００３２】
例えば、メモリ層でのビット歩留まりが４０％である場合、総メモリセルの歩留まりは４０％（この場合、ビットレジスターリング層の歩留まりは１００％）であるが、ビットレジスターリング層の歩留まりが８０％である場合には、総メモリセルの歩留まりは約３０％である。
メモリ層でのビット歩留まりが１００％、即ち、不良ビットが存在しない場合、総メモリセルの歩留まりはビットレジスターリング層の歩留まりにより決定される。即ち、メモリ層でのビット歩留まりが１００％で、ビットレジスターリング層の歩留まりが２０％であれば、総メモリセルの歩留まりは２０％である。ビットレジスターリング層の歩留まりが６０％であれば、総メモリセルの歩留まりは６０％である。
【００３３】
図７及び図８は図５Ｂのビットレジスターリング層でのビットレジスタの一例を概略的に示す斜視図である。
図７を参照すると、上部金属層Ｈ１及び下部金属層Ｌ１が絶縁層Ｉ１により絶縁されたアンティヒューズ構造のビットレジスタが図示されている。
前記ビットレジスタに対応するメモリセルが良好状態の場合には絶縁層Ｉ１により絶縁状態が維持され、前記ビットレジスタに対応するメモリセルが不良状態の場合には上部金属層Ｈ１に過電流を流して絶縁層Ｉ１が破壊されるようにして、上部金属層Ｈ１と下部金属層Ｌ１が電気的に連結されるようになる。
【００３４】
反対に、前記ビットレジスタに対応するメモリセルが良好状態の場合に上部金属層Ｈ１に過電流を流して絶縁層１１が破壊されるようにして上部金属層Ｈ１と下部金属層Ｌ１が電気的に連結し、前記ビットレジスタに対応するメモリセルが不良状態の場合には絶縁層Ｉ１により絶縁状態が維持されることができる。
【００３５】
前記ビットレジスタは良好状態または不良状態であることができる。例えば、前記ビットレジスタの製造時に絶縁層Ｉ１が損傷される恐れがあるので、対応するメモリセルの状態にかかわらず前記ビットレジスタが恒常連結状態になることがあるかもしれない。このため、前記メモリセルが不良状態の場合でも対応のビットレジスタは意図しなかった状態となる。それ故に、このような誤動作を減少させるために前記ビットレジスタ自体が不良状態の場合には、対応のメモリセルが不良状態であるときにビットレジスタに記録されたデータと同一な値を有するのが好ましい。従って、対応のメモリセルが良好状態の場合にビットレジスタが絶縁状態に維持され、対応のメモリセルが不良状態の場合に連結状態となるようにする構造が好ましい。
【００３６】
図８は、上部金属層Ｈ１及び下部金属層Ｌ１がヒューズＦ１により連結されたヒューズ構造のビットレジスタを示す。
前記ビットレジスタに対応するメモリセルが良好状態の場合にはヒューズＦ１により連結状態が維持され、前記ビットレジスタに対応するメモリセルが不良状態の場合には上部金属層Ｈ１に過電流を流してヒューズＦ１が切断されることにより、上部金属層Ｈ１と下部金属層Ｌ１が電気的に分離される絶縁状態となる。
【００３７】
反対に、前記ビットレジスタに対応するメモリセルが良好状態の場合に上部金属層Ｈ１に過電流を流してヒューズＦ１が切断されることにより、上部金属層Ｈ１と下部金属層Ｌ１が電気的に分離され、前記ビットレジスタに対応するメモリセルが不良状態の場合にはヒューズＦ１により連結状態が維持される。
同様に、前記メモリセルが不良状態の場合、対応するビットレジスタは意図しない状態（例えば、前記ビットレジスタのヒューズＦ１がセッティングの前に既に切断された状態）であるかもしれない。それ故に、このような誤動作を減少させるために、対応するメモリセルが良好状態の場合にビットレジスタが連結状態に維持され、対応するメモリセルが不良状態の場合に絶縁状態になるようにする構造が好ましい。
【００３８】
このように、前記メモリセルのそれぞれが良好状態か不良状態かをテストした後、そのテスト結果に基づきそれぞれのメモリセルに対応するビットレジスタをプログラミングすることにより、半導体メモリ装置のパワーアップ中に前記ビットレジスタが先にアクセスされるに従い、対応のメモリセルがアクセスできるかどうか（すなわち、不良であるか否か）が決定される。
そこで、本発明の実施例によると、多量の不良ビットに存在する欠陥を効果的に処理することができる。本発明の実施例は特に、不良ビット発生率の高い分子メモリのようなナノメートルスケールメモリ装置に適用されることができる。
【００３９】
そして、前記ビットレジスターリング層は前記メモリ層とは異なった製造方法により製造されるか、または前記メモリ層と同一な製造方法により製造されることもできる。即ち、前記メモリ層が分子メモリ製造法により製造された場合、前記ビットレジスターリング層は分子メモリ製造法とは異なった製造法により製造されるか、または前記メモリ層と同一な分子メモリ製造法により製造されることもできる。
【００４０】
図９Ａは本発明の他の実施例によるビットレジスターリング層を有する半導体メモリ装置の構成の一部を示す図で、図９Ｂは図９Ａのビットレジスターリング層の概略斜視図である。特に、前記実施例は２つのビットレジスターリング層を備える。
図５Ａ及び図５Ｂに示された半導体メモリ装置はビットレジスターリング層のビットレジスタの数とメモリ層のメモリセルの数の比が１：１の場合であり、図９Ａに示される半導体メモリ装置はビットレジスターリング層のビットレジスタの数とメモリ層のメモリセルの数の比が２：１の場合である。
【００４１】
図９Ａないし図９Ｂを参照すると、半導体メモリ装置はデータを貯蔵するためのメモリセルを有するメモリ層３００を含む。メモリセルにそれぞれ対応し、対応のメモリセルの不良または良好状態に従い互いに異なった状態となる複数個のビットレジスタを有する２つのビットレジスターリング層１１０，１２０は、メモリ層３００上に形成される。ビットレジスターリング層１１０，１２０及びメモリ層３００はそれぞれ層間絶縁膜１１５，１２５により絶縁されている。
【００４２】
図９Ｂは、第１ビットレジスターリング層１１０が図５Ｂのビットレジスターリング層１００と同様な構造を有する上部金属層Ｈ１１、Ｈ１２と下部金属層Ｌ１１，Ｌ１２を含むことを示す。類似に、図９Ｂは、第２ビットレジスターリング層１２０が図５Ｂのビットレジスターリング層１００と同様な構造を有する上部金属層Ｈ２１，Ｈ２２と下部金属層Ｌ２１，Ｌ２２を含むことを示す。即ち、第１，２ビットレジスターリング層１１０，１２０は図７または図８と関連して詳しく説明された特定構造を有するか、または別の特定構造を有することができる。
【００４３】
また、上述の観点から、第１，２ビットレジスターリング層１１０，１２０により伝えられた良好及び不良状態はすべての関連した他の手段を含んで、図５Ａから図８に関してビットレジスターリング層１００に対し説明することができる。
メモリ層３００で一つのメモリセルと対応するビットレジスタは二つのビットレジスターリング層１１０，１２０のそれぞれに配置されるので、その二つのビットレジスタは一つのメモリセルに対応する。従って、同じメモリセルに対応する前記ビットレジスタ中の一つが不良状態で、残された一つが良好の状態で、また、それらの対応メモリセルが良好の状態である場合、前記メモリセルは半導体メモリ装置の動作中にアクセスされる。
【００４４】
例えば、メモリ層３００でメモリセルに対応するビットレジスタのうち１つが不良状態で、前記メモリセルに対応するビットレジスタのうち残りの１つが良好状態である場合、前記メモリセルの良好または不良状態を示す情報は良好状態のビットレジスタに基づいて記録される。しかし、ほかの選択も採用することができる。例えば、前記ビットレジスタ中の一つが前記メモリセルが不良であることを示した場合、前記メモリセルは不良として扱われる。即ち、良好として処理される（アクセス可能なものとして扱われる）メモリセルに対しては、両方のビットレジスタが関連メモリセルが良好であることを示すべきである。他の例として、前記メモリセルは、両方の関連ビットレジスタが前記メモリセルが不良であることを示す場合のみに不良として扱われる。
【００４５】
図９Ｃは図９Ａのメモリ層３００を示した他の概略的斜視図である。メモリ層３００はビットラインＢ１，Ｂ２とメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４と、ワードラインＷ１，Ｗ２を含む。
図１０は図９Ａの半導体メモリ装置のビットレジスターリング層での有効ビットと関連して総メモリビットの歩留まりを示すグラフである。
図１０を参照すると、２つのビットレジスターリング層の歩留まりと関連して総メモリセルの歩留まりがメモリ層でのビット歩留まり（４０％、６０％、８０％、１００％）別に区別されて図示されている。点線で図示されたグラフは前記ビットレジスターリング層が１つである場合、即ち、図５Ａに示した半導体メモリ装置の場合のグラフである。
【００４６】
例えば、メモリ層でのビット歩留まりが４０％である場合に総メモリセルの歩留まりが４０％であれば理想的であるが（この場合にビットレジスターリング層の歩留まりは１００％である）、ビットレジスターリング層の歩留まりが８０％であれば、総メモリセルの歩留まりはほぼ４０％に近くなる。このことから二つのビットレジスターリング層の歩留まりが一つのビットレジスタ層の歩留まりに比べ顕著に向上していることがわかる。
【００４７】
上述のような説明において、二つのビットレジスターリング層が挙げられて説明されたが、このような実施例は三つ以上のビットレジスターリング層の場合にも適用できる。この場合、総メモリセルの歩留まりはもっと理想的な値に近くなることができる。さらに、良好または不良状態を示すビットレジスタの限界値が関連メモリセルが良好か不良を決定するために使用される。
図１１と関連して、各メモリセルのテスト結果に基づいたビットレジスタをセッティングする過程を説明する。
【００４８】
まず、それぞれのメモリセルの良好または不良状態をビット単位にテストし（Ｓ１０）、テストされたメモリセルが不良ビット、即ち、不良状態のメモリセルであるか良好状態のメモリセルであるかが判断（Ｓ２０）される。周知のように、テストと不良ビット判断過程は技術分野でよく知られているので、詳しくは説明しない。不良状態のメモリセルの場合には対応のビットレジスタにデータ０を記録する。テストされたメモリセルが良好状態の場合にはそのメモリセルに対応するビットレジスタの初期状態がそのまま維持される。この場合、そのメモリセルに対応するビットレジスタの初期状態はデータ０とは区別されるデータ（例えば、データ１）を示す状態であることが好ましい。あるいは、テストされたメモリセルが良好状態の場合には不良状態の場合と区別されるデータ１を対応のビットレジスタに記録することもできる。
【００４９】
また他の実施例として、テストされたメモリセルが不良状態である場合、対応のビットレジスタにデータ１を記録することもできる。この場合、そのメモリセルに対応するビットレジスタの初期状態はデータ１とは区別されるデータ（例えば、データ０）を示す状態であることが好ましい。他の実施例として、テストされたメモリセルが良好状態の場合には不良状態の場合と区別されるデータ０を対応のビットレジスタに記録することもできる。過程のそのほかの変化はこの開示から容易に明らかになるであろう。
【００５０】
前記ビットレジスタセッティング過程はそれぞれのメモリセルに対し反復的に行われることが好ましい。従って、それぞれのメモリセルにそれぞれ対応するビットレジスタにテスト結果に対する情報が記録される。前述したように、２つ以上のビットレジスターリング層が具備される場合にはメモリセルのそれぞれに対応するビットレジスタは２つ以上になる。
【００５１】
さらに、前記テストの結果にかかわらず対応のビットレジスタが不良状態の場合には、前記ビットレジスタに対応するメモリセルが不良状態時のビットレジスタの状態と同一な状態になるようにする段階をさらに含むことができる。従って、ビットレジスタ自体が不良状態で、対応のメモリセルが不良状態の場合にそのメモリセルはアクセスできないようになる。
以下、図１２を参照して、図１１のビットレジスタセッティングを経た半導体メモリ装置のメモリセルにデータをライトする過程を説明する。
【００５２】
まず、対応のビットレジスタに記録されたデータをリードして（Ｓ１１０）、記録されたデータが１または０であるかを判断する（Ｓ１２０）。記録されたデータが０の場合にはそのメモリセルにデータをライトせずに次のビットレジスタに移動する（Ｓ１３０）。記録されたデータが１の場合にはそのメモリセルにデータをライトする（Ｓ１４０）。このような過程が前記半導体メモリ装置に入力されるデータビット数だけ反復して行われることにより、メモリセルに入力データをライトする過程が完了する。勿論、不良状態は０でなく１として示されることは理解されるであろう。この場合、ビットレジスタが記録されたデータ１を有すればデータはライトされず、ビットレジスタが記録されたデータ０を有すればデータはライトされる。
【００５３】
以下、図１３を参照して、図１１のビットレジスタをセッティングする過程の後に半導体メモリ装置のメモリセルからデータをリードする過程を説明する。
まず、対応のビットレジスタに記録されたデータをリードして（Ｓ２１０）、記録されたデータが１か０かを判断する（Ｓ２２０）。記録されたデータが０の場合にはそのメモリセルからデータをリードせずに次のビットレジスタに移動する（Ｓ２３０）。記録されたデータが１の場合にはそのメモリセルからデータをリードする（Ｓ２４０）。このような過程が前記半導体メモリ装置からリードしようとするデータビット数だけ反復して行われることにより、メモリセルからデータをリードする過程が完了する。勿論、不良状態は０でなく１として示されることは理解されるであろう。この場合、ビットレジスタが記録されたデータ１を有すればデータはリードされず、ビットレジスタが記録されたデータ０を有すればデータはリードされる。
【００５４】
上述のように、本発明のビットレジスターリング層は不良ビットの発生率が非常に高い半導体メモリ装置、例えば、分子メモリ、カーボンナノチューブメモリ、原子メモリ、シングルエレクトロンメモリ、特に化学的にボトムアップ方式で製造されるメモリなどのナノメートルスケールのメモリ装置などに多様に適用されることにより、メモリの歩留まりが一層増進される。さらに本発明は半導体メモリ装置の歩留まりを一層増加させることができるとの効果がある。
【００５５】
実施例をもって本発明を説明したが、本発明の範囲は開示された実施例に限定されないのは勿論のことである。本発明の実施例によるビットレジスターリング層を有する半導体メモリ装置及びその駆動方法は前記実施例に限定されず、本発明の基本原理を外れない範囲内で多様に設計され、応用されることは本発明が属する技術分野で通常の知識を有したものにとっては自明な事実であるだろう。
【図面の簡単な説明】
【００５６】
【図１】多様なセルサイズと冗長回路を有するメモリ素子において不良ビット発生率に従うメモリブロックの歩留まりを示すグラフである。
【図２】多様なセルサイズと冗長回路を有するメモリ素子において不良ビット発生率に従うメモリブロックの歩留まりを示すグラフである。
【図３】多様なセルサイズと冗長回路を有するメモリ素子において不良ビット発生率に従うメモリブロックの歩留まりを示すグラフである。
【図４】ｎ×ｎサイズの半導体メモリ装置をブロック単位に管理する場合のメモリブロックの歩留まりの一例を示すグラフである。
【図５Ａ】本発明の一実施例によるビットレジスターリング層を有する半導体メモリ装置の構成の一部を示す概略図である。
【図５Ｂ】図５Ａでのビットレジスターリング層の概略を示す斜視図である。
【図５Ｃ】図５Ａでのビットレジスターリング層の概略を示す斜視図である。
【図６】図５Ａにおける半導体メモリ装置のビットレジスターリング層での有効ビットに従う総メモリビットの歩留まりを示すグラフである。
【図７】図５Ｂのビットレジスターリング層でのビットレジスタの一例を概略的に示す斜視図である。
【図８】図５Ｂのビットレジスターリング層でのビットレジスタの一例を概略的に示す斜視図である。
【図９Ａ】本発明の他の実施例によるビットレジスターリング層を有する半導体メモリ装置の構成の一部を示す概略図である。
【図９Ｂ】図９Ａにおけるビットレジスターリング層ユニットの概略を示す斜視図である。
【図９Ｃ】図９Ａにおけるビットレジスターリング層ユニットの概略を示す斜視図である。
【図１０】図９Ａの半導体メモリ装置のビットレジスターリング層での有効ビットに従う総メモリビットの歩留まりを示すグラフである。
【図１１】本発明の一実施例に従い半導体メモリ装置の駆動方法を説明するフローチャートである。
【図１２】本発明の一実施例に従い半導体メモリ装置の駆動方法を説明するフローチャートである。
【図１３】本発明の一実施例に従い半導体メモリ装置の駆動方法を説明するフローチャートである。
【特許請求の範囲】
【請求項１】
データを貯蔵するための複数個のメモリセルを有する半導体メモリ装置において、
前記メモリセルに関する状態情報を記録するための少なくとも一つのビットレジスターリング層を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記ビットレジスターリング層は前記メモリセルのそれぞれに対応する複数個のビットレジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記それぞれのビットレジスタは対応のメモリセルが不良かどうかを表す状態情報を記録するために構成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記それぞれのビットレジスタは対応のメモリセルが不良であればデータ０を記録することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記ビットレジスタはヒューズ構造で形成されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記それぞれのビットレジスタは対応のメモリセルが不良であればデータ１を記録することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
前記ビットレジスタはアンティヒューズ構造で形成されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記少なくとも一つのビットレジスターリング層はメモリセルの状態情報を記録するための構成の第１ビットレジスターリング層と第２ビットレジスターリング層とを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記第１ビットレジスターリング層は前記対応のメモリセルの状態を表すための各メモリセルに対応するビットレジスタを含み、
第２ビットレジスターリング層は前記対応のメモリセルの状態を表すための各メモリセルに対応するビットレジスタを含むことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記状態情報はメモリセルが不良かどうかを表すことを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
半導体メモリ装置において、
データを貯蔵するためのメモリセルを有するメモリ層と、
前記メモリセルに関する状態情報を記録するための少なくとも１つのビットレジスターリング層と、を備えることを特徴とする半導体メモリ装置。
【請求項１２】
前記ビットレジスターリング層は前記メモリセルのそれぞれに対応する複数個のビットレジスタを備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記それぞれのビットレジスタは対応のメモリセルが不良状態かどうかを表す状態情報を記録するための構成であることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記ビットレジスタは前記メモリセルが不良であればそのメモリセルをアクセスしないようにすることを表す状態情報を記録することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
各ビットレジスタは１回プログラム可能なメモリであることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記ビットレジスターリング層はメモリ層の上部に形成されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１７】
前記メモリ層は分子メモリ、カーボンナノチューブメモリ、原子メモリ、及びシングルエレクトロンメモリのうちいずれか一つであることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１８】
前記メモリ層はナノースケールメモリセルを含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１９】
半導体メモリ装置において、
データを貯蔵するための複数個のメモリセルを有するメモリ層と、
前記メモリセルのそれぞれに対応し、対応するメモリセルが不良かどうかに従い異なった状態を有するように構成される複数個のビットレジスタを有する少なくとも一つのビットレジスターリング層と、を備えることを特徴とする半導体メモリ装置。
【請求項２０】
前記ビットレジスタは対応のメモリセルが不良状態の場合に第１状態となり、対応のメモリセルが良好状態の場合に第２状態となるように構成されることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
一つのビットレジスタが不良であれば前記ビットレジスタは第１状態となるように構成されることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記半導体メモリ装置はナノメータースケールメモリ装置であることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２３】
複数個のメモリセルを有する半導体メモリ装置の駆動方法において、
前記メモリセルに関連したビットレジスタに記録された状態情報をリードする段階と、
前記状態情報に基づきメモリセルを駆動する段階と、を備えることを特徴とする半導体メモリ装置の駆動方法。
【請求項２４】
前記状態情報は前記メモリセルが不良かどうかを表し、
前記駆動段階は、前記状態情報がメモリセルが不良であることを表した場合にメモリセルを駆動しないことを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項２５】
前記駆動段階は前記状態情報に基づいたメモリセルからデータをリードする段階を含むことを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項２６】
前記駆動段階は前記状態情報に基づいたメモリセルにデータをライトする段階を含むことを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項２７】
前記リード段階は前記メモリセルに関連した一つ以上のビットレジスタに記録された状態情報をリードし、
前記駆動段階は、それぞれの関連したビットレジスタからリードされた状態情報が前記メモリセルが不良でないことを表した場合にメモリセルを駆動することを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項２８】
前記リード段階は前記メモリセルに関連した一つ以上のビットレジスタに記録された状態情報をリードし、
前記駆動段階は少なくとも一つの関連したビットレジスタからリードされた状態情報が前記メモリセルが不良でないことを表した場合に前記メモリセルを駆動することを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項２９】
前記リード段階は前記メモリセルに関連した一つ以上のビットレジスタに記録された状態情報をリードし、
駆動段階は、少なくとも一つの関連したビットレジスタが前記メモリセルが不良であることを表した場合にメモリセルを駆動しないことを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項３０】
それぞれのメモリセルが不良かどうかをテストする段階と、前記テストの結果に基づき 前記ビットレジスタに状態情報を記録する段階とをさらに備えることを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項３１】
前記ビットレジスタが不良であれば不良メモリセルを表すためにビットレジスタを構成する段階をさらに備えることを特徴とする請求項３０に記載の半導体メモリ装置の駆動方法。
【請求項１】
データを貯蔵するための複数個のメモリセルを有する半導体メモリ装置において、
前記メモリセルに関する状態情報を記録するための少なくとも一つのビットレジスターリング層を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記ビットレジスターリング層は前記メモリセルのそれぞれに対応する複数個のビットレジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記それぞれのビットレジスタは対応のメモリセルが不良かどうかを表す状態情報を記録するために構成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記それぞれのビットレジスタは対応のメモリセルが不良であればデータ０を記録することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記ビットレジスタはヒューズ構造で形成されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記それぞれのビットレジスタは対応のメモリセルが不良であればデータ１を記録することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
前記ビットレジスタはアンティヒューズ構造で形成されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記少なくとも一つのビットレジスターリング層はメモリセルの状態情報を記録するための構成の第１ビットレジスターリング層と第２ビットレジスターリング層とを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記第１ビットレジスターリング層は前記対応のメモリセルの状態を表すための各メモリセルに対応するビットレジスタを含み、
第２ビットレジスターリング層は前記対応のメモリセルの状態を表すための各メモリセルに対応するビットレジスタを含むことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記状態情報はメモリセルが不良かどうかを表すことを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
半導体メモリ装置において、
データを貯蔵するためのメモリセルを有するメモリ層と、
前記メモリセルに関する状態情報を記録するための少なくとも１つのビットレジスターリング層と、を備えることを特徴とする半導体メモリ装置。
【請求項１２】
前記ビットレジスターリング層は前記メモリセルのそれぞれに対応する複数個のビットレジスタを備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記それぞれのビットレジスタは対応のメモリセルが不良状態かどうかを表す状態情報を記録するための構成であることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記ビットレジスタは前記メモリセルが不良であればそのメモリセルをアクセスしないようにすることを表す状態情報を記録することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
各ビットレジスタは１回プログラム可能なメモリであることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記ビットレジスターリング層はメモリ層の上部に形成されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１７】
前記メモリ層は分子メモリ、カーボンナノチューブメモリ、原子メモリ、及びシングルエレクトロンメモリのうちいずれか一つであることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１８】
前記メモリ層はナノースケールメモリセルを含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１９】
半導体メモリ装置において、
データを貯蔵するための複数個のメモリセルを有するメモリ層と、
前記メモリセルのそれぞれに対応し、対応するメモリセルが不良かどうかに従い異なった状態を有するように構成される複数個のビットレジスタを有する少なくとも一つのビットレジスターリング層と、を備えることを特徴とする半導体メモリ装置。
【請求項２０】
前記ビットレジスタは対応のメモリセルが不良状態の場合に第１状態となり、対応のメモリセルが良好状態の場合に第２状態となるように構成されることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
一つのビットレジスタが不良であれば前記ビットレジスタは第１状態となるように構成されることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記半導体メモリ装置はナノメータースケールメモリ装置であることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２３】
複数個のメモリセルを有する半導体メモリ装置の駆動方法において、
前記メモリセルに関連したビットレジスタに記録された状態情報をリードする段階と、
前記状態情報に基づきメモリセルを駆動する段階と、を備えることを特徴とする半導体メモリ装置の駆動方法。
【請求項２４】
前記状態情報は前記メモリセルが不良かどうかを表し、
前記駆動段階は、前記状態情報がメモリセルが不良であることを表した場合にメモリセルを駆動しないことを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項２５】
前記駆動段階は前記状態情報に基づいたメモリセルからデータをリードする段階を含むことを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項２６】
前記駆動段階は前記状態情報に基づいたメモリセルにデータをライトする段階を含むことを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項２７】
前記リード段階は前記メモリセルに関連した一つ以上のビットレジスタに記録された状態情報をリードし、
前記駆動段階は、それぞれの関連したビットレジスタからリードされた状態情報が前記メモリセルが不良でないことを表した場合にメモリセルを駆動することを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項２８】
前記リード段階は前記メモリセルに関連した一つ以上のビットレジスタに記録された状態情報をリードし、
前記駆動段階は少なくとも一つの関連したビットレジスタからリードされた状態情報が前記メモリセルが不良でないことを表した場合に前記メモリセルを駆動することを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項２９】
前記リード段階は前記メモリセルに関連した一つ以上のビットレジスタに記録された状態情報をリードし、
駆動段階は、少なくとも一つの関連したビットレジスタが前記メモリセルが不良であることを表した場合にメモリセルを駆動しないことを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項３０】
それぞれのメモリセルが不良かどうかをテストする段階と、前記テストの結果に基づき 前記ビットレジスタに状態情報を記録する段階とをさらに備えることを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項３１】
前記ビットレジスタが不良であれば不良メモリセルを表すためにビットレジスタを構成する段階をさらに備えることを特徴とする請求項３０に記載の半導体メモリ装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１１】
【図１２】
【図１３】
【公表番号】特表２００９−５１７７８７（Ｐ２００９−５１７７８７Ａ）
【公表日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願番号】特願２００８−５３０９９７（Ｐ２００８−５３０９９７）
【出願日】平成１８年５月９日（２００６．５．９）
【国際出願番号】ＰＣＴ／ＫＲ２００６／００１７２７
【国際公開番号】ＷＯ２００７／０３２５８８
【国際公開日】平成１９年３月２２日（２００７．３．２２）
【出願人】（５０３４４７０３６）サムスン エレクトロニクス カンパニー リミテッド (2,221)
【Ｆターム（参考）】
【公表日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願日】平成１８年５月９日（２００６．５．９）
【国際出願番号】ＰＣＴ／ＫＲ２００６／００１７２７
【国際公開番号】ＷＯ２００７／０３２５８８
【国際公開日】平成１９年３月２２日（２００７．３．２２）
【出願人】（５０３４４７０３６）サムスン エレクトロニクス カンパニー リミテッド (2,221)
【Ｆターム（参考）】
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