【課題】集積回路上の冗長メモリの試験に際し、冗長メモリにおける不良発生位置を取得する。
【解決手段】スペアのメモリセルをもつ冗長メモリ３０と、冗長メモリ３０に与えるテストパターンと当該テストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるべきデータの期待値とを生成する生成部４１と、生成部４１によって生成された期待値と、第１生成部４１によって生成されたテストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるデータとを比較する比較部４２と、比較部４２の比較結果を記憶する記憶部１０と、比較部４２の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た冗長メモリ３０の位置情報に対応付けて記憶部１０に書き込む一方、比較部４２の比較結果が一致である場合、当該比較結果の記憶部１０への書込を抑止する書込制御部５０Ａと、を有する。 （もっと読む）

【課題】レイヤを跨る不良を検出し、不良タイプの分類を行う。
【解決手段】本実施形態の不良解析装置は、各レイヤに対応するフェイルビットマップにおける不良タイプの分類を行う分類部と、異なるレイヤの不良セルを組み合わせるためのルールを格納する記憶部と、前記分類部による分類結果のうち前記ルールに合致する分類結果をグループ化する判定部と、を備える。前記ルールは、基点不良、前記基点不良の組合せ対象なる関連不良、前記基点不良と前記関連不良との関係を規定する組合せ条件、及び組合せ不良名称を含む。前記判定部は、１つのレイヤの前記分類結果から前記基点不良を抽出し、他のレイヤの前記分類結果から前記組合せ条件に合致する前記関連不良を抽出し、抽出した前記基点不良及び前記関連不良をグループ化して前記組合せ不良名称を付与する。 （もっと読む）

【課題】半導体装置におけるヒューズ素子のトリミング時間を短縮する。
【解決手段】メモリアレイＡＲＹ０、ＡＲＹ１は、それぞれ正規領域１０８と予備領域１１０を含む。ヒューズ回路ＦＳ０、ＦＳ１は、正規領域１０８のアドレスのうち予備領域１０８へのアクセスに代替されるべきアドレスである救済アドレスを記憶する。ヒューズ回路ＦＳ０、ＦＳ１にそれぞれ対応して救済判定回路ＲＪ０、ＲＪ１が設けられる。救済判定回路ＲＪ０、ＲＪ１は、指定アドレスが救済アドレスか否かを判定する。アクセス制御回路ＡＣは、その判定結果にしたがって、メモリアレイＡＲＹ０、ＡＲＹ１からアクセス先を特定する。アクセス制御回路ＡＣは、救済判定回路ＲＪ０により一致判定がなされたときには、CX13T<1:0>にしたがってメモリアレイＡＲＹ０、ＡＲＹ１のいずれかを選択し、選択した側のメモリアレイＡＲＹに含まれる予備領域１１０をアクセス先として選択する。 （もっと読む）

【課題】チップサイズの増大を抑制しつつ、動作速度を向上出来る半導体記憶装置を提供すること。
【解決手段】半導体記憶装置1は、メモリセルを備えたメモリセルアレイ2と、対応するカラムが不良カラムであるか否かの情報を保持可能な第１ラッチ回路22と、ポインタがセットされ得る複数の第２ラッチ回路23と、対応する前記カラムに対する書き込みデータまたは読み出しデータを保持可能であると共に、対応する前記第１ラッチ回路が前記不良カラムでない旨の情報を保持する場合に、前記第２ラッチ回路に前記ポインタがセットされるタイミングで活性化される複数の第３ラッチ回路20とを具備し、前記ポインタは、クロックに同期して前記第２ラッチ回路23間を順次シフトされ、前記シフトの際、前記不良カラムである旨の情報を保持する前記第１ラッチ回路22に対応する前記第２ラッチ回路23はスキップされる。 （もっと読む）

【課題】メモリセル単位に救済を行う冗長メモリをメモリセルアレイの外に設け、ロウアドレスとカラムアドレスを時分割で与え、複数のバンクに対してマルチバンクオペレーションを行う半導体記憶装置において、バンクの増加につれて、冗長メモリに置き換えるか否かのアドレス判定回路の回路規模増大を抑制することのできる半導体記憶装置及び冗長メモリに置換を行うアドレスの判定方法を提供する。
【解決手段】外部から与えられたバンク及びロウアドレスが冗長メモリに置換すべきアドレスのバンク及びロウアドレスと一致したか否かを記憶する保持回路をバンク毎に設ける。当該バンクのカラムアドレスが与えられたときに、ロウアドレスが一致しているか否か上記保持回路により判定できるので、ロウアドレスを保持しておく必要がない。 （もっと読む）

【課題】周辺回路にストレスを与えずに選択したアンチヒューズ素子を確実に導通させることのできる半導体装置を提供する。
【解決手段】アンチヒューズ素子（Ｍａｆ）を含み、第一及び第二の電源（ＶＤＤ、ＶＳＳ）から電力が供給されて動作する半導体装置であって、ソースが第三の電源（ＶＰＰＳＶ）に、ゲートが制御ノード（ＡＦＣＴＬ）に接続されたドライバトランジスタ（ＰＨ０）と、一端がドライバトランジスタのドレインに他端が第四の電源（ＶＢＢＳＶ）に接続されたアンチヒューズ素子と、第一及び第二の電源に接続され、アンチヒューズ素子の抵抗値を判定する判定回路と、を備え、第三及び第四の電源の電圧を、第一の電源と第二の電源との電圧範囲外の電圧としてアンチヒューズ素子を導通させる。 （もっと読む）

【課題】 高信頼動作の大容量相変化メモリ・モジュールを実現する。
【解決手段】 本発明による半導体装置は、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造のメモリアレイを有し、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更されるものである。カレントミラー回路を動作に応じて選択するとともに、電圧選択回路とカレントミラー回路におけるリセット電流の制御機構により、初期化条件及び書き換え条件（ここでは、リセット条件）を動作に応じて変更する。 （もっと読む）

【課題】ライン確定後のラインフェイルカウント数を１回の走査で取得できるようにし、ＤＵＴの検査時間を短縮すること。
【解決手段】フェイルメモリのデータをインタリーブでバッファメモリにコピーするように構成されたフェイルメモリ部を含む半導体メモリ試験装置において、インタリーブすることにより生じる前記バッファメモリの空き領域にも同一データがコピーされ、これらバッファメモリの複数領域にコピーされた同一データが同時にＸ方向およびＹ方向に走査されてライン確定後のラインフェイルカウント数が求められ、Ｘ方向に走査された領域のラインフェイルカウント数とＹ方向に走査された領域のＸラインフェイルカウント数が合わされて一次確定後のラインフェイルカウント数の値とされることを特徴とするもの。 （もっと読む）

【課題】通常メモリセルへのアクセス動作と、救済判定回路による判定動作を並列に実行する半導体記憶装置のレイアウトを改善する。
【解決手段】アクセスが要求されたアドレスが不良アドレスであるか否かにかかわらず、前記アドレスをプリデコードするロウプリデコーダＲＰと、ロウプリデコーダＲＰにより生成されるプリデコード信号に基づいて、サブワードドライバを制御するロウメインデコーダＸＤＥＣと、前記アドレスが不良アドレスであるか否かを判定するロウヒューズＲＦとを備える。ロウメインデコーダＸＤＥＣ、ロウプリデコーダＲＰ及びロウヒューズＲＦは、いずれも列方向を長手方向とする形状を有しており、ロウプリデコーダＲＰ及びロウヒューズＲＦは、列方向に互いに隣接して配置されており、いずれもロウメインデコーダＸＤＥＣに対して平行に配置されている。 （もっと読む）

【課題】ハードウェア規模を大きくすることなく、メモリデバイスの救済解析又は不良診断のオンチップ解析を含むテストの処理時間を短縮する。
【解決手段】オンチップ不良情報解析装置１００は、データを記憶するメモリデバイス１０２Ａと、メモリデバイス１０２Ａを動作させる組込自己テスト部１０１と、メモリデバイス１０２Ａのメモリ出力の不良を検出する不良検出部１０２Ｂと、不良の位置を含む不良情報を記憶する不良情報記憶部１０３Ｂと、不良検出部１０２Ｂによって検出された不良の数及び当該不良の位置を用いた解析を行い、当該解析結果を含む不良情報を不良情報記憶部１０３Ｂに書き込む不良情報解析部１０３Ａと、不良情報解析部１０３Ａの解析結果を出力する解析結果出力部１０３Ｃと、を備える。 （もっと読む）

【課題】ビット線とワード線のショート欠陥によるスタンバイ電流不良を対策しながら、小さなレイアウト面積で、高い冗長救済率、かつ確実な冗長救済可能にするダイナミック型半導体記憶装置の提供。
【解決手段】シェアードセンスアンプにおける、一側のビット線対用のイコライズ回路と、他側のビット線対用のイコライズ回路とに対し、共通に１つの電流制限素子を設け、電流制限素子を通して、両方の側のイコライズ回路にビット線プリチャージ電位を供給する。 （もっと読む）

センス増幅器が、第１の検出要素と、第１の検出要素に対して冗長な第２の検出とを含む。センス増幅器は、センス増幅器のオフセットが所定の量よりも大きいときに第１の検出要素と第２の検出要素を切り替えるように構成されたスイッチ回路をさらに含む。
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【課題】メモリセルを集積度向上のみならず冗長機能を重視して、集積度を確保しつつも、データ保持の信頼性を大幅に向上させる。
【解決手段】複数ビットに対応した複数桁値からなる情報を記憶するメモリセル１０が、複数配設されてなるメモリセルアレイ１１と、メモリセル１０の情報の書き込み及び読み出しを制御する制御部１５とを含み、制御部１５は、メモリセル１０から読み出した複数桁値の各情報を、それぞれ１ビットに対応した１桁値の情報に変換する変換部３４を有する。 （もっと読む）

【課題】全体的な試験時間を短縮することが可能であると共に、毎回の試験ごとのリダンダンシ演算に係る処理を高速化できる半導体試験装置を提供する。
【解決手段】半導体試験装置は、２面のフェイルメモリ２０３，２０４とともに２面の解析メモリ１０７，１０８を持ち、フェイルメモリ１０３，１０４から論理和回路１０５を通じて、毎回の試験ごとにフェイル情報を交互に解析メモリ１０７，１０８に累積して格納していく。比較回路１１２は、毎回の試験ごとに解析メモリ１０７，１０８の記憶内容を同時に読み出し、その差分のフェイル情報をフェイルアドレス取得回路１０９に出力する。ＣＰＵ１１０は、フェイルアドレス取得回路１０９を通じて差分のフェイル情報を参照し、新たに生じたフェイル情報に基づいてリダンダンシ演算を実行する。 （もっと読む）

【課題】バーンイン試験におけるライン不良により所定のテストモードに入れていないことによる誤動作を防止すること。
【解決手段】バーンイン試験の際に、スキャン信号ＳＣＡＮに基づいて、メモリアレイから読み出したデータのパス／フェールを表すオンチップコンペア信号ＯＣＣの出力を制御する制御回路Ｃ２を有するロジック部を備えた半導体記憶装置において、半導体記憶装置に設けられた複数ある電源電位用端子のうち所定の端子ＰＡＤをバーンイン試験用として使用する。ロジック部は、スキャン信号ＳＣＡＮの入力経路上に、所定の端子ＰＡＤからの信号（ＶＤＤ／ＯＰＥＮ）に基づいてスキャン信号ＳＣＡＮの出力を制御する第１制御回路Ｃ１を有する。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、パッケージング後に発見される不良ビットを正しく救済可能な半導体記憶装置を提供する。
【解決手段】バンク＃０〜＃７と、バンクごとに設けられた不良救済回路１７０〜１７７と、不良アドレスを記憶する不良アドレス記憶回路１８０〜１８３と、アクセスが要求されたアドレスと不良アドレスとを比較する比較回路１９０〜１９３とを備える。不良アドレス記憶回路１８０〜１８３及び比較回路１９０〜１９３は、それぞれ２つバンクに対して共通に割り当てられており、これによりチップ面積を縮小することが可能となる。救済可能な不良ビット数については少なくなるが、パッケージング後に発見される不良ビットの数は非常に少なく、このため、不良が発見されないバンクがほとんどであることから、実用上の障害となることはほとんどない。 （もっと読む）

【課題】アクセス速度の低下をできるだけ抑えながら、メモリの故障を確実に救済する。
【解決手段】メモリシステムであって、故障を救済するための冗長領域をそれぞれ有する複数のメモリバンクを有するメモリを備え、同一のメモリバンクで複数の故障が発生した場合には、少なくとも１つの故障を、そのメモリバンクが有する冗長領域を用いて救済し、その他の少なくとも１つの故障を、他のメモリバンクが有する冗長領域を用いて救済する。 （もっと読む）

【課題】 データマスク信号のビット数が多い場合にも、外部端子数を増やすことなくデータ信号のマスク制御を実施する
【解決手段】 アドレス入力回路は、アドレス端子に供給される第１アドレス信号、第２アドレス信号および第１データマスク信号を、クロック信号の遷移エッジにそれぞれ同期して順次受ける。すなわち、第１データマスク信号は、第１および第２アドレス信号の受信タイミングとは別のタイミングを用いて、アドレス端子に供給される。第１アドレス信号、第２アドレス信号および第１データマスク信号は、例えば、半導体メモリをアクセスするコントローラから出力される。データ入出力回路は、データ端子を介してデータを入出力する。データ入出力回路は、メモリセルへの書き込みデータおよびメモリセルからの読み出しデータの少なくともいずれかを、第１データマスク信号の論理に応じてマスクする。 （もっと読む）

【課題】機能異常のビット線とセンス増幅器の間を開路にして、不揮発性メモリアレイのテスト工程を簡便化し得る新規の不揮発性メモリアレイ構造を提供する。
【解決手段】Ｎ本のビット線と、Ｍ本第１ワード線と、Ｍ×Ｎ個の第１記憶セルと、第２ワード線と、Ｎ個の第２記憶セルと、センス増幅器と、Ｎ個の第１トランジスタと、Ｎ個の第２トランジスタと、エネイブル線と、を包含する。その中で、ＭとＮは自然数であって、第２記憶セルと、第１トランジスタは、対応するビット線とセンス増幅器の間が開路であるか否かを制御し、第２トランジスタとエネイブル線とは、不揮発性メモリアレイのテスト結果を書き込む。 （もっと読む）

【課題】この発明は、半導体装置のウェハ・テスト時間の短縮を図ることを特徴とする。
【解決手段】メモリセルアレイ１１、Ｍ個のレジスタ１９、Ｍ個のレジスタを順に選択するカウンタ８５、パス、フェイル信号を出力する判定回路８３、制御回路８４を有し、制御回路８４は、不良カラム検出時、カラムアドレス並びにカウンタを先頭番地に設定した状態から開始し、判定回路の出力がパスであればカラムアドレスをインクリメントさせ、判定回路の出力がフェイルでありカウンタにより選択されたレジスタのラッチが第１の信号状態である場合はカラムアドレスをレジスタに格納した後、カラムアドレス並びにカウンタをインクリメントさせ、判定回路の出力がフェイルでありカウンタにより選択されたレジスタのラッチが第２の信号状態である場合はラッチが第１の信号状態にあるレジスタに到達するまでカウンタをインクリメントさせた後、カラムアドレスをレジスタに格納し、カラムアドレス並びにカウンタをインクリメントさせる。 （もっと読む）