【課題】アドレス比較回路に入力される判定信号の期間であって、アドレス比較回路が誤判定を起さない期間、を評価工程において求めることができる半導体装置を提供する。
【解決手段】供給されるヒューズ判定信号（ヒューズ判定信号ＲＲＦＤＥＴＡ）が活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路（ＦＵＳＥ判定回路２０）と、外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路（ＦＵＳＥ制御回路１８ａ）と、を備えることを特徴とする。 （もっと読む）

【課題】ヒューズセットを用いた冗長セル列の選択の簡易化を図る。
【解決手段】半導体記憶装置は、メモリセルブロック４０−１，・・・と、複数の冗長セル列４１−１１，・・・と、冗長判定信号をそれぞれ出力する複数のアドレス判定回路５０−１１，・・・と、前記冗長判定信号に基づき、アドレス信号をデコードして冗長セル列４１−１１，・・・及びメモリセルブロック内のメモリセル列を選択する複数のデコーダ６０−１１，・・・とを備えている。各アドレス判定回路は、不良メモリセルの位置を示す冗長位置情報を持つヒューズ５１ａ−１〜５１ａ−８と、メモリセルブロックを選択するためのブロック選択情報を持つヒューズ５１ａ−９と、を有するヒューズセット５１Ａを備え、前記冗長位置情報がアドレス信号と一致するか否かを判定し、この判定結果にブロック選択情報を付加した冗長判定信号を出力する。 （もっと読む）

【課題】 アドレス端子で受ける外部アドレスを用いて、リアルワード線を選択することなく、任意の冗長ワード線を選択する。
【解決手段】 半導体メモリは、複数のリアルワード線および複数の冗長ワード線を有するメモリブロックと、アドレス端子で受ける外部アドレスの一部である第１アドレスをデコードして第１デコード信号を出力し、テストモード中にデコード動作を禁止する第１デコーダと、通常動作モード中に、外部アドレスの別の一部である第２アドレスまたは不良の救済に使用する冗長ワード線を示す冗長アドレスをデコードし、テストモード中に第２アドレスをデコードし、第２デコード信号を出力する第２デコーダと、第１デコード信号および第２デコード信号に応じて、リアルワード線を選択する第１ドライバと、第２デコード信号に応じて、冗長ワード線を選択する第２ドライバとを有している。 （もっと読む）

【課題】不良選択線のアドレスを記憶するための回路に必要とされる占有面積を削減する。
【解決手段】一例として、それぞれが複数のメモリセルに接続された複数の第１及び第２の選択線と、複数の第１の選択線のうち欠陥である第１の選択線が置換可能であり、複数の第２の選択線のうち欠陥である第２の選択線が置換不可能な第１の冗長選択線と、欠陥である第１及び第２の選択線のいずれをも置換可能な第２の冗長選択線とを備える。これにより、欠陥である第１の選択線は第１及び第２の冗長選択線のいずれかに置換され、欠陥である第２の選択線は第１の冗長選択線に置換されることなく第２の冗長選択線に置換される。その結果、第１の冗長選択線を選択するアドレスビットの数は、第２の冗長選択線を選択するアドレスビットの数よりも少なくなり、対応する不良アドレスを記憶するＲＯＭの数も少なくなる。 （もっと読む）

【課題】カンパニー領域専用のブロックが不要な不揮発性半導体記憶装置の領域設定方法を提供する。
【解決手段】不揮発性半導体記憶装置１のメモリセルアレイ２のブロックに不良ブロックが含まれていた場合に、ブロックにユーザー領域とカンパニー領域とを設定する方法において、メモリセルアレイは複数のバンクに分かれていて、各バンクはユーザー領域として使用する複数の通常ブロックと、１つ以上の冗長ブロックとを有していて、カンパニー領域を所定バンクの冗長ブロックに初期設定するステップと、通常ブロックのうちのいずれかが不良ブロックであった場合に、当該不良ブロックの代わりに使用する代替ブロックを、当該不良ブロックが属するバンクの冗長ブロックに設定するステップと、代替ブロックがカンパニー領域と重なった場合に、カンパニー領域を、空いている冗長ブロックに移動させるステップとを有している。 （もっと読む）

【課題】フューズを用いずにベリファイ読み出しの判定をワイアードオア構成により行うことを可能とし、フューズを設けない分、チップサイズを従来に比較して低減した不揮発性半導体記憶装置を提供する。
【解決手段】本発明の不揮発性半導体記憶装置は、複数のビット線及び複数のワード線各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、メモリセルアレイの欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、ビット線毎に設けられ、ワード線で選択されたメモリセルに書き込むまたは読み出したデータを記憶するラッチを含むページバッファと、ベリファイ処理でビット線から読み出し、ページバッファのラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、欠陥ビット線に対応するページバッファにおけるラッチに疑似データを書き込む疑似データ書込回路とを有する。 （もっと読む）

【課題】冗長セルに置き換え可能な不良セルを増加でき、歩留まりを向上させること。
【解決手段】メモリセルアレイ１０２はワードごとにｘビット分のデータセルとｙビット分の冗長セルとを有している。位置情報記憶部１０３はワードごとに不良セルの位置情報を記憶する。指定ワードの読み出し処理の場合、不良ビット代替回路１０４は、位置情報記憶部１０３内の指定ワードの不良セルの位置情報であるＦＡＩＬ ＤＡＴＡに基づいて、メモリセルアレイ１０２内の指定ワードのｘ＋ｙビット分のＲＡＷ ＲＥＡＤ ＤＡＴＡから不良セルのデータを除いたｘビット分のＲＥＡＤ ＤＡＴＡを出力する。指定ワードへの書き込み処理であれば、不良ビット代替処理回路１０４は、ＦＡＩＬ ＤＡＴＡを用いて、ｘビット分のＷＲＩＴＥ ＤＡＴＡをデータセルと冗長セルに書き込むｘ＋ｙビットのＲＡＷ ＷＲＩＴＥ ＤＡＴＡに変換し、メモリセルアレイ１０２に書き込む。 （もっと読む）

【課題】半導体記憶装置において、メインワード線の断線故障が起きた場合に、断線箇所から先がフローティング状態になることにより、正常なワード線の信号に影響を及ぼすことを防止する。
【解決手段】メインワード線の遠端にラッチ回路を設け、断線箇所から先に電位が、ハイ電位に固定されるようにし、正常なワード線に影響しないようにする。 （もっと読む）

【課題】メモリ書込みエラー訂正回路を提供すること。
【解決手段】メモリ回路は、アレイ、行デコーダ、列デコーダ、データビットのアドレスを受信するためのアドレス指定回路、コマンドを受信し制御信号をメモリシステムブロックに送信する制御ロジック、ならびに選択された列に結合された検知および書込みドライバ回路を含む。隠し読出し比較回路は、検知回路と書込みドライバとの間に結合され、入力ラッチ内のデータビットとメモリアレイから読み出されたデータアウトとの間の比較に応答してエラーフラグを制御ロジック回路に結合する。書込みエラーアドレスタグメモリは、エラーフラグに応答し、双方向バスを介してアドレス指定回路に結合される。前記データビットを送受信するための第1の双方向バスおよび第2の双方向バスを有するデータ入力出力回路が提供される。書込みエラーアドレスタグメモリは、エラーフラグがセットされた場合はアドレスを記憶し、再書込み動作中にアドレスを提供する。 （もっと読む）

【課題】分割セルアレイのビット線対の長さを、冗長ワード線を含む、含まないに関係なく、分割セルアレイ間で同じ長さにする事を簡単にできるようにする。
【解決手段】第１及び第２のセルアレイと、前記第１のセルアレイ内を延在され前記第１のセルアレイ内の複数のセルに接続する第１のデータ線と、前記第２のセルアレイ内を延在され前記第２のセルアレイ内の複数のセルに接続する第２のデータ線とに接続され、前記第１及び第２のセルアレイの間に配置された第１のアンプと、アドレス信号をデコードし前記第１のセルアレイの第１ワード線群の選択を行う第１のデコーダと、前記アドレス信号をデコードし前記第２のセルアレイの第２ワード線群の選択を行う第２のデコーダを備え、前記第１及び第２のデコーダの内部の所定ノードをワイヤードオアした結果を出力する回路を備える。 （もっと読む）

【課題】メインメモリで発生した不良を救済するために面積効率の悪化しない不揮発性半導体記憶装置の提供。
【解決手段】不揮発性半導体記憶装置は、不良ビット検出回路を有し、メインメモリの不良ビットを検出する。検出したメインメモリの不良モードと不良アドレスとの情報に応じて、書き込み及び読み出しを行う際のスタートアドレスを任意に設定可能なアドレス選択回路を有する。これにより予備のメモリ領域（冗長メモリ）を設けることなく、メインメモリで発生した不良を救済することが可能である。 （もっと読む）

【課題】カラムリペア効率を向上させることができる半導体メモリ装置を提供する。
【解決手段】カラム方向に配置された複数のノーマルセルブロックＯ０〜Ｏ７とリダンダンシセルブロックＲ１とからなるバンクを備え、第１の入出力ストローブ信号に応じて、複数のノーマルセルブロックＯ０〜Ｏ７からそれぞれデータを入出力する複数のノーマルデータ入出力部３００と、第１の入出力ストローブ信号に応じて、リダンダンシセルブロックＲ１からデータを入出力するリダンダンシデータ入出力部３２０と、カラムアドレスに応じて、複数のノーマルデータ入出力部３００とリダンダンシデータ入出力部３２０とを選択的に複数のローカルデータラインに接続させる接続選択部３４０と、第２の入出力ストローブ信号に応じて、複数のローカルデータラインと複数のグローバルデータラインとの間でそれぞれデータを入出力する複数のローカルデータ入出力部３６０とを備える。 （もっと読む）

【課題】所望の置換元ワード線をディスターブするためには、全てのワード線を１本ずつ選択する必要があり、テスト時間が必要以上に長くなること。
【解決手段】本発明の半導体記憶装置は、置換元ワード線のロウアドレスを示す置換元ロウアドレス情報を保持する複数のヒューズセットと、置換元ワード線選択テストモード信号がＨｉｇｈの時に、前記複数のヒューズセットの１つを選択し、選択先のヒューズセットを順次シフトする選択回路と、前記置換元ワード線選択テストモード信号がＨｉｇｈの時には、選択先のヒューズセットに保持された置換元ロウアドレス情報を出力し、Ｌｏｗの時には、外部入力されるロウアドレス信号を出力するセレクタと、前記セレクタから出力された置換元ロウアドレス情報またはロウアドレス信号が示すロウアドレスをプリデコードして出力するプリデコード動作を行うプリデコーダと、を有する。 （もっと読む）

【課題】低消費電力かつ低占有面積で、パッケージ実装後においてもプログラムを行なうことができるヒューズ素子を備えるヒューズプログラム回路を実現する。
【解決手段】ヒューズプログラム回路（ＦＰＫ１−ＦＰＫｎ）において、ヒューズ素子ＦＳを、多層メタル配線の第３層以上のメタル配線（Ｍ（ｉ））を用いて実現する。各ヒューズプログラム回路において、スキャンフリップフロップ（ＦＳＳＲおよびＰＳＲ）を用いてプログラム情報およびヒューズ選択情報を順次転送して、選択的に、１本ずつヒューズを電気的に切断する。 （もっと読む）

【課題】試験コストの低減を実現できる半導体装置及び半導体装置の試験方法を提供する。
【解決手段】半導体装置は、通常領域（１１１）にアクセスする第１の制御回路（１２３、１４１）と、前記通常領域と同時にアクセスできない排他的な領域である冗長領域（１１２）にアクセスする第２の制御回路（１４２、２０Ｂ）と、複数の外部端子が示す第１の論理によって、前記第１と第２の制御回路の活性化及び非活性を制御する第３の制御回路と、第１の外部端子（Ａ９）が示す第２の論理によって、前記第１と第２の制御回路の互いに排他的な動作を切り替える第４の制御回路（ＴＲＹＡＤ０）と、前記第４の制御回路を有効にするか否かを制御する第５の制御回路（ＴＲＹＣＮＴ）と、を有する。 （もっと読む）

【課題】置換に用いる生死情報が記憶する記憶部を有する半導体装置を提供する。
【解決手段】本発明は、通常メモリセルにおける欠陥メモリセルを置換するために設けられた冗長メモリセルを、置換単位の冗長ブロック毎に試験し、冗長ブロック全体の冗長メモリセルが良品であるか否かをテストするテスト回路を有している。また、テスト回路にの試験結果で、冗長ブロック全体の冗長メモリセルが良品の場合、冗長ブロックを良品であることを示し、冗長ブロックのいずれかの冗長メモリセルが不良の場合、冗長ブロックが欠陥メモリセルの置換に使用できない不良であることを示す生死情報を記憶するＲＯＭ領域を有している。パッケージング後の試験で検出された欠陥メモリセルを、冗長メモリセルと置換する際、ＲＯＭ領域からいずれの冗長ブロックが置換に使用できるかを確認するため、ＲＯＭ領域から生死情報を読み出すための読出回路を有している。 （もっと読む）

【課題】パッド数を低減するため、複数の回路が、一つのパッドを共用して用いることができる半導体装置を提供する。
【解決手段】本発明の半導体装置は、一つのパッド１００（１００Ａまたは１００Ｂ）に対して接続される、各々異なる電源電圧が供給される複数の回路（リダンダンシ制御回路及び他の回路）と、パッド１００と回路の各々との間に介挿されたトランジスタ（トランジスタＴｒ（Ａ）、Ｔｒ（Ｂ）またはトランジスタＴｒ（Ｃ）、Ｔｒ（Ｄ））スイッチ回路２１１と、各トランジスタを制御し、パッド１００をいずれかの回路と電気的に接続させるスイッチ制御回路２０９とを有している。 （もっと読む）

【課題】欠陥カラムアドレスをラッチし比較するための回路の素子個数を減らして面積を減らし、性能を向上させられる不揮発性メモリ素子を提供する。
【解決手段】メインセルとリダンダンシーセルとを含むメモリセルアレイと、メインセルのうち、欠陷が発生されたメモリセルが含まれる欠陥カラムアドレスを格納するためのカムセル部と、格納された欠陥カラムアドレスと動作命令によって入力される入力アドレスとを比較し、比較結果によるアドレスマッチング信号を出力する第１及び第２ラッチ及び比較部４１０、４２０と欠陥カラムアドレスがあることを示すリダンダンシーチェックイネーブル信号ＲＥＤＣＨＫＥＮを出力するリダンダンシー制御部４３０と、前記アドレスマッチング信号及びリダンダンシーチェックイネーブル信号を利用してリペア制御信号ＲＥＰ＿Ｎを出力するリペア信号生成部４４０を含むリペア制御部を含む不揮発性メモリ素子。 （もっと読む）

【課題】リフレッシュアドレスが不良アドレスである場合であっても正しくリフレッシュ動作を行う。
【解決手段】メモリブロックＭＢ１，ＭＢ２と、メモリブロックＭＢ１，ＭＢ２のいずれか一方にアクセスする通常動作モードと、メモリブロックＭＢ１，ＭＢ２の両方に同時にアクセスするリフレッシュモードにエントリ可能な冗長判定回路２５を備える。冗長判定回路２５は、リフレッシュモードにおいてメモリブロックＭＢ１，ＭＢ２の少なくとも一方に属する通常メモリセルＮＭＣが冗長メモリセルＲＭＣに置換されていることに応答して、置換元の通常メモリセルＮＭＣが属する通常セル領域ＮＣＡを非活性とし、置換先の冗長メモリセルＲＭＣが属する冗長セル領域ＲＣＡ及び置換されていない通常メモリセルＮＭＣが属する通常セル領域ＮＣＡを活性化する。 （もっと読む）

【課題】イネーブルヒューズを省略して、チップ面積を低減すること。
【解決手段】本発明の半導体記憶装置の救済方法は、外部入力されるアドレスと、複数個の救済セットの各々で保持されるアドレスと、を比較する比較ステップと、比較の結果、２個以上の救済セットで同時にアドレスの一致を示す場合は、当該２個以上の救済セットが非活性信号をラッチし、１個の救済セットのみでアドレスの一致を示す場合は、当該１個の救済セットが活性信号をラッチするラッチステップと、を有し、非活性信号をラッチした救済セットで保持されるアドレスは、通常動作時に不良アドレスとして用いられず、活性信号をラッチした救済セットで保持されるアドレスは、通常動作時に不良アドレスとして用いられる。 （もっと読む）