【課題】プロセッサとメモリを備えた半導体集積回路の前記メモリをテストする際に、テスト回路による回路規模の増大を最小限にすることができる半導体集積回路を提供する。
【解決手段】ＳＩＭＤプロセッサ２が、ＭＢＩＳＴ・リペアコントロール回路６によりテストされたＲＡＭ４の不良の有無と、不良アドレス（不良セル）の位置情報を解析し、メモリコントローラ回路３内部に保持して、通常動作時には、不良メモリの不良アドレスへのアクセス時にはメモリコントローラ回路３がリペア用ＲＡＭ５へのアクセスするように制御する。 （もっと読む）

【課題】繰り返し書き換えを行ってもメモリーセルの過剰消去をなくし、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置等を提供する。
【解決手段】不揮発性半導体記憶装置１００は、複数の不揮発性メモリーを有する正規メモリーセルアレイ１２０と、それぞれが正規メモリーセルアレイ１２０内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する冗長メモリーセルアレイ１３２〜１３８と、冗長メモリーセルアレイ１３２〜１３８のうち少なくとも１つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路１４０とを含む。冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。 （もっと読む）

【課題】不良メモリセルのアドレスを解析するのに必要なメモリの記憶容量を削減する。
【解決手段】メモリセルアレイ１０１に含まれる不良サブワード線及び不良ビット線をそれぞれ置換するためのロウ冗長回路１０２及びカラム冗長回路１０３と、不良サブワード線及び不良ビット線のアドレスをそれぞれ記憶する電気ヒューズ回路１４２ａ，１４２ｂと、第１の動作モードにおいては、判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号に基づいて電気ヒューズ回路１４２ａ，１４２ｂの一方を選択し、第２の動作モードにおいては、判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号に基づいて電気ヒューズ回路１４２ａ，１４２ｂの他方を選択するヒューズ選択回路１４６を備える。本発明によれば、冗長ワード線を用いた置換と冗長ビット線を用いた置換をフレキシブルに切り替えることができる。 （もっと読む）

【課題】 読み出し動作を高速に実行し、読み出しマージンを向上する。
【解決手段】 複数の不揮発性のレギュラーメモリセルにそれぞれ接続された所定数のレギュラービット線および所定数のレギュラーワード線とを各々含む一対のメモリ領域を有するレギュラーセクタと、一対のメインビット線と、一対のメモリ領域の間に配置され、一方および他方のメモリ領域のレギュラービット線を一方および他方のメインビット線にそれぞれ接続するスイッチと、リファレンスメモリセル、リファレンスビット線、リファレンスワード線を有するリファレンスセクタと、読み出し動作時に、リファレンスビット線を、データが読み出されるレギュラーメモリセルに接続されるメインビット線と異なるメインビット線に接続するリファレンススイッチと、メインビット線の電圧差を差動増幅するレギュラーセンスアンプとを有している。 （もっと読む）

【課題】ブロック単位で構築された冗長構成の利点を最大限利用すると共に、制御記憶装置自体にエラーチェック機構が備えられていない場合であっても対処可能にする。
【解決手段】エラー検出部２２は、読み出し制御部２１が通常の運用時における制御装置３の動作を規定する通常運用データを冗長メモリ１１，１２から読み出す前に、通常運用データを格納するブロックに対してチェック処理を行う。当該チェック処理によるエラー情報はエラー情報保持部１３に保持させる。読み出し制御部２１は、エラー情報保持部１３に保持されたエラー情報に基づいて、エラーが検出されたブロックに冗長構成的に対応する健全なブロックが存在するか否かを判定し、健全なブロックが存在する場合には、通常運用データの読み出しを行う。 （もっと読む）

【課題】パッケージング後に生じた不良セルを冗長セルに効率よく置換する。
【解決手段】半導体装置１０は、複数のチップ１００と、チップ１００を制御するチップ２００と、チップ１００とチップ２００とを接続する内部配線４００とを備える。チップ１００は、光学ヒューズ１２０及びその情報を保持するラッチ回路１０１と、内部配線４００を介してチップ２００から供給された電気ヒューズ２２０の情報を保持するラッチ回路１０２と、ラッチ回路１０１，１０２のいずれか一方の情報を選択する選択回路１５１を含み、選択された情報から冗長判定信号ＨＩＴを生成する。本発明によれば、電気ヒューズの情報が内部配線を介してチップ２００からチップ１００に転送されることから、チップ１００に電気ヒューズを設ける必要がなくなるとともに、転送に外部端子を使用しないことから、起動時間が増大することもない。 （もっと読む）

【課題】複数のメモリチップを含むＭＣＰ型半導体メモリ装置において、設計および製造が容易であり且つチップ面積の増大を極力抑えることができる不良セル救済機能を備えた半導体メモリ装置を提供する。
【解決手段】
半導体メモリ装置は、複数のメモリチップと、外部からのアクセス要求に応じてメモリチップのアドレスを指定して、指定アドレスに対するアクセスを制御するメモリコントロールチップと、を含む。メモリチップの各々は、第１および第２の記憶領域と、第１の記憶領域内の特定のアドレスと第２の記憶領域内のアドレスとの対応関係を示すアドレス情報を保持する情報保持部と、を含む。メモリコントロールチップは、アドレス情報に示される第１の記憶領域内の特定のアドレスに対してアクセス要求があった場合には、アドレス情報に示される対応関係に基づいて特定のアドレスをこれに対応する第２の記憶領域内のアドレスに変換してアドレス指定を行うアドレス変換部を有する。 （もっと読む）

【課題】 不良検出率を向上させた半導体メモリ装置のテスト回路及びリペア効率性を向上させた半導体メモリ装置を提供する。
【解決手段】 第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第１の不良検出部と、第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第２の不良検出部と、複数の第１及び第２のテストデータ信号を共通的に組み合わせて第１及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、第１及び第２の不良検出部の不良検出結果に応じて、第１及び第２の不良検出部の不良検出結果または共通不良検出部の不良検出結果を最終不良検出結果として出力する不良判断部とを備える。 （もっと読む）

【課題】効率的にリペアアドレスをプログラミングすることができる半導体メモリ装置のリペア回路及びリペア方法を提供すること。
【解決手段】メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断されたメモリブロックに該当するアドレスを格納するリペアアドレス検出部と、リペアアドレス検出部に格納されたリペアアドレスを電気的にプログラミングするアンチヒューズ部とを備えることを特徴とする。 （もっと読む）

【課題】不良ブロックが発生しても、新たなデータの書き込みが可能な不揮発性メモリコントローラ及び不揮発性記憶装置を提供する。
【解決手段】コントローラ１０２は、ホスト機器２００からの論理アドレスに基づいて物理ブロックに対するデータの書き込み及び／又は読み出しを制御する制御部１０８と、有効論理アドレス範囲内の１箇所以上の部分領域を論理不良クラスタとし、当該論理不良クラスタの論理アドレスの情報を格納する論理不良クラスタテーブル１１２と、物理ブロックに格納されるデータの、有効論理アドレス範囲の論理アドレスと物理ブロックの物理アドレスとの対応情報を格納するアドレス変換テーブル１０９とを備え、制御部１０８は、論理不良クラスタテーブル１１２に格納された論理アドレスに対するホスト機器２００からのデータの書き込み命令を受けた場合、当該論理アドレスに対するデータの前記物理ブロックへの書き込みの反映を不可とする。 （もっと読む）

【課題】従来技術の半導体集積回路装置では、不良セルを指定するアドレス情報の転送に時間がかかるという問題があった。
【解決手段】本発明にかかる半導体集積回路装置は、不良セルを置き換えるリダンダンシ回路を有するメモリマクロ２１，２２と、不良セルをリダンダンシ回路に置き換えるためのアドレス情報を記憶する、複数の不揮発性記憶素子を有するＦＵＳＥメモリ１１と、メモリマクロ２１，２２のうちアドレス情報の転送先となるメモリマクロを選択する選択信号を生成するとともに、選択されたメモリマクロに対しそのメモリマクロに対応するビット幅のアドレス情報を転送する転送回路と、を備える。 （もっと読む）

【課題】パッケージング後にもリペアアドレスの変更及び新規格納を可能にし、レーザーカットの過程を不要にするリダンダンシデータ格納回路、リダンダンシデータ制御方法、及びリペア判断回路を提供すること。
【解決手段】本発明に係る半導体メモリのリダンダンシデータ格納回路は、メモリセルアレイと、テスト信号に応じてリダンダンシデータをメモリセルアレイに記録するように構成された書き込みドライバと、読み出し信号に応じて、前記メモリセルに記録されたリダンダンシデータを感知して出力するように構成されたセンスアンプとを備えることを特徴とする。 （もっと読む）

【課題】不良メモリセルに関する情報をメモリセルアレイの記憶容量を割いて記憶させなくても、不良メモリセルを非選択とすることが可能な半導体記憶装置を提供することを課題とする。
【解決手段】駆動回路に不良メモリセルに関する情報を記憶した冗長制御機能を設け、メモリセルアレイの欠陥を救済する。すなわち、データを記憶させるために設けられたメモリセルアレイの一部を使って不良メモリセルのアドレス情報を記憶させるのではなく、メモリコントローラの中に不良メモリセルのアドレス情報を記憶させる不揮発性のメモリを設ける。不良メモリセルのアドレス情報を保持するメモリコントローラは、不良メモリセルのアドレス情報を取得するために、わざわざメモリセルアレイまでアクセスしないで済み、処理速度の向上に寄与することになる。 （もっと読む）

【課題】散発的に発生するビット不良を救済可能な半導体装置を改良する。
【解決手段】ビット線ＭＩＯに接続されたライトアンプＷＡＭＰと、スイッチＳＷ１を介してビット線ＭＩＯに接続されたリードアンプＲＡＭＰと、ライトポートがスイッチＳＷ２を介してビット線ＭＩＯに接続され、リードポートがスイッチＳＷ３を介してリードアンプＲＡＭＰに接続された救済記憶素子ＳＣとを備える。不良メモリセルへのアクセスが要求された場合、ライト動作時においては、スイッチＳＷ２をオンすることによりライトアンプＷＡＭＰからビット線ＭＩＯを介して救済記憶素子ＳＣにライトデータを供給し、リード動作時においては、スイッチＳＷ１をオフしスイッチＳＷ３をオンすることにより、救済記憶素子ＳＣから読み出されたリードデータをビット線ＭＩＯを介することなくリードアンプＲＡＭＰに供給する。 （もっと読む）

【課題】メモリ装置の寿命を、比較的少数のメモリセルにおける寿命よりも、大多数のメモリセルにおける寿命まで延ばし信頼性の向上を図る。
【解決手段】メモリの特定部分から読み出した情報を表す信号に関連する、ビット誤り率および／またはビット誤り数を決定するステップと、前記ビット誤り率および／または前記ビット誤り数をエラー閾値と比較するステップと、および少なくとも部分的には前記比較に基づいて、前記メモリの前記特定部分を退役させるか否かを決定するステップとを有する。 （もっと読む）

【課題】 半導体記憶装置に面積の大きな冗長メモリセルアレイ、高感度冗長センス増幅器を設けることによる、半導体記憶装置の面積に与える影響を比較的小さくすることが課題である。
【解決手段】 メモリセルアレイは行方向および列方向に沿って２次元的に配置された複数のメモリセルを有し、複数のメモリセル中の少なくとも一列の複数のメモリセルが面積の大きな冗長メモリセルとして割り当てられる。行方向に沿って配置され、各々が前記メモリセルアレイの各列の列方向上に設けられた複数のセンス増幅器中、冗長メモリセルとして割り当てられた少なくとも一列の複数のメモリセルの列方向上に設けられた少なくとも１個のセンス増幅器が高感度冗長センス増幅器として割り当てられる。 （もっと読む）

【課題】メモリ装置の寿命を、比較的少数のメモリセルにおける寿命よりも、大多数のメモリセルにおける寿命まで延ばし信頼性の向上を図る。
【解決手段】メモリ装置から読み出したデータを表す読み出し信号を受信し、前記読み出し信号に関連づけられたビット誤り率および／またはビット誤り数を決定する、誤り訂正コーディング（ＥＣＣ）デコーダと、および前記ビット誤り率および／または前記ビット誤り数がエラー閾値と一致または超過するか否かに、少なくとも部分的に基づいて、前記メモリ装置のリマップしたリマップアドレスを内容アドレス指定可能メモリ装置（ＣＡＭ）に供給する、リマップコントローラと、を備えた、システムを提供する。 （もっと読む）

【課題】チップ面積の増大を防止しつつ、不揮発的にデータを記憶するメモリセルに所望の情報を高速に書き込む。
【解決手段】可逆的にデータを記憶するメモリセルアレイ１１と、不揮発的にデータを記憶するアンチヒューズ回路、メモリセルアレイ１１から読み出されたデータ又はメモリセルアレイ１１へ書き込むべきデータを一時的に保持するセンスアンプ列ＳＡＡと、センスアンプ列ＳＡＡに保持されたデータをアンチヒューズ回路３１に書き込むための制御を行う制御回路２００とを備える。本発明によれば、アンチヒューズ素子のそれぞれに専用のラッチ回路を設ける必要がない。このため、専用のラッチ回路によるチップ面積の増大を生じることなく、アンチヒューズ回路３１への書き込み処理を高速に行うことが可能となる。 （もっと読む）

【課題】接続されるメモリに救済回路が搭載されている否かに拘わらず、接続されるメモリの救済を容易に可能にする半導体装置を提供する。
【解決手段】半導体装置１は、接続されるDRAM２のビット不良を検出し、検出したビット不良のアドレスを得るBIST回路４２と、BIST回路４２により検出されたDRAM２のビット不良のアドレスを保持する不揮発性のeFuseマクロ１３と、ビット不良のアドレスのビット情報を記憶するリペアレジスタ５１とを有する。また、半導体装置１は、パワーオンリセット時にeFuseマクロ１３に保持されたアドレスに基づいて、ビット不良のアドレスへのデータの書き込みまたは読み出し時にリペアレジスタ５１を使用するように制御するアドレスコントローラ４４とを有する。 （もっと読む）

【課題】 欠陥部品の認識と修正を装置内部において行い、メモリ装置の寿命と製造歩留まりとを改善すること。
【解決手段】 メモリ装置（２０）は複数のスタンダードセクタ（１５）と冗長部（２）とからなるメモリブロック（１）と、メモリセルデータのプログラミング及び消去を制御する制御回路（３）と、メモリセルに記憶されたデータ用の正確性確認回路（７）とを有し、正確性確認回路は制御回路により作動され機能不全セルを１つでも検出すると不正データ信号を発生する。制御回路は冗長を活性化し、冗長部を作動し、不正データ存在の場合に冗長メモリステージ（５ｂ）に冗長データを記憶する。消去・プログラミングの両動作におけるカラム冗長、ロウ冗長、セクタ冗長の種々の実行方法を提供する。 （もっと読む）