【課題】不揮発性記憶回路の出力として「未破壊」を示す第１の論理レベルが期待される場面で、第１及び第２の不揮発性記憶素子の一方に干渉破壊が発生したとしても、第３の不揮発性記憶素子に干渉破壊が生じない限り、不揮発性記憶回路に正しく第１の論理レベルを出力させる。
【解決手段】半導体装置は、第１及び第２の不揮発性記憶素子３_１，３_２と、少なくとも１つの第３の不揮発性記憶素子３_３と、少なくとも１つの第３の不揮発性記憶素子３_３すべてと、第１及び第２の不揮発性記憶素子３_１，３_２のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第１の論理レベルを出力する論理演算回路２とを有する不揮発性記憶回路１を備える。 （もっと読む）

【課題】ロールコールテストに要する工数を削減できる半導体記憶装置及びそのテスト方法を提供する。
【解決手段】不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置にロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路とロールコール回路とを備える。ロールコール回路は、アドレス信号と不良アドレスとをビット単位で比較し、その比較結果を出力する。また、ロールコール回路は、マスク用テストモード信号が入力されると、アドレス信号の所望のビットに対応する比較結果をマスクして上記アドレス信号と不良アドレスとが一致していることを示す値を出力すると共に、マスクされていないビットに対するロールコールテストを可能にする。 （もっと読む）

【課題】半導体チップのチップ面積の削減を図るとともに、半導体チップへの入力を記憶させる時間を短縮する。
【解決手段】本発明の半導体ウエハ１は、チップ領域１０に形成され、絶縁膜を有し、電圧の印加による絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズ１４を有するアンチヒューズ回路１２と、チップ領域１０を区画するダイシング領域２０に複数のアンチヒューズ１４の各々に対応して形成され、配線を有し、レーザー照射による配線の切断により非導通状態となる複数のレーザーヒューズ２４を有するレーザーヒューズ回路２２と、複数のアンチヒューズ１４のうち、半導体チップへの入力に応じて非導通状態とされたレーザーヒューズ２２に対応するアンチヒューズ１４の有する絶縁膜に、電源からの電圧を印加させて、そのアンチヒューズ１４を導通状態とする制御回路１３と、を有する。 （もっと読む）

【課題】不良メモリセルからのデータ読み出しを無効にし、救済メモリセルからのデータ読み出しを有効にする読み出し制御技術を改良した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリバンクと、自己に対応するメモリバンク内のメモリセルからデータを読み出す複数のリードアンプと、複数のメモリバンク内の不良メモリセルの代わりの救済メモリセルと、データの入出力を行う入出力部と、不良メモリセルのアドレスを受け付けた場合にヒット信号を出力する判定部と、ヒット信号に応答して、不良メモリセルを有するメモリバンクに対応する特定リードアンプと入出力部とを非接続状態にし、特定リードアンプとは異なる所定リードアンプと入出力部とを接続状態にする接続制御部とを含み、所定リードアンプは、データ読出し時にヒット信号に応答して救済メモリセルからデータを読み出し入出力部に出力する。 （もっと読む）

【課題】内蔵メモリの不良救済のための冗長部としてロウアドレスにより指定されるメモリセル列と置き換えられるロウ冗長部と、内蔵メモリの診断を行う自己診断回路を有する半導体記憶装置において、連続したサイクルで発生するロウ置換判定処理の演算速度マージンを改善する。
【解決手段】置換判定単位の区切りを示すアドレス検知信号をロウアドレスの下位ビットに基づいて生成するアドレス切替検知回路と、アドレス検知信号が非アクティブの時にアクティブになるまで全体比較結果信号（自己診断回路による比較結果出力）を保持する不良情報保持回路とを備え、置換ロウアドレスの重複判定処理を置換判定単位内でアドレス検知信号がアクティブの期間でのみ行うようにする。それにより、連続したサイクルで発生する置換ロウアドレスの重複判定処理を置換判定単位の間隔に分散させることが可能になり、ロウ置換判定処理の演算速度マージンが改善される。 （もっと読む）

【課題】電気的に１回限りの書き込みが行われる記憶素子への誤書き込みを抑制する。
【解決手段】電圧検出部１２は、電気的に１回限りの書き込みが行われる記憶素子（電気ヒューズ素子２）へ供給される書き込み電圧を検出し、書き込み電圧が所定の閾値電圧以上となると、書き込み制御部１１に、書き込み信号に係わらず電気ヒューズ素子２への書き込みを停止させることで、書き込み電圧に異常が発生し、過電圧になることによる誤書き込みを抑制できる。 （もっと読む）

【課題】繰り返し書き換えを行ってもメモリーセルの過剰消去をなくし、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置等を提供する。
【解決手段】不揮発性半導体記憶装置１００は、複数の不揮発性メモリーを有する正規メモリーセルアレイ１２０と、それぞれが正規メモリーセルアレイ１２０内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する冗長メモリーセルアレイ１３２〜１３８と、冗長メモリーセルアレイ１３２〜１３８のうち少なくとも１つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路１４０とを含む。冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。 （もっと読む）

【課題】高速アクセス時に初めて不良となるアドレスを救済する。
【解決手段】メモリセルアレイ１０１に含まれる不良メモリセルを置換するための冗長回路１０２，１０３と、不良メモリセルのアドレスを記憶する電気ヒューズ回路１４２と、メモリセルアレイ１０１から読み出されるテストデータの正誤判定を行うことによって判定信号を生成するデータ判定回路１０７ａと、第１の動作モードにおいては判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給し、第２の動作モードにおいては判定信号Ｐ／Ｆに関わらず外部から供給されるデータマスク信号ＤＭが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給する解析回路１４３と、を備える。本発明によれば、高速アクセス時に初めて不良となるアドレスについても正しく救済することが可能となる。 （もっと読む）

【課題】 本発明は単一の半導体装置を構成する複数個のチップでヒューズ情報を伝送できる半導体装置に関することである。
【解決手段】半導体装置は信号伝送部及び信号受信部を含む。信号伝送部は第１チップに配置されて、伝送制御信号に同期してヒューズ情報を伝送する。信号受信部は第１チップ及び第２チップに各々配置されて、受信制御信号に同期して前記ヒューズ情報を受信する。 （もっと読む）

【課題】不良メモリセルのアドレスを解析するのに必要なメモリの記憶容量を削減する。
【解決手段】メモリセルアレイ１０１に含まれる不良サブワード線及び不良ビット線をそれぞれ置換するためのロウ冗長回路１０２及びカラム冗長回路１０３と、不良サブワード線及び不良ビット線のアドレスをそれぞれ記憶する電気ヒューズ回路１４２ａ，１４２ｂと、第１の動作モードにおいては、判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号に基づいて電気ヒューズ回路１４２ａ，１４２ｂの一方を選択し、第２の動作モードにおいては、判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号に基づいて電気ヒューズ回路１４２ａ，１４２ｂの他方を選択するヒューズ選択回路１４６を備える。本発明によれば、冗長ワード線を用いた置換と冗長ビット線を用いた置換をフレキシブルに切り替えることができる。 （もっと読む）

【課題】電気ヒューズ素子からなるヒューズ回路をウェハ状態である前工程における一次救済及びパッケージ後である後工程における二次救済の両方で有効に利用する。
【解決手段】複数のアンチヒューズセットＡＦＳＥＴを含むヒューズ回路５０と、ヒューズ回路５０に書き込むべきアドレスを電気的に保持するヒューズアドレスレジスタ７０と、ヒューズ回路５０にアドレスを書き込むプログラム回路４０とを備える。プログラム回路４０は、第１のテストコマンドが発行された場合には該第１のテストコマンドと共に外部から入力されたアドレスをヒューズ回路４０に書き込み、第２のテストコマンドが発行された場合には際にヒューズアドレスレジスタ７０に保持されたアドレスをヒューズ回路５０に書き込む。これにより、通常の後工程用のテスタを用いて不良メモリセルを冗長メモリセルに正しく置換することが可能となる。 （もっと読む）

【課題】様々な導通状態にある複数の電気ヒューズを有する半導体装置において、複数の電気ヒューズによりプログラミングされた結果を誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】其々がプログラム状態又は非プログラム状態である複数のヒューズ素子と、複数のヒューズ素子のプログラム状態又は非プログラム状態に対応する判定結果信号ＦＬＤａ，ＦＬＤｂを其々出力する複数のヒューズ判定回路９２ａ，９２ｂと、第１のタイミング信号ＬＯＡＤ＿ＥＮＤを共通に受け、第１のタイミング信号ＬＯＡＤ＿ＥＮＤに同期して複数の判定結果信号ＦＬＤａ，ＦＬＤｂを其々ラッチ及び出力する複数のラッチ回路９３ａ，９３ｂとを備える。 （もっと読む）

【課題】不良メモリセルのアドレスを解析するのに必要なメモリの記憶容量を削減する。
【解決手段】
複数のメモリセルに対して順番にテストを行い、テストによって不良メモリセルを検出するたびに、複数の不良メモリセルの相対的な配置関係に基づいてエラーパターン情報を更新するとともに、複数の不良メモリセルの少なくとも一部のアドレスに基づいてエラーアドレス情報を更新する。本発明によれば、解析用メモリの記憶容量を大幅に削減することが可能となることから、解析用メモリ自体を半導体装置内に搭載することも可能となり、この場合には、外部テスタに解析用メモリを設ける必要がなくなる。 （もっと読む）

【課題】パッケージング後に生じた不良セルを冗長セルに効率よく置換する。
【解決手段】半導体装置１０は、複数のチップ１００と、チップ１００を制御するチップ２００と、チップ１００とチップ２００とを接続する内部配線４００とを備える。チップ１００は、光学ヒューズ１２０及びその情報を保持するラッチ回路１０１と、内部配線４００を介してチップ２００から供給された電気ヒューズ２２０の情報を保持するラッチ回路１０２と、ラッチ回路１０１，１０２のいずれか一方の情報を選択する選択回路１５１を含み、選択された情報から冗長判定信号ＨＩＴを生成する。本発明によれば、電気ヒューズの情報が内部配線を介してチップ２００からチップ１００に転送されることから、チップ１００に電気ヒューズを設ける必要がなくなるとともに、転送に外部端子を使用しないことから、起動時間が増大することもない。 （もっと読む）

【課題】置換に用いる生死情報が記憶する記憶部を有する半導体装置を提供する。
【解決手段】本発明は、通常メモリセルにおける欠陥メモリセルを置換するために設けられた冗長メモリセルを、置換単位の冗長ブロック毎に試験し、冗長ブロック全体の冗長メモリセルが良品であるか否かをテストするテスト回路を有している。また、テスト回路にの試験結果で、冗長ブロック全体の冗長メモリセルが良品の場合、冗長ブロックを良品であることを示し、冗長ブロックのいずれかの冗長メモリセルが不良の場合、冗長ブロックが欠陥メモリセルの置換に使用できない不良であることを示す生死情報を記憶するＲＯＭ領域を有している。パッケージング後の試験で検出された欠陥メモリセルを、冗長メモリセルと置換する際、ＲＯＭ領域からいずれの冗長ブロックが置換に使用できるかを確認するため、ＲＯＭ領域から生死情報を読み出すための読出回路を有している。 （もっと読む）

【課題】低消費電力かつ低占有面積で、パッケージ実装後においてもプログラムを行なうことができるヒューズ素子を備えるヒューズプログラム回路を実現する。
【解決手段】ヒューズプログラム回路（ＦＰＫ１−ＦＰＫｎ）において、ヒューズ素子ＦＳを、多層メタル配線の第３層以上のメタル配線（Ｍ（ｉ））を用いて実現する。各ヒューズプログラム回路において、スキャンフリップフロップ（ＦＳＳＲおよびＰＳＲ）を用いてプログラム情報およびヒューズ選択情報を順次転送して、選択的に、１本ずつヒューズを電気的に切断する。 （もっと読む）

【課題】追加のマスクや追加のプロセスを必要とせず、トランジスタを含む半導体装置に搭載することが可能なメモリ素子を実現する。
【解決手段】半導体装置を、絶縁膜１７と金属膜又は金属化合物膜１９とを積層した構造を有するメモリ素子１６と、メモリ素子１６と同一の積層構造を有するゲート構造を持つトランジスタとを備えるものとする。 （もっと読む）

【課題】パッド数を低減するため、複数の回路が、一つのパッドを共用して用いることができる半導体装置を提供する。
【解決手段】本発明の半導体装置は、一つのパッド１００（１００Ａまたは１００Ｂ）に対して接続される、各々異なる電源電圧が供給される複数の回路（リダンダンシ制御回路及び他の回路）と、パッド１００と回路の各々との間に介挿されたトランジスタ（トランジスタＴｒ（Ａ）、Ｔｒ（Ｂ）またはトランジスタＴｒ（Ｃ）、Ｔｒ（Ｄ））スイッチ回路２１１と、各トランジスタを制御し、パッド１００をいずれかの回路と電気的に接続させるスイッチ制御回路２０９とを有している。 （もっと読む）

【課題】欠陥セルのリフレッシュによる救済制御を簡易にする。
【解決手段】 半導体装置は、第１及び第２のＲＯＭと、設定信号に基づいて、入力ノードに時系列に複数回供給される複数の入力アドレスから、前記第１及び第２のＲＯＭにそれぞれ記録すべき第１及び第２のアドレスを設定する制御回路と、を備え、前記制御回路は、前記設定信号に基づいて前記入力アドレスを前記第１のアドレスとして設定し、前記第１のアドレス信号が設定された後には、前記設定信号に基づき、且つ、前記設定された第１のアドレスと前記入力アドレスとが予め定めた一部のビットに関して互いに異なる場合に、その時の前記入力アドレスを前記第２のアドレスとして設定する。 （もっと読む）

【課題】 不良検出率を向上させた半導体メモリ装置のテスト回路及びリペア効率性を向上させた半導体メモリ装置を提供する。
【解決手段】 第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第１の不良検出部と、第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第２の不良検出部と、複数の第１及び第２のテストデータ信号を共通的に組み合わせて第１及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、第１及び第２の不良検出部の不良検出結果に応じて、第１及び第２の不良検出部の不良検出結果または共通不良検出部の不良検出結果を最終不良検出結果として出力する不良判断部とを備える。 （もっと読む）