半導体記憶装置及びそのテスト方法
【課題】ロールコールテストに要する工数を削減できる半導体記憶装置及びそのテスト方法を提供する。
【解決手段】不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置にロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路とロールコール回路とを備える。ロールコール回路は、アドレス信号と不良アドレスとをビット単位で比較し、その比較結果を出力する。また、ロールコール回路は、マスク用テストモード信号が入力されると、アドレス信号の所望のビットに対応する比較結果をマスクして上記アドレス信号と不良アドレスとが一致していることを示す値を出力すると共に、マスクされていないビットに対するロールコールテストを可能にする。
【解決手段】不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置にロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路とロールコール回路とを備える。ロールコール回路は、アドレス信号と不良アドレスとをビット単位で比較し、その比較結果を出力する。また、ロールコール回路は、マスク用テストモード信号が入力されると、アドレス信号の所望のビットに対応する比較結果をマスクして上記アドレス信号と不良アドレスとが一致していることを示す値を出力すると共に、マスクされていないビットに対するロールコールテストを可能にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不良が検出されたメモリセルの救済に用いられるヒューズまたはアンチヒューズを備えた半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
近年の半導体記憶装置は、大容量化に伴うメモリセルや周辺回路等の微細化により、意図せずに作り込まれる欠陥部位が増大する傾向にある。そのため、半導体記憶装置に、通常使用されるメモリセルである正規メモリセルと、正規メモリセルで不良が検出された場合に使用する冗長メモリセルとを備え、不良が検出された正規メモリセル（以下、不良メモリセルと称す）を冗長メモリセルに置き換えることで製品の歩留りを向上させる不良救済技術が重要になってきている。
【０００３】
不良メモリセルを冗長メモリセルに置き換えるためには、不良メモリセルのアドレス（以下、不良アドレスと称す）を記憶しておく必要があり、そのための不揮発性の記憶素子には、導体をレーザや電流により溶断して絶縁するヒューズ、あるいは絶縁体を過電圧により絶縁破壊させて導通させるアンチヒューズ等が使用される。
【０００４】
従来の半導体記憶装置では、メモリチップの試験時にレーザ光を用いて物理的に導体を溶断することで不良アドレスを記憶させる、記憶素子としての特性が比較的安定しているヒューズが一般的に用いられてきた。しかしながら、レーザ光によりヒューズを溶断して不良アドレスを記憶させる構成では、メモリチップをパッケージに封入した（組立て）後で検出された不良を救済できないため、製品の歩留りを十分に向上させることができない場合がある。そこで、近年は組立て後における不良メモリセルの救済も可能なアンチヒューズを用いた構成も採用されている。
【０００５】
不良アドレスをアンチヒューズに記憶させる方法としては、電気テストによって検出された不良アドレスを半導体記憶装置が備える内部レジスタへ一旦格納し、その後、該内部レジスタに格納された不良アドレスにしたがってアンチヒューズを短絡する（以下、プログラムと称する）方法が一般的に採用されている。
【０００６】
アンチヒューズに不良アドレスが正しく書き込まれているか否かはロールコール（Roll Call）テストによって確認される。
【０００７】
半導体記憶装置にはロールコールテスト用の回路（ロールコール回路）が設けられ、ロールコールテスト時、ロールコール回路にはアンチヒューズに書き込まれた不良アドレスと外部から入力されたアドレス信号とが入力される。ロールコール回路は、入力された不良アドレスとアドレス信号とをビット単位で比較し、それらが全て一致するとき不良メモリセルへのアクセスであることを示すＨｉｔ信号を出力する。ロールコール回路から出力されたＨｉｔ信号は、例えばデータの外部入出力端子であるＤＱ端子を介して外部へ出力される。
【０００８】
なお、半導体記憶装置のロールコールテストについては、例えば特許文献１にもその一例が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１０７６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述した背景技術のロールコールテストでは、半導体記憶装置の全アドレスを順次指定し、不良アドレスでＨｉｔ信号が出力されるか否かを確認する必要がある。そのため、ロールコールテストに要する工数が大きいという問題がある。
【課題を解決するための手段】
【００１１】
本発明の半導体記憶装置は、不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置であって、
ロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路と、
外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力するロールコール回路と、
を有する。
【００１２】
一方、本発明の半導体記憶装置のテスト方法は、不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置のテスト方法であって、
テスト制御回路が、
ロールコールテスト時にマスク用テストモード信号を出力し、
ロールコール回路が、
外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、
前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、
該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、
前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力する方法である。
【００１３】
上記のような構成及び方法では、アドレス信号のマスクしていないビット単位でロールコールテストが実施可能であるため、テスト対象となるビットを変更しつつロールコールテストを複数回繰り返せば、半導体記憶装置の全てのアドレスを順次指定しなくても不揮発性の記憶素子に不良アドレスが正しく書き込まれているか否かを判定できる。
【発明の効果】
【００１４】
本発明によれば、ロールコールテストに要する工数を削減できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体記憶装置の一構成例を示すブロック図である。
【図２】図１に示したロールコール回路の構成例を示す回路図である。
【図３】図１に示したロールコール回路の構成例を示す回路図である。
【図４】図１に示したロールコール回路の構成例を示す回路図である。
【発明を実施するための形態】
【００１６】
次に本発明について図面を用いて説明する。
【００１７】
図１は、本発明の半導体記憶装置の一構成例を示すブロック図である。
【００１８】
以下では、半導体記憶装置としてＳＤＲＡＭ（Synchronous Dynamic RAM）を例にして説明するが、本発明は、ヒューズあるいはアンチヒューズを用いてメモリセルの不良を救済できる構成であれば、ＳＲＡＭ（Static RAM）やＲＯＭ等、その他の半導体記憶装置にも適用可能である。
【００１９】
図１に示す半導体記憶装置は、メモリアレイ１、カラムデコーダ２、ロウデコーダ３、アドレス入力回路４、アドレスラッチ回路５、コマンド入力回路６、コマンドデコーダ７、クロック入力回路８、ヒューズ回路９、テスト制御回路１０、ロールコール回路１１、入出力回路１２及び内部電圧発生回路１３を有する。
【００２０】
メモリアレイ１は、データ（記憶情報）を保持する多数のメモリセルを備えている。
【００２１】
アドレス入力回路４は、外部から入力されるアドレス信号からロウアドレス及びカラムアドレスをそれぞれ生成する。
【００２２】
アドレスラッチ回路５は、アドレス入力回路４から出力されたロウアドレス及びカラムアドレスを一時的に保持し、ロウアドレスをロウデコーダ３へ出力し、カラムアドレスをカラムデコーダ２へ出力する。
【００２３】
ロウデコーダ３は、アドレスラッチ回路５から出力されたロウアドレスをデコードし、該ロウアドレスで指定されたメモリセルへアクセスするためのワード信号や制御信号を出力する。
【００２４】
カラムデコーダ２は、アドレスラッチ回路５から出力されたカラムアドレスをデコードし、該カラムアドレスで指定されたメモリセルへアクセスするためのビット信号や制御信号を出力する。
【００２５】
コマンド入力回路６は、外部から供給されるロウ・アドレス・ストローブ信号／ＲＡＳ、カラム・アドレスストローブ信号／ＣＡＳ、ライト・イネーブル信号／ＷＥＮ等の各種のコマンド信号を一時的に保持し、コマンドデコーダ７へ出力する。
【００２６】
コマンドデコーダ７は、コマンド入力回路６から出力されたコマンド信号をデコードし、図１に示す半導体記憶装置の動作を制御するための各種の制御信号を生成する。
【００２７】
クロック入力回路８は、外部から供給されるクロック信号ＣＫ及び／ＣＫに基づいて、メモリアレイ１に対するデータの書き込み制御及びメモリアレイ１からのデータの読み出し制御に必要な、各内部回路を動作させるための内部クロック信号を生成する。
【００２８】
ヒューズ回路９は、不良アドレスが格納される複数のヒューズセットを備えている。
【００２９】
ロールコール回路１１は、ロールコールテスト時にヒューズ回路９に格納された不良アドレスとアドレスラッチ回路５から供給されるアドレス信号とをビット単位で比較し、それらが一致するとき該不良メモリセルへのアクセスであることを示すＨｉｔ信号を出力する。
【００３０】
テスト制御回路１０は、ロールコールテスト時、コマンドデコーダ７から出力される制御信号にしたがってロールコール回路１１に所要のテストモード信号を出力する。
【００３１】
内部電圧発生回路１３は、周知の降圧回路や昇圧回路等を備え、外部電源電圧ＶＤＤから半導体記憶装置内の各回路で使用する所定の内部電源電圧を生成する。
【００３２】
入出力回路１２は、入出力データを一時的に保持するバッファを備え、メモリアレイ１から読み出されたデータを外部へ出力し、外部から入力されたデータをメモリアレイ１へ供給する。また、入出力回路１２は、ロールコール回路１１から出力されたＨｉｔ信号を外部へ出力するための駆動回路としても用いられる。
【００３３】
なお、図１に示す半導体記憶装置は、ロウアドレス単位で不良メモリセルを救済する構成、すなわち不良アドレスとしてロウアドレスＸ０〜Ｘｎ（ｎは正の整数）のみヒューズ回路９で保持する構成例を示しているが、本発明はロウアドレスＸ０〜Ｘｎ及びカラムアドレスＹ０〜Ｙｍ（ｍは正の整数）で指定されるメモリセル単位で救済する構成にも適用可能である。その場合、ヒューズ回路９の各ヒューズセットでは不良メモリセルのロウアドレス及びカラムアドレスがそれぞれ格納され、ロールコール回路１１には後述する図２〜図４で示す回路をカラムアドレスＹ０〜Ｙｍにも対応して備えていればよい。
【００３４】
本実施形態の半導体記憶装置では、ロールコールテスト時、テスト制御回路１０から２種類のテストモード信号をロールコール回路１１へ出力させる。
【００３５】
本実施形態のロールコール回路１１は、一方のテストモード信号（イネーブル用テストモード信号）を用いてヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、ＡＦ出力Ｅｎ信号の有無に関係なくロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する。
【００３６】
通常、不良アドレスが格納されるヒューズ回路９は、所要のビット数に対応した複数のアンチヒューズと、該アンチヒューズを不良メモリセルの救済に利用するか否かを示すイネーブル（ＡＦ出力Ｅｎ）信号を生成するためのイネーブル用ヒューズとから成るヒューズセットを複数備えている。このような構成では、例えばプログラムされていないヒューズセットの機能を評価する場合、ＡＦ出力Ｅｎ信号が出力されないため、該ヒューズセットのロールコールテストを実施することができない。
【００３７】
本発明では、イネーブル用テストモード信号を用いてヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、ＡＦ出力Ｅｎ信号の有無に関係なくロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力するため、ＡＦ出力Ｅｎ信号が出力されない、使用していないヒューズセットのロールコールテストも実施可能になる。
【００３８】
また、本実施形態のロールコール回路１１は、アドレスラッチ回路５から出力されるアドレス信号Ｘ０〜Ｘｎ（ロウアドレス）とヒューズ回路９から出力される不良アドレスを示すＡＦ出力Ｘ０〜Ｘｎとのビット毎の比較結果を出力する。このとき、ロールコール回路１１は、他方のテストモード信号（マスク用テストモード信号）を用いて所望のビットの比較結果をマスクし、該マスクしたビットからアドレス信号とＡＦ出力とが一致していることを示す値を出力する。このような構成とすることで、ヒューズ回路９に不良アドレスが正しく書き込まれているか否かを確認するロールコールテストを、マスクしていないビット単位で実施することが可能になる。
【００３９】
例えば、アドレス信号Ｘ０〜Ｘｎの任意の１ビットを残して他のビットを全てマスクし、マスクしていない１ビットのみロールコールテストを実施し、同様のロールコールテストをアドレス信号Ｘ０〜Ｘｎの各ビットについて繰り返せば、全てのアドレスを順次指定しなくてもヒューズ回路９に不良アドレスが正しく書き込まれているか否かを判定できる。そのため、ロールコールテストに要する工数を削減できる。なお、ロールコールテストは、１ビット単位で実施する必要はなく、複数ビット単位で実施してもよい。
【００４０】
ロールコールテストは、例えば不図示の試験装置から半導体記憶装置へ入力する、／ＲＡＳ、／ＣＡＳ、／ＷＥＮ等の各種コマンドを所定の組み合わせに設定することで実施される。上記テストモード信号の発行タイミングやマスクするビットの指定についても、コマンドの組み合わせやアドレス信号等を用いて設定可能とする。試験装置は、半導体記憶装置に、所定の外部電源電圧やクロック信号、あるいはコマンドやアドレス信号が供給可能であり、所望のデータの入出力が可能なインタフェースを備えた、周知の汎用測定器や情報処理装置等で実現できる。
【００４１】
以下、図１に示したロールコール回路１１の具体例について図面を用いて説明する。
【００４２】
図２〜図４は、図１に示したロールコール回路の構成例を示す回路図である。
【００４３】
図２及び図３に示すロールコール回路１１は、一方のテストモード信号（第１のテストモード信号）を用いてヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、他方のテストモード信号（第２のテストモード信号）を用いてアドレスラッチ回路５から出力されるアドレス信号（ロウアドレス）とヒューズ回路９から出力される不良アドレスを示すＡＦ出力との比較結果をマスクする構成である。図２及び図３に示すロールコール回路１１では、最初にアドレス信号（設定用アドレス）を用いて比較結果をマスクするビットを決定し、その後、マスクしていないビットに対してロールコールテストを実施する。
【００４４】
図４に示すロールコール回路１１は、一方のテストモード信号（第１のテストモード信号）を用いてヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクすると共に、複数のテストモード信号（第２〜第ｋ（ｋは正の整数）のテストモード信号）を用いてアドレスラッチ回路５から出力されるアドレス信号（ロウアドレス）とヒューズ回路９から出力される不良アドレスを示すＡＦ出力との比較結果をマスクする構成である。第２〜第ｋのテストモード信号にはアドレス信号のビットがそれぞれ割り当てられ、有意な値（例えばＨｉｇｈレベル）に設定されたテストモード信号に対応するビットの比較結果がマスクされる。図４は、１つのテストモード信号で２ビットの比較結果をマスクする構成例を示しているが、テストモード信号を用いてマスクするビット数は１でもよく、３以上でもよい。
【００４５】
図２に示すロールコール回路１１は、第１のテストモード信号及びＡＦ出力Ｅｎ信号の論理和を出力する論理和回路１０１と、第２のテストモード信号が有意な値（例えばＨｉｇｈレベル）になるとパルス信号を生成して出力する１ショット回路１０２と、１ショット回路１０２から出力されるパルス信号に同期してアドレス信号Ｘ０〜Ｘｎの値を保持する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられたラッチ回路１０３と、ラッチ回路１０３の出力信号と第２のテストモード信号との論理積を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた第１の論理積回路１０４と、ヒューズ回路９の出力信号ＡＦ出力Ｘ０〜Ｘｎを第１の論理積回路１０４の出力信号でマスクする、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた第２の論理積回路１０５と、アドレス信号Ｘ０〜Ｘｎと第２の論理積回路１０５の出力信号とを比較し、その比較結果を示す信号を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた比較回路１０６と、各比較回路１０６の出力信号の論理積を出力する第３の論理積回路１０７とを有する。
【００４６】
このような構成において、図２に示したロールコール回路１１を有する半導体記憶装置のロールコールテスト時、試験装置のコマンド設定によりテスト制御回路１０から第１のテストモード信号が出力されると、ロールコール回路１１は、論理和回路１０１によりヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、ロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する。
【００４７】
次に、試験装置により、マスクするビットが「１」となり、ロールコール対象となるビットが「０」となるアドレスを設定され、コマンド設定により該アドレスのメモリセルへアクセスするためのＡＣＴコマンド及びＰＲＥコマンドが入力されると、設定されたアドレス信号Ｘ０〜Ｘｎがロールコール回路１１に入力される。例えばアドレス信号Ｘ０〜Ｘ２をマスクしたい場合、ロールコール回路１１にはアドレス信号Ｘ０〜Ｘ２として「＃７」が入力される。
【００４８】
次に、試験装置のコマンド設定によりテスト制御回路１０から第２のテストモード信号が出力されると、ロールコール回路１１では、１ショット回路１０２によりパルス信号が出力され、上記アドレス信号Ｘ０〜Ｘｎのビット毎の値がラッチ回路１０３でそれぞれ保持される。これによって論理積回路１０５の出力が決まるため、比較回路１０６の出力は、各アドレスＸ０〜Ｘｎと論理積回路１０５の出力とを比較した結果に応じて固定されることになる。例えば上記ロールコールテストの状態では、マスクされたビットに対応する比較回路１０６の出力が、アドレス信号とＡＦ出力とが一致していることを示す値（例えばＨｉｇｈレベル）で固定される。
【００４９】
その後、試験装置のコマンド設定により、マスクしていないビットに対応するアドレスを順次指定してロールコールテストを実施する。このときマスクされたビットに対応する比較回路１０６の出力は、例えばＨｉｇｈレベルで固定されているため、マスクしていないビットと対応する不良アドレスのビットの値が一致したとき、Ｈｉｔ信号（例えばＨｉｇｈレベル）が出力される。
【００５０】
図３に示すロールコール回路１１は、第１のテストモード信号及びＡＦ出力Ｅｎ信号の論理和を出力する論理和回路２０１と、第２のテストモード信号が有意な値（例えばＨｉｇｈレベル）になるとパルス信号を生成して出力する１ショット回路２０２と、１ショット回路２０２から出力されるパルス信号に同期してアドレス信号Ｘ０〜Ｘｎの値を保持する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられたラッチ回路２０３と、ラッチ回路２０３の出力信号と第２のテストモード信号との論理積を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた第１の論理積回路２０４と、アドレス信号Ｘ０〜Ｘｎとヒューズ回路９の出力信号ＡＦ出力Ｘ０〜Ｘｎとを比較し、その比較結果を示す信号を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた比較回路２０５と、比較回路２０５の出力信号を第１の論理積回路２０４の出力信号でマスクする、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた第２の論理積回路２０６と、第２の論理積回路２０６の出力信号の論理積を出力する第３の論理積回路２０７とを有する。
【００５１】
このような構成において、図３に示したロールコール回路１１を有する半導体記憶装置のロールコールテスト時、試験装置のコマンド設定によりテスト制御回路１０から第１のテストモード信号が出力されると、図３に示すロールコール回路１１は、論理和回路２０１によりヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、ロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する。
【００５２】
次に、試験装置により、マスクするビットが「１」となり、ロールコールテスト対象となるビットが「０」となるアドレスを設定され、コマンド設定により該アドレスのメモリセルへアクセスするためのＡＣＴコマンド及びＰＲＥコマンドが入力されると、設定されたアドレス信号Ｘ０〜Ｘｎがロールコール回路１１に入力される。例えばアドレス信号Ｘ０〜Ｘ２をマスクしたい場合、ロールコール回路１１にはアドレス信号Ｘ０〜Ｘ２として「＃７」が入力される。
【００５３】
次に、試験装置のコマンド設定によりテスト制御回路１０から第２のテストモード信号が出力されると、図３に示すロールコール回路１１では、１ショット回路２０２によりパルス信号が出力され、上記アドレス信号Ｘ０〜Ｘｎのビット毎の値がラッチ回路２０３でそれぞれ保持される。この状態では、マスクされたビットに対応する比較結果を示す第２の論理積回路２０６の出力が、アドレス信号とＡＦ出力とが一致していることを示す値（例えばＨｉｇｈレベル）で固定される。
【００５４】
その後、試験装置のコマンド設定により、マスクしていないビットに対応するアドレスを順次指定し、ロールコールテストを実施する。このときマスクされたビットに対応する第２の論理積回路２０６の出力は、例えばＨｉｇｈレベルで固定されているため、マスクしていないビットと対応する不良アドレスのビットの値が一致したとき、Ｈｉｔ信号（例えばＨｉｇｈレベル）が出力される。
【００５５】
図４に示すロールコール回路１１は、第１のテストモード信号及びＡＦ出力Ｅｎ信号の論理和を出力する第１の論理和回路３０１と、第２〜第ｋのテストモード信号とＡＦ出力Ｘ０〜Ｘｎの論理和を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた第２の論理和回路３０２と、第２の論理和回路３０２の出力信号とヒューズ回路９の出力信号ＡＦ出力Ｘ０〜Ｘｎとを比較し、その比較結果を示す信号を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた比較回路３０３と、各比較回路３０３の出力信号の論理積を出力する論理積回路３０４とを有する。
【００５６】
このような構成において、図４に示したロールコール回路１１を有する半導体記憶装置のロールコールテスト時、試験装置のコマンド設定によりテスト制御回路１０から第１のテストモード信号が出力されると、ロールコール回路１１は、第１の論理和回路３０１によりヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、ロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する。
【００５７】
次に、試験装置のコマンド設定によりテスト制御回路１０から第２〜第ｋのテストモード信号が出力されると、ロールコール回路１１では、ビット毎に設けられた第２の論理和回路３０２の出力信号により有意な値に設定されたテストモード信号に対応するビットのＡＦ出力Ｘがマスクされる。これによって、論理和回路３０２の出力が決まり、比較回路３０３の出力は、各アドレス信号Ｘ０〜Ｘｎと論理和回路３０２の出力とを比較した結果に応じて固定される。例えば、上記ロールコールテストの状態では、マスクされたビットに対応する比較回路３０３の出力が、アドレス信号とＡＦ出力とが一致していることを示す値（例えばＨｉｇｈレベル）で固定される。
【００５８】
その後、試験装置のコマンド設定により、マスクしていないビットに対応するアドレスを順次指定し、ロールコールテストを実施する。このときマスクされたビットに対応する比較回路３０３の出力は、例えばＨｉｇｈレベルで固定されているため、マスクしていないビットと対応する不良アドレスのビットの値が一致したとき、Ｈｉｔ信号（例えばＨｉｇｈレベル）が出力される。
【００５９】
本発明によれば、アドレス信号のマスクしていないビット単位でロールコールテストが実施可能であるため、テスト対象となるビットを変更しつつロールコールテストを複数回繰り返せば、半導体記憶装置の全てのアドレスを順次指定しなくてもヒューズ回路９に不良アドレスが正しく書き込まれているか否かを判定できる。そのため、ロールコールテストに要する工数を削減できる。
【００６０】
また、ＡＦ出力Ｅｎ信号が出力されない、使用していないヒューズセットのロールコールテストも実施可能になる。例えばマスク対象のビットはプログラムされたアンチヒューズと同じ出力となるため、擬似的にプログラムされたヒューズセットを作り出すことができる。そのため、実際にヒューズセットをプログラムしなくても、関連する機能の評価が可能である。
【符号の説明】
【００６１】
１ メモリアレイ
２ カラムデコーダ
３ ロウデコーダ
４ アドレス入力回路
５ アドレスラッチ回路
６ コマンド入力回路
７ コマンドデコーダ
８ クロック入力回路
９ ヒューズ回路
１０ テスト制御回路
１１ ロールコール回路
１２ 入出力回路
１３ 内部電圧発生回路
１０１、２０１ 論理和回路
１０２、２０２ １ショット回路
１０３、２０３ ラッチ回路
１０４、２０４ 第１の論理積回路
１０５、２０６ 第２の論理積回路
１０６、２０５、３０３ 比較回路
１０７、２０７ 第３の論理積回路
３０１ 第１の論理和回路
３０２ 第２の論理和回路
３０４ 論理積回路
【技術分野】
【０００１】
本発明は不良が検出されたメモリセルの救済に用いられるヒューズまたはアンチヒューズを備えた半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
近年の半導体記憶装置は、大容量化に伴うメモリセルや周辺回路等の微細化により、意図せずに作り込まれる欠陥部位が増大する傾向にある。そのため、半導体記憶装置に、通常使用されるメモリセルである正規メモリセルと、正規メモリセルで不良が検出された場合に使用する冗長メモリセルとを備え、不良が検出された正規メモリセル（以下、不良メモリセルと称す）を冗長メモリセルに置き換えることで製品の歩留りを向上させる不良救済技術が重要になってきている。
【０００３】
不良メモリセルを冗長メモリセルに置き換えるためには、不良メモリセルのアドレス（以下、不良アドレスと称す）を記憶しておく必要があり、そのための不揮発性の記憶素子には、導体をレーザや電流により溶断して絶縁するヒューズ、あるいは絶縁体を過電圧により絶縁破壊させて導通させるアンチヒューズ等が使用される。
【０００４】
従来の半導体記憶装置では、メモリチップの試験時にレーザ光を用いて物理的に導体を溶断することで不良アドレスを記憶させる、記憶素子としての特性が比較的安定しているヒューズが一般的に用いられてきた。しかしながら、レーザ光によりヒューズを溶断して不良アドレスを記憶させる構成では、メモリチップをパッケージに封入した（組立て）後で検出された不良を救済できないため、製品の歩留りを十分に向上させることができない場合がある。そこで、近年は組立て後における不良メモリセルの救済も可能なアンチヒューズを用いた構成も採用されている。
【０００５】
不良アドレスをアンチヒューズに記憶させる方法としては、電気テストによって検出された不良アドレスを半導体記憶装置が備える内部レジスタへ一旦格納し、その後、該内部レジスタに格納された不良アドレスにしたがってアンチヒューズを短絡する（以下、プログラムと称する）方法が一般的に採用されている。
【０００６】
アンチヒューズに不良アドレスが正しく書き込まれているか否かはロールコール（Roll Call）テストによって確認される。
【０００７】
半導体記憶装置にはロールコールテスト用の回路（ロールコール回路）が設けられ、ロールコールテスト時、ロールコール回路にはアンチヒューズに書き込まれた不良アドレスと外部から入力されたアドレス信号とが入力される。ロールコール回路は、入力された不良アドレスとアドレス信号とをビット単位で比較し、それらが全て一致するとき不良メモリセルへのアクセスであることを示すＨｉｔ信号を出力する。ロールコール回路から出力されたＨｉｔ信号は、例えばデータの外部入出力端子であるＤＱ端子を介して外部へ出力される。
【０００８】
なお、半導体記憶装置のロールコールテストについては、例えば特許文献１にもその一例が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１０７６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述した背景技術のロールコールテストでは、半導体記憶装置の全アドレスを順次指定し、不良アドレスでＨｉｔ信号が出力されるか否かを確認する必要がある。そのため、ロールコールテストに要する工数が大きいという問題がある。
【課題を解決するための手段】
【００１１】
本発明の半導体記憶装置は、不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置であって、
ロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路と、
外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力するロールコール回路と、
を有する。
【００１２】
一方、本発明の半導体記憶装置のテスト方法は、不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置のテスト方法であって、
テスト制御回路が、
ロールコールテスト時にマスク用テストモード信号を出力し、
ロールコール回路が、
外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、
前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、
該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、
前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力する方法である。
【００１３】
上記のような構成及び方法では、アドレス信号のマスクしていないビット単位でロールコールテストが実施可能であるため、テスト対象となるビットを変更しつつロールコールテストを複数回繰り返せば、半導体記憶装置の全てのアドレスを順次指定しなくても不揮発性の記憶素子に不良アドレスが正しく書き込まれているか否かを判定できる。
【発明の効果】
【００１４】
本発明によれば、ロールコールテストに要する工数を削減できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体記憶装置の一構成例を示すブロック図である。
【図２】図１に示したロールコール回路の構成例を示す回路図である。
【図３】図１に示したロールコール回路の構成例を示す回路図である。
【図４】図１に示したロールコール回路の構成例を示す回路図である。
【発明を実施するための形態】
【００１６】
次に本発明について図面を用いて説明する。
【００１７】
図１は、本発明の半導体記憶装置の一構成例を示すブロック図である。
【００１８】
以下では、半導体記憶装置としてＳＤＲＡＭ（Synchronous Dynamic RAM）を例にして説明するが、本発明は、ヒューズあるいはアンチヒューズを用いてメモリセルの不良を救済できる構成であれば、ＳＲＡＭ（Static RAM）やＲＯＭ等、その他の半導体記憶装置にも適用可能である。
【００１９】
図１に示す半導体記憶装置は、メモリアレイ１、カラムデコーダ２、ロウデコーダ３、アドレス入力回路４、アドレスラッチ回路５、コマンド入力回路６、コマンドデコーダ７、クロック入力回路８、ヒューズ回路９、テスト制御回路１０、ロールコール回路１１、入出力回路１２及び内部電圧発生回路１３を有する。
【００２０】
メモリアレイ１は、データ（記憶情報）を保持する多数のメモリセルを備えている。
【００２１】
アドレス入力回路４は、外部から入力されるアドレス信号からロウアドレス及びカラムアドレスをそれぞれ生成する。
【００２２】
アドレスラッチ回路５は、アドレス入力回路４から出力されたロウアドレス及びカラムアドレスを一時的に保持し、ロウアドレスをロウデコーダ３へ出力し、カラムアドレスをカラムデコーダ２へ出力する。
【００２３】
ロウデコーダ３は、アドレスラッチ回路５から出力されたロウアドレスをデコードし、該ロウアドレスで指定されたメモリセルへアクセスするためのワード信号や制御信号を出力する。
【００２４】
カラムデコーダ２は、アドレスラッチ回路５から出力されたカラムアドレスをデコードし、該カラムアドレスで指定されたメモリセルへアクセスするためのビット信号や制御信号を出力する。
【００２５】
コマンド入力回路６は、外部から供給されるロウ・アドレス・ストローブ信号／ＲＡＳ、カラム・アドレスストローブ信号／ＣＡＳ、ライト・イネーブル信号／ＷＥＮ等の各種のコマンド信号を一時的に保持し、コマンドデコーダ７へ出力する。
【００２６】
コマンドデコーダ７は、コマンド入力回路６から出力されたコマンド信号をデコードし、図１に示す半導体記憶装置の動作を制御するための各種の制御信号を生成する。
【００２７】
クロック入力回路８は、外部から供給されるクロック信号ＣＫ及び／ＣＫに基づいて、メモリアレイ１に対するデータの書き込み制御及びメモリアレイ１からのデータの読み出し制御に必要な、各内部回路を動作させるための内部クロック信号を生成する。
【００２８】
ヒューズ回路９は、不良アドレスが格納される複数のヒューズセットを備えている。
【００２９】
ロールコール回路１１は、ロールコールテスト時にヒューズ回路９に格納された不良アドレスとアドレスラッチ回路５から供給されるアドレス信号とをビット単位で比較し、それらが一致するとき該不良メモリセルへのアクセスであることを示すＨｉｔ信号を出力する。
【００３０】
テスト制御回路１０は、ロールコールテスト時、コマンドデコーダ７から出力される制御信号にしたがってロールコール回路１１に所要のテストモード信号を出力する。
【００３１】
内部電圧発生回路１３は、周知の降圧回路や昇圧回路等を備え、外部電源電圧ＶＤＤから半導体記憶装置内の各回路で使用する所定の内部電源電圧を生成する。
【００３２】
入出力回路１２は、入出力データを一時的に保持するバッファを備え、メモリアレイ１から読み出されたデータを外部へ出力し、外部から入力されたデータをメモリアレイ１へ供給する。また、入出力回路１２は、ロールコール回路１１から出力されたＨｉｔ信号を外部へ出力するための駆動回路としても用いられる。
【００３３】
なお、図１に示す半導体記憶装置は、ロウアドレス単位で不良メモリセルを救済する構成、すなわち不良アドレスとしてロウアドレスＸ０〜Ｘｎ（ｎは正の整数）のみヒューズ回路９で保持する構成例を示しているが、本発明はロウアドレスＸ０〜Ｘｎ及びカラムアドレスＹ０〜Ｙｍ（ｍは正の整数）で指定されるメモリセル単位で救済する構成にも適用可能である。その場合、ヒューズ回路９の各ヒューズセットでは不良メモリセルのロウアドレス及びカラムアドレスがそれぞれ格納され、ロールコール回路１１には後述する図２〜図４で示す回路をカラムアドレスＹ０〜Ｙｍにも対応して備えていればよい。
【００３４】
本実施形態の半導体記憶装置では、ロールコールテスト時、テスト制御回路１０から２種類のテストモード信号をロールコール回路１１へ出力させる。
【００３５】
本実施形態のロールコール回路１１は、一方のテストモード信号（イネーブル用テストモード信号）を用いてヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、ＡＦ出力Ｅｎ信号の有無に関係なくロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する。
【００３６】
通常、不良アドレスが格納されるヒューズ回路９は、所要のビット数に対応した複数のアンチヒューズと、該アンチヒューズを不良メモリセルの救済に利用するか否かを示すイネーブル（ＡＦ出力Ｅｎ）信号を生成するためのイネーブル用ヒューズとから成るヒューズセットを複数備えている。このような構成では、例えばプログラムされていないヒューズセットの機能を評価する場合、ＡＦ出力Ｅｎ信号が出力されないため、該ヒューズセットのロールコールテストを実施することができない。
【００３７】
本発明では、イネーブル用テストモード信号を用いてヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、ＡＦ出力Ｅｎ信号の有無に関係なくロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力するため、ＡＦ出力Ｅｎ信号が出力されない、使用していないヒューズセットのロールコールテストも実施可能になる。
【００３８】
また、本実施形態のロールコール回路１１は、アドレスラッチ回路５から出力されるアドレス信号Ｘ０〜Ｘｎ（ロウアドレス）とヒューズ回路９から出力される不良アドレスを示すＡＦ出力Ｘ０〜Ｘｎとのビット毎の比較結果を出力する。このとき、ロールコール回路１１は、他方のテストモード信号（マスク用テストモード信号）を用いて所望のビットの比較結果をマスクし、該マスクしたビットからアドレス信号とＡＦ出力とが一致していることを示す値を出力する。このような構成とすることで、ヒューズ回路９に不良アドレスが正しく書き込まれているか否かを確認するロールコールテストを、マスクしていないビット単位で実施することが可能になる。
【００３９】
例えば、アドレス信号Ｘ０〜Ｘｎの任意の１ビットを残して他のビットを全てマスクし、マスクしていない１ビットのみロールコールテストを実施し、同様のロールコールテストをアドレス信号Ｘ０〜Ｘｎの各ビットについて繰り返せば、全てのアドレスを順次指定しなくてもヒューズ回路９に不良アドレスが正しく書き込まれているか否かを判定できる。そのため、ロールコールテストに要する工数を削減できる。なお、ロールコールテストは、１ビット単位で実施する必要はなく、複数ビット単位で実施してもよい。
【００４０】
ロールコールテストは、例えば不図示の試験装置から半導体記憶装置へ入力する、／ＲＡＳ、／ＣＡＳ、／ＷＥＮ等の各種コマンドを所定の組み合わせに設定することで実施される。上記テストモード信号の発行タイミングやマスクするビットの指定についても、コマンドの組み合わせやアドレス信号等を用いて設定可能とする。試験装置は、半導体記憶装置に、所定の外部電源電圧やクロック信号、あるいはコマンドやアドレス信号が供給可能であり、所望のデータの入出力が可能なインタフェースを備えた、周知の汎用測定器や情報処理装置等で実現できる。
【００４１】
以下、図１に示したロールコール回路１１の具体例について図面を用いて説明する。
【００４２】
図２〜図４は、図１に示したロールコール回路の構成例を示す回路図である。
【００４３】
図２及び図３に示すロールコール回路１１は、一方のテストモード信号（第１のテストモード信号）を用いてヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、他方のテストモード信号（第２のテストモード信号）を用いてアドレスラッチ回路５から出力されるアドレス信号（ロウアドレス）とヒューズ回路９から出力される不良アドレスを示すＡＦ出力との比較結果をマスクする構成である。図２及び図３に示すロールコール回路１１では、最初にアドレス信号（設定用アドレス）を用いて比較結果をマスクするビットを決定し、その後、マスクしていないビットに対してロールコールテストを実施する。
【００４４】
図４に示すロールコール回路１１は、一方のテストモード信号（第１のテストモード信号）を用いてヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクすると共に、複数のテストモード信号（第２〜第ｋ（ｋは正の整数）のテストモード信号）を用いてアドレスラッチ回路５から出力されるアドレス信号（ロウアドレス）とヒューズ回路９から出力される不良アドレスを示すＡＦ出力との比較結果をマスクする構成である。第２〜第ｋのテストモード信号にはアドレス信号のビットがそれぞれ割り当てられ、有意な値（例えばＨｉｇｈレベル）に設定されたテストモード信号に対応するビットの比較結果がマスクされる。図４は、１つのテストモード信号で２ビットの比較結果をマスクする構成例を示しているが、テストモード信号を用いてマスクするビット数は１でもよく、３以上でもよい。
【００４５】
図２に示すロールコール回路１１は、第１のテストモード信号及びＡＦ出力Ｅｎ信号の論理和を出力する論理和回路１０１と、第２のテストモード信号が有意な値（例えばＨｉｇｈレベル）になるとパルス信号を生成して出力する１ショット回路１０２と、１ショット回路１０２から出力されるパルス信号に同期してアドレス信号Ｘ０〜Ｘｎの値を保持する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられたラッチ回路１０３と、ラッチ回路１０３の出力信号と第２のテストモード信号との論理積を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた第１の論理積回路１０４と、ヒューズ回路９の出力信号ＡＦ出力Ｘ０〜Ｘｎを第１の論理積回路１０４の出力信号でマスクする、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた第２の論理積回路１０５と、アドレス信号Ｘ０〜Ｘｎと第２の論理積回路１０５の出力信号とを比較し、その比較結果を示す信号を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた比較回路１０６と、各比較回路１０６の出力信号の論理積を出力する第３の論理積回路１０７とを有する。
【００４６】
このような構成において、図２に示したロールコール回路１１を有する半導体記憶装置のロールコールテスト時、試験装置のコマンド設定によりテスト制御回路１０から第１のテストモード信号が出力されると、ロールコール回路１１は、論理和回路１０１によりヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、ロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する。
【００４７】
次に、試験装置により、マスクするビットが「１」となり、ロールコール対象となるビットが「０」となるアドレスを設定され、コマンド設定により該アドレスのメモリセルへアクセスするためのＡＣＴコマンド及びＰＲＥコマンドが入力されると、設定されたアドレス信号Ｘ０〜Ｘｎがロールコール回路１１に入力される。例えばアドレス信号Ｘ０〜Ｘ２をマスクしたい場合、ロールコール回路１１にはアドレス信号Ｘ０〜Ｘ２として「＃７」が入力される。
【００４８】
次に、試験装置のコマンド設定によりテスト制御回路１０から第２のテストモード信号が出力されると、ロールコール回路１１では、１ショット回路１０２によりパルス信号が出力され、上記アドレス信号Ｘ０〜Ｘｎのビット毎の値がラッチ回路１０３でそれぞれ保持される。これによって論理積回路１０５の出力が決まるため、比較回路１０６の出力は、各アドレスＸ０〜Ｘｎと論理積回路１０５の出力とを比較した結果に応じて固定されることになる。例えば上記ロールコールテストの状態では、マスクされたビットに対応する比較回路１０６の出力が、アドレス信号とＡＦ出力とが一致していることを示す値（例えばＨｉｇｈレベル）で固定される。
【００４９】
その後、試験装置のコマンド設定により、マスクしていないビットに対応するアドレスを順次指定してロールコールテストを実施する。このときマスクされたビットに対応する比較回路１０６の出力は、例えばＨｉｇｈレベルで固定されているため、マスクしていないビットと対応する不良アドレスのビットの値が一致したとき、Ｈｉｔ信号（例えばＨｉｇｈレベル）が出力される。
【００５０】
図３に示すロールコール回路１１は、第１のテストモード信号及びＡＦ出力Ｅｎ信号の論理和を出力する論理和回路２０１と、第２のテストモード信号が有意な値（例えばＨｉｇｈレベル）になるとパルス信号を生成して出力する１ショット回路２０２と、１ショット回路２０２から出力されるパルス信号に同期してアドレス信号Ｘ０〜Ｘｎの値を保持する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられたラッチ回路２０３と、ラッチ回路２０３の出力信号と第２のテストモード信号との論理積を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた第１の論理積回路２０４と、アドレス信号Ｘ０〜Ｘｎとヒューズ回路９の出力信号ＡＦ出力Ｘ０〜Ｘｎとを比較し、その比較結果を示す信号を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた比較回路２０５と、比較回路２０５の出力信号を第１の論理積回路２０４の出力信号でマスクする、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた第２の論理積回路２０６と、第２の論理積回路２０６の出力信号の論理積を出力する第３の論理積回路２０７とを有する。
【００５１】
このような構成において、図３に示したロールコール回路１１を有する半導体記憶装置のロールコールテスト時、試験装置のコマンド設定によりテスト制御回路１０から第１のテストモード信号が出力されると、図３に示すロールコール回路１１は、論理和回路２０１によりヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、ロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する。
【００５２】
次に、試験装置により、マスクするビットが「１」となり、ロールコールテスト対象となるビットが「０」となるアドレスを設定され、コマンド設定により該アドレスのメモリセルへアクセスするためのＡＣＴコマンド及びＰＲＥコマンドが入力されると、設定されたアドレス信号Ｘ０〜Ｘｎがロールコール回路１１に入力される。例えばアドレス信号Ｘ０〜Ｘ２をマスクしたい場合、ロールコール回路１１にはアドレス信号Ｘ０〜Ｘ２として「＃７」が入力される。
【００５３】
次に、試験装置のコマンド設定によりテスト制御回路１０から第２のテストモード信号が出力されると、図３に示すロールコール回路１１では、１ショット回路２０２によりパルス信号が出力され、上記アドレス信号Ｘ０〜Ｘｎのビット毎の値がラッチ回路２０３でそれぞれ保持される。この状態では、マスクされたビットに対応する比較結果を示す第２の論理積回路２０６の出力が、アドレス信号とＡＦ出力とが一致していることを示す値（例えばＨｉｇｈレベル）で固定される。
【００５４】
その後、試験装置のコマンド設定により、マスクしていないビットに対応するアドレスを順次指定し、ロールコールテストを実施する。このときマスクされたビットに対応する第２の論理積回路２０６の出力は、例えばＨｉｇｈレベルで固定されているため、マスクしていないビットと対応する不良アドレスのビットの値が一致したとき、Ｈｉｔ信号（例えばＨｉｇｈレベル）が出力される。
【００５５】
図４に示すロールコール回路１１は、第１のテストモード信号及びＡＦ出力Ｅｎ信号の論理和を出力する第１の論理和回路３０１と、第２〜第ｋのテストモード信号とＡＦ出力Ｘ０〜Ｘｎの論理和を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた第２の論理和回路３０２と、第２の論理和回路３０２の出力信号とヒューズ回路９の出力信号ＡＦ出力Ｘ０〜Ｘｎとを比較し、その比較結果を示す信号を出力する、アドレス信号Ｘ０〜Ｘｎのビット毎に設けられた比較回路３０３と、各比較回路３０３の出力信号の論理積を出力する論理積回路３０４とを有する。
【００５６】
このような構成において、図４に示したロールコール回路１１を有する半導体記憶装置のロールコールテスト時、試験装置のコマンド設定によりテスト制御回路１０から第１のテストモード信号が出力されると、ロールコール回路１１は、第１の論理和回路３０１によりヒューズ回路９から出力されるＡＦ出力Ｅｎ信号をマスクし、ロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する。
【００５７】
次に、試験装置のコマンド設定によりテスト制御回路１０から第２〜第ｋのテストモード信号が出力されると、ロールコール回路１１では、ビット毎に設けられた第２の論理和回路３０２の出力信号により有意な値に設定されたテストモード信号に対応するビットのＡＦ出力Ｘがマスクされる。これによって、論理和回路３０２の出力が決まり、比較回路３０３の出力は、各アドレス信号Ｘ０〜Ｘｎと論理和回路３０２の出力とを比較した結果に応じて固定される。例えば、上記ロールコールテストの状態では、マスクされたビットに対応する比較回路３０３の出力が、アドレス信号とＡＦ出力とが一致していることを示す値（例えばＨｉｇｈレベル）で固定される。
【００５８】
その後、試験装置のコマンド設定により、マスクしていないビットに対応するアドレスを順次指定し、ロールコールテストを実施する。このときマスクされたビットに対応する比較回路３０３の出力は、例えばＨｉｇｈレベルで固定されているため、マスクしていないビットと対応する不良アドレスのビットの値が一致したとき、Ｈｉｔ信号（例えばＨｉｇｈレベル）が出力される。
【００５９】
本発明によれば、アドレス信号のマスクしていないビット単位でロールコールテストが実施可能であるため、テスト対象となるビットを変更しつつロールコールテストを複数回繰り返せば、半導体記憶装置の全てのアドレスを順次指定しなくてもヒューズ回路９に不良アドレスが正しく書き込まれているか否かを判定できる。そのため、ロールコールテストに要する工数を削減できる。
【００６０】
また、ＡＦ出力Ｅｎ信号が出力されない、使用していないヒューズセットのロールコールテストも実施可能になる。例えばマスク対象のビットはプログラムされたアンチヒューズと同じ出力となるため、擬似的にプログラムされたヒューズセットを作り出すことができる。そのため、実際にヒューズセットをプログラムしなくても、関連する機能の評価が可能である。
【符号の説明】
【００６１】
１ メモリアレイ
２ カラムデコーダ
３ ロウデコーダ
４ アドレス入力回路
５ アドレスラッチ回路
６ コマンド入力回路
７ コマンドデコーダ
８ クロック入力回路
９ ヒューズ回路
１０ テスト制御回路
１１ ロールコール回路
１２ 入出力回路
１３ 内部電圧発生回路
１０１、２０１ 論理和回路
１０２、２０２ １ショット回路
１０３、２０３ ラッチ回路
１０４、２０４ 第１の論理積回路
１０５、２０６ 第２の論理積回路
１０６、２０５、３０３ 比較回路
１０７、２０７ 第３の論理積回路
３０１ 第１の論理和回路
３０２ 第２の論理和回路
３０４ 論理積回路
【特許請求の範囲】
【請求項１】
不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置であって、
ロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路と、
外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力するロールコール回路と、
を有する半導体記憶装置。
【請求項２】
前記ロールコール回路は、
前記マスクするビットが１となり、前記ロールコールテスト対象となる前記マスクされていないビットが０となる設定用アドレス信号が入力され、前記マスク用テストモード信号が入力されると、該設定用アドレス信号を保持することで、以降に入力される前記アドレス信号の所望のビットに対応する前記比較結果をマスクする請求項１記載の半導体記憶装置。
【請求項３】
前記ロールコール回路は、
入力された前記マスク用テストモード信号に対応して予め設定された前記アドレス信号のビットに対応する前記比較結果をマスクする請求項１記載の半導体記憶装置。
【請求項４】
前記テスト制御回路は、
前記マスク用テストモード信号とは異なるイネーブル用テストモード信号を出力し、
前記ロールコール回路は、
前記イネーブル用テストモード信号が入力されると、前記ロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する請求項１から３のいずれか１項記載の半導体記憶装置。
【請求項５】
不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置のテスト方法であって、
テスト制御回路が、
ロールコールテスト時にマスク用テストモード信号を出力し、
ロールコール回路が、
外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、
前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、
該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、
前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力する半導体記憶装置のテスト方法。
【請求項６】
前記ロールコール回路が、
前記マスクするビットが１となり、前記ロールコールテスト対象となる前記マスクされていないビットが０となる設定用アドレス信号が入力され、前記マスク用テストモード信号が入力されると、該設定用アドレス信号を保持することで、以降に入力される前記アドレス信号の所望のビットに対応する前記比較結果をマスクする請求項５記載の半導体記憶装置のテスト方法。
【請求項７】
前記ロールコール回路が、
入力された前記マスク用テストモード信号に対応して予め設定された前記アドレス信号のビットに対応する前記比較結果をマスクする請求項５記載の半導体記憶装置のテスト方法。
【請求項８】
前記テスト制御回路が、
前記マスク用テストモード信号とは異なるイネーブル用テストモード信号を出力し、
前記ロールコール回路が、
前記イネーブル用テストモード信号が入力されると、前記ロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する請求項５から７のいずれか１項記載の半導体記憶装置のテスト方法。
【請求項１】
不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置であって、
ロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路と、
外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力するロールコール回路と、
を有する半導体記憶装置。
【請求項２】
前記ロールコール回路は、
前記マスクするビットが１となり、前記ロールコールテスト対象となる前記マスクされていないビットが０となる設定用アドレス信号が入力され、前記マスク用テストモード信号が入力されると、該設定用アドレス信号を保持することで、以降に入力される前記アドレス信号の所望のビットに対応する前記比較結果をマスクする請求項１記載の半導体記憶装置。
【請求項３】
前記ロールコール回路は、
入力された前記マスク用テストモード信号に対応して予め設定された前記アドレス信号のビットに対応する前記比較結果をマスクする請求項１記載の半導体記憶装置。
【請求項４】
前記テスト制御回路は、
前記マスク用テストモード信号とは異なるイネーブル用テストモード信号を出力し、
前記ロールコール回路は、
前記イネーブル用テストモード信号が入力されると、前記ロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する請求項１から３のいずれか１項記載の半導体記憶装置。
【請求項５】
不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置のテスト方法であって、
テスト制御回路が、
ロールコールテスト時にマスク用テストモード信号を出力し、
ロールコール回路が、
外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、
前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、
該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、
前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力する半導体記憶装置のテスト方法。
【請求項６】
前記ロールコール回路が、
前記マスクするビットが１となり、前記ロールコールテスト対象となる前記マスクされていないビットが０となる設定用アドレス信号が入力され、前記マスク用テストモード信号が入力されると、該設定用アドレス信号を保持することで、以降に入力される前記アドレス信号の所望のビットに対応する前記比較結果をマスクする請求項５記載の半導体記憶装置のテスト方法。
【請求項７】
前記ロールコール回路が、
入力された前記マスク用テストモード信号に対応して予め設定された前記アドレス信号のビットに対応する前記比較結果をマスクする請求項５記載の半導体記憶装置のテスト方法。
【請求項８】
前記テスト制御回路が、
前記マスク用テストモード信号とは異なるイネーブル用テストモード信号を出力し、
前記ロールコール回路が、
前記イネーブル用テストモード信号が入力されると、前記ロールコールテストを可能にするためのＡＦ Ｅｎａｂｌｅ信号を出力する請求項５から７のいずれか１項記載の半導体記憶装置のテスト方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−８９２６１（Ｐ２０１３−８９２６１Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２５８２４（Ｐ２０１１−２２５８２４）
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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