【課題】チップ面積，製造コストが増大することなく，試験時における電源電圧降下を抑制する半導体集積回路を提供する。
【解決手段】半導体集積回路は，複数のワード線WLと，複数のワード線と交差する複数のビット線対BL，/BLと，複数のワード線と複数のビット線対との交差部に設けられた複数のメモリセル211とを有するメモリと，電源供給線VDDLからの電源電圧を電源として所定の論理演算を行うLOGIC101と，論理回論の試験制御を行う試験制御回路と，電源供給線VDDLに接続され，電源供給線VDDLからの電源電圧を複数のワード線WLに供給するドライバ部222と，試験制御回路の試験制御実行時に，電源電圧を複数のワード線WLに供給して複数のメモリセル211に電源電圧を供給するチャージ回路222aとを有する。 （もっと読む）

【課題】半導体装置の動作テストのスループットを向上させる。
【解決手段】判定回路１１２は、２つのメモリバンクＢＡＮＫ（Ａ）、ＢＡＮＫ（Ｅ）から読み出される計１６ビットのテストデータを検査する。検査対象となる１６ビットのメモリセルＭＣにはすべて「Ｈ」の書き込みが実行されており、いずれのメモリセルＭＣに異常がなければそのまま「Ｈ」が読み出される。判定回路１１２は、メモリバンクＢＡＮＫ（Ａ）のテストデータ同士を比較する第１検出回路１２４とメモリバンクＢＡＮＫ（Ｅ）のテストデータ同士を比較する第２検出回路１２６に加えて、更に、メモリバンクＢＡＮＫ（Ａ）のテストデータとメモリバンクＢＡＮＫ（Ｅ）のテストデータを比較する第３検出回路１２８を備える。 （もっと読む）

【課題】不揮発性記憶回路の出力として「未破壊」を示す第１の論理レベルが期待される場面で、第１及び第２の不揮発性記憶素子の一方に干渉破壊が発生したとしても、第３の不揮発性記憶素子に干渉破壊が生じない限り、不揮発性記憶回路に正しく第１の論理レベルを出力させる。
【解決手段】半導体装置は、第１及び第２の不揮発性記憶素子３_１，３_２と、少なくとも１つの第３の不揮発性記憶素子３_３と、少なくとも１つの第３の不揮発性記憶素子３_３すべてと、第１及び第２の不揮発性記憶素子３_１，３_２のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第１の論理レベルを出力する論理演算回路２とを有する不揮発性記憶回路１を備える。 （もっと読む）

【課題】メモリ装置の書き込み欠陥からデータを保護するための方法及びシステムを提供する。
【解決手段】この方法は、データアイテムのセットにわたる冗長情報を計算し、データアイテムを、メモリに記憶するために送信することを含む。冗長情報は、データアイテムがメモリに首尾良く書き込まれるまでの間のみ保持され、次いで、破棄される。データアイテムは、それをメモリに書き込むのに欠陥が生じたとき、冗長情報を使用して回復される。 （もっと読む）

【課題】記憶部と記憶部の試験を行なう試験部とを備える集積回路の回路規模の増大又は製造コストの増加を低減させる。
【解決手段】記憶部３と、供給される一組のアドレス及びデータを含む試験情報に基づいて前記記憶部３に対する書込及び読出試験を行なう試験部４と、を備え、前記試験部４は、前記試験情報に基づき前記記憶部３への書き込みが行なわれた場合に当該書き込みに用いられた第１書込アドレス及びデータを保持する第１保持部５と、前記試験情報に基づく第２書込アドレス及びデータによる前記記憶部３への書き込みと同時に前記記憶部３の第１読出アドレスから第１読出データを読み出す同時読出に用いる前記第１読出アドレスを、前記第１保持部５に保持された前記第１書込アドレスに基づいて生成する第１生成部６と、前記第１読出データの期待値を、前記第１保持部５に保持された前記第１書込データに基づいて生成する第２生成部７と、を備える。 （もっと読む）

【課題】半導体装置の共通規格に依存してテストモードのリセットを行うのではなく、自律してテストモードのリセットを行う半導体装置が、望まれる。
【解決手段】半導体装置は、内部回路のテストを可能にする第１のテスト部と、第１のテスト部の動作状態を制御可能な第２のテスト部と、第２のテスト部が、第１のテスト部のリセット状態を解除したことに応答して活性化されると共に、第１のテスト部の活性化から所定の期間が経過後に、リセット信号を発生するテストリセット部と、を備えている。第２のテスト部は、テストリセット部が発生するリセット信号を受け付けた場合に、第１のテスト部をリセット状態とする。 （もっと読む）

【課題】不揮発性の半導体ディスクの寿命を監視する半導体ディスク寿命監視装置を提供する。
【解決手段】半導体ディスク５−１〜５−Ｋの書込み制御を行うファイルシステム３と、当該ファイルシステム３と前記半導体ディスク５−１〜５−Ｋを接続するインタフェースドライバ４を備え、当該インタフェースドライバ４により書込みが行われる半導体ディスク５−１〜５−Ｋの寿命を予測する半導体ディスク寿命監視装置１であって、前記ファイルシステム３からの書込みを書込情報として測定する測定部７と、前記測定結果を累積し第１の保存データ３２として保存する保存部８と、前記保存した累積書込情報に基づいて、半導体ディスク５−１〜５−Ｋの寿命を予測する。 （もっと読む）

【目的】少ない外部端子によって、半導体メモリ装置に構築されているメモリが故障しているか否かの製品出荷時のテスト及びその故障要因を特定することが可能な半導体メモリ装置及びそのテスト方法を提供することを目的とする。
【構成】半導体メモリ装置に構築されているメモリが読出指令に応答したか否かを判定し、メモリが読出指令に対して非応答であった場合にはメモリから読み出されたメモリデータに代えてエラーコードを外部出力する。 （もっと読む）

【課題】ロールコールテストに要する工数を削減できる半導体記憶装置及びそのテスト方法を提供する。
【解決手段】不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置にロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路とロールコール回路とを備える。ロールコール回路は、アドレス信号と不良アドレスとをビット単位で比較し、その比較結果を出力する。また、ロールコール回路は、マスク用テストモード信号が入力されると、アドレス信号の所望のビットに対応する比較結果をマスクして上記アドレス信号と不良アドレスとが一致していることを示す値を出力すると共に、マスクされていないビットに対するロールコールテストを可能にする。 （もっと読む）

【課題】テストモード時にテストモードがリセットされるのを防ぐ。
【解決手段】本発明の半導体装置１は、外部から入力されるコマンドに応じて、半導体装置を通常動作モードまたはテストモードで動作させるテスト制御回路２２０と、通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、テストモードリセット信号TRSTを活性化してテスト制御回路２２０に入力し、テストモードにおける所定期間内は、所定のコマンドが入力されても、テストモードリセット信号TRSTを活性化しないテストモードリセット制御回路２１０と、を有する。 （もっと読む）

【課題】半導体チップのチップ面積の削減を図るとともに、半導体チップへの入力を記憶させる時間を短縮する。
【解決手段】本発明の半導体ウエハ１は、チップ領域１０に形成され、絶縁膜を有し、電圧の印加による絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズ１４を有するアンチヒューズ回路１２と、チップ領域１０を区画するダイシング領域２０に複数のアンチヒューズ１４の各々に対応して形成され、配線を有し、レーザー照射による配線の切断により非導通状態となる複数のレーザーヒューズ２４を有するレーザーヒューズ回路２２と、複数のアンチヒューズ１４のうち、半導体チップへの入力に応じて非導通状態とされたレーザーヒューズ２２に対応するアンチヒューズ１４の有する絶縁膜に、電源からの電圧を印加させて、そのアンチヒューズ１４を導通状態とする制御回路１３と、を有する。 （もっと読む）

【課題】アドレスを反転制御することができる。
【解決手段】被試験メモリのアドレスを発生するアドレス発生部と、アドレス発生部により発生されたアドレスをビット反転して被試験メモリに供給するか否かを選択する選択部と、アドレスをビット反転することを選択部が選択した場合にアドレス発生部により発生されたアドレスをビット反転して出力し、アドレスをビット反転しないことを選択部が選択した場合にアドレス発生部により発生されたアドレスをビット反転せずに出力する反転処理部と、反転処理部が出力した反転制御されたアドレス、および、反転処理部が出力したアドレスがビット反転したアドレスであるか否かを示す反転サイクル信号を、被試験メモリへと供給する供給部と、を備える試験装置を提供する。 （もっと読む）

【課題】ＣＲＣ機能を有し、ライト動作とリード動作を高速に行うことができる半導体装置を提供する。
【解決手段】メモリセルアレイ（メモリセルアレイ１１）と、巡回冗長論理符号を生成する誤り検出符号生成回路（誤り検出符号生成回路２０）と、メモリセルアレイから読み出されたデータに巡回冗長論理符号を付加してデータ入出力端子を介して半導体装置の外部へリードデータとして出力し、或いは半導体装置の外部からライトデータが入力されて、前記メモリセルアレイへ書き込むデータを誤り検出符号生成回路に出力するデータ入出力部（データ入出力部１９）と、メモリセルアレイとデータ入出力部との間に配置されるバス配線（リードライトバス）と、誤り検出符号生成回路とデータ入出力部との間に配置される巡回冗長論理符号配線（ＣＲＣ信号線）と、を備える。 （もっと読む）

【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アクセスすべきメモリセルＭＣのアドレスを示すアドレス信号ＡＤＤ及びアクセスの種別を示すコマンド信号ＣＭＤを外部から受け、これらに基づいてメモリセルアレイ１１にアクセスするアクセス制御回路２０を備える。アクセス制御回路２０は、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証する検証回路９０を含む。検証回路９０は、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤがエラーであると判定した場合、メモリセルアレイ１１へのアクセスを停止する。これにより、いわゆるパリティエラーなどの不良が検出された場合、誤ったコマンドの実行によってデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。 （もっと読む）

【課題】動作速度と駆動能力とのバランスが調整された多入力論理回路を備えた半導体装置を提供する。
【解決手段】３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路（ＸＯＲ＿Ｈ）を備え、当該多入力論理回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路（ＸＯＲ＿Ｄ６１）と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい第２の２入力論理回路（ＸＯＲ＿Ｆ６１、ＸＯＲ＿Ｆ６２）とを含み、前記第１の２入力論理回路が前記多入力論理回路の最終段として動作し、前記第２の２入力論理回路が前記第１の２入力論理回路に信号を供給する前段回路の少なくとも一部として動作することを特徴とする。 （もっと読む）

【課題】回路規模を削減した復号装置を得ること。
【解決手段】データと誤り検出符号と最大訂正能力をＴビットとする誤り訂正符号とで構成される符号語に基づいて誤り訂正処理を行う復号装置であって、符号語に基づいて前記符号語に基づいて、少なくとも一部の処理でＪ（Ｊは１以上Ｔ未満の整数）ビット誤りまでに対応可能な演算器を用いた誤り訂正処理を行う誤り訂正処理部と、誤り訂正処理の開始時に誤り数期待値を初期値Ｉ（Ｉは１以上Ｔ未満の整数）とし、設定した誤り数期待値に対応する演算を行うよう誤り訂正処理部を制御し、誤り検出符号に基づき誤り検出部により誤り訂正後のデータに誤りが検出されなかった場合処理を終了し、誤り訂正後のデータに誤りが検出された場合、誤り数期待値を増加させて演算を行うよう誤り訂正処理部を制御する動作を、誤り検出部により誤りが検出されなくなるまでまたは誤り数期待値がＴビットとなるまで繰り返す。 （もっと読む）

【課題】回路規模の増加を抑制しつつ、テスト時間の短縮を図る半導体集積回路を提供する。
【解決手段】ＢＩＳＴ回路１は、アドレス信号を生成するアドレス生成回路１ｂと、書き込みデータ及び書き込みデータに対応する期待値データを生成するデータ生成回路１ａと、メモリを制御するチップイネーブル信号生成回路１ｃと、メモリの書き込み動作及び読み出し動作を制御する制御信号を生成する制御信号生成回路１ｄとを有する。メモリブロック化回路２は、複数のメモリを有し、アドレス信号から複数のメモリのうちテスト対象となるメモリのアドレスに対応するアドレス入力信号を生成し、且つ、複数のメモリからテスト対象のメモリを選択するメモリ選択信号を生成するアドレス変換回路Ａを有し、メモリ選択信号に基づいて、複数のメモリのうちテスト対象のメモリが出力するデータを選択して出力するメモリ出力選択回路ＤＳと、を有する。 （もっと読む）

【課題】テスト時間を短縮させる。
【解決手段】フラッシュメモリＬＳＩ１は、データを記憶する記憶部であって、予め定められたビット数のデータ領域を複数有するフラッシュメモリ部８と、フラッシュメモリ部８から読み出したデータとデータの期待値とが不一致であるビットを示す不良ビットの数が、予め定められた閾値以下であるか否かを、データ領域ごとに判定する判定回路部１０と、判定回路部１０が判定した判定結果に応じた出力を出力端子（ＲＢ＃端子）に出力させるＲＢ制御回路部６０と、を備える。 （もっと読む）