半導体装置およびその制御方法
【課題】テストモード時にテストモードがリセットされるのを防ぐ。
【解決手段】本発明の半導体装置１は、外部から入力されるコマンドに応じて、半導体装置を通常動作モードまたはテストモードで動作させるテスト制御回路２２０と、通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、テストモードリセット信号TRSTを活性化してテスト制御回路２２０に入力し、テストモードにおける所定期間内は、所定のコマンドが入力されても、テストモードリセット信号TRSTを活性化しないテストモードリセット制御回路２１０と、を有する。
【解決手段】本発明の半導体装置１は、外部から入力されるコマンドに応じて、半導体装置を通常動作モードまたはテストモードで動作させるテスト制御回路２２０と、通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、テストモードリセット信号TRSTを活性化してテスト制御回路２２０に入力し、テストモードにおける所定期間内は、所定のコマンドが入力されても、テストモードリセット信号TRSTを活性化しないテストモードリセット制御回路２１０と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストモードを備える半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、評価や選別を行うためのテストモードを備えている。このような半導体装置においては、通常動作モード時に誤ってテストモードが有効になると、誤作動が生じてしまう。特に、電源投入時には、半導体装置の内部回路が不安定であるため、誤ってテストモードが有効になってしまうことがある。
【０００３】
そこで、特許文献１（特開２００５−３３１３１１号公報）には、専用の外部端子を有し、その外部端子を介してテストモードをリセットする旨が入力されると、テストモードをリセットする半導体装置が開示されている。
【０００４】
また、ＤＤＲ２ ＤＲＡＭ（Double-Data-Rate2 DRAM）などのようにテストモードをリセットする旨を入力するための専用の外部端子を有さない半導体装置においては、所定のコマンドの入力に応じて、テストモードがリセットされる。なお、所定のコマンドは、例えば、半導体装置のinitialize sequenceの実行時などに入力されるコマンドである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３３１３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、所定のコマンドの入力に応じてテストモードをリセットする半導体装置においては、initialize sequenceの実行時などに入力される所定のコマンドに応じて、テストモードがリセットされる。そのため、テストモード時に、テストモードのリセットが不要である場合にも、所定のコマンドの入力に応じてリセットされるため、テストモードの再設定が必要となり、テスト時間が増大するという問題がある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、
通常動作モードまたはテストモードで動作する半導体装置であって、
前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させるテスト制御回路と、
前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化して前記テスト制御回路に入力し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないテストモードリセット制御回路と、を有する。
【０００８】
本発明の半導体装置の制御方法は、
通常動作モードまたはテストモードで動作する半導体装置の制御方法であって、
前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させ、
前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しない。
【発明の効果】
【０００９】
本発明によれば、テストモードにおける所定期間内は、所定のコマンドが入力されても、テストモードリセット信号を活性化しないため、テストモードがリセットされることがなく、テストモードの再設定が不要となり、テスト時間の増大を防ぐことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態の半導体装置の構成を示す図である。
【図２】図１に示すDLL制御回路の構成を示す図である。
【図３】図２に示すDelay回路の構成の一例を示す図である。
【図４】図２に示すDelay回路の構成の他の一例を示す図である。
【図５】図１に示すDLL回路の構成を示す図である。
【図６】図１に示す半導体装置の動作を示すタイミングチャートである。
【図７】図６に示すTest Sequence1を示す図である。
【図８】図６に示すTest Sequence2を示す図である。
【発明を実施するための形態】
【００１１】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００１２】
図１は、本発明の一実施形態の半導体装置１の構成を示すブロック図である。
【００１３】
図１に示す半導体装置１は、メモリアレイ領域１０と、クロックパッド１１ａ，１１ｂと、アドレスパッド１２ａ〜１２ｎと、コマンドパッド１３ａ〜１３ｃと、クロック入力回路１４と、アドレス入力回路１５と、コマンド入力回路１７と、アドレス・コマンドデコーダ１８と、モードレジスタ１９と、ロウデコーダ２０と、カラムデコーダ２１と、DLL制御回路２２と、DLL回路２３と、入出力回路２５と、データパッドＤＱ０〜ＤＱｍと、内部電圧発生回路２６と、電源パッド２７ａ，２７ｂと、を有する。
【００１４】
メモリアレイ領域１０においては、不図示の複数のメモリセルがロウ方向およびカラム方向にアレイ状に配置されている。また、メモリアレイ領域１０においては、不図示の複数のワード線と複数のビット線とが交差している。複数のメモリセルの各々は、ワード線とビット線との交点に位置している。また、不図示の複数のセンスアンプが、複数のビット線に対応して、接続されている。
【００１５】
クロックパッド１１ａ，１１ｂはそれぞれ、外部クロック信号CK，/CKが供給されるパッドである。各パッドに供給された外部クロック信号CK，/CKは、クロック入力回路１４に入力される。なお、信号名の先頭に「/」が付されている信号は、対応する信号の反転信号またはローアクティブな信号であることを意味する。したがって、外部クロック信号CK，/CKは互いに相補の信号である。
【００１６】
アドレスパッド１２ａ〜１２ｎは、アクセス対象のメモリセルのロウアドレスおよびカラムアドレスなどを示すアドレス信号ADDが供給されるパッドである。供給されたアドレス信号ADDは、アドレス入力回路１５に入力される。
【００１７】
コマンドパッド１３ａ〜１３ｃはそれぞれ、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WENなどのコマンド信号が入力されるパッドである。これらのコマンド信号は、コマンド入力回路１７に供給される。
【００１８】
クロック入力回路１４は、クロックパッド１１ａ，１１ｂを介して入力された外部クロック信号CK，/CKに基づき内部クロック信号ICLKを生成し、DLL制御回路２２、DLL回路２３など、各部に入力する。
【００１９】
アドレス入力回路１５は、アドレスパッド１２ａ〜１２ｎを介して入力されたアドレス信号ADDをアドレス・コマンドデコーダ１８に出力する。
【００２０】
コマンド入力回路１７は、コマンドパッド１３ａ〜１３ｃを介して入力されたロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WENなどのコマンド信号をアドレス・コマンドデコーダ１８に出力する。
【００２１】
アドレス・コマンドデコーダ１８は、アドレス入力回路１５から入力されたアドレス信号ADDのうち、ロウアドレスについてはロウデコーダ２０に出力し、カラムアドレスについてはカラムデコーダ２１に出力する。また、アドレス・コマンドデコーダ１８は、モードレジスタセットにエントリしている場合には、アドレス信号ADDをモードレジスタ１９に出力する。アドレス信号ADDの入力により、モードレジスタ１９の内容が更新される。
【００２２】
また、アドレス・コマンドデコーダ１８は、テスト制御信号TMRS<0>およびテスト制御信号TMRS<1>をDLL制御回路２２に出力する。また、アドレス・コマンドデコーダ１８は、内部クロック信号ICLKに同期して、コマンド入力回路１７から入力されたコマンド信号に基づきコマンドをデコードし、デコードしたコマンドに応じた信号をモードレジスタ１９、ロウデコーダ２０、カラムデコーダ２１、DLL制御回路２２、DLL回路２３に出力する。
【００２３】
モードレジスタ１９は、半導体装置１の動作モードを格納する。モードレジスタ１９へのアドレス・コマンドデコーダ１８からのNormal MRS信号の入力に応じて、動作モードが設定される。
【００２４】
ロウデコーダ２０は、アドレス・コマンドデコーダ１８から入力されたロウアドレスに基づき、ワード線を選択する。
【００２５】
カラムデコーダ２１は、アドレス・コマンドデコーダ１８から入力されたカラムアドレスに基づき、センスアンプを選択する。選択されたセンスアンプに接続するビット線は、入出力回路２５に接続される。
【００２６】
DLL制御回路２２は、アドレス・コマンドデコーダ１８から入力されるテスト制御信号TMRS<0>、テスト制御信号TMRS<1>、Normal MRS信号、TMRS_NORST信号およびDLLRESET信号に基づき、DLL回路２３にテストモードを設定するTest Mode En<0>信号およびTest Mode En<1>信号を生成し、DLL回路２３に出力する。
【００２７】
DLL回路２３は、アドレス・コマンドデコーダ１８およびDLL制御回路２２からなるコマンド制御部２４により動作が制御され、内部クロック信号ICLKと外部クロック信号CKとの位相のずれを調整する回路である。DLL回路２３は、外部クロック信号CKに同期するクロック信号DLL_CLKを生成し、入出力回路２５に出力する。また、DLL回路２３は、DLL制御回路２２からのTest Mode En<0>信号およびTest Mode En<1>信号の入力に応じてテストモードへと移行し、アドレス・コマンドデコーダ１８からのDLLRESET信号の入力に応じてリセットされる。
【００２８】
入出力回路２５は、DLL回路２３から入力されるクロック信号DLL_CLKに基づき、データパッドＤＱを介した、半導体装置１の外部との間のデータの入出力のタイミングやデータストローブ信号のスキュー（入力タイミングのずれ）の調整を行う。
【００２９】
内部電圧発生回路２６は、電源パッド２７ａを介して供給される外部電源電圧VDD、および、電源パッド２７ｂを介して供給される接地電圧VSSに基づき、内部電圧VPERI，VODPPなどを生成し、各部に供給する。
【００３０】
次に、DLL制御回路２２の構成について図２を参照して説明する。
【００３１】
図２に示すDLL制御回路２２は、テストモードリセット制御回路２１０とDLLテスト制御回路２２０とを有する。
【００３２】
テストモードリセット制御回路２１０は、Delay回路２１１と、インバータ２１２と、AND回路２１３と、を有する。
【００３３】
Delay回路２１１は、図２においては不図示のアドレス・コマンドデコーダ１８から入力されるTMRS_NORST信号を所定期間だけ遅延させたNORST信号をインバータ２１２に出力する。なお、TMRS_NORST信号は、通常は非活性化され、所定のコマンドの入力に応じて活性化される信号である。
【００３４】
インバータ２１２は、Delay回路２１１から入力されるNORST信号を反転して、AND回路２１３に出力する。
【００３５】
AND回路２１３は、アドレス・コマンドデコーダ１８から入力されるNormal MRS信号とインバータ回路２１２から入力される信号との論理積に応じて、テストモードリセット信号TRSTを活性化または非活性化してDLLテスト制御回路２２０に出力する。
【００３６】
したがって、テストモードリセット制御回路２１０は、非活性化されたTMRS_NORST信号、および、活性化されたNormal MRS信号が入力されると、テストモードリセット信号TRSTを活性化してDLLテスト制御回路２２０に出力する。また、テストモードリセット制御回路２１０は、活性化されたTMRS_NORST信号、および、活性化されたNormal MRS信号が入力されると、Delay回路２１１によりTMRS_NORST信号が遅延される所定期間内はテストモードリセット信号TRSTを活性化させない。
【００３７】
DLLテスト制御回路２２０は、テストモードレジスタ２２１，２２２を有する。
【００３８】
テストモードレジスタ２２１は、フリップフロップ回路であり、S（Set）端子には図２においては不図示のアドレス・コマンドデコーダ１８からテスト制御信号TMRS<0>が入力され、R（Reset）端子にはテストモードリセット制御回路２１０からテストモードリセット信号TRSTが入力される。テストモードレジスタ２２１は、S端子へのテスト制御信号TMRS<0>の入力に応じて、Q端子からTest Mode En<0>信号をDLL回路２３に出力する。また、テストモードレジスタ２２１は、R端子への活性化されたテストモードリセット信号TRSTの入力に応じて、DLL回路２３への出力をリセットする。
【００３９】
テストモードレジスタ２２２は、フリップフロップ回路であり、S端子にはアドレス・コマンドデコーダ１８からテスト制御信号TMRS<1>が入力され、R端子にはテストモードリセット制御回路２１０からテストモードリセット信号TRSTが入力される。テストモードレジスタ２２２は、S端子へのテスト制御信号TMRS<1>の入力に応じて、Q端子からTest Mode En<1>信号をDLL回路２３に出力する。また、テストモードレジスタ２２１は、R端子への活性化されたテストモードリセット信号TRSTの入力に応じて、DLL回路２３への出力をリセットする。
【００４０】
したがって、DLLテスト制御回路２２０は、DLL回路２３の動作を制御する回路であり、テスト制御信号TMRS<0>およびテスト制御信号TMRS<1>が入力されると、Test Mode En<0>信号およびTest Mode En<1>信号を活性化してDLL回路２３に入力し、DLL回路２３をテストモードに設定する。また、DLLテスト制御回路２２０は、活性化したテストモードリセット信号TRSTが入力されると、テストモードをリセットする。
【００４１】
次に、Delay回路２１１の構成について図３を参照して説明する。
【００４２】
図３に示すDelay回路２１１は、フリップフロップ回路３０１〜３０３と、OR回路３０４と、を有する。
【００４３】
フリップフロップ回路３０１は、D端子には図３においては不図示のアドレス・コマンドデコーダ１８が接続されてTMRS_NORST信号が入力され、外部クロック信号/CKの立ち上がりに応じてD端子への入力をQ端子から出力する。
【００４４】
フリップフロップ回路３０２は、D端子にはフリップフロップ回路３０１のQ端子が接続され、外部クロック信号/CKの立ち上がりに応じてD端子への入力をQ端子から出力する。
【００４５】
フリップフロップ回路３０３は、D端子にはフリップフロップ回路３０２のQ端子が接続され、外部クロック信号/CKの立ち上がりに応じてD端子への入力をQ端子から出力する。
【００４６】
OR回路３０４は、フリップフロップ回路３０１〜３０３それぞれのQ端子が接続され、各Q端子から出力される信号の論理和に応じて、NORST信号を活性化または非活性化して、図３においては不図示のインバータ２１２に出力する。
【００４７】
なお、図３においては、Delay回路２１１が、外部クロック信号/CKに同期する同期式の回路である場合を例として説明したが、これに限られるものではない。
【００４８】
Delay回路２１１の他の構成について図４を参照して説明する。
【００４９】
図４に示すDelay回路２１１は、P型トランジスタ４０１，４０３，４０４と、N型トランジスタ４０２，４０５，４０６と、OR回路４０７と、を有する。
【００５０】
P型トランジスタ４０１は、ゲートには図４においては不図示のアドレス・コマンドデコーダ１８が接続されてTMRS_NORST信号が入力され、ソースには電源が接続され、ドレインにはN型トランジスタ４０２のドレインが接続される。
【００５１】
N型トランジスタ４０２は、ゲートにはアドレス・コマンドデコーダ１８が接続されてTMRS_NORST信号が入力され、ソースには接地電位が接続され、ドレインにはP型トランジスタ４０１のドレインが接続される。P型トランジスタ４０１とN型トランジスタ４０２とはCMOS（Complementary Metal Oxide Semiconductor）４０８を構成する。
【００５２】
Ｐ型トランジスタ４０３は、ゲートにはＰ型トランジスタ４０１およびＮ型トランジスタ４０２のドレインが接続され、ソースには電源が接続され、ドレインにはソースが接続される。Ｐ型トランジスタ４０３は、電荷を蓄積するMOSキャパシタとして動作する。
【００５３】
Ｐ型トランジスタ４０４は、ゲートにはＰ型トランジスタ４０１およびＮ型トランジスタ４０２のドレインとＰ型トランジスタ４０３のゲートとが接続され、ソースには電源が接続され、ドレインにはＮ型トランジスタ４０５のドレインが接続される。
【００５４】
N型トランジスタ４０５は、ゲートにはＰ型トランジスタ４０１およびＮ型トランジスタ４０２のドレインとＰ型トランジスタ４０３のゲートとが接続され、ソースには接地電位が接続され、ドレインにはP型トランジスタ４０４のドレインが接続される。P型トランジスタ４０４とN型トランジスタ４０５とはCMOS４０９を構成する。
【００５５】
Ｎ型トランジスタ４０６は、ゲートにはＰ型トランジスタ４０４およびＮ型トランジスタ４０５のドレインが接続され、ソースには接地電位が接続され、ドレインにはソースが接続される。Ｎ型トランジスタ４０６は、MOSキャパシタとして動作する。
【００５６】
OR回路４０７は、アドレス・コマンドデコーダ１８から入力されるTMRS_NORST信号とCMOS４０９から入力される信号との論理和に応じて、NORST信号を活性化または非活性化して、図２においては不図示のインバータ２１２に出力する。
【００５７】
なお、図３および図４に示す各部の動作の詳細については後述する。
【００５８】
次に、DLL回路２３の構成について図５を参照して説明する。
【００５９】
図５に示すDLL回路２３は、入出力レプリカ回路５０１と、Phase Detector回路５０２と、Counter回路５０３と、Variable Delay回路５０４と、を有する。
【００６０】
入出力レプリカ回路５０１は、入出力回路２５と実質的に同一の回路構成を有し、Variable Delay回路５０４から入力されたクロック信号DLL_CLKを、入出力回路２５と等価の遅延長だけ遅延させたRCLK信号をPhase Detector回路５０２に出力する。
【００６１】
Phase Detector回路５０２は、図５においては不図示のクロック入力回路１４から入力された内部クロック信号ICLKの位相と入出力レプリカ回路５０１から入力されたRCLK信号の位相とを比較し、比較結果を示すPhase Result信号をCounter回路５０３に出力する。
【００６２】
Counter回路５０３は、遅延長を保持するための複数ビットのカウンタであり、Phase Result信号に応じてカウンタ値を増減させ、保持しているカウンタ値（遅延長）を示すCounter Value信号をVariable Delay回路５０４に出力する。また、Counter回路５０３は、図５においては不図示のアドレス・コマンドデコーダ１８からDLLRESET信号が入力されると、カウンタ値をリセットする。また、Counter回路５０３は、図５においては不図示のDLL制御回路２２から入力されるTest Mode En<0>信号およびTest Mode En<1>信号に応じて、テストモードにおいてカウンタ値を増減させる最小刻み幅を変更する。例えば、Counter回路５０３は、最小刻み幅を、Test Mode En<0>信号が入力された場合には、5psから10psに変更し、Test Mode En<1>信号が入力された場合には、5psから20psに変更する。
【００６３】
Variable Delay回路５０４は、内部クロック信号ICLKをCounter回路５０３から入力されるCounter Value信号に示される遅延長だけ遅延させたクロック信号DLL_CLKを、入出力レプリカ回路５０１および図５においては不図示の入出力回路２５に出力する。
【００６４】
上述したDLL回路２３の基本動作について説明する。
【００６５】
DLLRESET信号が入力されると、Counter回路５０３は、カウンタ値をリセットする。
【００６６】
次に、Phase Detector回路５０２が、内部クロック信号ICLKの位相とRCLK信号の位相とを比較し、Phase Result信号を出力する。
【００６７】
Counter回路５０３は、Phase Result信号に示される比較結果が、RCLK信号の位相が内部クロック信号ICLKの位相よりも早い旨を示すものである場合にはカウンタ値を増やし、RCLK信号の位相が内部クロック信号ICLKの位相よりも遅い旨を示すものである場合にはカウンタ値を減らす。
【００６８】
Variable Delay回路５０４は、内部クロック信号ICLKをCounter回路５０３のカウンタ値に応じた遅延長だけ遅延させる。
【００６９】
上述した処理が、内部クロック信号ICLKの位相とRCLK信号の位相とが一致するまで、すなわちロックが完了するまで繰り返される。
【００７０】
通常動作モード時には、電源投入後、モードレジスタセットコマンドに応じて、テストモードがリセットされた後、DLLRESETコマンドの入力に応じてDLL回路２３がリセットされた後に、ロックされて安定化される。DLL回路２３から出力されるクロック信号DLL_CLKは、データ読み出し時のデータ出力のタイミング制御などに使用される。また、使用中の温度変動、電圧変動などにより、同じカウンタ値であっても遅延長が変わることがある。そのため、遅延長の変動に追従するように、随時、内部クロック信号ICLKの位相とRCLK信号の位相との比較、および、カウンタ値の更新が行われる。
【００７１】
ここで、DLL回路２３の安定化には、一般に、約数百ナノ秒から数マイクロ秒かかり、テストモード時において、DLL回路２３がリセットされると、テストモードを設定しなおすのに時間がかかり、テスト時間が増大してしまう。
【００７２】
次に、本実施形態の半導体装置１の動作について説明する。
【００７３】
図６は、半導体装置１のテストモード時における各信号のタイミングチャートである。
【００７４】
なお、以下では、第１および第２のテストが行われるものとし、第１のテストが行われるテストモードを第１のモードと称し、第２のテストが行われるテストモードを第２のモードと称する。
【００７５】
時刻t1において、MRSコマンド６１が入力されたとする。MRSコマンド６１の入力に応じて、アドレス・コマンドデコーダ１８は、Normal MRS信号を活性化させる。Normal MRS信号は、モードレジスタ１９に動作モードを設定する信号であり、第１のモードにおいては、半導体装置１と外部との間で１回のデータの入出力動作でシリアルに入出力されるデータのビット数（バーストレングス）が４となるようなテストモードが設定されるものとする。
【００７６】
また、アドレス・コマンドデコーダ１８は、非活性化したTMRS_NORST信号およびDLLRESET信号を出力する。また、アドレス・コマンドデコーダ１８は、非活性化したテスト制御信号TMRS<0>およびテスト制御信号TMRS<1>を出力する。
【００７７】
図２に示すDLL制御回路２２のテストモードリセット制御回路２１０には、活性化されたNormal MRS信号および非活性化されたTMRS_NORST信号が入力される。
【００７８】
Delay回路２１１は、TMRS_NORST信号を所定期間だけ遅延させたNORST信号をインバータ２１２に出力する。ここで、TMRS_NORST信号は時刻t1以前から非活性化されたままであるので、Delay回路２１１からは非活性化されたNORST信号が出力される。
【００７９】
インバータ２１２は、非活性化されたNORST信号を反転した信号をAND回路２１３に出力する。すなわち、AND回路２１３には、活性化された信号が入力される。
【００８０】
活性化されたNormal MRS信号、および、インバータ２１２から活性化された信号が入力されるので、AND回路２１３は、テストモードリセット信号TRSTを活性化する。
【００８１】
DLLテスト制御回路２２０においては、テストモードレジスタ２２１，２２２それぞれのR端子に活性化されたテストモードリセット信号TRSTが入力される。
【００８２】
活性化されたテストモードリセット信号TRSTのR端子への入力に応じて、テストモードレジスタ２２１は、Test Mode En<0>信号を非活性化し、また、テストモードレジスタ２２２は、Test Mode En<1>信号を非活性化する。
【００８３】
なお、時刻t1前においては、Test Mode En<0>信号およびTest Mode En<1>信号は、不定（Metastable）な状態にある。また、DLL回路２３もロックが行われておらず、不定（Metastable）な状態にある。
【００８４】
時刻t1から１クロック周期経過後の時刻t2において、アドレス・コマンドデコーダ１８は、Normal MRS信号を非活性化する。また、アドレス・コマンドデコーダ１８は、TMRS_NORST信号およびDLLRESET信号を非活性化したままとし、テスト制御信号TMRS<0>およびテスト制御信号TMRS<1>を非活性化したままとする。
【００８５】
テストモードリセット制御回路２１０においては、Normal MRS信号が非活性化されたため、AND回路２１３は、テストモードリセット信号TRSTを非活性化する。
【００８６】
DLLテスト制御回路２２０においては、テストモードレジスタ２２１，２２２それぞれのR端子に非活性化されたテストモードリセット信号TRSTが入力される。ここで、テスト制御信号TMRS<0>およびテスト制御信号TMRS<1>は非活性化されているので、テストモードレジスタ２２１は、Test Mode En<0>信号を非活性化したままとし、テストモードレジスタ２２２は、Test Mode En<1>信号を非活性化したままとする。
【００８７】
時刻t3において、TMRS<0>コマンド６２が入力されたとする。
【００８８】
アドレス・コマンドデコーダ１８は、Normal MRS信号、TMRS_NORST信号およびDLLRESET信号を非活性化したままとし、テスト制御信号TMRS<0>を活性化する。
【００８９】
テストモードリセット制御回路２１０においては、Normal MRS信号が非活性化されたため、AND回路２１３は、テストモードリセット信号TRSTを非活性化する。
【００９０】
DLLテスト制御回路２２０においては、テストモードレジスタ２２１，２２２それぞれのR端子に非活性化されたテストモードリセット信号TRSTが入力される。ここで、テスト制御信号TMRS<0>は活性化されているため、テストモードレジスタ２２１は、Test Mode En<0>信号を活性化する。一方、テスト制御信号TMRS<1>は非活性化されているため、テストモードレジスタ２２２は、Test Mode En<1>信号を非活性化したままとする。
【００９１】
時刻t3から１クロック周期経過後の時刻t4において、アドレス・コマンドデコーダ１８は、テスト制御信号TMRS<0>を非活性化する。なお、テストモードレジスタ２２１，２２２は、活性化されたテストモードリセット信号TRSTが入力されるまで、Test Mode En<0>信号、Test Mode En<1>信号の出力を維持する。したがって、テストモードレジスタ２２１は、テスト制御信号TMRS<0>が非活性化されても、Test Mode En<0>信号を活性化したままとする。
【００９２】
時刻t5において、DLLRESETコマンド６３が入力されたとする。DLLRESETコマンド６３の入力に応じて、アドレス・コマンドデコーダ１８は、DLLRESET信号を活性化させる。
【００９３】
図５に示すDLL回路２３においては、活性化されたDLLRESET信号がCounter回路５０３に入力される。
【００９４】
Counter回路５０３は、活性化されたDLLRESET信号が入力されると、カウンタ値を初期化する。カウンタ値の初期化によりDLL回路２３はリセットされる。リセット後、DLL回路２３をロックするための処理が行われる。なお、上述したように、DLL回路２３のロックには、一般に、約数百ナノ秒から数マイクロ秒かかる。
【００９５】
時刻t5から１クロック周期経過後の時刻t6において、アドレス・コマンドデコーダ１８は、DLLRESET信号を非活性化させる。
【００９６】
DLL回路２３のロック後、第１のテスト（Test Sequence1）が行われる。
【００９７】
図７は、Test Sequence1を示す図である。
【００９８】
ACTコマンド７１の入力後、WRコマンド７２が入力されると、メモリアレイ領域１０のメモリセルへの書き込み状態となる。その後、データパッドDQを介してデータ１〜４が入力され、これらのデータがメモリセルに書き込まれる。データ１〜４のメモリセルへの書き込み後、RDコマンド７３が入力されると、メモリセルに書き込まれたデータ１〜４が読み出され、データパッドDQを介して出力される。その後、PREコマンド７４が入力され、Test Sequence1が終了する。
【００９９】
図６を再び参照すると、Test Sequence1の終了後の時刻t7において、テストモードリセット信号TRSTの活性化を無効とすべき旨を示すTMRS_NORSTコマンド６４が入力されたとする。
【０１００】
アドレス・コマンドデコーダ１８は、TMRS_NORSTコマンド６４の入力に応じて、TMRS_NORST信号を活性化する。なお、アドレス・コマンドデコーダ１８は、Normal MRS信号およびDLLRESET信号については、非活性化のままとする。
【０１０１】
DLL制御回路２２のテストモードリセット制御回路２１０においては、非活性化されたNormal MRS信号がAND回路２１３に入力され、活性化されたTMRS_NORST信号がDelay回路２１１に入力される。
【０１０２】
以下では、Delay回路２１１は、図３に示す構成を有するものとして説明する。
【０１０３】
時刻t7から半クロック周期後の時刻t8において、クロック信号CKが立ち下がる（クロック信号/CKが立ち上がる）と、フリップフロップ回路３０１は、時刻t7以降、活性化されたTMRS_NORST信号が入力されているため、活性化した信号をフリップフロップ回路３０２およびOR回路３０４に出力する。
【０１０４】
OR回路３０４は、フリップフロップ回路３０１から活性化された信号が入力されたため、NORST信号を活性化する。
【０１０５】
時刻t7から１クロック周期後の時刻t9において、アドレス・コマンドデコーダ１８は、TMRS_NORST信号を非活性化する。非活性化されたTMRS_NORST信号は、フリップフロップ回路３０１に入力される。
【０１０６】
時刻t8から１クロック周期経過後の時刻t10において、クロック信号CKが立ち下がる。
【０１０７】
クロック信号CKの立ち下がりに応じて、フリップフロップ回路３０１は、時刻t9以降、非活性化されたTMRS_NORST信号が入力されているため、非活性化した信号をフリップフロップ回路３０２およびOR回路３０４に出力する。また、フリップフロップ回路３０２は、時刻t8以降、活性化された信号が入力されているため、活性化した信号をフリップフロップ回路３０３およびOR回路３０４に出力する。
【０１０８】
OR回路３０４は、フリップフロップ回路３０２から活性化された信号が入力されたため、NORST信号を活性化したままとする。
【０１０９】
時刻t10から１クロック周期経過後の時刻t12において、クロック信号CKが立ち下がる。
【０１１０】
クロック信号CKの立ち下がりに応じて、フリップフロップ回路３０１は、時刻t9以降、非活性化されたTMRS_NORST信号が入力されているため、非活性化した信号をフリップフロップ回路３０２およびOR回路３０４に出力する。また、フリップフロップ回路３０２は、時刻t10以降、非活性化された信号が入力されているため、非活性化した信号をフリップフロップ回路３０３およびOR回路３０４に出力する。また、フリップフロップ回路３０３は、時刻t10以降、活性化された信号が入力されているため、活性化した信号をOR回路３０４に出力する。
【０１１１】
OR回路３０４は、フリップフロップ回路３０３から活性化された信号が入力されたため、NORST信号を活性化したままとする。
【０１１２】
時刻t12から１クロック周期経過後の時刻t14において、クロック信号CKが立ち下がる。
【０１１３】
クロック信号CKの立ち下がりに応じて、フリップフロップ回路３０１は、時刻t9以降、非活性化されたTMRS_NORST信号が入力されているため、非活性化した信号をフリップフロップ回路３０２およびOR回路３０４に出力する。また、フリップフロップ回路３０２は、時刻t10以降、非活性化された信号が入力されているため、非活性化した信号をフリップフロップ回路３０２およびOR回路３０４に出力する。また、フリップフロップ回路３０３は、時刻t12以降、非活性化された信号が入力されているため、非活性化した信号をOR回路３０４に出力する。
【０１１４】
OR回路３０４は、フリップフロップ回路３０１〜３０３の全てから非活性化された信号が入力されたため、NORST信号を非活性化する。
【０１１５】
このように、Delay回路２１１はTMRS_NORST信号が非活性化されてからNORST信号が非活性化されるまでの期間を、TMRS_NORST信号が活性化されてからNORST信号が活性化されるまでの期間よりも長くすることができる。
【０１１６】
なお、Delay回路２１１が、図４に示す構成を有する場合にも、TMRS_NORST信号が非活性化されてからNORST信号が非活性化されるまでの期間を、TMRS_NORST信号が活性化されてからNORST信号が活性化されるまでの期間よりも長くすることができる。
【０１１７】
以下では、TMRS_NORST信号の活性化時および非活性化時における図４に示す各部の動作について説明する。
【０１１８】
なお、以下では、N型トランジスタ４０２およびP型トランジスタ４０４は、P型トランジスタ４０１およびN型トランジスタ４０５よりも、チャネル幅が広く、また、チャネル長が短いものとする。
【０１１９】
まず、TMRS_NORST信号の活性化時の動作について説明する。
【０１２０】
活性化されたTMRS_NORST信号は、CMOS４０８を構成するP型トランジスタ４０１およびN型トランジスタ４０２のゲートとOR回路４０７とに入力される。CMOS４０８は、TMRS_NORST信号を反転させ、非活性化した信号を出力する。
【０１２１】
なお、活性化されたTMRS_NORST信号の入力に応じて、N型トランジスタ４０２がオンとなり、ドレイン電流が流れる。ここで、トランジスタのドレイン電流は、トランジスタのチャネル幅が広く、チャネル長が短いほど大きくなる。そのため、N型トランジスタ４０２のドレイン電流は、P型トランジスタ４０１のドレイン電流よりも大きい。
【０１２２】
N型トランジスタ４０１のドレイン電流により、MOSキャパシタとして動作するP型トランジスタ４０３の充電が行われる。P型トランジスタ４０３の充電後、CMOS４０８により非活性化された信号がCMOS４０９に入力される。
【０１２３】
CMOS４０８により非活性化された信号は、CMOS４０９を構成するP型トランジスタ４０４およびN型トランジスタ４０５に入力される。CMOS４０９は、非活性化された信号を反転させ、活性化した信号を出力する。
【０１２４】
なお、非活性化された信号の入力に応じて、P型トランジスタ４０４がオンとなり、ドレイン電流が流れる。ここで、上述したように、トランジスタのドレイン電流は、トランジスタのチャネル幅が広く、チャネル長が短いほど大きくなる。そのため、P型トランジスタ４０４のドレイン電流は、N型トランジスタ４０５のドレイン電流よりも大きい。
【０１２５】
P型トランジスタ４０４のドレイン電流により、MOSキャパシタとして動作するN型トランジスタ４０６の充電が行われる。N型トランジスタ４０３の充電後、CMOS４０８により活性化された信号がOR回路４０７に入力される。
【０１２６】
OR回路４０７は、アドレス・コマンドデコーダ１８からの活性化されたTMRS_NORST信号の入力およびCOMS４０９からの活性化された信号の入力に応じて、NORST信号を活性化する。
【０１２７】
次に、TMRS_NORST信号の非活性化時の動作について説明する。
【０１２８】
非活性化されたTMRS_NORST信号は、CMOS４０８を構成するP型トランジスタ４０１およびN型トランジスタ４０２のゲートとOR回路４０７とに入力される。CMOS４０８は、TMRS_NORST信号を反転させ、活性化した信号を出力する。
【０１２９】
なお、非活性化されたTMRS_NORST信号の入力に応じて、P型トランジスタ４０２がオンとなり、ドレイン電流が流れる。ここで、上述したように、P型トランジスタ４０１のドレイン電流は、N型トランジスタ４０２のドレイン電流よりも小さい。そのため、TMRS_NORST信号の活性化時よりも、P型トランジスタ４０３の充電に時間がかかる。P型トランジスタ４０３の充電後、CMOS４０８により活性化された信号がCMOS４０９に入力される。
【０１３０】
CMOS４０８により活性化された信号は、CMOS４０９を構成するP型トランジスタ４０４およびN型トランジスタ４０５に入力される。CMOS４０９は、活性化された信号を反転させ、非活性化した信号を出力する。
【０１３１】
なお、活性化された信号の入力に応じて、N型トランジスタ４０５がオンとなり、ドレイン電流が流れる。ここで、上述したように、N型トランジスタ４０５のドレイン電流は、P型トランジスタ４０４のドレイン電流はよりも小さい。そのため、TMRS_NORST信号の活性化時よりも、P型トランジスタ４０３の充電に時間がかかる。P型トランジスタ４０３の充電後、CMOS４０９により非活性化された信号がOR回路４０７に入力される。
【０１３２】
OR回路４０７は、アドレス・コマンドデコーダ１８からの非活性化されたTMRS_NORST信号の入力およびCOMS４０９からの非活性化された信号の入力に応じて、NORST信号を非活性化する。ここで、上述したように、TMRS_NORST信号の非活性化時には、TMRS_NORST信号の活性化時よりも、P型トランジスタ４０３およびN型トランジスタ４０６の充電に時間がかかる。そのため、TMRS_NORST信号が非活性化されてからNORST信号が非活性化されるまでの期間を、TMRS_NORST信号が活性化されてからNORST信号が活性化されるまでの期間よりも長くすることができる。
【０１３３】
図６を再び参照すると、時刻t10と時刻t12との間の時刻t11において、MRSコマンド６５が入力されたとする。MRSコマンド６５の入力に応じて、アドレス・コマンドデコーダ１８は、Normal MRS信号を活性化させる。Normal MRS信号は、モードレジスタ１９に動作モードを設定する信号であり、第２のモードにおいては、バーストレングスが８となるようなテストモードが設定されるものとする。また、アドレス・コマンドデコーダ１８は、TMRS_NORST信号およびDLLRESET信号を非活性化したままとする。
【０１３４】
DLL制御回路２２のテストモードリセット制御回路２１０には、活性化されたNormal MRS信号および非活性化されたTMRS_NORST信号が入力される。
【０１３５】
ここで、上述したように、時刻t11においては、Delay回路２１１は、NORST信号を活性化している。インバータ２１２は、Delay回路２１１により活性化された信号NORSTを反転した信号をAND回路２１３に出力する。すなわち、AND回路２１３には、非活性化された信号が入力される。
【０１３６】
活性化されたNormal MRS信号の入力およびインバータ２１２からの非活性化された信号の入力に応じて、AND回路２１３は、テストモードリセット信号TRSTを非活性化したままとする。
【０１３７】
DLLテスト制御回路２２０においては、テストモードレジスタ２２１，２２２に非活性化されたテストモードリセット信号TRSTが入力される。そのため、テストモードレジスタ２２１から出力されるTest Mode En<0>信号は活性化されたままとなる。
【０１３８】
ここで、MRSコマンド６１の入力時と同様に、MRSコマンド６５の入力に応じて、テストモードリセット信号TRSTが活性化されると、Test Mode En<0>信号が非活性化されるため、DLL回路２３の動作が不定状態になってしまうことがある。DLL回路２３の動作が不定状態になると、再度、DLL回路２３をロックし直す必要がある。上述したように、DLL回路２３のロックには、約数百ナノ秒から数マイクロ秒かかり、テスト時間が増大してしまう。そこで、本実施形態においては、上述したように、MRSコマンド６５の入力前に、テストモードリセット信号TRSTの活性化を無効とすべき旨を示すTMRS_NORSTコマンド６４を入力し、TMRS_NORSTコマンド６４の入力後、所定期間はNORST信号を活性化させる。なお、所定期間は、TMRS_NORSTコマンド６４の入力後、MRSコマンド６５が入力される期間よりも長い期間が設定される。こうすることで、NORST信号が活性化されている間は、MRSコマンド６５が入力されても、テストモードリセット信号TRSTが活性化されないようにし、DLL回路２３が不定な状態となることを防ぐことができる。その結果、DLL回路２３のロックをやり直す必要が無くなり、テスト時間が増大するのを防ぐことができる。また、NORST信号が活性化される期間は限られているため、例えば、電源投入時に誤ってTMRS_NORST信号が活性化され、NORST信号が活性化されても、所定期間経過後にはNORST信号が非活性化されるので、確実にテストモードをリセットすることができる。これは、通常動作モードにおいては、モードレジスタセットコマンドが入力される頃には、NORST信号が非活性化されているためである。
【０１３９】
時刻t11から１クロック周期経過後の時刻t13において、アドレス・コマンドデコーダ１８は、Normal MRS信号を非活性化する。
【０１４０】
MRSコマンド６５の入力後、第２のテストのテスト（Test Sequence2）が行われる。
【０１４１】
図８は、Test Sequence2を示す図である。
【０１４２】
ACTコマンド８１の入力後、WRコマンド８２が入力されると、メモリアレイ領域１０のメモリセルへの書き込み状態となる。その後、データパッドDQを介してデータ１〜８が入力され、これらのデータがメモリセルに書き込まれる。データ１〜８のメモリセルへの書き込み後、RDコマンド８３が入力されると、メモリセルに書き込まれたデータ１〜８が読み出され、データパッドDQを介して出力される。その後、PREコマンド８４が入力され、Test Sequence2が終了する。
【０１４３】
このように本実施形態によれば、半導体装置１は、テストモード時の所定期間内は、テストモードをリセットすべき旨を示すコマンドが入力されても、テストモードリセット信号TRSTを活性化しない。
【０１４４】
そのため、所定期間内はテストモードがリセットされることがなくなるので、DLL回路２３のロックをやり直す必要が無くなり、テスト時間が増大するのを防ぐことができる。また、通常動作モードにおいては、モードレジスタセットコマンドが入力される頃には、NORST信号が非活性化されているため、例えば、電源投入時に誤ってTMRS_NORST信号が活性化され、NORST信号が活性化されても、所定期間経過後にはNORST信号が非活性化されるので、確実にテストモードをリセットすることができる。
【０１４５】
なお、本実施形態においては、半導体装置１がDRAMである例を用いて説明したが、これに限られるものではなく、例えば、SRAM（Static Random Access Memory）、PRAM（Phase Change RAM）、フラッシュメモリなどであってもよい。
【０１４６】
また、本実施形態においては、テスト対象の回路がDLL回路２３である例を用いて説明したが、これに限られるものではなく、例えば、PLL（Phase Lock Loop）回路、電源回路などのロックに時間がかかる回路であってもよい。
【符号の説明】
【０１４７】
１ 半導体装置
１０ メモリアレイ領域
１１ａ，１１ｂ クロックパッド
１２ａ〜１２ｎ アドレスパッド
１３ａ〜１３ｃ コマンドパッド
１４ クロック入力回路
１５ アドレス入力回路
１７ コマンド入力回路
１８ アドレス・コマンドデコーダ
１９ モードレジスタ
２０ ロウデコーダ
２１ カラムデコーダ
２２ DLL制御回路
２３ DLL回路
２４ コマンド制御部
２５ 入出力回路
２６ 内部電圧発生回路
２７ａ，２７ｂ 電源パッド
ＤＱ１〜ＤＱｍ データパッド
２１０ テストモードリセット制御回路
２１１ Delay回路
２１２ インバータ
２１３ AND回路
２２０ DLLテスト制御回路
２２１，２２２ テストモードレジスタ
３０１，３０２，３０３ フリップフロップ回路
３０４ OR回路
４０１，４０３，４０４ P型トランジスタ
４０２，４０５，４０６ N型トランジスタ
４０７ OR回路
５０１ 入出力レプリカ回路
５０２ Phase Detector回路
５０３ Counter回路
５０４ Variable Delay回路
６１，６５ MRSコマンド
６２ TMRS<0>コマンド
６３ DLLRESETコマンド
６４ TMRS_NORSTコマンド
７１，８１ ACTコマンド
７２，８２ WRコマンド
７３，８３ RDコマンド
７４，８４ PREコマンド
【技術分野】
【０００１】
本発明は、テストモードを備える半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、評価や選別を行うためのテストモードを備えている。このような半導体装置においては、通常動作モード時に誤ってテストモードが有効になると、誤作動が生じてしまう。特に、電源投入時には、半導体装置の内部回路が不安定であるため、誤ってテストモードが有効になってしまうことがある。
【０００３】
そこで、特許文献１（特開２００５−３３１３１１号公報）には、専用の外部端子を有し、その外部端子を介してテストモードをリセットする旨が入力されると、テストモードをリセットする半導体装置が開示されている。
【０００４】
また、ＤＤＲ２ ＤＲＡＭ（Double-Data-Rate2 DRAM）などのようにテストモードをリセットする旨を入力するための専用の外部端子を有さない半導体装置においては、所定のコマンドの入力に応じて、テストモードがリセットされる。なお、所定のコマンドは、例えば、半導体装置のinitialize sequenceの実行時などに入力されるコマンドである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３３１３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、所定のコマンドの入力に応じてテストモードをリセットする半導体装置においては、initialize sequenceの実行時などに入力される所定のコマンドに応じて、テストモードがリセットされる。そのため、テストモード時に、テストモードのリセットが不要である場合にも、所定のコマンドの入力に応じてリセットされるため、テストモードの再設定が必要となり、テスト時間が増大するという問題がある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、
通常動作モードまたはテストモードで動作する半導体装置であって、
前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させるテスト制御回路と、
前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化して前記テスト制御回路に入力し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないテストモードリセット制御回路と、を有する。
【０００８】
本発明の半導体装置の制御方法は、
通常動作モードまたはテストモードで動作する半導体装置の制御方法であって、
前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させ、
前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しない。
【発明の効果】
【０００９】
本発明によれば、テストモードにおける所定期間内は、所定のコマンドが入力されても、テストモードリセット信号を活性化しないため、テストモードがリセットされることがなく、テストモードの再設定が不要となり、テスト時間の増大を防ぐことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態の半導体装置の構成を示す図である。
【図２】図１に示すDLL制御回路の構成を示す図である。
【図３】図２に示すDelay回路の構成の一例を示す図である。
【図４】図２に示すDelay回路の構成の他の一例を示す図である。
【図５】図１に示すDLL回路の構成を示す図である。
【図６】図１に示す半導体装置の動作を示すタイミングチャートである。
【図７】図６に示すTest Sequence1を示す図である。
【図８】図６に示すTest Sequence2を示す図である。
【発明を実施するための形態】
【００１１】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００１２】
図１は、本発明の一実施形態の半導体装置１の構成を示すブロック図である。
【００１３】
図１に示す半導体装置１は、メモリアレイ領域１０と、クロックパッド１１ａ，１１ｂと、アドレスパッド１２ａ〜１２ｎと、コマンドパッド１３ａ〜１３ｃと、クロック入力回路１４と、アドレス入力回路１５と、コマンド入力回路１７と、アドレス・コマンドデコーダ１８と、モードレジスタ１９と、ロウデコーダ２０と、カラムデコーダ２１と、DLL制御回路２２と、DLL回路２３と、入出力回路２５と、データパッドＤＱ０〜ＤＱｍと、内部電圧発生回路２６と、電源パッド２７ａ，２７ｂと、を有する。
【００１４】
メモリアレイ領域１０においては、不図示の複数のメモリセルがロウ方向およびカラム方向にアレイ状に配置されている。また、メモリアレイ領域１０においては、不図示の複数のワード線と複数のビット線とが交差している。複数のメモリセルの各々は、ワード線とビット線との交点に位置している。また、不図示の複数のセンスアンプが、複数のビット線に対応して、接続されている。
【００１５】
クロックパッド１１ａ，１１ｂはそれぞれ、外部クロック信号CK，/CKが供給されるパッドである。各パッドに供給された外部クロック信号CK，/CKは、クロック入力回路１４に入力される。なお、信号名の先頭に「/」が付されている信号は、対応する信号の反転信号またはローアクティブな信号であることを意味する。したがって、外部クロック信号CK，/CKは互いに相補の信号である。
【００１６】
アドレスパッド１２ａ〜１２ｎは、アクセス対象のメモリセルのロウアドレスおよびカラムアドレスなどを示すアドレス信号ADDが供給されるパッドである。供給されたアドレス信号ADDは、アドレス入力回路１５に入力される。
【００１７】
コマンドパッド１３ａ〜１３ｃはそれぞれ、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WENなどのコマンド信号が入力されるパッドである。これらのコマンド信号は、コマンド入力回路１７に供給される。
【００１８】
クロック入力回路１４は、クロックパッド１１ａ，１１ｂを介して入力された外部クロック信号CK，/CKに基づき内部クロック信号ICLKを生成し、DLL制御回路２２、DLL回路２３など、各部に入力する。
【００１９】
アドレス入力回路１５は、アドレスパッド１２ａ〜１２ｎを介して入力されたアドレス信号ADDをアドレス・コマンドデコーダ１８に出力する。
【００２０】
コマンド入力回路１７は、コマンドパッド１３ａ〜１３ｃを介して入力されたロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WENなどのコマンド信号をアドレス・コマンドデコーダ１８に出力する。
【００２１】
アドレス・コマンドデコーダ１８は、アドレス入力回路１５から入力されたアドレス信号ADDのうち、ロウアドレスについてはロウデコーダ２０に出力し、カラムアドレスについてはカラムデコーダ２１に出力する。また、アドレス・コマンドデコーダ１８は、モードレジスタセットにエントリしている場合には、アドレス信号ADDをモードレジスタ１９に出力する。アドレス信号ADDの入力により、モードレジスタ１９の内容が更新される。
【００２２】
また、アドレス・コマンドデコーダ１８は、テスト制御信号TMRS<0>およびテスト制御信号TMRS<1>をDLL制御回路２２に出力する。また、アドレス・コマンドデコーダ１８は、内部クロック信号ICLKに同期して、コマンド入力回路１７から入力されたコマンド信号に基づきコマンドをデコードし、デコードしたコマンドに応じた信号をモードレジスタ１９、ロウデコーダ２０、カラムデコーダ２１、DLL制御回路２２、DLL回路２３に出力する。
【００２３】
モードレジスタ１９は、半導体装置１の動作モードを格納する。モードレジスタ１９へのアドレス・コマンドデコーダ１８からのNormal MRS信号の入力に応じて、動作モードが設定される。
【００２４】
ロウデコーダ２０は、アドレス・コマンドデコーダ１８から入力されたロウアドレスに基づき、ワード線を選択する。
【００２５】
カラムデコーダ２１は、アドレス・コマンドデコーダ１８から入力されたカラムアドレスに基づき、センスアンプを選択する。選択されたセンスアンプに接続するビット線は、入出力回路２５に接続される。
【００２６】
DLL制御回路２２は、アドレス・コマンドデコーダ１８から入力されるテスト制御信号TMRS<0>、テスト制御信号TMRS<1>、Normal MRS信号、TMRS_NORST信号およびDLLRESET信号に基づき、DLL回路２３にテストモードを設定するTest Mode En<0>信号およびTest Mode En<1>信号を生成し、DLL回路２３に出力する。
【００２７】
DLL回路２３は、アドレス・コマンドデコーダ１８およびDLL制御回路２２からなるコマンド制御部２４により動作が制御され、内部クロック信号ICLKと外部クロック信号CKとの位相のずれを調整する回路である。DLL回路２３は、外部クロック信号CKに同期するクロック信号DLL_CLKを生成し、入出力回路２５に出力する。また、DLL回路２３は、DLL制御回路２２からのTest Mode En<0>信号およびTest Mode En<1>信号の入力に応じてテストモードへと移行し、アドレス・コマンドデコーダ１８からのDLLRESET信号の入力に応じてリセットされる。
【００２８】
入出力回路２５は、DLL回路２３から入力されるクロック信号DLL_CLKに基づき、データパッドＤＱを介した、半導体装置１の外部との間のデータの入出力のタイミングやデータストローブ信号のスキュー（入力タイミングのずれ）の調整を行う。
【００２９】
内部電圧発生回路２６は、電源パッド２７ａを介して供給される外部電源電圧VDD、および、電源パッド２７ｂを介して供給される接地電圧VSSに基づき、内部電圧VPERI，VODPPなどを生成し、各部に供給する。
【００３０】
次に、DLL制御回路２２の構成について図２を参照して説明する。
【００３１】
図２に示すDLL制御回路２２は、テストモードリセット制御回路２１０とDLLテスト制御回路２２０とを有する。
【００３２】
テストモードリセット制御回路２１０は、Delay回路２１１と、インバータ２１２と、AND回路２１３と、を有する。
【００３３】
Delay回路２１１は、図２においては不図示のアドレス・コマンドデコーダ１８から入力されるTMRS_NORST信号を所定期間だけ遅延させたNORST信号をインバータ２１２に出力する。なお、TMRS_NORST信号は、通常は非活性化され、所定のコマンドの入力に応じて活性化される信号である。
【００３４】
インバータ２１２は、Delay回路２１１から入力されるNORST信号を反転して、AND回路２１３に出力する。
【００３５】
AND回路２１３は、アドレス・コマンドデコーダ１８から入力されるNormal MRS信号とインバータ回路２１２から入力される信号との論理積に応じて、テストモードリセット信号TRSTを活性化または非活性化してDLLテスト制御回路２２０に出力する。
【００３６】
したがって、テストモードリセット制御回路２１０は、非活性化されたTMRS_NORST信号、および、活性化されたNormal MRS信号が入力されると、テストモードリセット信号TRSTを活性化してDLLテスト制御回路２２０に出力する。また、テストモードリセット制御回路２１０は、活性化されたTMRS_NORST信号、および、活性化されたNormal MRS信号が入力されると、Delay回路２１１によりTMRS_NORST信号が遅延される所定期間内はテストモードリセット信号TRSTを活性化させない。
【００３７】
DLLテスト制御回路２２０は、テストモードレジスタ２２１，２２２を有する。
【００３８】
テストモードレジスタ２２１は、フリップフロップ回路であり、S（Set）端子には図２においては不図示のアドレス・コマンドデコーダ１８からテスト制御信号TMRS<0>が入力され、R（Reset）端子にはテストモードリセット制御回路２１０からテストモードリセット信号TRSTが入力される。テストモードレジスタ２２１は、S端子へのテスト制御信号TMRS<0>の入力に応じて、Q端子からTest Mode En<0>信号をDLL回路２３に出力する。また、テストモードレジスタ２２１は、R端子への活性化されたテストモードリセット信号TRSTの入力に応じて、DLL回路２３への出力をリセットする。
【００３９】
テストモードレジスタ２２２は、フリップフロップ回路であり、S端子にはアドレス・コマンドデコーダ１８からテスト制御信号TMRS<1>が入力され、R端子にはテストモードリセット制御回路２１０からテストモードリセット信号TRSTが入力される。テストモードレジスタ２２２は、S端子へのテスト制御信号TMRS<1>の入力に応じて、Q端子からTest Mode En<1>信号をDLL回路２３に出力する。また、テストモードレジスタ２２１は、R端子への活性化されたテストモードリセット信号TRSTの入力に応じて、DLL回路２３への出力をリセットする。
【００４０】
したがって、DLLテスト制御回路２２０は、DLL回路２３の動作を制御する回路であり、テスト制御信号TMRS<0>およびテスト制御信号TMRS<1>が入力されると、Test Mode En<0>信号およびTest Mode En<1>信号を活性化してDLL回路２３に入力し、DLL回路２３をテストモードに設定する。また、DLLテスト制御回路２２０は、活性化したテストモードリセット信号TRSTが入力されると、テストモードをリセットする。
【００４１】
次に、Delay回路２１１の構成について図３を参照して説明する。
【００４２】
図３に示すDelay回路２１１は、フリップフロップ回路３０１〜３０３と、OR回路３０４と、を有する。
【００４３】
フリップフロップ回路３０１は、D端子には図３においては不図示のアドレス・コマンドデコーダ１８が接続されてTMRS_NORST信号が入力され、外部クロック信号/CKの立ち上がりに応じてD端子への入力をQ端子から出力する。
【００４４】
フリップフロップ回路３０２は、D端子にはフリップフロップ回路３０１のQ端子が接続され、外部クロック信号/CKの立ち上がりに応じてD端子への入力をQ端子から出力する。
【００４５】
フリップフロップ回路３０３は、D端子にはフリップフロップ回路３０２のQ端子が接続され、外部クロック信号/CKの立ち上がりに応じてD端子への入力をQ端子から出力する。
【００４６】
OR回路３０４は、フリップフロップ回路３０１〜３０３それぞれのQ端子が接続され、各Q端子から出力される信号の論理和に応じて、NORST信号を活性化または非活性化して、図３においては不図示のインバータ２１２に出力する。
【００４７】
なお、図３においては、Delay回路２１１が、外部クロック信号/CKに同期する同期式の回路である場合を例として説明したが、これに限られるものではない。
【００４８】
Delay回路２１１の他の構成について図４を参照して説明する。
【００４９】
図４に示すDelay回路２１１は、P型トランジスタ４０１，４０３，４０４と、N型トランジスタ４０２，４０５，４０６と、OR回路４０７と、を有する。
【００５０】
P型トランジスタ４０１は、ゲートには図４においては不図示のアドレス・コマンドデコーダ１８が接続されてTMRS_NORST信号が入力され、ソースには電源が接続され、ドレインにはN型トランジスタ４０２のドレインが接続される。
【００５１】
N型トランジスタ４０２は、ゲートにはアドレス・コマンドデコーダ１８が接続されてTMRS_NORST信号が入力され、ソースには接地電位が接続され、ドレインにはP型トランジスタ４０１のドレインが接続される。P型トランジスタ４０１とN型トランジスタ４０２とはCMOS（Complementary Metal Oxide Semiconductor）４０８を構成する。
【００５２】
Ｐ型トランジスタ４０３は、ゲートにはＰ型トランジスタ４０１およびＮ型トランジスタ４０２のドレインが接続され、ソースには電源が接続され、ドレインにはソースが接続される。Ｐ型トランジスタ４０３は、電荷を蓄積するMOSキャパシタとして動作する。
【００５３】
Ｐ型トランジスタ４０４は、ゲートにはＰ型トランジスタ４０１およびＮ型トランジスタ４０２のドレインとＰ型トランジスタ４０３のゲートとが接続され、ソースには電源が接続され、ドレインにはＮ型トランジスタ４０５のドレインが接続される。
【００５４】
N型トランジスタ４０５は、ゲートにはＰ型トランジスタ４０１およびＮ型トランジスタ４０２のドレインとＰ型トランジスタ４０３のゲートとが接続され、ソースには接地電位が接続され、ドレインにはP型トランジスタ４０４のドレインが接続される。P型トランジスタ４０４とN型トランジスタ４０５とはCMOS４０９を構成する。
【００５５】
Ｎ型トランジスタ４０６は、ゲートにはＰ型トランジスタ４０４およびＮ型トランジスタ４０５のドレインが接続され、ソースには接地電位が接続され、ドレインにはソースが接続される。Ｎ型トランジスタ４０６は、MOSキャパシタとして動作する。
【００５６】
OR回路４０７は、アドレス・コマンドデコーダ１８から入力されるTMRS_NORST信号とCMOS４０９から入力される信号との論理和に応じて、NORST信号を活性化または非活性化して、図２においては不図示のインバータ２１２に出力する。
【００５７】
なお、図３および図４に示す各部の動作の詳細については後述する。
【００５８】
次に、DLL回路２３の構成について図５を参照して説明する。
【００５９】
図５に示すDLL回路２３は、入出力レプリカ回路５０１と、Phase Detector回路５０２と、Counter回路５０３と、Variable Delay回路５０４と、を有する。
【００６０】
入出力レプリカ回路５０１は、入出力回路２５と実質的に同一の回路構成を有し、Variable Delay回路５０４から入力されたクロック信号DLL_CLKを、入出力回路２５と等価の遅延長だけ遅延させたRCLK信号をPhase Detector回路５０２に出力する。
【００６１】
Phase Detector回路５０２は、図５においては不図示のクロック入力回路１４から入力された内部クロック信号ICLKの位相と入出力レプリカ回路５０１から入力されたRCLK信号の位相とを比較し、比較結果を示すPhase Result信号をCounter回路５０３に出力する。
【００６２】
Counter回路５０３は、遅延長を保持するための複数ビットのカウンタであり、Phase Result信号に応じてカウンタ値を増減させ、保持しているカウンタ値（遅延長）を示すCounter Value信号をVariable Delay回路５０４に出力する。また、Counter回路５０３は、図５においては不図示のアドレス・コマンドデコーダ１８からDLLRESET信号が入力されると、カウンタ値をリセットする。また、Counter回路５０３は、図５においては不図示のDLL制御回路２２から入力されるTest Mode En<0>信号およびTest Mode En<1>信号に応じて、テストモードにおいてカウンタ値を増減させる最小刻み幅を変更する。例えば、Counter回路５０３は、最小刻み幅を、Test Mode En<0>信号が入力された場合には、5psから10psに変更し、Test Mode En<1>信号が入力された場合には、5psから20psに変更する。
【００６３】
Variable Delay回路５０４は、内部クロック信号ICLKをCounter回路５０３から入力されるCounter Value信号に示される遅延長だけ遅延させたクロック信号DLL_CLKを、入出力レプリカ回路５０１および図５においては不図示の入出力回路２５に出力する。
【００６４】
上述したDLL回路２３の基本動作について説明する。
【００６５】
DLLRESET信号が入力されると、Counter回路５０３は、カウンタ値をリセットする。
【００６６】
次に、Phase Detector回路５０２が、内部クロック信号ICLKの位相とRCLK信号の位相とを比較し、Phase Result信号を出力する。
【００６７】
Counter回路５０３は、Phase Result信号に示される比較結果が、RCLK信号の位相が内部クロック信号ICLKの位相よりも早い旨を示すものである場合にはカウンタ値を増やし、RCLK信号の位相が内部クロック信号ICLKの位相よりも遅い旨を示すものである場合にはカウンタ値を減らす。
【００６８】
Variable Delay回路５０４は、内部クロック信号ICLKをCounter回路５０３のカウンタ値に応じた遅延長だけ遅延させる。
【００６９】
上述した処理が、内部クロック信号ICLKの位相とRCLK信号の位相とが一致するまで、すなわちロックが完了するまで繰り返される。
【００７０】
通常動作モード時には、電源投入後、モードレジスタセットコマンドに応じて、テストモードがリセットされた後、DLLRESETコマンドの入力に応じてDLL回路２３がリセットされた後に、ロックされて安定化される。DLL回路２３から出力されるクロック信号DLL_CLKは、データ読み出し時のデータ出力のタイミング制御などに使用される。また、使用中の温度変動、電圧変動などにより、同じカウンタ値であっても遅延長が変わることがある。そのため、遅延長の変動に追従するように、随時、内部クロック信号ICLKの位相とRCLK信号の位相との比較、および、カウンタ値の更新が行われる。
【００７１】
ここで、DLL回路２３の安定化には、一般に、約数百ナノ秒から数マイクロ秒かかり、テストモード時において、DLL回路２３がリセットされると、テストモードを設定しなおすのに時間がかかり、テスト時間が増大してしまう。
【００７２】
次に、本実施形態の半導体装置１の動作について説明する。
【００７３】
図６は、半導体装置１のテストモード時における各信号のタイミングチャートである。
【００７４】
なお、以下では、第１および第２のテストが行われるものとし、第１のテストが行われるテストモードを第１のモードと称し、第２のテストが行われるテストモードを第２のモードと称する。
【００７５】
時刻t1において、MRSコマンド６１が入力されたとする。MRSコマンド６１の入力に応じて、アドレス・コマンドデコーダ１８は、Normal MRS信号を活性化させる。Normal MRS信号は、モードレジスタ１９に動作モードを設定する信号であり、第１のモードにおいては、半導体装置１と外部との間で１回のデータの入出力動作でシリアルに入出力されるデータのビット数（バーストレングス）が４となるようなテストモードが設定されるものとする。
【００７６】
また、アドレス・コマンドデコーダ１８は、非活性化したTMRS_NORST信号およびDLLRESET信号を出力する。また、アドレス・コマンドデコーダ１８は、非活性化したテスト制御信号TMRS<0>およびテスト制御信号TMRS<1>を出力する。
【００７７】
図２に示すDLL制御回路２２のテストモードリセット制御回路２１０には、活性化されたNormal MRS信号および非活性化されたTMRS_NORST信号が入力される。
【００７８】
Delay回路２１１は、TMRS_NORST信号を所定期間だけ遅延させたNORST信号をインバータ２１２に出力する。ここで、TMRS_NORST信号は時刻t1以前から非活性化されたままであるので、Delay回路２１１からは非活性化されたNORST信号が出力される。
【００７９】
インバータ２１２は、非活性化されたNORST信号を反転した信号をAND回路２１３に出力する。すなわち、AND回路２１３には、活性化された信号が入力される。
【００８０】
活性化されたNormal MRS信号、および、インバータ２１２から活性化された信号が入力されるので、AND回路２１３は、テストモードリセット信号TRSTを活性化する。
【００８１】
DLLテスト制御回路２２０においては、テストモードレジスタ２２１，２２２それぞれのR端子に活性化されたテストモードリセット信号TRSTが入力される。
【００８２】
活性化されたテストモードリセット信号TRSTのR端子への入力に応じて、テストモードレジスタ２２１は、Test Mode En<0>信号を非活性化し、また、テストモードレジスタ２２２は、Test Mode En<1>信号を非活性化する。
【００８３】
なお、時刻t1前においては、Test Mode En<0>信号およびTest Mode En<1>信号は、不定（Metastable）な状態にある。また、DLL回路２３もロックが行われておらず、不定（Metastable）な状態にある。
【００８４】
時刻t1から１クロック周期経過後の時刻t2において、アドレス・コマンドデコーダ１８は、Normal MRS信号を非活性化する。また、アドレス・コマンドデコーダ１８は、TMRS_NORST信号およびDLLRESET信号を非活性化したままとし、テスト制御信号TMRS<0>およびテスト制御信号TMRS<1>を非活性化したままとする。
【００８５】
テストモードリセット制御回路２１０においては、Normal MRS信号が非活性化されたため、AND回路２１３は、テストモードリセット信号TRSTを非活性化する。
【００８６】
DLLテスト制御回路２２０においては、テストモードレジスタ２２１，２２２それぞれのR端子に非活性化されたテストモードリセット信号TRSTが入力される。ここで、テスト制御信号TMRS<0>およびテスト制御信号TMRS<1>は非活性化されているので、テストモードレジスタ２２１は、Test Mode En<0>信号を非活性化したままとし、テストモードレジスタ２２２は、Test Mode En<1>信号を非活性化したままとする。
【００８７】
時刻t3において、TMRS<0>コマンド６２が入力されたとする。
【００８８】
アドレス・コマンドデコーダ１８は、Normal MRS信号、TMRS_NORST信号およびDLLRESET信号を非活性化したままとし、テスト制御信号TMRS<0>を活性化する。
【００８９】
テストモードリセット制御回路２１０においては、Normal MRS信号が非活性化されたため、AND回路２１３は、テストモードリセット信号TRSTを非活性化する。
【００９０】
DLLテスト制御回路２２０においては、テストモードレジスタ２２１，２２２それぞれのR端子に非活性化されたテストモードリセット信号TRSTが入力される。ここで、テスト制御信号TMRS<0>は活性化されているため、テストモードレジスタ２２１は、Test Mode En<0>信号を活性化する。一方、テスト制御信号TMRS<1>は非活性化されているため、テストモードレジスタ２２２は、Test Mode En<1>信号を非活性化したままとする。
【００９１】
時刻t3から１クロック周期経過後の時刻t4において、アドレス・コマンドデコーダ１８は、テスト制御信号TMRS<0>を非活性化する。なお、テストモードレジスタ２２１，２２２は、活性化されたテストモードリセット信号TRSTが入力されるまで、Test Mode En<0>信号、Test Mode En<1>信号の出力を維持する。したがって、テストモードレジスタ２２１は、テスト制御信号TMRS<0>が非活性化されても、Test Mode En<0>信号を活性化したままとする。
【００９２】
時刻t5において、DLLRESETコマンド６３が入力されたとする。DLLRESETコマンド６３の入力に応じて、アドレス・コマンドデコーダ１８は、DLLRESET信号を活性化させる。
【００９３】
図５に示すDLL回路２３においては、活性化されたDLLRESET信号がCounter回路５０３に入力される。
【００９４】
Counter回路５０３は、活性化されたDLLRESET信号が入力されると、カウンタ値を初期化する。カウンタ値の初期化によりDLL回路２３はリセットされる。リセット後、DLL回路２３をロックするための処理が行われる。なお、上述したように、DLL回路２３のロックには、一般に、約数百ナノ秒から数マイクロ秒かかる。
【００９５】
時刻t5から１クロック周期経過後の時刻t6において、アドレス・コマンドデコーダ１８は、DLLRESET信号を非活性化させる。
【００９６】
DLL回路２３のロック後、第１のテスト（Test Sequence1）が行われる。
【００９７】
図７は、Test Sequence1を示す図である。
【００９８】
ACTコマンド７１の入力後、WRコマンド７２が入力されると、メモリアレイ領域１０のメモリセルへの書き込み状態となる。その後、データパッドDQを介してデータ１〜４が入力され、これらのデータがメモリセルに書き込まれる。データ１〜４のメモリセルへの書き込み後、RDコマンド７３が入力されると、メモリセルに書き込まれたデータ１〜４が読み出され、データパッドDQを介して出力される。その後、PREコマンド７４が入力され、Test Sequence1が終了する。
【００９９】
図６を再び参照すると、Test Sequence1の終了後の時刻t7において、テストモードリセット信号TRSTの活性化を無効とすべき旨を示すTMRS_NORSTコマンド６４が入力されたとする。
【０１００】
アドレス・コマンドデコーダ１８は、TMRS_NORSTコマンド６４の入力に応じて、TMRS_NORST信号を活性化する。なお、アドレス・コマンドデコーダ１８は、Normal MRS信号およびDLLRESET信号については、非活性化のままとする。
【０１０１】
DLL制御回路２２のテストモードリセット制御回路２１０においては、非活性化されたNormal MRS信号がAND回路２１３に入力され、活性化されたTMRS_NORST信号がDelay回路２１１に入力される。
【０１０２】
以下では、Delay回路２１１は、図３に示す構成を有するものとして説明する。
【０１０３】
時刻t7から半クロック周期後の時刻t8において、クロック信号CKが立ち下がる（クロック信号/CKが立ち上がる）と、フリップフロップ回路３０１は、時刻t7以降、活性化されたTMRS_NORST信号が入力されているため、活性化した信号をフリップフロップ回路３０２およびOR回路３０４に出力する。
【０１０４】
OR回路３０４は、フリップフロップ回路３０１から活性化された信号が入力されたため、NORST信号を活性化する。
【０１０５】
時刻t7から１クロック周期後の時刻t9において、アドレス・コマンドデコーダ１８は、TMRS_NORST信号を非活性化する。非活性化されたTMRS_NORST信号は、フリップフロップ回路３０１に入力される。
【０１０６】
時刻t8から１クロック周期経過後の時刻t10において、クロック信号CKが立ち下がる。
【０１０７】
クロック信号CKの立ち下がりに応じて、フリップフロップ回路３０１は、時刻t9以降、非活性化されたTMRS_NORST信号が入力されているため、非活性化した信号をフリップフロップ回路３０２およびOR回路３０４に出力する。また、フリップフロップ回路３０２は、時刻t8以降、活性化された信号が入力されているため、活性化した信号をフリップフロップ回路３０３およびOR回路３０４に出力する。
【０１０８】
OR回路３０４は、フリップフロップ回路３０２から活性化された信号が入力されたため、NORST信号を活性化したままとする。
【０１０９】
時刻t10から１クロック周期経過後の時刻t12において、クロック信号CKが立ち下がる。
【０１１０】
クロック信号CKの立ち下がりに応じて、フリップフロップ回路３０１は、時刻t9以降、非活性化されたTMRS_NORST信号が入力されているため、非活性化した信号をフリップフロップ回路３０２およびOR回路３０４に出力する。また、フリップフロップ回路３０２は、時刻t10以降、非活性化された信号が入力されているため、非活性化した信号をフリップフロップ回路３０３およびOR回路３０４に出力する。また、フリップフロップ回路３０３は、時刻t10以降、活性化された信号が入力されているため、活性化した信号をOR回路３０４に出力する。
【０１１１】
OR回路３０４は、フリップフロップ回路３０３から活性化された信号が入力されたため、NORST信号を活性化したままとする。
【０１１２】
時刻t12から１クロック周期経過後の時刻t14において、クロック信号CKが立ち下がる。
【０１１３】
クロック信号CKの立ち下がりに応じて、フリップフロップ回路３０１は、時刻t9以降、非活性化されたTMRS_NORST信号が入力されているため、非活性化した信号をフリップフロップ回路３０２およびOR回路３０４に出力する。また、フリップフロップ回路３０２は、時刻t10以降、非活性化された信号が入力されているため、非活性化した信号をフリップフロップ回路３０２およびOR回路３０４に出力する。また、フリップフロップ回路３０３は、時刻t12以降、非活性化された信号が入力されているため、非活性化した信号をOR回路３０４に出力する。
【０１１４】
OR回路３０４は、フリップフロップ回路３０１〜３０３の全てから非活性化された信号が入力されたため、NORST信号を非活性化する。
【０１１５】
このように、Delay回路２１１はTMRS_NORST信号が非活性化されてからNORST信号が非活性化されるまでの期間を、TMRS_NORST信号が活性化されてからNORST信号が活性化されるまでの期間よりも長くすることができる。
【０１１６】
なお、Delay回路２１１が、図４に示す構成を有する場合にも、TMRS_NORST信号が非活性化されてからNORST信号が非活性化されるまでの期間を、TMRS_NORST信号が活性化されてからNORST信号が活性化されるまでの期間よりも長くすることができる。
【０１１７】
以下では、TMRS_NORST信号の活性化時および非活性化時における図４に示す各部の動作について説明する。
【０１１８】
なお、以下では、N型トランジスタ４０２およびP型トランジスタ４０４は、P型トランジスタ４０１およびN型トランジスタ４０５よりも、チャネル幅が広く、また、チャネル長が短いものとする。
【０１１９】
まず、TMRS_NORST信号の活性化時の動作について説明する。
【０１２０】
活性化されたTMRS_NORST信号は、CMOS４０８を構成するP型トランジスタ４０１およびN型トランジスタ４０２のゲートとOR回路４０７とに入力される。CMOS４０８は、TMRS_NORST信号を反転させ、非活性化した信号を出力する。
【０１２１】
なお、活性化されたTMRS_NORST信号の入力に応じて、N型トランジスタ４０２がオンとなり、ドレイン電流が流れる。ここで、トランジスタのドレイン電流は、トランジスタのチャネル幅が広く、チャネル長が短いほど大きくなる。そのため、N型トランジスタ４０２のドレイン電流は、P型トランジスタ４０１のドレイン電流よりも大きい。
【０１２２】
N型トランジスタ４０１のドレイン電流により、MOSキャパシタとして動作するP型トランジスタ４０３の充電が行われる。P型トランジスタ４０３の充電後、CMOS４０８により非活性化された信号がCMOS４０９に入力される。
【０１２３】
CMOS４０８により非活性化された信号は、CMOS４０９を構成するP型トランジスタ４０４およびN型トランジスタ４０５に入力される。CMOS４０９は、非活性化された信号を反転させ、活性化した信号を出力する。
【０１２４】
なお、非活性化された信号の入力に応じて、P型トランジスタ４０４がオンとなり、ドレイン電流が流れる。ここで、上述したように、トランジスタのドレイン電流は、トランジスタのチャネル幅が広く、チャネル長が短いほど大きくなる。そのため、P型トランジスタ４０４のドレイン電流は、N型トランジスタ４０５のドレイン電流よりも大きい。
【０１２５】
P型トランジスタ４０４のドレイン電流により、MOSキャパシタとして動作するN型トランジスタ４０６の充電が行われる。N型トランジスタ４０３の充電後、CMOS４０８により活性化された信号がOR回路４０７に入力される。
【０１２６】
OR回路４０７は、アドレス・コマンドデコーダ１８からの活性化されたTMRS_NORST信号の入力およびCOMS４０９からの活性化された信号の入力に応じて、NORST信号を活性化する。
【０１２７】
次に、TMRS_NORST信号の非活性化時の動作について説明する。
【０１２８】
非活性化されたTMRS_NORST信号は、CMOS４０８を構成するP型トランジスタ４０１およびN型トランジスタ４０２のゲートとOR回路４０７とに入力される。CMOS４０８は、TMRS_NORST信号を反転させ、活性化した信号を出力する。
【０１２９】
なお、非活性化されたTMRS_NORST信号の入力に応じて、P型トランジスタ４０２がオンとなり、ドレイン電流が流れる。ここで、上述したように、P型トランジスタ４０１のドレイン電流は、N型トランジスタ４０２のドレイン電流よりも小さい。そのため、TMRS_NORST信号の活性化時よりも、P型トランジスタ４０３の充電に時間がかかる。P型トランジスタ４０３の充電後、CMOS４０８により活性化された信号がCMOS４０９に入力される。
【０１３０】
CMOS４０８により活性化された信号は、CMOS４０９を構成するP型トランジスタ４０４およびN型トランジスタ４０５に入力される。CMOS４０９は、活性化された信号を反転させ、非活性化した信号を出力する。
【０１３１】
なお、活性化された信号の入力に応じて、N型トランジスタ４０５がオンとなり、ドレイン電流が流れる。ここで、上述したように、N型トランジスタ４０５のドレイン電流は、P型トランジスタ４０４のドレイン電流はよりも小さい。そのため、TMRS_NORST信号の活性化時よりも、P型トランジスタ４０３の充電に時間がかかる。P型トランジスタ４０３の充電後、CMOS４０９により非活性化された信号がOR回路４０７に入力される。
【０１３２】
OR回路４０７は、アドレス・コマンドデコーダ１８からの非活性化されたTMRS_NORST信号の入力およびCOMS４０９からの非活性化された信号の入力に応じて、NORST信号を非活性化する。ここで、上述したように、TMRS_NORST信号の非活性化時には、TMRS_NORST信号の活性化時よりも、P型トランジスタ４０３およびN型トランジスタ４０６の充電に時間がかかる。そのため、TMRS_NORST信号が非活性化されてからNORST信号が非活性化されるまでの期間を、TMRS_NORST信号が活性化されてからNORST信号が活性化されるまでの期間よりも長くすることができる。
【０１３３】
図６を再び参照すると、時刻t10と時刻t12との間の時刻t11において、MRSコマンド６５が入力されたとする。MRSコマンド６５の入力に応じて、アドレス・コマンドデコーダ１８は、Normal MRS信号を活性化させる。Normal MRS信号は、モードレジスタ１９に動作モードを設定する信号であり、第２のモードにおいては、バーストレングスが８となるようなテストモードが設定されるものとする。また、アドレス・コマンドデコーダ１８は、TMRS_NORST信号およびDLLRESET信号を非活性化したままとする。
【０１３４】
DLL制御回路２２のテストモードリセット制御回路２１０には、活性化されたNormal MRS信号および非活性化されたTMRS_NORST信号が入力される。
【０１３５】
ここで、上述したように、時刻t11においては、Delay回路２１１は、NORST信号を活性化している。インバータ２１２は、Delay回路２１１により活性化された信号NORSTを反転した信号をAND回路２１３に出力する。すなわち、AND回路２１３には、非活性化された信号が入力される。
【０１３６】
活性化されたNormal MRS信号の入力およびインバータ２１２からの非活性化された信号の入力に応じて、AND回路２１３は、テストモードリセット信号TRSTを非活性化したままとする。
【０１３７】
DLLテスト制御回路２２０においては、テストモードレジスタ２２１，２２２に非活性化されたテストモードリセット信号TRSTが入力される。そのため、テストモードレジスタ２２１から出力されるTest Mode En<0>信号は活性化されたままとなる。
【０１３８】
ここで、MRSコマンド６１の入力時と同様に、MRSコマンド６５の入力に応じて、テストモードリセット信号TRSTが活性化されると、Test Mode En<0>信号が非活性化されるため、DLL回路２３の動作が不定状態になってしまうことがある。DLL回路２３の動作が不定状態になると、再度、DLL回路２３をロックし直す必要がある。上述したように、DLL回路２３のロックには、約数百ナノ秒から数マイクロ秒かかり、テスト時間が増大してしまう。そこで、本実施形態においては、上述したように、MRSコマンド６５の入力前に、テストモードリセット信号TRSTの活性化を無効とすべき旨を示すTMRS_NORSTコマンド６４を入力し、TMRS_NORSTコマンド６４の入力後、所定期間はNORST信号を活性化させる。なお、所定期間は、TMRS_NORSTコマンド６４の入力後、MRSコマンド６５が入力される期間よりも長い期間が設定される。こうすることで、NORST信号が活性化されている間は、MRSコマンド６５が入力されても、テストモードリセット信号TRSTが活性化されないようにし、DLL回路２３が不定な状態となることを防ぐことができる。その結果、DLL回路２３のロックをやり直す必要が無くなり、テスト時間が増大するのを防ぐことができる。また、NORST信号が活性化される期間は限られているため、例えば、電源投入時に誤ってTMRS_NORST信号が活性化され、NORST信号が活性化されても、所定期間経過後にはNORST信号が非活性化されるので、確実にテストモードをリセットすることができる。これは、通常動作モードにおいては、モードレジスタセットコマンドが入力される頃には、NORST信号が非活性化されているためである。
【０１３９】
時刻t11から１クロック周期経過後の時刻t13において、アドレス・コマンドデコーダ１８は、Normal MRS信号を非活性化する。
【０１４０】
MRSコマンド６５の入力後、第２のテストのテスト（Test Sequence2）が行われる。
【０１４１】
図８は、Test Sequence2を示す図である。
【０１４２】
ACTコマンド８１の入力後、WRコマンド８２が入力されると、メモリアレイ領域１０のメモリセルへの書き込み状態となる。その後、データパッドDQを介してデータ１〜８が入力され、これらのデータがメモリセルに書き込まれる。データ１〜８のメモリセルへの書き込み後、RDコマンド８３が入力されると、メモリセルに書き込まれたデータ１〜８が読み出され、データパッドDQを介して出力される。その後、PREコマンド８４が入力され、Test Sequence2が終了する。
【０１４３】
このように本実施形態によれば、半導体装置１は、テストモード時の所定期間内は、テストモードをリセットすべき旨を示すコマンドが入力されても、テストモードリセット信号TRSTを活性化しない。
【０１４４】
そのため、所定期間内はテストモードがリセットされることがなくなるので、DLL回路２３のロックをやり直す必要が無くなり、テスト時間が増大するのを防ぐことができる。また、通常動作モードにおいては、モードレジスタセットコマンドが入力される頃には、NORST信号が非活性化されているため、例えば、電源投入時に誤ってTMRS_NORST信号が活性化され、NORST信号が活性化されても、所定期間経過後にはNORST信号が非活性化されるので、確実にテストモードをリセットすることができる。
【０１４５】
なお、本実施形態においては、半導体装置１がDRAMである例を用いて説明したが、これに限られるものではなく、例えば、SRAM（Static Random Access Memory）、PRAM（Phase Change RAM）、フラッシュメモリなどであってもよい。
【０１４６】
また、本実施形態においては、テスト対象の回路がDLL回路２３である例を用いて説明したが、これに限られるものではなく、例えば、PLL（Phase Lock Loop）回路、電源回路などのロックに時間がかかる回路であってもよい。
【符号の説明】
【０１４７】
１ 半導体装置
１０ メモリアレイ領域
１１ａ，１１ｂ クロックパッド
１２ａ〜１２ｎ アドレスパッド
１３ａ〜１３ｃ コマンドパッド
１４ クロック入力回路
１５ アドレス入力回路
１７ コマンド入力回路
１８ アドレス・コマンドデコーダ
１９ モードレジスタ
２０ ロウデコーダ
２１ カラムデコーダ
２２ DLL制御回路
２３ DLL回路
２４ コマンド制御部
２５ 入出力回路
２６ 内部電圧発生回路
２７ａ，２７ｂ 電源パッド
ＤＱ１〜ＤＱｍ データパッド
２１０ テストモードリセット制御回路
２１１ Delay回路
２１２ インバータ
２１３ AND回路
２２０ DLLテスト制御回路
２２１，２２２ テストモードレジスタ
３０１，３０２，３０３ フリップフロップ回路
３０４ OR回路
４０１，４０３，４０４ P型トランジスタ
４０２，４０５，４０６ N型トランジスタ
４０７ OR回路
５０１ 入出力レプリカ回路
５０２ Phase Detector回路
５０３ Counter回路
５０４ Variable Delay回路
６１，６５ MRSコマンド
６２ TMRS<0>コマンド
６３ DLLRESETコマンド
６４ TMRS_NORSTコマンド
７１，８１ ACTコマンド
７２，８２ WRコマンド
７３，８３ RDコマンド
７４，８４ PREコマンド
【特許請求の範囲】
【請求項１】
通常動作モードまたはテストモードで動作する半導体装置であって、
前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させるテスト制御回路と、
前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化して前記テスト制御回路に入力し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないテストモードリセット制御回路と、を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記テストモードリセット制御回路は、前記テストモードリセット信号の活性化を無効とすべき旨を示すコマンドの入力後、所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないことを特徴とする半導体装置。
【請求項３】
通常動作モードまたはテストモードで動作する半導体装置の制御方法であって、
前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させ、
前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないことを特徴とする半導体装置の制御方法。
【請求項４】
請求項３記載の半導体装置の制御方法において、
前記テストモードリセット信号の活性化を無効とすべき旨を示すコマンドの入力後、所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないことを特徴とする半導体装置の制御方法。
【請求項１】
通常動作モードまたはテストモードで動作する半導体装置であって、
前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させるテスト制御回路と、
前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化して前記テスト制御回路に入力し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないテストモードリセット制御回路と、を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記テストモードリセット制御回路は、前記テストモードリセット信号の活性化を無効とすべき旨を示すコマンドの入力後、所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないことを特徴とする半導体装置。
【請求項３】
通常動作モードまたはテストモードで動作する半導体装置の制御方法であって、
前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させ、
前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないことを特徴とする半導体装置の制御方法。
【請求項４】
請求項３記載の半導体装置の制御方法において、
前記テストモードリセット信号の活性化を無効とすべき旨を示すコマンドの入力後、所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないことを特徴とする半導体装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−８９２６０（Ｐ２０１３−８９２６０Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２５８２３（Ｐ２０１１−２２５８２３）
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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