【課題】専用のテスト端子を設けずにパッケージング後のテストを実施可能とする。
【解決手段】半導体記憶装置１は、メモリバンク１１と、メモリバンク２１と、メモリバンク１１用のコントローラ１２と、メモリバンク２１用のコントローラ２２と、を有し、コントローラ１２は、メモリバンク１１のテストモード時に、メモリバンク１１用のテスト端子としてメモリバンク２１用の外部端子ＳＣＬ２を流用し、コントローラ２２は、メモリバンク２１のテストモード時に、メモリバンク２１用のテスト端子としてメモリバンク１１用の外部端子ＳＣＬ１を流用する。 （もっと読む）

【課題】半導体装置の共通規格に依存してテストモードのリセットを行うのではなく、自律してテストモードのリセットを行う半導体装置が、望まれる。
【解決手段】半導体装置は、内部回路のテストを可能にする第１のテスト部と、第１のテスト部の動作状態を制御可能な第２のテスト部と、第２のテスト部が、第１のテスト部のリセット状態を解除したことに応答して活性化されると共に、第１のテスト部の活性化から所定の期間が経過後に、リセット信号を発生するテストリセット部と、を備えている。第２のテスト部は、テストリセット部が発生するリセット信号を受け付けた場合に、第１のテスト部をリセット状態とする。 （もっと読む）

【課題】テストモード時にテストモードがリセットされるのを防ぐ。
【解決手段】本発明の半導体装置１は、外部から入力されるコマンドに応じて、半導体装置を通常動作モードまたはテストモードで動作させるテスト制御回路２２０と、通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、テストモードリセット信号TRSTを活性化してテスト制御回路２２０に入力し、テストモードにおける所定期間内は、所定のコマンドが入力されても、テストモードリセット信号TRSTを活性化しないテストモードリセット制御回路２１０と、を有する。 （もっと読む）

【課題】テスト回路をリセットするテスト信号発生回路を備えた半導体装置を提供する。
【解決手段】活性レベルのテストモード信号に基づきテストを実行するテスト回路（ＣＫＴ１〜ＣＫＴ４）と、テストモード設定コマンドに基づいて活性レベルのテストモード信号（ＴＭＳ）を出力するテスト信号発生回路（１０６）と、外部から入力される半導体装置の動作を有効とする有効信号（ＣＫＥ）に基づいて前記テスト信号発生回路が前記テストモード信号を電源投入時から所定期間非活性レベルに維持させるリセット回路（４０）と、を備える （もっと読む）

【課題】ディスターブ試験時のノイズを低減しサイクル高速化を実現する技術を提供する。
【解決手段】本発明による半導体装置は、ワード線及びビット線に接続された複数のメモリセルを含み、複数のバンクに分割されたメモリセルアレイと、テスト動作時に、テスト回路用アドレス信号とディスターブ試験用テスト信号を用いて、バンク毎にワード線を内部アドレス信号に応じて別々のタイミングで選択するロウ周辺回路とを備える。 （もっと読む）

【課題】誤ってテストモードにエントリされたとしても、正常に動作させる。
【解決手段】半導体装置は、内部回路をテストするテスト回路２に対してテストを開始させるテストモードエントリ信号が入力されたことに応じて、内部のラッチ１０をセットすることにより、テスト回路２に対し、テスト回路２の駆動を許可するテストイネーブル信号をラッチ１０から出力するテスト信号発生回路１を備える。テスト信号発生回路１が、ラッチ１０がテストイネーブル信号を出力している場合、テストイネーブル信号を遅延させて、ラッチ１０をリセットするリセット信号を生成するリセット信号生成回路３０と、ラッチ１０がテストイネーブル信号を出力している場合に、外部から供給されるトグル信号に基づいて、リセット信号生成回路３０によるリセット信号を生成する動作を初期化する遅延初期化信号を出力する遅延初期化回路４０と、を有している。 （もっと読む）

【課題】 隣接する他のワード線と短絡したワード線に接続されているメモリセルについて個々の評価試験を可能にする。
【解決手段】 半導体装置は、入力されるテストモード信号が活性化されたときに、一つのメインワード線に繋がる複数のサブワード線をそれぞれ駆動する複数のプリデコード信号を同時に活性化するプリデコード回路を含んでいる。 （もっと読む）

【課題】メモリ装置に関する所定の情報、すなわち製造工場、製造日、ウェーハ番号、ウェーハ上の座標等を含む情報格納手段を有するメモリ装置を提供する。
【解決手段】複数個のバンクを含むメモリ装置において、各バンク０〜３が、アドレス信号を受信してデコーディングするプリデコーダ１１と、メモリ装置に関する情報を格納する情報格納手段１２と、情報格納手段１２から出力される情報を受信する入出力ラインドライバ１３と、入出力ラインドライバ１３の出力信号を受信するデータ出力ドライバ１４と、データ出力ドライバ１４の出力信号を受信するデータパッドＤＱ０とを備え、情報格納手段１２が、プリデコーダ１１の出力信号を受信してメモリ装置に関する情報を出力し、情報格納手段１２内に格納されたメモリ装置に関する情報が、メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されている。 （もっと読む）

【課題】モジュール基板上の特定のチップに対してテストモードの実行を可能とする。
【解決手段】更新ディセーブル信号ＵＤＳが非活性レベルであるときは、アクティブ信号ＡＣＴ及びモードレジスタセット信号ＭＲＳに応じてラッチ信号ＵＳ１を活性化させ、更新ディセーブル信号ＵＤＳが活性レベルであるときは、モードレジスタセット信号ＭＲＳに応じてラッチ信号ＵＳ１を活性化させることなくアクティブ信号ＡＣＴに応じてラッチ信号ＵＳ１を活性化させる。ラッチ信号ＵＳ１に基づいてアドレス信号ＡＤＤをラッチし、ラッチされたアドレス信号ＡＤＤに基づいて内部テスト信号ＴＥＳＴを発生させる。これにより、ターゲットとなるチップにおいて更新ディセーブル信号ＵＤＳを活性化させるだけでターゲットとなるチップを選択的に制御することが可能となる。 （もっと読む）

【課題】内部回路のリセット信号を発生するリセット回路を備えた半導体装置を提供する。
【解決手段】第１の電源電圧に応じて第１のリセット信号ＰＯＲ１を発生する第１のリセット信号発生回路（ＲＳＴＣ１）と、第２の電源電圧で動作し、制御信号に応じてリセット動作を実行し、リセット動作が完了したことに応じて第２のリセット信号ＰＯＲ２を活性レベルから非活性レベルへ遷移させる第２のリセット信号発生回路（ＲＳＴＣ２）と、第１のリセット信号ＰＯＲ１と第２のリセット信号ＰＯＲ２の２つの信号の少なくとも一方が活性レベルのとき、活性レベルの、２つの信号が共に非活性レベルのとき、非活性レベルの第３のリセット信号ＰＯＲ３を発生し、第２のリセット回路（ＲＳＴＣ２）に制御信号として供給する第３のリセット信号発生回路（ＲＳＴＣ３）と、第３のリセット信号ＰＯＲ３が活性レベルのときにリセット動作を実行する内部回路ＣＫＴと、を備える。 （もっと読む）