識別情報を有するメモリ装置
【課題】メモリ装置に関する所定の情報、すなわち製造工場、製造日、ウェーハ番号、ウェーハ上の座標等を含む情報格納手段を有するメモリ装置を提供する。
【解決手段】複数個のバンクを含むメモリ装置において、各バンク0〜3が、アドレス信号を受信してデコーディングするプリデコーダ11と、メモリ装置に関する情報を格納する情報格納手段12と、情報格納手段12から出力される情報を受信する入出力ラインドライバ13と、入出力ラインドライバ13の出力信号を受信するデータ出力ドライバ14と、データ出力ドライバ14の出力信号を受信するデータパッドDQ0とを備え、情報格納手段12が、プリデコーダ11の出力信号を受信してメモリ装置に関する情報を出力し、情報格納手段12内に格納されたメモリ装置に関する情報が、メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されている。
【解決手段】複数個のバンクを含むメモリ装置において、各バンク0〜3が、アドレス信号を受信してデコーディングするプリデコーダ11と、メモリ装置に関する情報を格納する情報格納手段12と、情報格納手段12から出力される情報を受信する入出力ラインドライバ13と、入出力ラインドライバ13の出力信号を受信するデータ出力ドライバ14と、データ出力ドライバ14の出力信号を受信するデータパッドDQ0とを備え、情報格納手段12が、プリデコーダ11の出力信号を受信してメモリ装置に関する情報を出力し、情報格納手段12内に格納されたメモリ装置に関する情報が、メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、識別情報を有するメモリ装置に関し、特に、欠陥アドレス、製造工場、製造日、ウェーハ番号、ウェーハ上の座標などのメモリ装置に関する所定の情報を格納する記憶手段を備えたメモリ装置に関する。
【背景技術】
【0002】
一般に、パッケージングが終了したメモリ装置に欠陥がある場合、そのようなメモリ装置と同時に製造された他のメモリ装置にも同様な欠陥がある可能性がある。したがって、それらの他のメモリ装置に対してもテストを行う必要がある。
【0003】
ところが、従来のメモリ装置の場合には、各メモリ装置に関する情報、例えば、欠陥アドレス、製造工場、製造日、ウェーハ番号、ウェーハ上の座標等を判断する方法がなかった。そのために、複数個のメモリ装置の中から欠陥があると推測されるメモリ装置を正確に識別することが極めて難しかった。また、識別に、多くの時間を要するという問題があった。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上述した問題を解決するためになされたもので、メモリ装置に関する情報を格納する情報格納手段を有するメモリ装置を提供することを目的としている。
【0005】
また、本発明は、テストモードの際に、情報格納手段に格納された情報を読み出すことができる所定のアドレス信号を印加して、情報格納装置に格納された情報を読み出すことにより、パッケージング後にも、メモリ装置に関する情報を容易に読み取ることができる技術を提供することを目的としている。
【課題を解決するための手段】
【0006】
本発明に係る複数個のバンクを含むメモリ装置は、各バンクが、アドレス信号を受信してデコーディングするプリデコーダと、前記メモリ装置に関する情報を格納する情報格納手段と、該情報格納手段から出力される情報を受信する入出力ラインドライバと、該入出力ラインドライバの出力信号を受信するデータ出力ドライバと、該データ出力ドライバの出力信号を受信するデータパッドとを備え、前記情報格納手段が、前記プリデコーダの出力信号を受信して前記メモリ装置に関する情報を出力し、前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されている。
【0007】
また、本発明に係るメモリ装置は、複数個のバンクを含むメモリ装置であって、各前記バンクが、アドレス信号を受信してデコーディングするプリデコーダと、前記メモリ装置に関する情報を格納する情報格納手段と、前記情報格納手段から出力される情報を受信する入出力ラインドライバと、前記入出力ラインドライバの出力信号を受信するパイプラッチと、該パイプラッチの出力信号を受信し、印加される所定の出力制御信号に応答して情報を出力するデータ出力ドライバと、該データ出力ドライバの出力信号を受信して外部に出力するデータパッドとを備え、テストモード時に、前記情報格納手段の出力信号を、前記メモリ装置の情報として用い、前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されている。
【発明の効果】
【0008】
上記のように、本発明に係るメモリ装置によれば、テストモード時に、情報格納手段に格納されている情報を読み出すことにより、メモリ装置が製造された製造日、製造工程ライン、ウェーハ番号、ウェーハ上の位置などが正確に識別することができる。したがって、チップIDを用いて、製造に関する特定の位置情報を簡単に確認することができ、特性に関する情報を容易に認識することができるという効果が得られる。
【図面の簡単な説明】
【0009】
【図1】本発明の第1の実施の形態に係る、情報を格納する機能を有するメモリ装置の構成を示すブロック図である。
【図2】図1に示したプリデコーダの一例を示す回路図である。
【図3】図1に示した情報格納手段の一例を示す回路図である。
【図4】図1に示した入出力ラインドライバの一例を示す回路図である。
【図5】4つのバンクを有するSDRAMのテストモード時における動作を説明するタイミングチャートである。
【図6】8つのバンクを有するSDRAMのテストモード時における動作を説明するタイミングチャートである。
【図7】本発明の第2の実施の形態に係る、情報を格納する機能を有するメモリ装置の構成を示すブロック図である。
【図8】図7に示したDDR SDRAMで使われる、4つのバンクを有するカラムアドレス用プリデコーダの一例を示す回路図である。
【図9】図7に示した情報格納手段の一例を示す回路図である。
【図10】図7に示した入出力ラインドライバ一例を示す回路図である。
【図11】図7〜図10に示した、4つのバンクを有するDDR SDRAMの動作を示すタイミングチャートである。
【図12】8つのバンクを有するDDR SDRAMの動作を示すタイミングチャートである。
【図13】4つのバンクを有するDDR2 SDRAMのプリデコーダの一例を示す回路図である。
【図14】4つのバンクを有するDDR2 SDRAMの情報格納手段の一例を示す回路図である。
【図15】4つのバンクを有するDDR SDRAMの入出力ラインドライバの一例を示す回路図である。
【発明を実施するための形態】
【0010】
以下、図面を参照し、本発明の実施の形態に係るメモリ装置を、より具体的に説明する。
【0011】
図1は、本発明の第1の実施の形態に係る、情報を格納する機能を有するメモリ装置の構成を示すブロック図である。なお、図1に示したメモリ装置は、4バンクSDRAMメモリ装置である。
【0012】
図1に示したメモリ装置は、バンク0〜バンク3を備え、バンク0〜バンク3のそれぞれが、対応する情報格納部101〜104と、データ出力ドライバ(DOUTドライバ)14〜17と、データパッドDQ0〜DQ3とを備えている。データ出力コントローラ18は、データ出力ドライバ14〜17の動作を制御する。
【0013】
バンク1〜バンク3に関する情報格納部102〜104の各構成は、バンク0に関する情報格納部101の構成と同じであるので、以下においては、バンク0に関する情報格納部101について説明する。
【0014】
情報格納部101は、カラムアドレス信号を受信するプリデコーダ11と、プリデコーダ11の出力信号を受信する情報格納手段(ヒューズセット)12と、情報格納手段12から出力される情報をメモリ装置のグローバル入出力ラインに伝送するための入出力ラインドライバ(GIOドライバ)13とを備えている。ここで、情報格納部101は、メモリ装置用に一般的に使われているバンクの一部分として形成されるか又は周辺回路領域に形成される。すなわち、情報格納手段12は、メモリセルアレイのデータ格納手段を意味する。
【0015】
以下、図2〜図4を参照し、図1に示したプリデコーダ11、情報格納手段12及び入出力ラインドライバ13について、それぞれの構成を説明する。
【0016】
図2は、図1に示したプリデコーダ11の一例を示す回路図である。図2に示したプリデコーダ11は、メモリ装置に関する識別情報(ID information)を検出するテストモード時に使われるプリデコーダとして動作する。
【0017】
図示したように、プリデコーダ11は、カラムアドレス信号col_y0、col_y1、col_y2を受信し、これらをプリデコーディングされたアドレス信号col_y012<0>、col_y012<1>、col_y012<2>、col_y012<3>、col_y012<4>、col_y012<5>、col_y012<6>、col_y012<7>として出力する。
【0018】
図2において、カラムアドレス信号col_y0b、col_y1b、col_y2bは、各々カラムアドレス信号col_y0、col_y1、col_y2の反転信号である。
【0019】
図2から、プリデコーダ11は、読取命令時に印加されるカラムアドレス信号をデコーディングし、デコーディングされたカラムアドレス信号によって、情報格納手段に格納されているデータを選択することができることが分かる。
【0020】
図3は、図1に示した情報格納手段12の一例を示す回路図である。図3に示した情報格納手段12は、電源端子VDDとノードaとの間に接続されたpMOSトランジスタP81と、ノードaと接地との間に並列に接続された複数個(図3に示した例では8個)のヒューズ手段R0−N80、R1−N81、R2−N82、R3−N83、R4−N84、R5−N85、R6−N86、R7−N87とを備えている。図3において、pMOSトランジスタP81のゲートには、制御信号イネーブルが印加される。
【0021】
ヒューズ手段R0−N80は、ヒューズR0とnMOSトランジスタN80とを備え、nMOSトランジスタN80のゲートには、デコーディングされたカラムアドレス信号col_y012<0>が印加される。
【0022】
図3に示したように、ヒューズ手段R1−N81は、ヒューズR1とnMOSトランジスタN81とを備え、nMOSトランジスタN81のゲートには、デコーディングされたカラムアドレス信号col_y012<1>が印加される。また、ヒューズ手段R2−N82は、ヒューズR2とnMOSトランジスタN82とを備え、nMOSトランジスタN82のゲートには、デコーディングされたカラムアドレス信号col_y012<2>が印加される。
【0023】
同様に、ヒューズ手段R3−N83〜R7−N7は、それぞれ対応するヒューズR3〜R7とnMOSトランジスタN83〜N87とを備え、nMOSトランジスタN83〜N87のそれぞれのゲートには、対応するデコーディングされたカラムアドレス信号col_y012<3>〜col_y012<7>が印加される。
【0024】
ノードa上の信号はインバータINV81に印加され、インバータINV81の出力信号はインバータINV82に印加される。ナンドゲートNAND81は、インバータINV82の出力信号と制御信号tm_dieidとを受信する。制御信号tm_dieidは、テストモード時に印加される信号であって、メモリ装置のダイの識別情報を検出するためのテストモード信号である。ナンドゲートNAND81の出力信号は、インバータINV83に印加される。インバータINV83の出力信号はyidである。pMOSトランジスタP82及びインバータINV84は、ノードaの初期電位をハイレベルに維持する機能を備えている。
【0025】
以下、図3に示した情報格納手段12の動作を説明する。
【0026】
テストモード時には、テストモード信号tm_dieid及び制御信号イネーブルが、ハイレベルにイネーブルされる。
【0027】
次に、例えば、読取命令時に印加されるカラムアドレス信号col_y2、col_y1、col_y0が、それぞれL、L、Hの場合、プリデコーダの出力信号col_y012<1>がハイレベルにイネーブルされる。
【0028】
その結果、nMOSトランジスタN81がターンオンされた状態になる。その際、ヒューズR1がカットされている状態であれば、インバータINV83の出力信号yidはハイレベルである。一方、ヒューズR1がカットされていない状態であれば、インバータINV83の出力信号yidはローレベルである。このように、ヒューズのカッティング状態として、所定の情報を格納することができる。
【0029】
図4は、図1に示した入出力ラインドライバ13の一例を示す回路図である。図4に示した入出力ラインドライバ13は、図3に示した情報格納手段の出力信号yidを受信するバッファINV91、INV92と、テストモード信号tm_dieidとバッファINV91、INV92の出力信号とを受信するナンドゲートNAND91と、テストモード信号の反転信号tm_dieidbとバッファINV91、INV92の出力信号とを受信するノアゲートNOR91と、電源端子VDDとノードbとの間に接続されたプルアップトランジスタP91と、ノードbと接地端子VSSとの間に接続されたプルダウントランジスタN91とを備えている。ナンドゲートNAND91の出力側は、プルアップトランジスタP91のゲートと接続され、ノアゲートNOR91の出力側は、プルダウントランジスタN91のゲートに接続され、ノードbは、入出力ラインドライバへの出力部となっている。
【0030】
図4に示した回路の動作は、次の通りである。テストモードの際、テストモード信号tm_dieidはハイレベルに維持され、テストモード信号tm_dieidbはローレベルに維持される。したがって、図3を参照して説明した情報格納手段12の出力信号yidがハイレベルの場合、ノードbの出力信号gio_baはハイレベルである。一方、情報格納手段12の出力信号yidがローレベルの場合、ノードbの出力信号gio_baはローレベルである。この出力信号gio_baは、メモリ装置のグローバル入出力ラインに伝送される。
【0031】
以下、図5及び図6に示すタイミングチャートを参照して、図1〜図4に示した本発明の実施の形態に係るメモリ装置の動作を説明する。
【0032】
図5は、4つのバンクを有するSDRAMのテストモード時における動作を説明するタイミングチャートであり、CAS待ち時間(CAS latency)が2、バースト長さが8の場合である。
【0033】
図5において、符号MRSは、メモリ装置に関する識別情報を読み出すためのテストモード時に、命令語を発生させるモードレジスタセットを示している。このMRSから発生された命令に対応して、アドレスピンA7がハイレベルとなってテストモードが遂行される。
【0034】
ACT命令によりローアドレス信号RAが印加され、RDn命令によりカラムアドレス信号CA0が印加される。ここで、カラムアドレス信号CA0は、テストモード時に、情報格納手段12に格納されているデータを指定するアドレスである。
【0035】
図5において、“L0〜L14”、“W0〜W4”、“X0〜X5”及び“Y0〜Y5”は、情報格納手段12のヒューズに格納されているデータを示す。ここで、“L0〜L14”には、製造日、製造工場、製造ラインなどを示す情報が格納される。“W0〜W4”には、ウェーハの番号についての情報が格納される。“X0〜X5”には、ウェーハ上のX座標に関する情報が格納され、“Y0〜Y5”には、ウェーハ上のY座標に関する情報が格納される。
【0036】
図5を参照すると、各情報格納手段12は、8つのヒューズR0〜R7(図3参照)を備えている。したがって、図1に示した4バンクメモリ装置は、32のヒューズを備えていることになる。その結果に、32のヒューズに格納されたデータを組み合せることにより、232の状態を表すことができる。
【0037】
したがって、“L0〜L14”と関連する15のヒューズを用いることにより、32768の状態を表すことができる。また、“W0〜W4”と関連する5つのヒューズを用いることにより、32の状態を表すことができる。また、ウェーハ上のX座標を表す6つのヒューズと、Y座標を表す6つのヒューズとを用いることにより、4096の座標を表すことができる。
【0038】
以下、図5に示したタイミングチャートをさらに具体的に説明する。前述のように、プリデコーダによりデコードされたカラムアドレス信号に従って選択されたトランジスタのヒューズがカットされている状態の場合、データ(信号)はハイレベルである。また、プリデコーダによりデコードされたカラムアドレス信号に従って選択されたトランジスタのヒューズがカットされていない状態の場合、データ(信号)はローレベルである。
【0039】
したがって、データパッドDQ0に出力されるデータL0、L4、L8、L12、W1、X0、X4、Y2と、データパッドDQ1に出力されるデータL1、L5、L9、L13、W2、X1、X5、Y3と、データパッドDQ2に出力されるデータL2、L6、L10、L14、W3、X2、Y0、Y4と、データパッドDQ3に出力されるデータL3、L7、L11、W0、W4、X3、Y1、Y5とから、メモリ装置固有の識別情報が得られる。
【0040】
図6は、8つのバンクを有するSDRAMのテストモード時における動作を説明するタイミングチャートであり、CAS待ち時間が2、バースト長さが4の場合を示している。図6に示したタイミングチャートは、各情報格納手段12が4つのヒューズを備えている点を除くと、動作が図5に示した場合と同じである。
【0041】
図7は、メモリ装置に関する情報を格納する機能を有する本発明の第2の実施の形態に係るメモリ装置の構成を示すブロック図である。なお、図7に示したメモリ装置は、4バンクDDRSDRAMメモリ装置である。
【0042】
図7に示したメモリ装置は、偶数のデータと奇数のデータとを区分するために、入出力ラインドライバ(GIOドライバ)とデータ出力ドライバ(DOUTドライバ)との間に、さらにマルチプレクサ(MUX)とパイプラッチとを備えており、この点を除くと、構成が図1に示したメモリ装置と同じである。データ出力コントローラは、マルチプレクサ(MUX)、パイプラッチ及びデータ出力ドライバ(DOUTドライバ)の動作を制御する。
【0043】
図7に示した情報格納部(ヒュ−ズセット)の構成は、図1に示した情報格納部の構成と同じであるので、具体的な説明を省略する。
【0044】
以下、図8〜図10を参照し、図7に示したバンクの構成要素(プリデコーダ、情報格納手段及び入出力ラインドライバ)を説明する。
【0045】
図8は、図7に示したDDR SDRAMに使われる4つのバンクを有するカラムアドレス用プリデコーダを示す回路図である。図8に示したプリデコーダは、メモリ装置に関する識別情報を検出するためのテストモード時に使われるプリデコーダである。
【0046】
図示したように、プリデコーダは、カラムアドレス信号col_y1、col_y2を受信して、プリデコーディングされたアドレス信号col_y012<0>、col_y012<1>、col_y012<2>、col_y012<3>を出力する。なお、図8において、カラムアドレス信号col_y1b、col_y2bは、各々、カラムアドレス信号col_y1、col_y2の反転信号である。
【0047】
図8に示したプリデコーダの読取命令時に印加されるカラムアドレス信号をデコーディングしたカラムアドレスによって、情報格納手段に格納されているデータが選択される。
【0048】
図9は、図7に示した情報格納手段の一例を示す回路図である。図9に示した情報格納手段の基本構成は、図3に示した情報格納手段の場合と同じである。ただし、DDRSDRAMの特性上、図9から分かるように、各情報格納手段は、偶数のブロックと奇数のブロックとを含んでいる。なお、図9に示した制御信号等は、図3の場合と同じであるので、関連する説明を省略する。
【0049】
図10は、図7に示した入出力ラインドライバを示す回路図である。図10に示した入出力ラインドライバの基本構成は、図4に示した入出力ラインドライバの場合と同じである。
【0050】
図10において、左側の入出力ラインドライバは、図9の左側に示した偶数ブロック用情報格納手段の出力信号を受信する。また、図10において、右側の入出力ラインドライバは、図9の右側に示した奇数ブロック用情報格納手段の出力信号を受信する。図10に示した入出力ラインドライバの動作は図4の場合と同じであり、図10で使われる制御信号は図4で使われるものと同じである。
【0051】
図11は、図7〜図10に示したDDR SDRAMの動作を示すタイミングチャートである。図11はCAS待ち時間が2、バースト長さが8の場合であり、4つのバンクを有するDDRSDRAMの動作を示している。
【0052】
クロック信号(CLK)の立上りエッジと立下りエッジとに同期してデータが処理される点を除くと、動作は図5の場合と実質的に同じである。
【0053】
図12は、DDR SDRAMの動作を示すタイミングチャートである。なお、図12は、CAS待ち時間が2、バースト長さが4であり、8つのバンクを有するDDRSDRAMの動作を示している。クロック信号(CLK)の立上りエッジと立下りエッジとに同期してデータが処理されるという点を除くと、動作は図6の場合と実質的に同じである。
【0054】
図13〜図15は、DDR2 SDRAMにおいても、本発明の技術的思想を実現可能なことを説明するための回路図であり、図13は、4つのバンクを有するDDR2SDRAMのプリデコーダ、図14は、4つのサブ回路を備えた、各バンクに使われる情報格納手段、図15は、4つのサブ回路を備えた、各バンクに使われる入出力ラインドライバを示している。なお、図14に示した各サブ回路と図15に示した各サブ回路とは、それぞれ対応している。
【0055】
テストモードの際、図13〜図15に示した回路の基本動作は、メインクロック信号の1周期の間に4つのデータを処理することを除くと、前述の図1及び図7に示した4バンクSDRAMの場合と同じである。
【0056】
一方、本発明の実施の形態については、SDRAM及びDDR SDRAM、DDR2 SDRAMなどを例として説明したが、これは他のタイプのメモリ装置にも容易に適用できる。また、4バンク及び8バンクを例として回路を示したが、これは他のバンク数であっても容易に適用できることが明らかである。
【符号の説明】
【0057】
11 プリデコーダ
12 ヒューズセット
13 入出力ラインドライバ(GIDドライバ)
14、15、16、17 データ出力ドライバ(DOUTドライバ)
18 データ出力コントローラ
【技術分野】
【0001】
本発明は、識別情報を有するメモリ装置に関し、特に、欠陥アドレス、製造工場、製造日、ウェーハ番号、ウェーハ上の座標などのメモリ装置に関する所定の情報を格納する記憶手段を備えたメモリ装置に関する。
【背景技術】
【0002】
一般に、パッケージングが終了したメモリ装置に欠陥がある場合、そのようなメモリ装置と同時に製造された他のメモリ装置にも同様な欠陥がある可能性がある。したがって、それらの他のメモリ装置に対してもテストを行う必要がある。
【0003】
ところが、従来のメモリ装置の場合には、各メモリ装置に関する情報、例えば、欠陥アドレス、製造工場、製造日、ウェーハ番号、ウェーハ上の座標等を判断する方法がなかった。そのために、複数個のメモリ装置の中から欠陥があると推測されるメモリ装置を正確に識別することが極めて難しかった。また、識別に、多くの時間を要するという問題があった。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上述した問題を解決するためになされたもので、メモリ装置に関する情報を格納する情報格納手段を有するメモリ装置を提供することを目的としている。
【0005】
また、本発明は、テストモードの際に、情報格納手段に格納された情報を読み出すことができる所定のアドレス信号を印加して、情報格納装置に格納された情報を読み出すことにより、パッケージング後にも、メモリ装置に関する情報を容易に読み取ることができる技術を提供することを目的としている。
【課題を解決するための手段】
【0006】
本発明に係る複数個のバンクを含むメモリ装置は、各バンクが、アドレス信号を受信してデコーディングするプリデコーダと、前記メモリ装置に関する情報を格納する情報格納手段と、該情報格納手段から出力される情報を受信する入出力ラインドライバと、該入出力ラインドライバの出力信号を受信するデータ出力ドライバと、該データ出力ドライバの出力信号を受信するデータパッドとを備え、前記情報格納手段が、前記プリデコーダの出力信号を受信して前記メモリ装置に関する情報を出力し、前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されている。
【0007】
また、本発明に係るメモリ装置は、複数個のバンクを含むメモリ装置であって、各前記バンクが、アドレス信号を受信してデコーディングするプリデコーダと、前記メモリ装置に関する情報を格納する情報格納手段と、前記情報格納手段から出力される情報を受信する入出力ラインドライバと、前記入出力ラインドライバの出力信号を受信するパイプラッチと、該パイプラッチの出力信号を受信し、印加される所定の出力制御信号に応答して情報を出力するデータ出力ドライバと、該データ出力ドライバの出力信号を受信して外部に出力するデータパッドとを備え、テストモード時に、前記情報格納手段の出力信号を、前記メモリ装置の情報として用い、前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されている。
【発明の効果】
【0008】
上記のように、本発明に係るメモリ装置によれば、テストモード時に、情報格納手段に格納されている情報を読み出すことにより、メモリ装置が製造された製造日、製造工程ライン、ウェーハ番号、ウェーハ上の位置などが正確に識別することができる。したがって、チップIDを用いて、製造に関する特定の位置情報を簡単に確認することができ、特性に関する情報を容易に認識することができるという効果が得られる。
【図面の簡単な説明】
【0009】
【図1】本発明の第1の実施の形態に係る、情報を格納する機能を有するメモリ装置の構成を示すブロック図である。
【図2】図1に示したプリデコーダの一例を示す回路図である。
【図3】図1に示した情報格納手段の一例を示す回路図である。
【図4】図1に示した入出力ラインドライバの一例を示す回路図である。
【図5】4つのバンクを有するSDRAMのテストモード時における動作を説明するタイミングチャートである。
【図6】8つのバンクを有するSDRAMのテストモード時における動作を説明するタイミングチャートである。
【図7】本発明の第2の実施の形態に係る、情報を格納する機能を有するメモリ装置の構成を示すブロック図である。
【図8】図7に示したDDR SDRAMで使われる、4つのバンクを有するカラムアドレス用プリデコーダの一例を示す回路図である。
【図9】図7に示した情報格納手段の一例を示す回路図である。
【図10】図7に示した入出力ラインドライバ一例を示す回路図である。
【図11】図7〜図10に示した、4つのバンクを有するDDR SDRAMの動作を示すタイミングチャートである。
【図12】8つのバンクを有するDDR SDRAMの動作を示すタイミングチャートである。
【図13】4つのバンクを有するDDR2 SDRAMのプリデコーダの一例を示す回路図である。
【図14】4つのバンクを有するDDR2 SDRAMの情報格納手段の一例を示す回路図である。
【図15】4つのバンクを有するDDR SDRAMの入出力ラインドライバの一例を示す回路図である。
【発明を実施するための形態】
【0010】
以下、図面を参照し、本発明の実施の形態に係るメモリ装置を、より具体的に説明する。
【0011】
図1は、本発明の第1の実施の形態に係る、情報を格納する機能を有するメモリ装置の構成を示すブロック図である。なお、図1に示したメモリ装置は、4バンクSDRAMメモリ装置である。
【0012】
図1に示したメモリ装置は、バンク0〜バンク3を備え、バンク0〜バンク3のそれぞれが、対応する情報格納部101〜104と、データ出力ドライバ(DOUTドライバ)14〜17と、データパッドDQ0〜DQ3とを備えている。データ出力コントローラ18は、データ出力ドライバ14〜17の動作を制御する。
【0013】
バンク1〜バンク3に関する情報格納部102〜104の各構成は、バンク0に関する情報格納部101の構成と同じであるので、以下においては、バンク0に関する情報格納部101について説明する。
【0014】
情報格納部101は、カラムアドレス信号を受信するプリデコーダ11と、プリデコーダ11の出力信号を受信する情報格納手段(ヒューズセット)12と、情報格納手段12から出力される情報をメモリ装置のグローバル入出力ラインに伝送するための入出力ラインドライバ(GIOドライバ)13とを備えている。ここで、情報格納部101は、メモリ装置用に一般的に使われているバンクの一部分として形成されるか又は周辺回路領域に形成される。すなわち、情報格納手段12は、メモリセルアレイのデータ格納手段を意味する。
【0015】
以下、図2〜図4を参照し、図1に示したプリデコーダ11、情報格納手段12及び入出力ラインドライバ13について、それぞれの構成を説明する。
【0016】
図2は、図1に示したプリデコーダ11の一例を示す回路図である。図2に示したプリデコーダ11は、メモリ装置に関する識別情報(ID information)を検出するテストモード時に使われるプリデコーダとして動作する。
【0017】
図示したように、プリデコーダ11は、カラムアドレス信号col_y0、col_y1、col_y2を受信し、これらをプリデコーディングされたアドレス信号col_y012<0>、col_y012<1>、col_y012<2>、col_y012<3>、col_y012<4>、col_y012<5>、col_y012<6>、col_y012<7>として出力する。
【0018】
図2において、カラムアドレス信号col_y0b、col_y1b、col_y2bは、各々カラムアドレス信号col_y0、col_y1、col_y2の反転信号である。
【0019】
図2から、プリデコーダ11は、読取命令時に印加されるカラムアドレス信号をデコーディングし、デコーディングされたカラムアドレス信号によって、情報格納手段に格納されているデータを選択することができることが分かる。
【0020】
図3は、図1に示した情報格納手段12の一例を示す回路図である。図3に示した情報格納手段12は、電源端子VDDとノードaとの間に接続されたpMOSトランジスタP81と、ノードaと接地との間に並列に接続された複数個(図3に示した例では8個)のヒューズ手段R0−N80、R1−N81、R2−N82、R3−N83、R4−N84、R5−N85、R6−N86、R7−N87とを備えている。図3において、pMOSトランジスタP81のゲートには、制御信号イネーブルが印加される。
【0021】
ヒューズ手段R0−N80は、ヒューズR0とnMOSトランジスタN80とを備え、nMOSトランジスタN80のゲートには、デコーディングされたカラムアドレス信号col_y012<0>が印加される。
【0022】
図3に示したように、ヒューズ手段R1−N81は、ヒューズR1とnMOSトランジスタN81とを備え、nMOSトランジスタN81のゲートには、デコーディングされたカラムアドレス信号col_y012<1>が印加される。また、ヒューズ手段R2−N82は、ヒューズR2とnMOSトランジスタN82とを備え、nMOSトランジスタN82のゲートには、デコーディングされたカラムアドレス信号col_y012<2>が印加される。
【0023】
同様に、ヒューズ手段R3−N83〜R7−N7は、それぞれ対応するヒューズR3〜R7とnMOSトランジスタN83〜N87とを備え、nMOSトランジスタN83〜N87のそれぞれのゲートには、対応するデコーディングされたカラムアドレス信号col_y012<3>〜col_y012<7>が印加される。
【0024】
ノードa上の信号はインバータINV81に印加され、インバータINV81の出力信号はインバータINV82に印加される。ナンドゲートNAND81は、インバータINV82の出力信号と制御信号tm_dieidとを受信する。制御信号tm_dieidは、テストモード時に印加される信号であって、メモリ装置のダイの識別情報を検出するためのテストモード信号である。ナンドゲートNAND81の出力信号は、インバータINV83に印加される。インバータINV83の出力信号はyidである。pMOSトランジスタP82及びインバータINV84は、ノードaの初期電位をハイレベルに維持する機能を備えている。
【0025】
以下、図3に示した情報格納手段12の動作を説明する。
【0026】
テストモード時には、テストモード信号tm_dieid及び制御信号イネーブルが、ハイレベルにイネーブルされる。
【0027】
次に、例えば、読取命令時に印加されるカラムアドレス信号col_y2、col_y1、col_y0が、それぞれL、L、Hの場合、プリデコーダの出力信号col_y012<1>がハイレベルにイネーブルされる。
【0028】
その結果、nMOSトランジスタN81がターンオンされた状態になる。その際、ヒューズR1がカットされている状態であれば、インバータINV83の出力信号yidはハイレベルである。一方、ヒューズR1がカットされていない状態であれば、インバータINV83の出力信号yidはローレベルである。このように、ヒューズのカッティング状態として、所定の情報を格納することができる。
【0029】
図4は、図1に示した入出力ラインドライバ13の一例を示す回路図である。図4に示した入出力ラインドライバ13は、図3に示した情報格納手段の出力信号yidを受信するバッファINV91、INV92と、テストモード信号tm_dieidとバッファINV91、INV92の出力信号とを受信するナンドゲートNAND91と、テストモード信号の反転信号tm_dieidbとバッファINV91、INV92の出力信号とを受信するノアゲートNOR91と、電源端子VDDとノードbとの間に接続されたプルアップトランジスタP91と、ノードbと接地端子VSSとの間に接続されたプルダウントランジスタN91とを備えている。ナンドゲートNAND91の出力側は、プルアップトランジスタP91のゲートと接続され、ノアゲートNOR91の出力側は、プルダウントランジスタN91のゲートに接続され、ノードbは、入出力ラインドライバへの出力部となっている。
【0030】
図4に示した回路の動作は、次の通りである。テストモードの際、テストモード信号tm_dieidはハイレベルに維持され、テストモード信号tm_dieidbはローレベルに維持される。したがって、図3を参照して説明した情報格納手段12の出力信号yidがハイレベルの場合、ノードbの出力信号gio_baはハイレベルである。一方、情報格納手段12の出力信号yidがローレベルの場合、ノードbの出力信号gio_baはローレベルである。この出力信号gio_baは、メモリ装置のグローバル入出力ラインに伝送される。
【0031】
以下、図5及び図6に示すタイミングチャートを参照して、図1〜図4に示した本発明の実施の形態に係るメモリ装置の動作を説明する。
【0032】
図5は、4つのバンクを有するSDRAMのテストモード時における動作を説明するタイミングチャートであり、CAS待ち時間(CAS latency)が2、バースト長さが8の場合である。
【0033】
図5において、符号MRSは、メモリ装置に関する識別情報を読み出すためのテストモード時に、命令語を発生させるモードレジスタセットを示している。このMRSから発生された命令に対応して、アドレスピンA7がハイレベルとなってテストモードが遂行される。
【0034】
ACT命令によりローアドレス信号RAが印加され、RDn命令によりカラムアドレス信号CA0が印加される。ここで、カラムアドレス信号CA0は、テストモード時に、情報格納手段12に格納されているデータを指定するアドレスである。
【0035】
図5において、“L0〜L14”、“W0〜W4”、“X0〜X5”及び“Y0〜Y5”は、情報格納手段12のヒューズに格納されているデータを示す。ここで、“L0〜L14”には、製造日、製造工場、製造ラインなどを示す情報が格納される。“W0〜W4”には、ウェーハの番号についての情報が格納される。“X0〜X5”には、ウェーハ上のX座標に関する情報が格納され、“Y0〜Y5”には、ウェーハ上のY座標に関する情報が格納される。
【0036】
図5を参照すると、各情報格納手段12は、8つのヒューズR0〜R7(図3参照)を備えている。したがって、図1に示した4バンクメモリ装置は、32のヒューズを備えていることになる。その結果に、32のヒューズに格納されたデータを組み合せることにより、232の状態を表すことができる。
【0037】
したがって、“L0〜L14”と関連する15のヒューズを用いることにより、32768の状態を表すことができる。また、“W0〜W4”と関連する5つのヒューズを用いることにより、32の状態を表すことができる。また、ウェーハ上のX座標を表す6つのヒューズと、Y座標を表す6つのヒューズとを用いることにより、4096の座標を表すことができる。
【0038】
以下、図5に示したタイミングチャートをさらに具体的に説明する。前述のように、プリデコーダによりデコードされたカラムアドレス信号に従って選択されたトランジスタのヒューズがカットされている状態の場合、データ(信号)はハイレベルである。また、プリデコーダによりデコードされたカラムアドレス信号に従って選択されたトランジスタのヒューズがカットされていない状態の場合、データ(信号)はローレベルである。
【0039】
したがって、データパッドDQ0に出力されるデータL0、L4、L8、L12、W1、X0、X4、Y2と、データパッドDQ1に出力されるデータL1、L5、L9、L13、W2、X1、X5、Y3と、データパッドDQ2に出力されるデータL2、L6、L10、L14、W3、X2、Y0、Y4と、データパッドDQ3に出力されるデータL3、L7、L11、W0、W4、X3、Y1、Y5とから、メモリ装置固有の識別情報が得られる。
【0040】
図6は、8つのバンクを有するSDRAMのテストモード時における動作を説明するタイミングチャートであり、CAS待ち時間が2、バースト長さが4の場合を示している。図6に示したタイミングチャートは、各情報格納手段12が4つのヒューズを備えている点を除くと、動作が図5に示した場合と同じである。
【0041】
図7は、メモリ装置に関する情報を格納する機能を有する本発明の第2の実施の形態に係るメモリ装置の構成を示すブロック図である。なお、図7に示したメモリ装置は、4バンクDDRSDRAMメモリ装置である。
【0042】
図7に示したメモリ装置は、偶数のデータと奇数のデータとを区分するために、入出力ラインドライバ(GIOドライバ)とデータ出力ドライバ(DOUTドライバ)との間に、さらにマルチプレクサ(MUX)とパイプラッチとを備えており、この点を除くと、構成が図1に示したメモリ装置と同じである。データ出力コントローラは、マルチプレクサ(MUX)、パイプラッチ及びデータ出力ドライバ(DOUTドライバ)の動作を制御する。
【0043】
図7に示した情報格納部(ヒュ−ズセット)の構成は、図1に示した情報格納部の構成と同じであるので、具体的な説明を省略する。
【0044】
以下、図8〜図10を参照し、図7に示したバンクの構成要素(プリデコーダ、情報格納手段及び入出力ラインドライバ)を説明する。
【0045】
図8は、図7に示したDDR SDRAMに使われる4つのバンクを有するカラムアドレス用プリデコーダを示す回路図である。図8に示したプリデコーダは、メモリ装置に関する識別情報を検出するためのテストモード時に使われるプリデコーダである。
【0046】
図示したように、プリデコーダは、カラムアドレス信号col_y1、col_y2を受信して、プリデコーディングされたアドレス信号col_y012<0>、col_y012<1>、col_y012<2>、col_y012<3>を出力する。なお、図8において、カラムアドレス信号col_y1b、col_y2bは、各々、カラムアドレス信号col_y1、col_y2の反転信号である。
【0047】
図8に示したプリデコーダの読取命令時に印加されるカラムアドレス信号をデコーディングしたカラムアドレスによって、情報格納手段に格納されているデータが選択される。
【0048】
図9は、図7に示した情報格納手段の一例を示す回路図である。図9に示した情報格納手段の基本構成は、図3に示した情報格納手段の場合と同じである。ただし、DDRSDRAMの特性上、図9から分かるように、各情報格納手段は、偶数のブロックと奇数のブロックとを含んでいる。なお、図9に示した制御信号等は、図3の場合と同じであるので、関連する説明を省略する。
【0049】
図10は、図7に示した入出力ラインドライバを示す回路図である。図10に示した入出力ラインドライバの基本構成は、図4に示した入出力ラインドライバの場合と同じである。
【0050】
図10において、左側の入出力ラインドライバは、図9の左側に示した偶数ブロック用情報格納手段の出力信号を受信する。また、図10において、右側の入出力ラインドライバは、図9の右側に示した奇数ブロック用情報格納手段の出力信号を受信する。図10に示した入出力ラインドライバの動作は図4の場合と同じであり、図10で使われる制御信号は図4で使われるものと同じである。
【0051】
図11は、図7〜図10に示したDDR SDRAMの動作を示すタイミングチャートである。図11はCAS待ち時間が2、バースト長さが8の場合であり、4つのバンクを有するDDRSDRAMの動作を示している。
【0052】
クロック信号(CLK)の立上りエッジと立下りエッジとに同期してデータが処理される点を除くと、動作は図5の場合と実質的に同じである。
【0053】
図12は、DDR SDRAMの動作を示すタイミングチャートである。なお、図12は、CAS待ち時間が2、バースト長さが4であり、8つのバンクを有するDDRSDRAMの動作を示している。クロック信号(CLK)の立上りエッジと立下りエッジとに同期してデータが処理されるという点を除くと、動作は図6の場合と実質的に同じである。
【0054】
図13〜図15は、DDR2 SDRAMにおいても、本発明の技術的思想を実現可能なことを説明するための回路図であり、図13は、4つのバンクを有するDDR2SDRAMのプリデコーダ、図14は、4つのサブ回路を備えた、各バンクに使われる情報格納手段、図15は、4つのサブ回路を備えた、各バンクに使われる入出力ラインドライバを示している。なお、図14に示した各サブ回路と図15に示した各サブ回路とは、それぞれ対応している。
【0055】
テストモードの際、図13〜図15に示した回路の基本動作は、メインクロック信号の1周期の間に4つのデータを処理することを除くと、前述の図1及び図7に示した4バンクSDRAMの場合と同じである。
【0056】
一方、本発明の実施の形態については、SDRAM及びDDR SDRAM、DDR2 SDRAMなどを例として説明したが、これは他のタイプのメモリ装置にも容易に適用できる。また、4バンク及び8バンクを例として回路を示したが、これは他のバンク数であっても容易に適用できることが明らかである。
【符号の説明】
【0057】
11 プリデコーダ
12 ヒューズセット
13 入出力ラインドライバ(GIDドライバ)
14、15、16、17 データ出力ドライバ(DOUTドライバ)
18 データ出力コントローラ
【特許請求の範囲】
【請求項1】
複数個のバンクを含むメモリ装置において、
各前記バンクが、
アドレス信号を受信してデコーディングするプリデコーダと、
前記メモリ装置に関する情報を格納する情報格納手段と、
該情報格納手段から出力される情報を受信する入出力ラインドライバと、
該入出力ラインドライバの出力信号を受信するデータ出力ドライバと、
該データ出力ドライバの出力信号を受信するデータパッドとを備え、
前記情報格納手段が、前記プリデコーダの出力信号を受信して前記メモリ装置に関する情報を出力し、
前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されていることを特徴とするメモリ装置。
【請求項2】
前記情報格納手段が、
電源端子と第1ノードとの間に接続された第1トランジスタと、
前記第1ノードと接地との間に接続されたN個のヒューズ手段とを備え、
前記第1トランジスタのゲートに、前記電源端子に印加される電圧を前記第1ノードに伝達するための制御信号が印加され、
前記プリデコーダの出力信号により、各前記ヒューズ手段に格納されている情報を出力するように構成されていることを特徴とする請求項1に記載のメモリ装置。
【請求項3】
各前記ヒューズ手段が、
前記第1ノードと接地との間に、前記第1ノード側から順に接続されたヒューズ及び第2トランジスタを備え、
該第2トランジスタのゲートが、前記プリデコーダの出力信号を受信し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされている場合には、前記情報格納手段がハイレベルの信号を出力し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされていない場合には、前記情報格納手段がローレベルの信号を出力するように構成されていることを特徴とする請求項2に記載のメモリ装置。
【請求項4】
前記入出力ラインドライバが、
前記情報格納手段の出力信号を受信するバッファと、
前記テストモード信号及び前記バッファの出力信号を受信するナンドゲートと、
前記テストモード信号の反転信号及び前記バッファの出力信号を受信するノアゲートと、
電源端子と前記第2ノードとの間に接続されたプルアップトランジスタと、
前記第2ノードと前記接地との間に接続されたプルダウントランジスタとを備え、
前記ナンドゲートの出力側が前記プルアップトランジスタのゲートに接続され、
前記ノアゲートの出力側が前記プルダウントランジスタのゲートに接続され、
前記第2ノードが、前記入出力ラインドライバの出力部となっていることを特徴とする請求項3に記載のメモリ装置。
【請求項5】
複数個のバンクを含むメモリ装置において、
各前記バンクが、
アドレス信号を受信してデコーディングするプリデコーダと、
前記メモリ装置に関する情報を格納する情報格納手段と、
該情報格納手段から出力される情報を受信する入出力ラインドライバと、
該入出力ラインドライバの出力信号を受信するパイプラッチと、
該パイプラッチの出力信号を受信し、印加される所定の出力制御信号に応答して情報を出力するデータ出力ドライバと、
該データ出力ドライバの出力信号を受信して外部に出力するデータパッドとを備え、
テストモード時に、前記情報格納手段の出力信号を、前記メモリ装置の情報として用い、
前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されていることを特徴とするメモリ装置。
【請求項6】
前記情報格納手段が、前記メモリ装置のバンク数に比例して設けられていることを特徴とする請求項5に記載のメモリ装置。
【請求項7】
前記情報格納手段が、
電源端子と第1ノードとの間に接続された第1トランジスタと、
前記第1ノードと接地との間に接続されたN個のヒューズ手段とを備え、
前記第1トランジスタのゲートに、前記電源端子に印加される電圧を前記第1ノードに伝達するための制御信号が印加され、
前記プリデコーダの出力信号により、各前記ヒューズ手段に格納された情報を出力するように構成されていることを特徴とする請求項5に記載のメモリ装置。
【請求項8】
各前記ヒューズ手段が、
前記第1ノードと前記接地との間に、前記第1ノード側から順に接続されたヒューズ及び第2トランジスタを備え、
該第2トランジスタのゲートが、前記プリデコーダの出力信号を受信し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされている場合には、前記情報格納手段がハイレベルの信号を出力し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされていない場合には、前記情報格納手段がローレベルの信号を出力するように構成されていることを特徴とする請求項7に記載のメモリ装置。
【請求項9】
前記入出力ラインドライバが、
前記情報格納手段の出力信号を受信するバッファと、
前記テストモード信号及び前記バッファの出力信号を受信するナンドゲートと、
前記テストモード信号の反転信号及び前記バッファの出力信号を受信するノアゲートと、
電源端子と第2ノードとの間に接続されたプルアップトランジスタと、
前記第2ノードと接地との間に接続されたプルダウントランジスタとを備え、
前記ナンドゲートの出力側が、前記プルアップトランジスタのゲートに接続され、
前記ノアゲートの出力側が、前記プルダウントランジスタのゲートに接続され、
前記第2ノードが、前記入出力ラインドライバの出力部となっていることを特徴とする請求項5に記載のメモリ装置。
【請求項1】
複数個のバンクを含むメモリ装置において、
各前記バンクが、
アドレス信号を受信してデコーディングするプリデコーダと、
前記メモリ装置に関する情報を格納する情報格納手段と、
該情報格納手段から出力される情報を受信する入出力ラインドライバと、
該入出力ラインドライバの出力信号を受信するデータ出力ドライバと、
該データ出力ドライバの出力信号を受信するデータパッドとを備え、
前記情報格納手段が、前記プリデコーダの出力信号を受信して前記メモリ装置に関する情報を出力し、
前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されていることを特徴とするメモリ装置。
【請求項2】
前記情報格納手段が、
電源端子と第1ノードとの間に接続された第1トランジスタと、
前記第1ノードと接地との間に接続されたN個のヒューズ手段とを備え、
前記第1トランジスタのゲートに、前記電源端子に印加される電圧を前記第1ノードに伝達するための制御信号が印加され、
前記プリデコーダの出力信号により、各前記ヒューズ手段に格納されている情報を出力するように構成されていることを特徴とする請求項1に記載のメモリ装置。
【請求項3】
各前記ヒューズ手段が、
前記第1ノードと接地との間に、前記第1ノード側から順に接続されたヒューズ及び第2トランジスタを備え、
該第2トランジスタのゲートが、前記プリデコーダの出力信号を受信し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされている場合には、前記情報格納手段がハイレベルの信号を出力し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされていない場合には、前記情報格納手段がローレベルの信号を出力するように構成されていることを特徴とする請求項2に記載のメモリ装置。
【請求項4】
前記入出力ラインドライバが、
前記情報格納手段の出力信号を受信するバッファと、
前記テストモード信号及び前記バッファの出力信号を受信するナンドゲートと、
前記テストモード信号の反転信号及び前記バッファの出力信号を受信するノアゲートと、
電源端子と前記第2ノードとの間に接続されたプルアップトランジスタと、
前記第2ノードと前記接地との間に接続されたプルダウントランジスタとを備え、
前記ナンドゲートの出力側が前記プルアップトランジスタのゲートに接続され、
前記ノアゲートの出力側が前記プルダウントランジスタのゲートに接続され、
前記第2ノードが、前記入出力ラインドライバの出力部となっていることを特徴とする請求項3に記載のメモリ装置。
【請求項5】
複数個のバンクを含むメモリ装置において、
各前記バンクが、
アドレス信号を受信してデコーディングするプリデコーダと、
前記メモリ装置に関する情報を格納する情報格納手段と、
該情報格納手段から出力される情報を受信する入出力ラインドライバと、
該入出力ラインドライバの出力信号を受信するパイプラッチと、
該パイプラッチの出力信号を受信し、印加される所定の出力制御信号に応答して情報を出力するデータ出力ドライバと、
該データ出力ドライバの出力信号を受信して外部に出力するデータパッドとを備え、
テストモード時に、前記情報格納手段の出力信号を、前記メモリ装置の情報として用い、
前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されていることを特徴とするメモリ装置。
【請求項6】
前記情報格納手段が、前記メモリ装置のバンク数に比例して設けられていることを特徴とする請求項5に記載のメモリ装置。
【請求項7】
前記情報格納手段が、
電源端子と第1ノードとの間に接続された第1トランジスタと、
前記第1ノードと接地との間に接続されたN個のヒューズ手段とを備え、
前記第1トランジスタのゲートに、前記電源端子に印加される電圧を前記第1ノードに伝達するための制御信号が印加され、
前記プリデコーダの出力信号により、各前記ヒューズ手段に格納された情報を出力するように構成されていることを特徴とする請求項5に記載のメモリ装置。
【請求項8】
各前記ヒューズ手段が、
前記第1ノードと前記接地との間に、前記第1ノード側から順に接続されたヒューズ及び第2トランジスタを備え、
該第2トランジスタのゲートが、前記プリデコーダの出力信号を受信し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされている場合には、前記情報格納手段がハイレベルの信号を出力し、
前記プリデコーダの出力信号により前記第2トランジスタがターンオンされた際に、前記ヒューズがカットされていない場合には、前記情報格納手段がローレベルの信号を出力するように構成されていることを特徴とする請求項7に記載のメモリ装置。
【請求項9】
前記入出力ラインドライバが、
前記情報格納手段の出力信号を受信するバッファと、
前記テストモード信号及び前記バッファの出力信号を受信するナンドゲートと、
前記テストモード信号の反転信号及び前記バッファの出力信号を受信するノアゲートと、
電源端子と第2ノードとの間に接続されたプルアップトランジスタと、
前記第2ノードと接地との間に接続されたプルダウントランジスタとを備え、
前記ナンドゲートの出力側が、前記プルアップトランジスタのゲートに接続され、
前記ノアゲートの出力側が、前記プルダウントランジスタのゲートに接続され、
前記第2ノードが、前記入出力ラインドライバの出力部となっていることを特徴とする請求項5に記載のメモリ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2012−109021(P2012−109021A)
【公開日】平成24年6月7日(2012.6.7)
【国際特許分類】
【出願番号】特願2012−48164(P2012−48164)
【出願日】平成24年3月5日(2012.3.5)
【分割の表示】特願2005−20621(P2005−20621)の分割
【原出願日】平成17年1月28日(2005.1.28)
【出願人】(310024033)ハイニックス セミコンダクター インク (122)
【Fターム(参考)】
【公開日】平成24年6月7日(2012.6.7)
【国際特許分類】
【出願日】平成24年3月5日(2012.3.5)
【分割の表示】特願2005−20621(P2005−20621)の分割
【原出願日】平成17年1月28日(2005.1.28)
【出願人】(310024033)ハイニックス セミコンダクター インク (122)
【Fターム(参考)】
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