【課題】低周波数のクロックしか供給できないバーンインテスタを用いた場合であっても、テストに長時間を要するディスターブテストを、高周波数で実行可能な半導体装置を提供する。
【解決手段】テスト動作モードにおいて、ロウアドレスバッファ部１２ｄにより、第１のワード線の位置を示すロウアドレスを取り込む。制御回路１８ａ及びタイミング制御回路１８ｂは、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。 （もっと読む）

【課題】データ保持特性が経時的に変化する半導体メモリをも考慮したデータ保持特性試験において、試験の信頼度を確保したまま時間の短縮を図る。
【解決手段】複数のメモリセルに第１のデータを書き込む工程Ｓ１０と、複数のメモリセルに書き込まれた第１のデータを第１の所定時間保持する工程Ｓ２０と、複数のメモリセルから所定時間保持された第１のデータを読み出し、読み出した第１のデータを、第２のデータとして複数のメモリセル夫々に書き込む工程Ｓ３０と、複数のメモリセル夫々に書き込まれた第２のデータを第２の所定時間保持する工程Ｓ４０と、Ｓ３０およびＳ４０を所定回数繰り返す工程Ｓ５０と、Ｓ４０の後に行われ、複数のメモリセル夫々から第２のデータを読み出し、読み出した第２のデータの値を基に複数のメモリセル夫々のデータ保持特性を判定する工程Ｓ６０と、を有する半導体メモリの試験方法を提供する。 （もっと読む）

【課題】セルフリフレッシュ動作後にＤＬＬ回路がロック動作を実行しない状況での記憶装置の評価を行うことが可能な記憶装置を提供する。
【解決手段】通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置は、ＤＬＬ回路と制御部とを含む。ＤＬＬ回路は、入力信号を受け付けると入力信号を遅延した遅延信号を出力し、また、入力信号と遅延信号との位相差が所定値になるように遅延信号の遅延量を設定するロック動作を行い、その後、位相差が所定値である状態を維持する。制御部は、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させない。 （もっと読む）

【課題】パーシャルアレイセルフリフレッシュ機能を高速にテストする。
【解決手段】メモリセルアレイ２０内の複数の領域のうち、セルフリフレッシュ動作を行わない領域を示すマスク情報ＭＡＳＫを格納するマスク情報格納回路３６と、セルフリフレッシュコマンドによって活性化され、リフレッシュアドレスＲｅｆＡＤＤとマスク情報ＭＡＳＫとの一致を検出したことに応答して一致信号ＨＩＴを生成するマスク判定回路３４と、一致信号ＨＩＴの活性化に応答してセルフリフレッシュ動作を禁止するリフレッシュ動作制御回路３５とを備える。マスク判定回路３４は、テストモード信号ＴＳＥＴが活性化している場合には、オートリフレッシュコマンドによっても活性化される。これにより、実際にセルフリフレッシュモードにエントリすることなくパーシャルアレイセルフリフレッシュ機能のテストが行える。 （もっと読む）

【課題】DRAMにおいて、データ保持時間がランダム・テレグラフ・ノイズ的に変化してリテンション不良となるものをスクリーニングする。
【解決手段】データ保持機能を調べるポーズ・リフレッシュ試験を行う直前に、メモリセルトランジスタを構成する基板のゲート電極側界面に正孔が蓄積されるようなバイアスを、ゲート電極に印加することと、このようなポーズ・リフレッシュ試験をチップ全面全ビットにおいて１回、もしくは複数回繰り返して行うことでて、データ保持能力のランダムな経時変化に起因したリテンション不良を生じる可能性のあるビットをスクリーニングする。 （もっと読む）

【課題】 半導体記憶装置のセルフリフレッシュ時にもＷＲＩＴＥ動作を可能にし、これをセルフリフレッシュモードのテストに有効に利用できるようにする。
【解決手段】 セルフリフレッシュ機能を有する半導体記憶装置に、セルフリフレッシュ時にメモリセルへのデータ書き込み動作を可能にさせる回路手段を備えた。これにより、セルフリフレッシュ時に、前記回路手段によって前記メモリセルへのデータ書き込みを可能にさせた状態にてリフレッシュカウンタにより決められるロウアドレス上のメモリセルにデータ書き込みを行なうことにより、セルフリフレッシュ周期が規格内であるかをテスト可能にした。 （もっと読む）

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１０をリフレッシュする方法は、第１リフレッシュレートでＤＲＡＭの少なくとも一部２３にリフレッシュを実行するステップと、第２リフレッシュレートでＤＲＡＭの少なくとも第２部分２４にリフレッシュを実行するステップとを含む。第２部分は、第１リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行を含み、第２リフレッシュレートは第１リフレッシュレートより高い。
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【課題】メモリの寿命を検出する技術を提供する。
【解決手段】メモリにデータが保持されてからの経過時間を計り、前記経過時間が所定値に達した場合に前記データを前記メモリから読み出し、前記データをエラー無しで読み出せた場合の前記経過時間をデータ保持時間として求め、前記メモリについて求めた第１のデータ保持時間を記憶部に記憶させておき、前記メモリについて前記第１のデータ保持時間以降に求めた第２のデータ保持時間を前記第１のデータ保持時間と比較して前記メモリの寿命を検出する。 （もっと読む）

【課題】発振回路を構成するインバータの純粋な動作速度を求めることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のワード線と、複数のビット線と、複数のメモリセルとを含むメモリブロックと、テスト信号に基づいて制御される遅延速度調整回路が付加された発振回路と、リフレッシュモード時、発振回路の出力に基づいて複数のメモリセルを順次アクセスするアクセス制御回路と、を備える。発振回路は、テスト信号が入力されていないとき、遅延速度調整回路を有効にして第１の周期で発振し、テスト信号が入力されているとき、遅延速度調整回路を無効化して、第１の周期よりも短い第２の周期で発振する。 （もっと読む）

【課題】ＳＲの動作で発生するノイズを加速しながら、メモリセルのデータ保持不良を確実に検出すること。
【解決手段】本発明の一態様に係る半導体記憶装置１は、複数のメモリセルを有するメモリセルアレイＨ４０と、メモリセルのセルフリフレッシュの周期を決定するＳＲタイマー回路Ｈ８０と、セルフリフレッシュの対象となるメモリセルの内部アドレス信号を生成するリフレッシュカウンタＨ２０と、セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するためのパルス活性信号を出力する回路とを備えるものである。 （もっと読む）