ダイナミックランダムアクセスメモリ（ＤＲＡＭ）リフレッシュ
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１０をリフレッシュする方法は、第１リフレッシュレートでＤＲＡＭの少なくとも一部２３にリフレッシュを実行するステップと、第２リフレッシュレートでＤＲＡＭの少なくとも第２部分２４にリフレッシュを実行するステップとを含む。第２部分は、第１リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行を含み、第２リフレッシュレートは第１リフレッシュレートより高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）リフレッシュに関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の密度及び速度のため、ＤＲＡＭはメモリとして特に有用である。ＤＲＡＭの１つの欠点は、メモリの内容を維持するためにＤＲＡＭをリフレッシュする必要があることである。リフレッシュは電力を要し、ＤＲＡＭを、電池式の応用、特に携帯電話のようなハンドヘルドデバイスにとって、あまり望ましくないものにしている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、ＤＲＡＭの電力消費を低減することが望まれる。
【発明を解決するための手段】
【０００４】
１つの実施形態において、低い頻度のリフレッシュを要するアドレスより、高い頻度のリフレッシュを要するアドレスでリフレッシュが実行されるように、メモリはその制御されたリフレッシュを有している。その結果、より少ない電力が消費される。これは、以下の説明及び図面を参照することによって、より理解される。
【図面の簡単な説明】
【０００５】
【図１】実施形態に従ったシステムのブロック図である。
【図２】図１のシステムの動作の理解を助けるためのフロー図である。
【図３】図１のシステムの動作の理解を助けるためのグラフである。
【発明を実施するための形態】
【０００６】
「アサートする」や「セットする」及び「ネゲートする」（あるいは「ディアサートする」や「クリアする」）という語は、それぞれ、信号、状態ビット、または同様の装置を論理的に真の状態または論理的に偽の状態にすることを言及する場合に用いられている。論理的に真の状態が論理レベル１の場合、論理的に偽の状態は論理レベルゼロである。また、論理的に真の状態が論理レベルゼロの場合、論理的に偽の状態は論理レベル１である。
【０００７】
図１に示すシステム１０は、メモリ１２、レジスタ１４、組込み自己テスト（ＢＩＳＴ）エンジン１６、リフレッシュ制御回路１８、カウンタ２０を含む。メモリ１２は、ＤＲＡＭセルのアレイ２２、アレイ２２における選択された位置にデータを書き込み及び検出するための周辺回路を含む。ＤＲＡＭセルは最も一般的にトランジスタ及びコンデンサからできているが、ゲート誘電体が非常に薄いためにリフレッシュを要するナノ結晶記憶を有するトランジスタのような他のタイプのＤＲＡＭセルも使用できる。アドレスＡ０、Ａ１、Ａ２、Ａ３、Ａ４、ＡＮがアレイ２２のワード線２３、２４、２５、２６、２７、２８に対応するように示されている。アレイ２２に存在するメモリセルのリフレッシュは各行で行われる。メモリ１２はリフレッシュ制御回路１８、ＢＩＳＴエンジン１６に接続されている。レジスタ１４はリフレッシュ制御回路１８、ＢＩＳＴエンジン１６に接続されている。リフレッシュ制御回路１８はカウンタ２０に接続され、リフレッシュ要求ＲＲを受信する。
【０００８】
図２は、図１のシステムの動作を記載するフロー図３０を示す。
【０００９】
図３は、リフレッシュレート（速度）に基づく、行とも呼ばれるワード線の分布を示すグラフを示す。標準リフレッシュレートは産業において期待されるものに基づく。この期待は、合理的な歩留りを有しながらメモリ１２のすべてのメモリセルをリフレッシュ可能なリフレッシュレートに基づく。リフレッシュレートの典型的な仕様は４ミリ秒である。グラフに示すように、ほぼ全てのワード線は、標準レートより遅いレートでリフレッシュできる。ほぼ全てのセルをリフレッシュ可能な、低電力レートの、より遅いレートが選択される。標準レートと低電力レートとの間で示されたワード線は標準レートでリフレッシュされる。電力を節約するために、低電力レート以下にあるワード線は低電力レートでリフレッシュされる。この曲線は非常に再現性があることが分かっており、故に、所与のプロセスにおいて、低電力レートより高いリフレッシュレートを要するワード線の数は、高い確実性で、特定数を超えない。低電力レートは、より低いリフレッシュレートでデータ保持が維持されるデータ保持基準と考えられる。このデータ保持基準を満たさないのは少ない割合のワード線であるが、それらのワード線を使用せずに単に低電力レートの単一のリフレッシュレートを用いることを実用的でないものとするには十分な割合である。低電力レートは容易に、標準レートの頻度より１００倍少なくされることができる。従って、この例において、低電力レートは４００ミリ秒毎に一回でもよい。スタンドバイ状態において、これがＤＲＡＭの電力をおおよそ１／１００に低減する。
【００１０】
動作時、レジスタ１４には、図２のステップ３４に示すように、低電力レートより高いレートでリフレッシュされなければならないメモリセルを有するワード線のアドレスがロードされる。図２のステップ３２に示すように、低電力レートで十分なデータ保持を有するワード線のアドレスを特定するために、ＢＩＳＴエンジン１６がアレイ２２をテストする。ＢＩＳＴエンジン１６によってワード線２４、２６が特定された場合、ＢＩＳＴエンジン１６はアドレスＡ１、Ａ３をレジスタ１４にロードする。ステップ３２、３４は、リフレッシュ及び他の動作を準備するために実行される。留意すべきことには、メモリ１２はシステム１０内の別の集積回路であってもよく、ＢＩＳＴエンジン１６は、メモリ１２の起動時に、あるいはリフレッシュ制御回路１８のような他のリソースからのコマンドに応答して、ステップ３２、３４を実行し得る。
【００１１】
レジスタ１４に、より高い頻度のリフレッシュを要するワード線のアドレスがロードされた後、ステップ３６に示すように、リフレッシュ制御回路１８がリフレッシュ要求ＲＲを受信し、該リフレッシュ要求は、システム１０の外部のリソースまたは図示されていないシステム１０内のリソースから生成される。ステップ３８に示すように、リフレッシュ制御回路１８がカウンタ２０の状態を決定する。カウンタ２０が所定カウントに届いた場合、ステップ４４に示すように、アレイ２２のワード線の全てがリフレッシュされる。カウンタ２０が所定カウントに届いていない場合、レジスタ１４に格納されたワード線のみがリフレッシュされる。この例においては、アドレスＡ１、Ａ３によって識別されるワード線がリフレッシュされる。ワード線の数、従って、可能なアドレスの数は非常に大きくすることができる。メモリ１２のようなメモリは、各々が非常に多数のワード線を有する複数のアレイを有する。１つのアレイのワード線の数にとって１０２４のような数字は一般的な数字である。この手法は、メモリ内の単一のアレイ、従って、該単一のアレイのワード線に制限されてもよいし、あるいは、全てのアレイ、従って、メモリ内の全てのワード線に適用されてもよい。いずれにしても、レジスタ１４に格納されたアドレスの数はアドレスＡ１、Ａ３のような二つアドレスより高い可能性がある。
【００１２】
アレイ２２の全てのワード線、またはレジスタ１４に格納されたワード線がリフレッシュされた後、カウンタはリセットまたはインクリメントされ、後のリフレッシュ要求に応答して、リフレッシュプロセスが続く。１つの手法は、リフレッシュコントローラ回路１８及びカウンタ２０が設計されるときに、カウンタの所定数を選択するものである。別の手法は、テストまたは他の基準に応答して、所定数を選択するものである。いずれの手法においても、所定数は、アレイの全体の各リフレッシュに対してレジスタ１４に格納されたアドレスを有するワード線がリフレッシュされた数である。従って、カウントが１００の場合、全てのワード線の各リフレッシュに対して、レジスタ１４に格納されたアドレスにあるワード線では１００回リフレッシュが存在することになる。また、カウンタはインクリメントと同様にデクリメントされることも可能であり、リセットは単にカウンタをロールオーバすることと同程度に単純にされ得る。カウンタも非常に簡単でもよく、アレイ２２の全てのリフレッシュを実行するために、リフレッシュ制御回路１８は、単に、カウンタが全てゼロまたは全て１である時を検出してもよい。
【００１３】
ＢＩＳＴエンジン１６は望ましい実装であるが、メモリ１２がレジスタ１４と同一の集積回路上にある場合、レジスタ１４は、テストのより早い段階で、低電力レートのリフレッシュでデータ保持基準を満たさないワード線のアドレスでロードされてもよい。すなわち、レジスタ１４にロードするために、外部テスタがリフレッシュのテスト及び該当するアドレスの特定を実行してもよい。この場合、不揮発性メモリを用いて、レジスタ１４を実装してもよい。レジスタ１４は、外部テスタを用いてロードされるのではない場合であっても、一般に不揮発性メモリで実装されることが可能である。電力が喪失されたときに、その情報を保持することは利点となり得る。低電力レートを満たすのに十分でないデータ保持の決定は、低電力レートより更に遅いリフレッシュレートを用いて達成可能である。それによって、低リフレッシュレートテストを合格するワード線の全てが低電力レートでデータ保持基準を満たすことが可能であることを保証するためのマージンが提供される。
【００１４】
システム１０では二つのリフレッシュレートが説明されたが、より多くのリフレッシュレートを用いることも可能がある。例えば、低電力レートに加えて、より低いリフレッシュレートが追加的に使用されることも可能である。そのような場合、第１組のワード線はより低いリフレッシュレートでリフレッシュされ、第２組のワード線は低電力レートでリフレッシュされ、第３組のワード線は標準レートでリフレッシュされる。低電力レートが変化されていないことを仮定すると、レジスタ１４に格納されたアドレスは依然としてアドレスＡ１、Ａ３であり、また第３組である。低電力レートでリフレッシュされるワード線のアドレス（第２組）を別のレジスタに格納することも可能であり、残りのワード線の全て（第１組）が、より低いリフレッシュレートでリフレッシュされる。第１組がリフレッシュされた時、第２組及び第３組もリフレッシュされる。同様に、第２組がリフレッシュされた時、第３組もリフレッシュされる。
【００１５】
選択肢として、ＢＩＳＴエンジン１６は低電力レートにおけるリフレッシュレートを決定出来る。例えば、安全な限界内で、低電力レートにおける最も低いリフレッシュレートに低減することは、有利となり得る。これは、そのリフレッシュレートではデータ保持基準を満たさないワード線の数がレジスタ１４の容量を超えないような、最低のリフレッシュレートを決定することによって行われ得る。このリフレッシュレートは、連続近似、二分探索、または他のアルゴリズムを用いることによって見出され得る。この手法の変形例として、初期テストするために非常に低いリフレッシュレートを使用し、データ保持基準を満たさないワード線の数がレジスタ１４の容量より低い場合に、そのリフレッシュレートを低電力レートに使用することが可能である。容量を超えた場合、レジスタの容量を超えないまで、より高いリフレッシュレートを試行することが可能である。
【００１６】
以上にて、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）をリフレッシュするための方法が提供されたことを理解されたと考える。該方法は、第１リフレッシュレートでＤＲＡＭの第１部分にリフレッシュを実行するステップを含む。該方法は、第２リフレッシュレートでＤＲＡＭの第２部分にリフレッシュを実行するステップを更に含み、該第２部分は、第１リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行を含み、第２リフレッシュレートは第１リフレッシュレートより高い。該方法は、第１リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行を特定するためにＤＲＡＭをテストするステップを更に含む。該方法は、ＤＲＡＭの起動中に該テストを実行することを更に特徴とする。該方法は、第３リフレッシュレートでＤＲＡＭの第３部分にリフレッシュを実行するステップを更に含んでもよく、第３リフレッシュレートは第２リフレッシュレートより高くされる。該方法は、第２リフレッシュレートでＤＲＡＭの第２部分にリフレッシュを実行するステップによって更に特徴づけられ、第２リフレッシュレートでＤＲＡＭの第２部分に含まれる１つまたは複数の行でのみリフレッシュを実行することによって更に特徴付けられてもよい。
【００１７】
システムも開示される。システムは、低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行について、その各々のアドレスを格納する記憶回路を含み、ＤＲＡＭの該１つまたは複数の行は低電力リフレッシュレートより高い標準リフレッシュレートではデータ保持基準を満たすものである。システムは、ＤＲＡＭの受信されたリフレッシュ要求をカウントするカウンタを更に含む。システムは、記憶回路及びカウンタに接続されたリフレッシュ制御回路を更に含み、該リフレッシュ制御回路は、ＤＲＡＭのリフレッシュ要求に応答して、カウンタのカウント値に基づいて、ＤＲＡＭにリフレッシュを実行し、あるいは記憶回路にアクセスして記憶回路に識別されたＤＲＡＭの１つまたは複数の行にリフレッシュを実行する。システムは更に、低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行を特定するためにＤＲＡＭ上でデータ保持テストを実行するテスト回路を含み得る。システムは、テスト回路が組込み自己テスト（ＢＩＳＴ）回路であることを更に特徴とする。システムは、カウンタのカウント値が閾値と等しくない時、記憶回路に識別されたＤＲＡＭの１つまたは複数の行にリフレッシュを実行するためにリフレッシュ制御回路が記憶回路にアクセスすることを特徴とする。システムは、カウンタのカウント値が閾値と等しい時、リフレッシュ制御回路がＤＲＡＭにリフレッシュを実行し、ＤＲＡＭにリフレッシュすることは、記憶回路に識別されたＤＲＡＭの１つまたは複数の行と共にＤＲＡＭの更なる行をリフレッシュすることを含む。システムは、カウンタのカウント値が閾値と等しい時、リフレッシュ制御回路が記憶回路にアクセスせずにＤＲＡＭにリフレッシュを実行することを更に特徴とし得る。システムは、低電力リフレッシュレートに相当するように閾値を決定することを特徴とする。システムは、カウント値に基づいてリフレッシュ制御回路がＤＲＡＭにリフレッシュを実行する時、リフレッシュ制御回路がＤＲＡＭの各アクティブ行をリフレッシュすることを特徴とする。システムは、カウント値に基づいてリフレッシュ制御回路がＤＲＡＭにリフレッシュを実行する時、リフレッシュ制御回路が記憶回路にアクセスせずにＤＲＡＭにリフレッシュを実行することを特徴とする。システムは、カウンタのカウント値に基づいて、リフレッシュ制御回路が記憶回路にアクセスして、記憶回路に識別されたＤＲＡＭの１つまたは複数の行にリフレッシュを実行する時、リフレッシュ制御回路が記憶回路に識別されたＤＲＡＭの該１つまたは複数の行のみにリフレッシュを実行することを特徴とする。
【００１８】
方法も開示される。方法は、低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の各行のアドレスを提供するステップを含み、ＤＲＡＭの該１つまたは複数の行は、低電力リフレッシュレートより高い標準リフレッシュレートでデータ保持基準を満たすものである。方法はまた、リフレッシュ要求を受信するステップを含む。方法はまた、リフレッシュ要求を受信することに応答して、ＤＲＡＭの全体リフレッシュまたは部分的リフレッシュを実行することを決定するステップを含み、全体リフレッシュは低電力リフレッシュレートで実行され、部分的リフレッシュは標準リフレッシュレートで実行される。方法は、部分的リフレッシュを実行することを決定したことに応答して、低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまた複数の各行に関して提供されたアドレスを用いて、ＤＲＡＭの該１つまたは複数の行にリフレッシュを実行するステップを含む。方法は、全体リフレッシュを実行することを決定したことに応答して、ＤＲＡＭをリフレッシュするステップを含み、ＤＲＡＭをリフレッシュするステップは、ＤＲＡＭの１つまたは複数の行と共にＤＲＡＭの更なる行をリフレッシュすることを含む。方法は、低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行を特定するためにＤＲＡＭをテストするステップを含む。方法は、起動中に上記テストを実行することを特徴とする。方法は、ＤＲＡＭをリフレッシュするステップがＤＲＡＭの各アクティブ行をリフレッシュすることを含むことを特徴とする。方法は、ＤＲＡＭの１つまたは複数の行をリフレッシュするステップがＤＲＡＭの該１つまたは複数の行のみをリフレッシュすることによって更に特徴付けられる。
【００１９】
前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。
【００２０】
「接続された」という語は必ずしも直接的に、また機械的に結合する状態を意味するものではない。
【００２１】
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。従って、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【符号の説明】
【００２２】
１０ ダイナミックランダムアクセスメモリ
１２ メモリ
１４ レジスタ
１６ 組込み自己テスト（ＢＩＳＴ）エンジン
１８ リフレッシュ制御回路
２０ カウンタ
２２ ワード線
２３ ワード線
２４ ワード線
２５ ワード線
２６ ワード線
２７ ワード線
２８ ワード線
Ａ０ アドレス
Ａ１ アドレス
Ａ２ アドレス
Ａ３ アドレス
Ａ４ アドレス
Ａ５ アドレス
【技術分野】
【０００１】
本発明は、メモリ、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）リフレッシュに関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の密度及び速度のため、ＤＲＡＭはメモリとして特に有用である。ＤＲＡＭの１つの欠点は、メモリの内容を維持するためにＤＲＡＭをリフレッシュする必要があることである。リフレッシュは電力を要し、ＤＲＡＭを、電池式の応用、特に携帯電話のようなハンドヘルドデバイスにとって、あまり望ましくないものにしている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、ＤＲＡＭの電力消費を低減することが望まれる。
【発明を解決するための手段】
【０００４】
１つの実施形態において、低い頻度のリフレッシュを要するアドレスより、高い頻度のリフレッシュを要するアドレスでリフレッシュが実行されるように、メモリはその制御されたリフレッシュを有している。その結果、より少ない電力が消費される。これは、以下の説明及び図面を参照することによって、より理解される。
【図面の簡単な説明】
【０００５】
【図１】実施形態に従ったシステムのブロック図である。
【図２】図１のシステムの動作の理解を助けるためのフロー図である。
【図３】図１のシステムの動作の理解を助けるためのグラフである。
【発明を実施するための形態】
【０００６】
「アサートする」や「セットする」及び「ネゲートする」（あるいは「ディアサートする」や「クリアする」）という語は、それぞれ、信号、状態ビット、または同様の装置を論理的に真の状態または論理的に偽の状態にすることを言及する場合に用いられている。論理的に真の状態が論理レベル１の場合、論理的に偽の状態は論理レベルゼロである。また、論理的に真の状態が論理レベルゼロの場合、論理的に偽の状態は論理レベル１である。
【０００７】
図１に示すシステム１０は、メモリ１２、レジスタ１４、組込み自己テスト（ＢＩＳＴ）エンジン１６、リフレッシュ制御回路１８、カウンタ２０を含む。メモリ１２は、ＤＲＡＭセルのアレイ２２、アレイ２２における選択された位置にデータを書き込み及び検出するための周辺回路を含む。ＤＲＡＭセルは最も一般的にトランジスタ及びコンデンサからできているが、ゲート誘電体が非常に薄いためにリフレッシュを要するナノ結晶記憶を有するトランジスタのような他のタイプのＤＲＡＭセルも使用できる。アドレスＡ０、Ａ１、Ａ２、Ａ３、Ａ４、ＡＮがアレイ２２のワード線２３、２４、２５、２６、２７、２８に対応するように示されている。アレイ２２に存在するメモリセルのリフレッシュは各行で行われる。メモリ１２はリフレッシュ制御回路１８、ＢＩＳＴエンジン１６に接続されている。レジスタ１４はリフレッシュ制御回路１８、ＢＩＳＴエンジン１６に接続されている。リフレッシュ制御回路１８はカウンタ２０に接続され、リフレッシュ要求ＲＲを受信する。
【０００８】
図２は、図１のシステムの動作を記載するフロー図３０を示す。
【０００９】
図３は、リフレッシュレート（速度）に基づく、行とも呼ばれるワード線の分布を示すグラフを示す。標準リフレッシュレートは産業において期待されるものに基づく。この期待は、合理的な歩留りを有しながらメモリ１２のすべてのメモリセルをリフレッシュ可能なリフレッシュレートに基づく。リフレッシュレートの典型的な仕様は４ミリ秒である。グラフに示すように、ほぼ全てのワード線は、標準レートより遅いレートでリフレッシュできる。ほぼ全てのセルをリフレッシュ可能な、低電力レートの、より遅いレートが選択される。標準レートと低電力レートとの間で示されたワード線は標準レートでリフレッシュされる。電力を節約するために、低電力レート以下にあるワード線は低電力レートでリフレッシュされる。この曲線は非常に再現性があることが分かっており、故に、所与のプロセスにおいて、低電力レートより高いリフレッシュレートを要するワード線の数は、高い確実性で、特定数を超えない。低電力レートは、より低いリフレッシュレートでデータ保持が維持されるデータ保持基準と考えられる。このデータ保持基準を満たさないのは少ない割合のワード線であるが、それらのワード線を使用せずに単に低電力レートの単一のリフレッシュレートを用いることを実用的でないものとするには十分な割合である。低電力レートは容易に、標準レートの頻度より１００倍少なくされることができる。従って、この例において、低電力レートは４００ミリ秒毎に一回でもよい。スタンドバイ状態において、これがＤＲＡＭの電力をおおよそ１／１００に低減する。
【００１０】
動作時、レジスタ１４には、図２のステップ３４に示すように、低電力レートより高いレートでリフレッシュされなければならないメモリセルを有するワード線のアドレスがロードされる。図２のステップ３２に示すように、低電力レートで十分なデータ保持を有するワード線のアドレスを特定するために、ＢＩＳＴエンジン１６がアレイ２２をテストする。ＢＩＳＴエンジン１６によってワード線２４、２６が特定された場合、ＢＩＳＴエンジン１６はアドレスＡ１、Ａ３をレジスタ１４にロードする。ステップ３２、３４は、リフレッシュ及び他の動作を準備するために実行される。留意すべきことには、メモリ１２はシステム１０内の別の集積回路であってもよく、ＢＩＳＴエンジン１６は、メモリ１２の起動時に、あるいはリフレッシュ制御回路１８のような他のリソースからのコマンドに応答して、ステップ３２、３４を実行し得る。
【００１１】
レジスタ１４に、より高い頻度のリフレッシュを要するワード線のアドレスがロードされた後、ステップ３６に示すように、リフレッシュ制御回路１８がリフレッシュ要求ＲＲを受信し、該リフレッシュ要求は、システム１０の外部のリソースまたは図示されていないシステム１０内のリソースから生成される。ステップ３８に示すように、リフレッシュ制御回路１８がカウンタ２０の状態を決定する。カウンタ２０が所定カウントに届いた場合、ステップ４４に示すように、アレイ２２のワード線の全てがリフレッシュされる。カウンタ２０が所定カウントに届いていない場合、レジスタ１４に格納されたワード線のみがリフレッシュされる。この例においては、アドレスＡ１、Ａ３によって識別されるワード線がリフレッシュされる。ワード線の数、従って、可能なアドレスの数は非常に大きくすることができる。メモリ１２のようなメモリは、各々が非常に多数のワード線を有する複数のアレイを有する。１つのアレイのワード線の数にとって１０２４のような数字は一般的な数字である。この手法は、メモリ内の単一のアレイ、従って、該単一のアレイのワード線に制限されてもよいし、あるいは、全てのアレイ、従って、メモリ内の全てのワード線に適用されてもよい。いずれにしても、レジスタ１４に格納されたアドレスの数はアドレスＡ１、Ａ３のような二つアドレスより高い可能性がある。
【００１２】
アレイ２２の全てのワード線、またはレジスタ１４に格納されたワード線がリフレッシュされた後、カウンタはリセットまたはインクリメントされ、後のリフレッシュ要求に応答して、リフレッシュプロセスが続く。１つの手法は、リフレッシュコントローラ回路１８及びカウンタ２０が設計されるときに、カウンタの所定数を選択するものである。別の手法は、テストまたは他の基準に応答して、所定数を選択するものである。いずれの手法においても、所定数は、アレイの全体の各リフレッシュに対してレジスタ１４に格納されたアドレスを有するワード線がリフレッシュされた数である。従って、カウントが１００の場合、全てのワード線の各リフレッシュに対して、レジスタ１４に格納されたアドレスにあるワード線では１００回リフレッシュが存在することになる。また、カウンタはインクリメントと同様にデクリメントされることも可能であり、リセットは単にカウンタをロールオーバすることと同程度に単純にされ得る。カウンタも非常に簡単でもよく、アレイ２２の全てのリフレッシュを実行するために、リフレッシュ制御回路１８は、単に、カウンタが全てゼロまたは全て１である時を検出してもよい。
【００１３】
ＢＩＳＴエンジン１６は望ましい実装であるが、メモリ１２がレジスタ１４と同一の集積回路上にある場合、レジスタ１４は、テストのより早い段階で、低電力レートのリフレッシュでデータ保持基準を満たさないワード線のアドレスでロードされてもよい。すなわち、レジスタ１４にロードするために、外部テスタがリフレッシュのテスト及び該当するアドレスの特定を実行してもよい。この場合、不揮発性メモリを用いて、レジスタ１４を実装してもよい。レジスタ１４は、外部テスタを用いてロードされるのではない場合であっても、一般に不揮発性メモリで実装されることが可能である。電力が喪失されたときに、その情報を保持することは利点となり得る。低電力レートを満たすのに十分でないデータ保持の決定は、低電力レートより更に遅いリフレッシュレートを用いて達成可能である。それによって、低リフレッシュレートテストを合格するワード線の全てが低電力レートでデータ保持基準を満たすことが可能であることを保証するためのマージンが提供される。
【００１４】
システム１０では二つのリフレッシュレートが説明されたが、より多くのリフレッシュレートを用いることも可能がある。例えば、低電力レートに加えて、より低いリフレッシュレートが追加的に使用されることも可能である。そのような場合、第１組のワード線はより低いリフレッシュレートでリフレッシュされ、第２組のワード線は低電力レートでリフレッシュされ、第３組のワード線は標準レートでリフレッシュされる。低電力レートが変化されていないことを仮定すると、レジスタ１４に格納されたアドレスは依然としてアドレスＡ１、Ａ３であり、また第３組である。低電力レートでリフレッシュされるワード線のアドレス（第２組）を別のレジスタに格納することも可能であり、残りのワード線の全て（第１組）が、より低いリフレッシュレートでリフレッシュされる。第１組がリフレッシュされた時、第２組及び第３組もリフレッシュされる。同様に、第２組がリフレッシュされた時、第３組もリフレッシュされる。
【００１５】
選択肢として、ＢＩＳＴエンジン１６は低電力レートにおけるリフレッシュレートを決定出来る。例えば、安全な限界内で、低電力レートにおける最も低いリフレッシュレートに低減することは、有利となり得る。これは、そのリフレッシュレートではデータ保持基準を満たさないワード線の数がレジスタ１４の容量を超えないような、最低のリフレッシュレートを決定することによって行われ得る。このリフレッシュレートは、連続近似、二分探索、または他のアルゴリズムを用いることによって見出され得る。この手法の変形例として、初期テストするために非常に低いリフレッシュレートを使用し、データ保持基準を満たさないワード線の数がレジスタ１４の容量より低い場合に、そのリフレッシュレートを低電力レートに使用することが可能である。容量を超えた場合、レジスタの容量を超えないまで、より高いリフレッシュレートを試行することが可能である。
【００１６】
以上にて、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）をリフレッシュするための方法が提供されたことを理解されたと考える。該方法は、第１リフレッシュレートでＤＲＡＭの第１部分にリフレッシュを実行するステップを含む。該方法は、第２リフレッシュレートでＤＲＡＭの第２部分にリフレッシュを実行するステップを更に含み、該第２部分は、第１リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行を含み、第２リフレッシュレートは第１リフレッシュレートより高い。該方法は、第１リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行を特定するためにＤＲＡＭをテストするステップを更に含む。該方法は、ＤＲＡＭの起動中に該テストを実行することを更に特徴とする。該方法は、第３リフレッシュレートでＤＲＡＭの第３部分にリフレッシュを実行するステップを更に含んでもよく、第３リフレッシュレートは第２リフレッシュレートより高くされる。該方法は、第２リフレッシュレートでＤＲＡＭの第２部分にリフレッシュを実行するステップによって更に特徴づけられ、第２リフレッシュレートでＤＲＡＭの第２部分に含まれる１つまたは複数の行でのみリフレッシュを実行することによって更に特徴付けられてもよい。
【００１７】
システムも開示される。システムは、低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行について、その各々のアドレスを格納する記憶回路を含み、ＤＲＡＭの該１つまたは複数の行は低電力リフレッシュレートより高い標準リフレッシュレートではデータ保持基準を満たすものである。システムは、ＤＲＡＭの受信されたリフレッシュ要求をカウントするカウンタを更に含む。システムは、記憶回路及びカウンタに接続されたリフレッシュ制御回路を更に含み、該リフレッシュ制御回路は、ＤＲＡＭのリフレッシュ要求に応答して、カウンタのカウント値に基づいて、ＤＲＡＭにリフレッシュを実行し、あるいは記憶回路にアクセスして記憶回路に識別されたＤＲＡＭの１つまたは複数の行にリフレッシュを実行する。システムは更に、低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行を特定するためにＤＲＡＭ上でデータ保持テストを実行するテスト回路を含み得る。システムは、テスト回路が組込み自己テスト（ＢＩＳＴ）回路であることを更に特徴とする。システムは、カウンタのカウント値が閾値と等しくない時、記憶回路に識別されたＤＲＡＭの１つまたは複数の行にリフレッシュを実行するためにリフレッシュ制御回路が記憶回路にアクセスすることを特徴とする。システムは、カウンタのカウント値が閾値と等しい時、リフレッシュ制御回路がＤＲＡＭにリフレッシュを実行し、ＤＲＡＭにリフレッシュすることは、記憶回路に識別されたＤＲＡＭの１つまたは複数の行と共にＤＲＡＭの更なる行をリフレッシュすることを含む。システムは、カウンタのカウント値が閾値と等しい時、リフレッシュ制御回路が記憶回路にアクセスせずにＤＲＡＭにリフレッシュを実行することを更に特徴とし得る。システムは、低電力リフレッシュレートに相当するように閾値を決定することを特徴とする。システムは、カウント値に基づいてリフレッシュ制御回路がＤＲＡＭにリフレッシュを実行する時、リフレッシュ制御回路がＤＲＡＭの各アクティブ行をリフレッシュすることを特徴とする。システムは、カウント値に基づいてリフレッシュ制御回路がＤＲＡＭにリフレッシュを実行する時、リフレッシュ制御回路が記憶回路にアクセスせずにＤＲＡＭにリフレッシュを実行することを特徴とする。システムは、カウンタのカウント値に基づいて、リフレッシュ制御回路が記憶回路にアクセスして、記憶回路に識別されたＤＲＡＭの１つまたは複数の行にリフレッシュを実行する時、リフレッシュ制御回路が記憶回路に識別されたＤＲＡＭの該１つまたは複数の行のみにリフレッシュを実行することを特徴とする。
【００１８】
方法も開示される。方法は、低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の各行のアドレスを提供するステップを含み、ＤＲＡＭの該１つまたは複数の行は、低電力リフレッシュレートより高い標準リフレッシュレートでデータ保持基準を満たすものである。方法はまた、リフレッシュ要求を受信するステップを含む。方法はまた、リフレッシュ要求を受信することに応答して、ＤＲＡＭの全体リフレッシュまたは部分的リフレッシュを実行することを決定するステップを含み、全体リフレッシュは低電力リフレッシュレートで実行され、部分的リフレッシュは標準リフレッシュレートで実行される。方法は、部分的リフレッシュを実行することを決定したことに応答して、低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまた複数の各行に関して提供されたアドレスを用いて、ＤＲＡＭの該１つまたは複数の行にリフレッシュを実行するステップを含む。方法は、全体リフレッシュを実行することを決定したことに応答して、ＤＲＡＭをリフレッシュするステップを含み、ＤＲＡＭをリフレッシュするステップは、ＤＲＡＭの１つまたは複数の行と共にＤＲＡＭの更なる行をリフレッシュすることを含む。方法は、低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行を特定するためにＤＲＡＭをテストするステップを含む。方法は、起動中に上記テストを実行することを特徴とする。方法は、ＤＲＡＭをリフレッシュするステップがＤＲＡＭの各アクティブ行をリフレッシュすることを含むことを特徴とする。方法は、ＤＲＡＭの１つまたは複数の行をリフレッシュするステップがＤＲＡＭの該１つまたは複数の行のみをリフレッシュすることによって更に特徴付けられる。
【００１９】
前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。
【００２０】
「接続された」という語は必ずしも直接的に、また機械的に結合する状態を意味するものではない。
【００２１】
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。従って、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【符号の説明】
【００２２】
１０ ダイナミックランダムアクセスメモリ
１２ メモリ
１４ レジスタ
１６ 組込み自己テスト（ＢＩＳＴ）エンジン
１８ リフレッシュ制御回路
２０ カウンタ
２２ ワード線
２３ ワード線
２４ ワード線
２５ ワード線
２６ ワード線
２７ ワード線
２８ ワード線
Ａ０ アドレス
Ａ１ アドレス
Ａ２ アドレス
Ａ３ アドレス
Ａ４ アドレス
Ａ５ アドレス
【特許請求の範囲】
【請求項１】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）をリフレッシュする方法であって、
第１リフレッシュレートで少なくとも前記ＤＲＡＭの第１部分にリフレッシュを実行するステップと、
第２リフレッシュレートで少なくとも前記ＤＲＡＭの第２部分にリフレッシュを実行するステップとを含み、
前記第２部分は、前記第１リフレッシュレートでデータ保持基準を満たさない前記ＤＲＡＭの１つまたは複数の行を含み、
前記第２リフレッシュレートは前記第１リフレッシュレートより高い、
方法。
【請求項２】
請求項１記載の方法において、
前記第１リフレッシュレートで前記データ保持基準を満たさない前記ＤＲＡＭの前記１つまたは複数の行を特定するために前記ＤＲＡＭをテストするステップを更に含む方法。
【請求項３】
請求項２記載の方法であって、
前記テストするステップは前記ＤＲＡＭに電源を投入する間に実行される、方法。
【請求項４】
請求項２記載の方法において、
第３リフレッシュレートで前記ＤＲＡＭの第３部分にリフレッシュを実行するステップを更に含み、
前記第３リフレッシュレートは前記第２リフレッシュレートより高い、方法。
【請求項５】
請求項１記載の方法であって、
前記第２リフレッシュレートで前記ＤＲＡＭの前記第２部分にリフレッシュを実行するステップが、
前記第２リフレッシュレートで前記ＤＲＡＭの前記第２部分に含まれる前記１つまたは複数の行のみにリフレッシュを実行することを更に特徴とする、
方法。
【請求項６】
低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行の各々のアドレスを格納する記憶回路であって、前記ＤＲＡＭの前記１つまたは複数の行は、前記低電力リフレッシュレートより高い標準リフレッシュレートでデータ保持基準を満たすものである、記憶回路と、
前記ＤＲＡＭのために受信されたリフレッシュ要求をカウントするカウンタと、
前記記憶回路及び前記カウンタに接続されたリフレッシュ制御回路であって、前記ＤＲＡＭのためのリフレッシュ要求に応答して、前記カウンタのカウント値に基づいて、前記ＤＲＡＭのリフレッシュを実行し、あるいは前記記憶回路にアクセスして前記記憶回路にて識別された前記ＤＲＡＭの前記１つまたは複数の行のリフレッシュを実行する、リフレッシュ制御回路と、
を含むシステム。
【請求項７】
請求項６記載のシステムにおいて、
前記低電力リフレッシュレートで前記データ保持基準を満たさない前記ＤＲＡＭの前記１つまたは複数の行を特定するために前記ＤＲＡＭにデータ保持テストを実行するテスト回路、を更に含むシステム。
【請求項８】
請求項７記載のシステムにおいて、
前記テスト回路は組込み自己テスト（ＢＩＳＴ）回路であることを更に特徴とするシステム。
【請求項９】
請求項６記載のシステムであって、
前記カウンタのカウント値が閾値と等しくない場合、前記リフレッシュ制御回路は、前記記憶回路にアクセスし、前記記憶回路にて識別された前記ＤＲＡＭの前記１つまたは複数の行のリフレッシュを実行する、システム。
【請求項１０】
請求項９記載のシステムであって、
前記カウンタのカウント値が前記閾値と等しい場合、リフレッシュ制御回路は前記ＤＲＡＭのリフレッシュを実行し、前記ＤＲＡＭのリフレッシュは、前記記憶回路にて識別された前記ＤＲＡＭの前記１つまたは複数の行と共に前記ＤＲＡＭの更なる行をリフレッシュすることを含む、システム。
【請求項１１】
請求項１０記載のシステムであって、
前記カウンタのカウント値が前記閾値と等しい場合、前記リフレッシュ制御回路は、前記記憶回路にアクセスせずに前記ＤＲＡＭのリフレッシュを実行する、システム。
【請求項１２】
請求項９記載のシステムであって、
前記閾値は前記低電力リフレッシュレートに相当するように決定される、システム。
【請求項１３】
請求項６記載のシステムであって、
前記カウント値に基づいて前記リフレッシュ制御回路が前記ＤＲＡＭのリフレッシュを実行する時、前記リフレッシュ制御回路は前記ＤＲＡＭの各アクティブ行をリフレッシュする、システム。
【請求項１４】
請求項１３記載のシステムであって、
前記カウント値に基づいて前記リフレッシュ制御回路が前記ＤＲＡＭのリフレッシュを実行する時、前記リフレッシュ制御回路は前記記憶回路にアクセスせずに前記ＤＲＡＭのリフレッシュを実行する、システム。
【請求項１５】
請求項６記載のシステムであって、
前記リフレッシュ制御回路が、前記カウンタのカウント値に基づいて、前記記憶回路にアクセスして前記記憶回路にて識別された前記ＤＲＡＭの前記１つまたは複数の行のリフレッシュを実行する時、前記リフレッシュ制御回路は、前記記憶回路にて識別された前記ＤＲＡＭの前記１つまたは複数の行のみにリフレッシュを実行する、システム。
【請求項１６】
低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行の各々について、そのアドレスを提供するステップであって、前記ＤＲＡＭの前記１つまたは複数の行は、低電力リフレッシュレートより高い標準リフレッシュレートでデータ保持基準を満たすものである、ステップと、
リフレッシュ要求を受信するステップと、
前記リフレッシュ要求に応答して、前記ＤＲＡＭの全体リフレッシュまたは部分的リフレッシュを実行するかを決定するステップであって、前記全体リフレッシュは前記低電力リフレッシュレートで実行され、前記部分的リフレッシュは前記標準リフレッシュレートを実行される、ステップと、
部分的リフレッシュを実行することを決定したことに応答して、前記低電力リフレッシュレートで前記データ保持基準を満たさない前記ＤＲＡＭの前記１つまたは複数の行の各々について提供された前記アドレスを用いて、前記ＤＲＡＭの前記１つまたは複数のリフレッシュを実行するステップと、
全体リフレッシュを実行することを決定したことに応答して、前記ＤＲＡＭをリフレッシュするステップであって、前記ＤＲＡＭの前記１つまたは複数の行と共に前記ＤＲＡＭの更なる行をリフレッシュすることを含む、ステップと、
を有する方法。
【請求項１７】
請求項１６記載の方法において、
前記低電力リフレッシュレートで前記データ保持基準を満たさない前記ＤＲＡＭの前記１つまたは複数の行を特定するために前記ＤＲＡＭをテストするステップを更に含む方法。
【請求項１８】
請求項１７記載の方法において、
前記テストするステップは電源を投入する間に実行される、方法。
【請求項１９】
請求項１６記載の方法であって、
前記ＤＲＡＭをリフレッシュするステップは前記ＤＲＡＭの各アクティブ行をリフレッシュすることを含む。
【請求項２０】
請求項１６記載の方法であって、
前記ＤＲＡＭの前記１つまたは複数の行をリフレッシュするステップは、前記ＤＲＡＭの前記１つまたは複数の行のみをリフレッシュすることを更に特徴とする、方法。
【請求項１】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）をリフレッシュする方法であって、
第１リフレッシュレートで少なくとも前記ＤＲＡＭの第１部分にリフレッシュを実行するステップと、
第２リフレッシュレートで少なくとも前記ＤＲＡＭの第２部分にリフレッシュを実行するステップとを含み、
前記第２部分は、前記第１リフレッシュレートでデータ保持基準を満たさない前記ＤＲＡＭの１つまたは複数の行を含み、
前記第２リフレッシュレートは前記第１リフレッシュレートより高い、
方法。
【請求項２】
請求項１記載の方法において、
前記第１リフレッシュレートで前記データ保持基準を満たさない前記ＤＲＡＭの前記１つまたは複数の行を特定するために前記ＤＲＡＭをテストするステップを更に含む方法。
【請求項３】
請求項２記載の方法であって、
前記テストするステップは前記ＤＲＡＭに電源を投入する間に実行される、方法。
【請求項４】
請求項２記載の方法において、
第３リフレッシュレートで前記ＤＲＡＭの第３部分にリフレッシュを実行するステップを更に含み、
前記第３リフレッシュレートは前記第２リフレッシュレートより高い、方法。
【請求項５】
請求項１記載の方法であって、
前記第２リフレッシュレートで前記ＤＲＡＭの前記第２部分にリフレッシュを実行するステップが、
前記第２リフレッシュレートで前記ＤＲＡＭの前記第２部分に含まれる前記１つまたは複数の行のみにリフレッシュを実行することを更に特徴とする、
方法。
【請求項６】
低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行の各々のアドレスを格納する記憶回路であって、前記ＤＲＡＭの前記１つまたは複数の行は、前記低電力リフレッシュレートより高い標準リフレッシュレートでデータ保持基準を満たすものである、記憶回路と、
前記ＤＲＡＭのために受信されたリフレッシュ要求をカウントするカウンタと、
前記記憶回路及び前記カウンタに接続されたリフレッシュ制御回路であって、前記ＤＲＡＭのためのリフレッシュ要求に応答して、前記カウンタのカウント値に基づいて、前記ＤＲＡＭのリフレッシュを実行し、あるいは前記記憶回路にアクセスして前記記憶回路にて識別された前記ＤＲＡＭの前記１つまたは複数の行のリフレッシュを実行する、リフレッシュ制御回路と、
を含むシステム。
【請求項７】
請求項６記載のシステムにおいて、
前記低電力リフレッシュレートで前記データ保持基準を満たさない前記ＤＲＡＭの前記１つまたは複数の行を特定するために前記ＤＲＡＭにデータ保持テストを実行するテスト回路、を更に含むシステム。
【請求項８】
請求項７記載のシステムにおいて、
前記テスト回路は組込み自己テスト（ＢＩＳＴ）回路であることを更に特徴とするシステム。
【請求項９】
請求項６記載のシステムであって、
前記カウンタのカウント値が閾値と等しくない場合、前記リフレッシュ制御回路は、前記記憶回路にアクセスし、前記記憶回路にて識別された前記ＤＲＡＭの前記１つまたは複数の行のリフレッシュを実行する、システム。
【請求項１０】
請求項９記載のシステムであって、
前記カウンタのカウント値が前記閾値と等しい場合、リフレッシュ制御回路は前記ＤＲＡＭのリフレッシュを実行し、前記ＤＲＡＭのリフレッシュは、前記記憶回路にて識別された前記ＤＲＡＭの前記１つまたは複数の行と共に前記ＤＲＡＭの更なる行をリフレッシュすることを含む、システム。
【請求項１１】
請求項１０記載のシステムであって、
前記カウンタのカウント値が前記閾値と等しい場合、前記リフレッシュ制御回路は、前記記憶回路にアクセスせずに前記ＤＲＡＭのリフレッシュを実行する、システム。
【請求項１２】
請求項９記載のシステムであって、
前記閾値は前記低電力リフレッシュレートに相当するように決定される、システム。
【請求項１３】
請求項６記載のシステムであって、
前記カウント値に基づいて前記リフレッシュ制御回路が前記ＤＲＡＭのリフレッシュを実行する時、前記リフレッシュ制御回路は前記ＤＲＡＭの各アクティブ行をリフレッシュする、システム。
【請求項１４】
請求項１３記載のシステムであって、
前記カウント値に基づいて前記リフレッシュ制御回路が前記ＤＲＡＭのリフレッシュを実行する時、前記リフレッシュ制御回路は前記記憶回路にアクセスせずに前記ＤＲＡＭのリフレッシュを実行する、システム。
【請求項１５】
請求項６記載のシステムであって、
前記リフレッシュ制御回路が、前記カウンタのカウント値に基づいて、前記記憶回路にアクセスして前記記憶回路にて識別された前記ＤＲＡＭの前記１つまたは複数の行のリフレッシュを実行する時、前記リフレッシュ制御回路は、前記記憶回路にて識別された前記ＤＲＡＭの前記１つまたは複数の行のみにリフレッシュを実行する、システム。
【請求項１６】
低電力リフレッシュレートでデータ保持基準を満たさないＤＲＡＭの１つまたは複数の行の各々について、そのアドレスを提供するステップであって、前記ＤＲＡＭの前記１つまたは複数の行は、低電力リフレッシュレートより高い標準リフレッシュレートでデータ保持基準を満たすものである、ステップと、
リフレッシュ要求を受信するステップと、
前記リフレッシュ要求に応答して、前記ＤＲＡＭの全体リフレッシュまたは部分的リフレッシュを実行するかを決定するステップであって、前記全体リフレッシュは前記低電力リフレッシュレートで実行され、前記部分的リフレッシュは前記標準リフレッシュレートを実行される、ステップと、
部分的リフレッシュを実行することを決定したことに応答して、前記低電力リフレッシュレートで前記データ保持基準を満たさない前記ＤＲＡＭの前記１つまたは複数の行の各々について提供された前記アドレスを用いて、前記ＤＲＡＭの前記１つまたは複数のリフレッシュを実行するステップと、
全体リフレッシュを実行することを決定したことに応答して、前記ＤＲＡＭをリフレッシュするステップであって、前記ＤＲＡＭの前記１つまたは複数の行と共に前記ＤＲＡＭの更なる行をリフレッシュすることを含む、ステップと、
を有する方法。
【請求項１７】
請求項１６記載の方法において、
前記低電力リフレッシュレートで前記データ保持基準を満たさない前記ＤＲＡＭの前記１つまたは複数の行を特定するために前記ＤＲＡＭをテストするステップを更に含む方法。
【請求項１８】
請求項１７記載の方法において、
前記テストするステップは電源を投入する間に実行される、方法。
【請求項１９】
請求項１６記載の方法であって、
前記ＤＲＡＭをリフレッシュするステップは前記ＤＲＡＭの各アクティブ行をリフレッシュすることを含む。
【請求項２０】
請求項１６記載の方法であって、
前記ＤＲＡＭの前記１つまたは複数の行をリフレッシュするステップは、前記ＤＲＡＭの前記１つまたは複数の行のみをリフレッシュすることを更に特徴とする、方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公表番号】特表２０１２−５１８２４２（Ｐ２０１２−５１８２４２Ａ）
【公表日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−５５１０８５（Ｐ２０１１−５５１０８５）
【出願日】平成２２年１月２２日（２０１０．１．２２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０２１７６６
【国際公開番号】ＷＯ２０１０／０９６２３２
【国際公開日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２２年１月２２日（２０１０．１．２２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０２１７６６
【国際公開番号】ＷＯ２０１０／０９６２３２
【国際公開日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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