【課題】メモリセルの各トランジスタの特性のランダムばらつきについてのテストを効率化する。
【解決手段】メモリセルＭＣの動作をテストする自己テスト回路２と、自己テスト回路２からの加速指令に基づいて、メモリセルＭＣのディスターブが加速するようにワード線ＷＬ１〜ＷＬｎの電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳを設定するレギュレータ３とを備える。 （もっと読む）

【課題】ＳＲＡＭセルやセンスアンプの駆動トランジスタのしきい値電圧（Ｖｔｈ）を補正することを可能とする技術を提供する。
【解決手段】データを保持するラッチ回路と、データを伝送する信号線とを備える半導体装置を構成する。ラッチ回路は、第１インバータと、第２インバータとを具備する。第１、第2インバータのそれぞれの出力からビット線（ＢＬ０、ＢＬ１）やセンスアンプ信号線（ＳＡ０、ＳＡ０Ｂ）を経由してＧＮＤへ至る電気的経路を備え、その電気的経路は、第１のトランジスタを備えるものとする。そして、Ｖｔ補正モードには、第１インバータまたは第２インバータの一方のＨｉｇｈレベルを供給し他方にＬｏｗレベルを供給することで、第１のトランジスタにより電気的経路を導通する。 （もっと読む）

【課題】マーチパターンテストではアドレスデコーダの配線の遅延を検知できない。
【解決手段】半導体記憶装置のアドレスデコーダは，アドレスサイクルの第１のタイミングで，複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力するアドレスレジスタと，複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，アドレスレジスタと内部アドレス信号線網の間に設けられ，アドレスレジスタが出力した第１と第２の内部アドレス信号を，アドレスサイクルの第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，内部アドレス信号線網を介して複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれのワード線又はビット線を選択する複数のアドレスデコード回路とを有する。 （もっと読む）

【課題】ディスターブ試験時のノイズを低減しサイクル高速化を実現する技術を提供する。
【解決手段】本発明による半導体装置は、ワード線及びビット線に接続された複数のメモリセルを含み、複数のバンクに分割されたメモリセルアレイと、テスト動作時に、テスト回路用アドレス信号とディスターブ試験用テスト信号を用いて、バンク毎にワード線を内部アドレス信号に応じて別々のタイミングで選択するロウ周辺回路とを備える。 （もっと読む）

【課題】テスト時間の短縮化を図ることが可能な半導体装置を提供する。
【解決手段】このチャージポンプ回路１２では、通常動作時は、ポンプキャパシタＣ０，Ｃ２の一方電極にポンプクロック信号φＰを与えるとともにポンプキャパシタＣ１，Ｃ３の一方電極にポンプクロック信号φＰの相補信号を与え、ポンプキャパシタＣ０〜Ｃ３の欠陥を検出するテストモード時は、ポンプキャパシタＣ０〜Ｃ３の各々の電極間に外部電源電圧ＶＣＣを静的に印加する。したがって、ＭＯＳトランジスタのオン耐圧を超える高電圧をポンプキャパシタＣ０〜Ｃ３に印加できるので、テスト時間を短縮化できる。 （もっと読む）

【課題】短時間でライト動作不良をテストすることができる、半導体記憶装置、及びそのテスト方法を提供すること。
【解決手段】非テスト対象ポートに対応するワード線を活性化させ、非テスト対象ポートに対応するプリチャージ信号を非活性にすることにより、非テスト対象ポートに対応する前記ディジット線対の一方を放電させる。放電後の前記ディジット線対の電位差が保たれた状態で、複数のワード線を活性化させ、テスト対象ポートに対応するディジット線対を駆動することにより、メモリセルにテストデータを書き込む。その後、メモリセルからデータを読み出し、テストデータが正しく書き込まれていたか否かを判定する。 （もっと読む）

【課題】 アドレス端子で受ける外部アドレスを用いて、リアルワード線を選択することなく、任意の冗長ワード線を選択する。
【解決手段】 半導体メモリは、複数のリアルワード線および複数の冗長ワード線を有するメモリブロックと、アドレス端子で受ける外部アドレスの一部である第１アドレスをデコードして第１デコード信号を出力し、テストモード中にデコード動作を禁止する第１デコーダと、通常動作モード中に、外部アドレスの別の一部である第２アドレスまたは不良の救済に使用する冗長ワード線を示す冗長アドレスをデコードし、テストモード中に第２アドレスをデコードし、第２デコード信号を出力する第２デコーダと、第１デコード信号および第２デコード信号に応じて、リアルワード線を選択する第１ドライバと、第２デコード信号に応じて、冗長ワード線を選択する第２ドライバとを有している。 （もっと読む）

【課題】ウェハレベルバーンインテスト時におけるクロックツリー配線のＮＢＴＩ劣化を防止する。
【解決手段】通常動作時においては内部クロック信号ＤＬＬＣＬＫを生成し、ウェハレベルバーンインテスト時においては内部クロック信号ＤＬＬＣＬＫの生成を停止するディレイライン２４ａと、内部クロック信号ＬＣＬＫを伝送するクロックツリー配線２５と、ウェハレベルバーンインテスト時において、セルフリフレッシュタイミング信号ＳＬＦをダミークロック信号としてクロックツリー配線２５に供給するセレクタ５１，２４ｂとを備える。本発明によれば、ウェハレベルバーンインテスト時においてダミークロック信号を供給していることから、ウェハレベルバーンインテストによるクロックツリー配線のＮＢＴＩ劣化を防止することが可能となる。 （もっと読む）

【課題】ビット線を個別に制御することができ、同一センスアンプ列内の隣接ビット線間に“Ｈ／Ｌ”逆相ストレスパタンを印加できると共に、限定されない種々のストレスパタンをメモリセルに印加できるＷＬＢＩテスト方法を提供する。
【解決手段】半導体記憶装置にストレスを印加するのに先立ち、複数のメモリセルを活性化する一方、複数のセンスアンプは非活性状態を維持し、グローバル入出力線ＧＩＯＢ＜０＞〜＜７＞、ＧＩＯＴ＜０＞〜＜７＞を利用して各ビット線に個別に充電を行う。 （もっと読む）

【課題】データ保持マージンチェックを高速化する技術を提供する。
【解決手段】不揮発性の記憶領域（５）にデータを記憶するメモリ部（２）と、記憶領域（５）に保持されているデータの状態を検査するためのデータ保持マージン検査用データを生成するメモリ制御回路（３）とを具備する不揮発性半導体記憶装置（１）を構成する。メモリ制御回路（３）は、通常のデータ読み出し電圧よりも高いマージン検査用読み出し電圧で、記憶領域（５）から連続的に読みだされたデータに基づいて誤り検出用コード（ＣＲＣコード）を生成する。比較回路（２５）は、通常のデータ読み出し電圧に基づいて供給される比較用データ（ＣＲＣコード）と、誤り検出用コード記憶回路（２４）に保持された誤り検出用コード（ＣＲＣコード）とを比較した比較結果を、データ保持マージン検査用データとして出力する。 （もっと読む）

【課題】テスト動作時の消費電力を削減できる半導体装置を提供する。
【解決手段】半導体装置は、外部クロック信号を受け取る第１の端子と、第１の端子に接続され、外部クロック信号に応じて内部クロック信号を発生するクロック発生回路と、複数のワード線及び複数のビット線と、複数のビット線にそれぞれ接続された複数の増幅回路と、テスト動作時に、第１の期間の間、複数のワード線のうちの１又は複数のワード線を内部クロック信号に応じて選択状態と非選択状態とを繰り返すように制御し、かつ、第１の期間の間、複数の増幅回路を活性状態に維持し、通常動作時には、複数のワード線のうち１又は複数のワード線の選択状態と非選択状態との切り換えに応じて複数の増幅回路の活性状態と非活性状態とを切り換えるように制御する制御部と、を備える。 （もっと読む）

【課題】トランスファＭＯＳトランジスタが正常に動作しない場合の不良を検出する。
【解決手段】半導体記憶装置（３１）は、スタティック型のメモリセル（ＭＣ）と、ワード線（ＷＬ１〜ＷＬｍ）と、ビット線（ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ）とを含む。また上記半導体記憶装置（３１）は、上記ビット線を上記メモリセルに結合するためのトランスファＭＯＳトランジスタ（１１，１４）と、上記ビット線をハイレベルに駆動するための第１駆動回路（１７，１８，２１，２２）と、上記ビット線をローレベルに駆動するための第２駆動回路（１９，２０，２３，２４）とを含む。このとき、テストモードにおいて、上記第１駆動回路によるビット線駆動機能を停止させるための制御論理（２６）を設けることで、トランスファＭＯＳトランジスタが正常に動作しない場合の不良を検出可能にする。 （もっと読む）

【課題】製造バラツキや動作温度などに応じてワード線電位を適正化する。
【解決手段】複数のメモリセルＭＣがアレイ状に配列されたメモリセルアレイ１において、メモリセルＭＣの特定の特性を制御し、メモリセルＭＣの特定の特性が制御された時の特性の分布に基づいて、ワード線ｗｌ＿０〜ｗｌ＿ｍの電位を調整する。リード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣからデータが読み出される。そして、カウンタ８において、メモリセルＭＣから読み出されたデータの反転数がカウントされ、コンパレータ１１に出力される。また、セレクタ１０において、期待値Ｎ２が選択され、コンパレータ１１に出力される。そして、コンパレータ１１において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ２が比較され、その比較結果がソース電位制御部１３に送られる。 （もっと読む）

【課題】低周波数のクロックしか供給できないバーンインテスタを用いた場合であっても、テストに長時間を要するディスターブテストを、高周波数で実行可能な半導体装置を提供する。
【解決手段】テスト動作モードにおいて、ロウアドレスバッファ部１２ｄにより、第１のワード線の位置を示すロウアドレスを取り込む。制御回路１８ａ及びタイミング制御回路１８ｂは、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。 （もっと読む）

【課題】データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を、短時間にて正確に行うことができる記憶装置の提供。
【解決手段】各メモリセルに、第１容量素子と、第２容量素子と、上記第１容量素子及び第２容量素子における電荷の供給、保持、放出を制御するためのスイッチング素子として機能するトランジスタと、を少なくとも有する。また、第１容量素子の容量値が、第２容量素子の容量値の１０００倍以上、好ましくは１００００倍以上となるようにする。そして、通常動作の時に、第１容量素子及び第２容量素子を用いて電荷の保持を行う。また、データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時に、第２容量素子を用いて電荷の保持を行う。 （もっと読む）

【課題】
実施形態は、検査効率を向上可能なメモリテスタを提供する。
【解決手段】
本実施形態のメモリテスタによれば、複数の検査メモリのリードのそれぞれに電気的に接続可能なコネクタを複数個有するテストボードと、第１入出力部と、前記検査メモリを選択する第１選択部を有し、前記第１入出力部と複数の前記検査メモリが電気的に共通に接続され、前記第１選択部と前記検査メモリが電気的に共通に接続されて第１検査モードを行う第１検査装置と、第２入出力部と、前記検査メモリを選択する第２選択部を有し、前記第２入出力部及び前記第２選択部が対応する複数の前記コネクタそれぞれに接続されて第２検査モードを行う第２検査装置とを備えることを特徴とする。 （もっと読む）

【課題】ストレステストにおいて同時に立ち上げるワード線の本数を増やす。
【解決手段】複数のセンスアンプ列３２によって複数のメモリセルマットＭＡＴに分割され、其々が複数のワード線ＷＬを備えるメモリセルアレイ３０と、複数のメモリセルマットＭＡＴの内、選択された互いに隣接しない複数のメモリセルマットＭＡＴに其々含まれる複数のワード線ＷＬを同時に立ち上げるテスト制御を行うテスト回路２５とを備える。本発明によれば、複数のワード線ＷＬが立ち上がるメモリセルマットＭＡＴを分散させていることから、一つのメモリセルマット内において多数のワード線を立ち上げる場合に比べて、ワード線を駆動するためのドライバ回路や、ドライバ回路に動作電圧を供給する電源回路への負荷が軽減する。その結果、より多数のワード線を同時に立ち上げることが可能となる。 （もっと読む）

【課題】半導体装置におけるライン不良とコンタクト不良を効率的に判別する。
【解決手段】半導体装置１０は、同一のカラム選択信号線によりローカルＩＯ線との接続を制御されるビット線グループを複数備える。不良検出回路１００は、第１のビット線グループから読み出される第１データグループと、第２のビット線グループから読み出される第２データグループを比較することにより、第１および第２のビット線グループのいずれかにおいて、カラム選択信号線との接続不良（コンタクト不良）が発生していないかを検出する。 （もっと読む）

【課題】２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供する。
【解決手段】データ線シフト回路５８は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線ＮＩＯＸおよび偶数番目の内部スペアデータ線ＳＩＯＸと偶数番目の外部データ線ＥＩＯＸとの接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線ＮＩＯＸおよび奇数番目の内部スペアデータ線ＳＩＯＸと奇数番目の外部データ線ＥＩＯＸとの接続を行なう。 （もっと読む）

【課題】ビット線とデータバス線の接続を制御するカラム選択トランジスタの不良をデータバス線を介して検出することを可能とする半導体装置の提供。
【解決手段】ビット線と、前記ビット線に対応するデータバス線と、前記ビット線と前記データバス線との電気的な接続を制御する選択トランジスタと、前記ビット線に前記データバスを介してデータを書き込むライトアンプと、テスト回路と、を備え、前記テスト回路は、テスト期間中に、前記ライトアンプの動作に係わらず、前記ビット線を第１の電位に設定し、前記データバス線を第２の電位に設定し、その後、前記データバス線をフローティングに設定し、前記選択トランジスタが活性され、前記ビット線と前記データバス線とが電気的に接続されることにより、前記データバス線が前記第２の電位から前記第１の電位に遷移することを検出する。 （もっと読む）