半導体記憶装置
【課題】メモリセルの各トランジスタの特性のランダムばらつきについてのテストを効率化する。
【解決手段】メモリセルＭＣの動作をテストする自己テスト回路２と、自己テスト回路２からの加速指令に基づいて、メモリセルＭＣのディスターブが加速するようにワード線ＷＬ１〜ＷＬｎの電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳを設定するレギュレータ３とを備える。
【解決手段】メモリセルＭＣの動作をテストする自己テスト回路２と、自己テスト回路２からの加速指令に基づいて、メモリセルＭＣのディスターブが加速するようにワード線ＷＬ１〜ＷＬｎの電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳを設定するレギュレータ３とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭではメモリセルの微細化に伴って、メモリセルの各トランジスタの特性のランダムばらつきが大きくなっている。このため、ＳＲＡＭの動作マージンが減少し、動作電圧を下げるのが困難になったり、動作速度が低下したりしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１８２３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、メモリセルの各トランジスタの特性のランダムばらつきについてのテストを効率化することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置によれば、メモリセルの動作をテストする自己テスト回路と、前記自己テスト回路からの加速指令に基づいて、前記メモリセルのディスターブが加速するようにワード線の電圧または前記メモリセルのセル電源電圧を設定するレギュレータとを備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１のＳＲＡＭの概略構成を示すブロック図である。
【図３】図３は、図１のレギュレータの概略構成の一例を示す回路図である。
【図４】図４は、セル電源電圧とワード線電圧との電位差ΔＶ２およびディスターブ不良発生率との関係を示す図である。
【図５】図５は、メモリ容量およびディスターブ不良発生率との関係を示す図である。
【図６】図６は、温度およびディスターブ不良発生率との関係を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、ＳＲＡＭ１、自己テスト回路２およびレギュレータ３が設けられている。ＳＲＡＭ１には、データを記憶するメモリセルと、メモリセルをロウごとに選択するワード線と、メモリセルから読み出された信号をカラムごとに伝送するビット線が設けられている。自己テスト回路２は、ＳＲＡＭ１の動作をテストすることができる。レギュレータ３は、ＳＲＡＭ１のワード線電圧ＶＷＬおよびメモリセルのセル電源電圧ＶＣＳを設定することができる。
【０００９】
ここで、自己テスト回路２には、ディスターブ加速指令部４、アドレス空間縮小部５およびフェイルビット判定部６が設けられている。レギュレータ３には、ディスターブ加速部７が設けられている。
【００１０】
ディスターブ加速指令部４は、メモリセルのディスターブの加速指令を出力することができる。アドレス空間縮小部５は、自己テスト回路２にてテストされるメモリセルのアドレス空間を縮小することができる。フェイルビット判定部６は、自己テスト回路２にてテストされたメモリセルのフェイルビットを判定することができる。ディスターブ加速部７は、ディスターブ加速指令部４からの加速指令ＴＤＳＴＢに基づいて、メモリセルのディスターブが加速するようにワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することができる。
【００１１】
そして、スクリーニングテスト時において、ディスターブ加速指令部４から加速指令ＴＤＳＴＢがレギュレータ３に出力される。そして、ディスターブ加速部７において、メモリセルのディスターブが加速するようにワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳが設定され、自己テスト回路２にてＳＲＡＭ１の動作がテストされる。メモリセルのディスターブを加速させるために、例えば、ワード線電圧ＶＷＬからセル電源電圧ＶＣＳを引いた値が通常使用時よりも大きくなるように設定することができる。
【００１２】
このＳＲＡＭ１の動作のテストでは、例えば、メモリセルに書き込みが行われた後、そのメモリセルから読み出しが行われる。そして、フェイルビット判定部６において、書き込みデータと読み出しデータが一致しているかどうかを判定することでメモリセルをテストすることができる。この時、アドレス空間縮小部５にてアドレス空間が縮小され、ＳＲＡＭ１の一部のメモリセルについてのみテストされる。なお、縮退アドレスは、アクセスされるメモリセルが空間的に均一に分布するように選択することが好ましい。これにより、ＳＲＡＭ１の全メモリ領域での均一なサンプリングを実現することができ、スクリーニングテストされるメモリセルの特性の偏りを減らすことができる。なお、アドレス空間を均一に縮小する方法としては、例えば、下位アドレスを縮退する方法を挙げることができる。
【００１３】
そして、スクリーニングテストにおいて、ディスターブ不良が多発することが予想された場合は、通常使用時にワード線電圧ＶＷＬを下げることにより、ディスターブ不良を減らすことができる。その後、全アドレス空間に及ぶテストを実行し、不良が発生した場合にはリダンダンシ救済を行うことができる。
【００１４】
ここで、スクリーニングテスト時において、アドレス空間を縮小することによりテスト時間を短縮することが可能となるとともに、メモリセルのディスターブを加速させることにより、アドレス空間を縮小した場合においても、ディスターブ不良の検出感度を補償することができ、メモリセルの各トランジスタの特性のランダムばらつきについてのテストを効率化することができる。
【００１５】
なお、ワード線電圧ＶＷＬを複数のレベルに設定が可能な場合には、ワード線電圧ＶＷＬを順次下げてスクリーニングテストを繰り返し実行し、スクリーニングテストにパスするようにワード線電圧ＶＷＬを設定してもよい。
【００１６】
また、スクリーニングテスト後の全アドレス空間に及ぶテストにおいて、リダンダンシ救済できないビット数の不良が検出された場合には、ワード線電圧ＶＷＬをさらに下げて全アドレス空間に及ぶテストを繰り返してもよい。このようにすることで、スクリーニングテストでスクリーニングしきれなかったディスターブ不良を救済することができる。
【００１７】
図２は、図１のＳＲＡＭの概略構成を示すブロック図である。
図２において、半導体記憶装置には、メモリセルアレイ１１、カラムデコーダ１２、ロウデコーダ１３、制御部１４、インバータ１５およびダミーセルアレイ１８が設けられている。
【００１８】
ここで、メモリセルアレイ１１には、メモリセルＭＣがロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセルＭＣは、相補的にデータを記憶することができ、例えば、ＳＲＡＭを構成することができる。
【００１９】
そして、メモリセルアレイ１１には、メモリセルＭＣのロウ選択を行う信号を伝送するワード線ＷＬ１〜ＷＬｎ（ｎは正の整数）がロウごとに設けられている。また、メモリセルアレイ１１には、メモリセルＭＣとの間でやり取りされるデータを伝送するビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍ（ｍは正の整数）がカラムごとに設けられている。
【００２０】
そして、同一ロウのメモリセルＭＣは各ワード線ＷＬ１〜ＷＬｎを介して共通に接続されている。また、同一カラムのメモリセルＭＣは各ビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍを介して共通に接続されている。なお、メモリセルＭＣに対するリードライト時には、各ビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍは互いに相補的に動作させることができる。例えば、メモリセルＭＣに対するリードライト時において、ビット線ＢＬｍがハイレベルに設定されている時はビット線ＢＬＢｍをロウレベルに設定し、ビット線ＢＬｍがロウレベルに設定されている時はビット線ＢＬＢｍをハイレベルに設定することができる。なお、ビット線ＢＬｍ、ＢＬＢｍは、リードライト前に共にハイレベルにプリチャージすることができる。
【００２１】
ここで、メモリセルＭＣには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００２２】
そして、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ＷＬ１〜ＷＬｎは、伝送トランジスタＦ１、Ｆ２のゲートにロウごとに接続されている。
【００２３】
ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードＮを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードＮＢを構成することができる。
【００２４】
また、各ビット線ＢＬ１〜ＢＬｍは、伝送トランジスタＦ１を介して記憶ノードＮに接続されている。また、ビット線ＢＬＢ１〜ＢＬＢｍは、伝送トランジスタＦ２を介して記憶ノードＮＢに接続されている。
【００２５】
また、ビット線ＢＬ１〜ＢＬｍにはプリチャージトランジスタＨ１〜Ｈｍがそれぞれ接続され、ビット線ＢＬＢ１〜ＢＬＢｍにはプリチャージトランジスタＨ１Ｂ〜ＨｍＢがそれぞれ接続されている。なお、プリチャージトランジスタＨ１〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢとしては、Ｐチャンネル電界効果トランジスタを用いることができる。また、各メモリセルＭＣには、セル電源電圧ＶＣＳが供給されている。図２の例では、セル電源電圧ＶＣＳは、負荷トランジスタＬ１、Ｌ２のソースに供給されている。
【００２６】
ダミーセルアレイ１８には、ダミーセルＤＣが配置されている。ダミーセルＤＣは、メモリセルＭＣの動作を模擬することができ、メモリセルＭＣと同様に構成することができる。ここで、ダミーセルアレイ１８には、単体で用いた時の製造ばらつきによる特性変動の影響を軽減するため、複数のダミーセルＤＣを設け、ランダムばらつきが平均化されるようにすることができる。また、ダミーセルアレイ１８には、ダミーセルＤＣから読み出された信号を伝送するダミービット線ＤＢＬ、ＤＢＬＢが設けられている。
【００２７】
ここで、ダミーセルＤＣには、一対のダミー駆動トランジスタＤＤ１、ＤＤ２、一対のダミー負荷トランジスタＤＬ１、ＤＬ２、一対のダミー伝送トランジスタＤＦ１、ＤＦ２が設けられている。なお、ダミー負荷トランジスタＤＬ１、ＤＬ２としては、Ｐチャンネル電界効果トランジスタ、ダミー駆動トランジスタＤＤ１、ＤＤ２およびダミー伝送トランジスタＤＦ１、ＤＦ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００２８】
そして、ダミー駆動トランジスタＤＤ１とダミー負荷トランジスタＤＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、ダミー駆動トランジスタＤＤ２とダミー負荷トランジスタＤＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
【００２９】
ここで、ダミー駆動トランジスタＤＤ１のドレインとダミー負荷トランジスタＤＬ１のドレインとの接続点はダミーノードＤを構成し、ダミー駆動トランジスタＤＤ２のドレインとダミー負荷トランジスタＤＬ２のドレインとの接続点はダミーノードＤＢを構成することができる。
【００３０】
また、ダミーノードＤは、ダミー伝送トランジスタＤＦ１を介してダミービット線ＤＢＬに接続されて、ダミーノードＤＢは、ダミー伝送トランジスタＤＦ２を介してダミービット線ＤＢＬＢに接続されている。また、ダミービット線ＤＢＬにはプリチャージトランジスタＨ０が接続されている。なお、プリチャージトランジスタＨ０としては、Ｐチャンネル電界効果トランジスタを用いることができる。
【００３１】
また、ダミーセルアレイ１８の一部のダミーセルＤＣにおいて、ダミー伝送トランジスタＤＦ１のゲートにはバッファＢ０を介して制御部１４が接続され、ダミー伝送トランジスタＤＦ２のゲートは接地されている。また、ダミーセルアレイ１８の残りのダミーセルＤＣでは、伝送トランジスタＤＦ１、ＤＦ２のゲートは接地されている。また、各ダミーセルＤＣには、ダミーセル電源電圧ＶＲＥＰが供給されている。図２の例では、ダミーセル電源電圧ＶＲＥＰは、ダミー負荷トランジスタＤＬ１、ＤＬ２のソースに供給されている。
【００３２】
カラムデコーダ１２は、カラムアドレスで指定されるメモリセルＭＣのカラム選択を行うことができる。ここで、カラムデコーダ１２には、メモリセルＭＣからビット線ＢＬ、ＢＬＢに読み出された信号に基づいて、メモリセルＭＣに記憶されているデータを検知するセンスアンプ回路を設けることができる。そして、このセンスアンプ回路を介して読み出しデータＤＯを出力することができる。また、カラムデコーダ１２は、書き込みデータＤＩに基づいて、選択ロウのビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍの電位を相補的に変化させることで選択セルにデータを書き込むことができる。ロウデコーダ１３は、ロウアドレスで指定されるメモリセルＭＣのロウ選択を行うことができる。バッファＢ１〜Ｂｎは、ロウデコーダ１３によるロウ選択に基づいてワード線ＷＬ１〜ＷＬｎをそれぞれ駆動することができる。ここで、バッファＢ１〜Ｂｎの電源電圧として、ワード線電圧ＶＷＬが供給されている。
【００３３】
制御部１４は、アドレスＡＤＤおよびコマンドＣＭＤに基づいて、カラムデコーダ１２、ロウデコーダ１３、バッファＢ０およびプリチャージトランジスタＨ０〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢを駆動するタイミングを制御することができる。インバータ１５は、ダミービット線ＤＢＬの電位に基づいてセンスアンプイネーブル信号ＳＡＥを活性化させることができる。
【００３４】
そして、スクリーニングテスト時において、ディスターブ加速指令部４から加速指令ＴＤＳＴＢがレギュレータ３に出力される。そして、ディスターブ加速部７において、メモリセルのディスターブが加速するようにワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳが設定され、自己テスト回路２にてＳＲＡＭ１の動作がテストされる。メモリセルのディスターブを加速させるために、例えば、ワード線電圧ＶＷＬからセル電源電圧ＶＣＳを引いた値が通常使用時よりも大きくなるように設定することができる。
【００３５】
このＳＲＡＭ１の動作のテストでは、例えば、メモリセルに書き込みが行われた後、そのメモリセルから読み出しが行われる。そして、フェイルビット判定部６において、書き込みデータと読み出しデータが一致しているかどうかを判定することでメモリセルをテストすることができる。この時、アドレス空間縮小部５にてアドレス空間が縮小され、ＳＲＡＭ１の一部のメモリセルについてのみテストされる。
【００３６】
そして、スクリーニングテスト結果に基づいて、製品出荷後の通常使用時のワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することができる。ここで、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定する方法として、例えば、パワーセーブモードとディスターブマージン改善モードとを設けることができる。パワーセーブモードでは、メモリセルＭＣの読み出し速度が大きい場合は小さい場合に比べて、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳの双方を低くすることができる。ディスターブマージン改善モードでは、読み出し速度が大きい場合は小さい場合に比べて、セル電源電圧ＶＣＳを一定のままでワード線電圧ＶＷＬを低くすることができる。また、メモリセルＭＣの特性のばらつきに応じてパワーセーブモードまたはディスターブマージン改善モードを選択することができる。メモリセルＭＣの特性のばらつきは、メモリセルＭＣのディスターブ不良発生率から見積もることができる。
【００３７】
図１のフェイルビット判定部６にて、フェイルビット数が所定値を超える場合は、ディスターブ不良発生率が大きく、フェイルビット数が所定値以下の場合は、ディスターブ不良発生率が小さいと判断することができる。例えば、リダンダンシによる救済が不可となる程度の不良ビットが検出された場合にフェイル判定とすることができる。このようにすることで、リダンダンシ救済可能なディフェクト起因のような不良ビットにより、ディスターブ不良スクリーニングの結果が影響されないようにできる。
【００３８】
そして、図１の自己テスト回路２によるテスト結果はレギュレータ３に送られる。そして、レギュレータ３において、メモリセルＭＣのリードライト動作を行う前に、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳの設定動作が行われる。レギュレータ３において、セル電源電圧ＶＣＳに連動してダミーセル電源電圧ＶＲＥＰが設定される。この時、ダミーセル電源電圧ＶＲＥＰは、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳよりも一定の電圧だけ低い電位に設定することができる。これは、メモリセルＭＣの特性がランダムにばらついていることを考慮して、しきい値電圧が最も高くなっている（最も読み出し電流が小さい）メモリセルＭＣの特性を再現できるようにするためである。このダミーセル電源電圧ＶＲＥＰは、このランダムばらつき分に相当する一定の電圧だけ低い値に設定することができる。
【００３９】
そして、製品出荷後に通常使用される場合、待機時において、制御部４にてプリチャージ信号ＰＣｂが活性化されることで、プリチャージトランジスタＨ０〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢがオンされ、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍがハイレベルにプリチャージされる。この時、ダミービット線ＤＢＬの電位がインバータ１５にて反転されることで、センスアンプイネーブル信号ＳＡＥがロウレベルに維持され、センスアンプ回路が非活性化される。
【００４０】
また、読み出し時において、ロウデコーダ１３にてロウ選択されたワード線ＷＬ１〜ＷＬｎが立ち上がるタイミングでバッファＢ０の出力が立ち上げられる。そして、例えば、選択セルの記憶ノードＮには‘０’、記憶ノードＮＢには‘１’が記憶されているものとすると、選択ロウのワード線ＷＬ１〜ＷＬｎが立ち上がることによって伝送トランジスタＦ１がオンし、選択カラムのビット線ＢＬ１〜ＢＬｍにセル電流が流れる。このため、選択カラムのビット線ＢＬ１〜ＢＬｍの電位は徐々に低下する。
【００４１】
また、バッファＢ０の出力が立ち上がることによってダミー伝送トランジスタＤＦ１がオンし、ダミービット線ＤＢＬにダミー電流が流れる。このため、ダミービット線ＤＢＬの電位は徐々に低下する。ここで、ダミービット線ＤＢＬはビット線ＢＬ１〜ＢＬｍの容量を模擬することで、ビット線ＢＬ１〜ＢＬｍの電位の変化状況をダミービット線ＤＢＬで模擬することができる。
【００４２】
そして、ダミービット線ＤＢＬの電位がインバータ１５のしきい値に達すると、センスアンプイネーブル信号ＳＡＥが立ち上がり、センスアンプ回路が活性化される。そして、センスアンプ回路において、ビット線ＢＬ１〜ＢＬｍを介して伝送された信号に基づいてメモリセルＭＣに記憶されているデータが検出され、読み出しデータＤＯとして出力される。
【００４３】
図３は、図１のレギュレータの概略構成の一例を示す回路図である。なお、このレギュレータ３では、通常使用時には、セル電源電圧ＶＣＳがロジック用電源電圧ＶＤＤよりも大きくなり、ワード線電圧ＶＷＬがセル電源電圧ＶＣＳと同じかそれより小さくなるように設定される。スクリーニングテストには、セル電源電圧ＶＣＳがロジック用電源電圧ＶＤＤよりも小さくなり、ワード線電圧ＶＷＬがロジック用電源電圧ＶＤＤに等しくなるように設定される。また、ダミーセル電源電圧ＶＲＥＰは、セル電源電圧ＶＣＳよりも一定の電圧だけ低い電位に設定される。
【００４４】
すなわち、図３において、レギュレータ３には、トランジスタＴ１〜Ｔ４、コンパレータＰ１、Ｐ２、セレクタＳ１、Ｓ２、抵抗Ｒ１、Ｒ４および可変抵抗Ｒ２、Ｒ３が設けられている。なお、トランジスタＴ１〜Ｔ３は、Ｐチャンネル電界効果トランジスタ、トランジスタＴ４は、Ｎチャンネル電界効果トランジスタを用いることができる。
【００４５】
そして、通常使用時には、加速指令ＴＤＳＴＢが不活性化される。この時、セレクタＳ１では、ＶＤＤ＋ΔＶ１が基準電圧Ｖｒｅｆとして選択される。なお、ΔＶ１＝ＶＷＬ−ＶＣＳである。また、セレクタＳ２では、抵抗Ｒ１にて電圧降下された降下電圧Ｖｄｗが選択される。
【００４６】
また、ディスターブマージン改善モードでは、イネーブル信号ＶＷＬＥＮが活性化され、トランジスタＴ３がオフされるとともに、トランジスタＴ４がオンされる。
【００４７】
そして、コンパレータＰ１において、基準電圧Ｖｒｅｆとセル電源電圧ＶＣＳとが比較され、その比較結果に基づいてトランジスタＴ１がオン／オフされることで、セル電源電圧ＶＣＳが基準電圧Ｖｒｅｆと等しくなるように制御される。また、セル電源電圧ＶＣＳは、抵抗Ｒ１および可変抵抗Ｒ２、Ｒ３にて分圧され、ダミーセル電源電圧ＶＲＥＰはセル電源電圧ＶＣＳより小さくなるように設定される。
【００４８】
また、コンパレータＰ２において、降下電圧Ｖｄｗはワード線電圧ＶＷＬと比較され、その比較結果に基づいてトランジスタＴ２がオン／オフされることで、ワード線電圧ＶＷＬが降下電圧Ｖｄｗと等しくなるように制御される。
【００４９】
また、通常使用時において、パワーセーブモードでは、イネーブル信号ＶＷＬＥＮが不活性化され、トランジスタＴ３がオンされるとともに、トランジスタＴ４がオフされる。このため、ワード線電圧ＶＷＬはセル電源電圧ＶＣＳに等しくなるように設定される。
【００５０】
また、スクリーニングテスト時には、加速指令ＴＤＳＴＢが活性化される。この時、セレクタＳ１では、ＶＤＤ−ΔＶ２が基準電圧Ｖｒｅｆとして選択される。また、セレクタＳ２では、ロジック用電源電圧ＶＤＤが選択される。
【００５１】
そして、コンパレータＰ１において、基準電圧Ｖｒｅｆとセル電源電圧ＶＣＳとが比較され、その比較結果に基づいてトランジスタＴ１がオン／オフされることで、セル電源電圧ＶＣＳが基準電圧Ｖｒｅｆと等しくなるように制御される。また、セル電源電圧ＶＣＳは、抵抗Ｒ１および可変抵抗Ｒ２、Ｒ３にて分圧され、ダミーセル電源電圧ＶＲＥＰはセル電源電圧ＶＣＳより小さくなるように設定される。
【００５２】
また、コンパレータＰ２において、ロジック用電源電圧ＶＤＤはワード線電圧ＶＷＬと比較され、その比較結果に基づいてトランジスタＴ２がオン／オフされることで、ワード線電圧ＶＷＬがロジック用電源電圧ＶＤＤと等しくなるように制御される。
【００５３】
図４は、セル電源電圧とワード線電圧との電位差ΔＶ２およびディスターブ不良発生率との関係を示す図である。なお、ＳＦは、Ｎチャンネル電界効果トランジスタがスロー条件かつＰチャンネル電界効果トランジスタがファースト条件、ＳＳは、Ｎチャンネル電界効果トランジスタおよびＰチャンネル電界効果トランジスタがスロー条件、ＴＴは、Ｎチャンネル電界効果トランジスタおよびＰチャンネル電界効果トランジスタがティピカル条件、ＦＦは、Ｎチャンネル電界効果トランジスタおよびＰチャンネル電界効果トランジスタがファースト条件、ＦＳは、Ｎチャンネル電界効果トランジスタがファースト条件かつＰチャンネル電界効果トランジスタがスロー条件を示す。
【００５４】
図４において、電位差ΔＶ２の変化に比例してディスターブ不良発生率が変化している。従って、電位差ΔＶ２を変化させることでディスターブ不良を任意に加速することが可能となる。例えば、ΔＶ２＝０．１Ｖに設定すると、ディスターブ不良は２．４σ程度だけ加速される。なお、σはディスターブ不良についての標準偏差である。
【００５５】
図５は、メモリ容量およびディスターブ不良発生率との関係を示す図である。
図５において、メモリ容量の変化に比例してディスターブ不良発生率が変化している。例えば、３２Ｍｂの容量のＳＲＡＭで、１２８Ｋｂ分のメモリセルのみしかテストしなかった場合、容量差による不良発生率の差は１．１σ程度である。
【００５６】
このため、テスト対象となるアドレス空間を縮小すると、ディスターブ不良発生率が小さくなる。この時、図４および図５を参照することにより、アドレス空間を縮小した時にディスターブ不良発生率を一定にするには、電位差ΔＶ２をどの程度に設定すればよいかを見積もることができる。
【００５７】
図６は、温度およびディスターブ不良発生率との関係を示す図である。
図６において、温度の上昇とともにディスターブ不良発生率は増加する。このチップの最高使用温度が１２５℃であったとして、出荷時の試験温度が２５℃であったとすると、温度条件によるディスターブ不良発生率の差は１．１σ程度である。
【００５８】
以上のことから、例えば、３２Ｍｂの容量全体を最悪温度条件（１２５℃）でスクリーニングテストする代わりに、１２８Ｋｂ分の容量のみを２５℃でテストとすると、１．１σ＋１．１σ=２．２σ分だけディスターブ不良発生率が減少するため、スクリーニングテストによる不良検出感度が低下する。
【００５９】
この時、ＶＷＬ＝ＶＣＳ＋０．１Ｖに設定することにより、２．４σ分だけディスターブ不良発生率を加速することができるので、スクリーニングテストによる不良検出感度の低下を補償することができる。メモリテストの実行時間はワード数に比例して大きくなることから、アドレス空間を縮退して１２８Ｋｂのみにアクセスするようにすることでメモリテスト実行時間を１／２５６にすることができる。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１ ＳＲＡＭ ２ 自己テスト回路、３ レギュレータ、４ ディスターブ加速指令部、５ アドレス空間縮小部、６ フェイルビット判定部、７ ディスターブ加速部、１１ メモリセルアレイ、１２ カラムデコーダ、１３ ロウデコーダ、１４ 制御部、１５ インバータ、１８ ダミーセルアレイ、ＭＣ メモリセル、ＤＣ ダミーセル、Ｂ０〜Ｂｎ バッファ、Ｎ、ＮＢ 記憶ノード、Ｄ、ＤＢ ダミーノード、ＷＬ１〜ＷＬｎ ワード線、ＢＬ、ＢＬＢ ビット線、ＤＢＬ、ＤＢＬＢ ダミービット線、Ｌ１、Ｌ２ 負荷トランジスタ、Ｄ１、Ｄ２ 駆動トランジスタ、Ｆ１、Ｆ２ 伝送トランジスタ、ＤＬ１、ＤＬ２ ダミー負荷トランジスタ、ＤＤ１、ＤＤ２ ダミー駆動トランジスタ、ＤＦ１、ＤＦ２ ダミー伝送トランジスタ、Ｔ１〜Ｔ４ トランジスタ、Ｐ１、Ｐ２ コンパレータ、Ｓ１、Ｓ２ セレクタ、Ｒ１、Ｒ４ 抵抗、Ｒ２、Ｒ３ 可変抵抗
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭではメモリセルの微細化に伴って、メモリセルの各トランジスタの特性のランダムばらつきが大きくなっている。このため、ＳＲＡＭの動作マージンが減少し、動作電圧を下げるのが困難になったり、動作速度が低下したりしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１８２３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、メモリセルの各トランジスタの特性のランダムばらつきについてのテストを効率化することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置によれば、メモリセルの動作をテストする自己テスト回路と、前記自己テスト回路からの加速指令に基づいて、前記メモリセルのディスターブが加速するようにワード線の電圧または前記メモリセルのセル電源電圧を設定するレギュレータとを備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１のＳＲＡＭの概略構成を示すブロック図である。
【図３】図３は、図１のレギュレータの概略構成の一例を示す回路図である。
【図４】図４は、セル電源電圧とワード線電圧との電位差ΔＶ２およびディスターブ不良発生率との関係を示す図である。
【図５】図５は、メモリ容量およびディスターブ不良発生率との関係を示す図である。
【図６】図６は、温度およびディスターブ不良発生率との関係を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、ＳＲＡＭ１、自己テスト回路２およびレギュレータ３が設けられている。ＳＲＡＭ１には、データを記憶するメモリセルと、メモリセルをロウごとに選択するワード線と、メモリセルから読み出された信号をカラムごとに伝送するビット線が設けられている。自己テスト回路２は、ＳＲＡＭ１の動作をテストすることができる。レギュレータ３は、ＳＲＡＭ１のワード線電圧ＶＷＬおよびメモリセルのセル電源電圧ＶＣＳを設定することができる。
【０００９】
ここで、自己テスト回路２には、ディスターブ加速指令部４、アドレス空間縮小部５およびフェイルビット判定部６が設けられている。レギュレータ３には、ディスターブ加速部７が設けられている。
【００１０】
ディスターブ加速指令部４は、メモリセルのディスターブの加速指令を出力することができる。アドレス空間縮小部５は、自己テスト回路２にてテストされるメモリセルのアドレス空間を縮小することができる。フェイルビット判定部６は、自己テスト回路２にてテストされたメモリセルのフェイルビットを判定することができる。ディスターブ加速部７は、ディスターブ加速指令部４からの加速指令ＴＤＳＴＢに基づいて、メモリセルのディスターブが加速するようにワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することができる。
【００１１】
そして、スクリーニングテスト時において、ディスターブ加速指令部４から加速指令ＴＤＳＴＢがレギュレータ３に出力される。そして、ディスターブ加速部７において、メモリセルのディスターブが加速するようにワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳが設定され、自己テスト回路２にてＳＲＡＭ１の動作がテストされる。メモリセルのディスターブを加速させるために、例えば、ワード線電圧ＶＷＬからセル電源電圧ＶＣＳを引いた値が通常使用時よりも大きくなるように設定することができる。
【００１２】
このＳＲＡＭ１の動作のテストでは、例えば、メモリセルに書き込みが行われた後、そのメモリセルから読み出しが行われる。そして、フェイルビット判定部６において、書き込みデータと読み出しデータが一致しているかどうかを判定することでメモリセルをテストすることができる。この時、アドレス空間縮小部５にてアドレス空間が縮小され、ＳＲＡＭ１の一部のメモリセルについてのみテストされる。なお、縮退アドレスは、アクセスされるメモリセルが空間的に均一に分布するように選択することが好ましい。これにより、ＳＲＡＭ１の全メモリ領域での均一なサンプリングを実現することができ、スクリーニングテストされるメモリセルの特性の偏りを減らすことができる。なお、アドレス空間を均一に縮小する方法としては、例えば、下位アドレスを縮退する方法を挙げることができる。
【００１３】
そして、スクリーニングテストにおいて、ディスターブ不良が多発することが予想された場合は、通常使用時にワード線電圧ＶＷＬを下げることにより、ディスターブ不良を減らすことができる。その後、全アドレス空間に及ぶテストを実行し、不良が発生した場合にはリダンダンシ救済を行うことができる。
【００１４】
ここで、スクリーニングテスト時において、アドレス空間を縮小することによりテスト時間を短縮することが可能となるとともに、メモリセルのディスターブを加速させることにより、アドレス空間を縮小した場合においても、ディスターブ不良の検出感度を補償することができ、メモリセルの各トランジスタの特性のランダムばらつきについてのテストを効率化することができる。
【００１５】
なお、ワード線電圧ＶＷＬを複数のレベルに設定が可能な場合には、ワード線電圧ＶＷＬを順次下げてスクリーニングテストを繰り返し実行し、スクリーニングテストにパスするようにワード線電圧ＶＷＬを設定してもよい。
【００１６】
また、スクリーニングテスト後の全アドレス空間に及ぶテストにおいて、リダンダンシ救済できないビット数の不良が検出された場合には、ワード線電圧ＶＷＬをさらに下げて全アドレス空間に及ぶテストを繰り返してもよい。このようにすることで、スクリーニングテストでスクリーニングしきれなかったディスターブ不良を救済することができる。
【００１７】
図２は、図１のＳＲＡＭの概略構成を示すブロック図である。
図２において、半導体記憶装置には、メモリセルアレイ１１、カラムデコーダ１２、ロウデコーダ１３、制御部１４、インバータ１５およびダミーセルアレイ１８が設けられている。
【００１８】
ここで、メモリセルアレイ１１には、メモリセルＭＣがロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセルＭＣは、相補的にデータを記憶することができ、例えば、ＳＲＡＭを構成することができる。
【００１９】
そして、メモリセルアレイ１１には、メモリセルＭＣのロウ選択を行う信号を伝送するワード線ＷＬ１〜ＷＬｎ（ｎは正の整数）がロウごとに設けられている。また、メモリセルアレイ１１には、メモリセルＭＣとの間でやり取りされるデータを伝送するビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍ（ｍは正の整数）がカラムごとに設けられている。
【００２０】
そして、同一ロウのメモリセルＭＣは各ワード線ＷＬ１〜ＷＬｎを介して共通に接続されている。また、同一カラムのメモリセルＭＣは各ビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍを介して共通に接続されている。なお、メモリセルＭＣに対するリードライト時には、各ビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍは互いに相補的に動作させることができる。例えば、メモリセルＭＣに対するリードライト時において、ビット線ＢＬｍがハイレベルに設定されている時はビット線ＢＬＢｍをロウレベルに設定し、ビット線ＢＬｍがロウレベルに設定されている時はビット線ＢＬＢｍをハイレベルに設定することができる。なお、ビット線ＢＬｍ、ＢＬＢｍは、リードライト前に共にハイレベルにプリチャージすることができる。
【００２１】
ここで、メモリセルＭＣには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００２２】
そして、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ＷＬ１〜ＷＬｎは、伝送トランジスタＦ１、Ｆ２のゲートにロウごとに接続されている。
【００２３】
ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードＮを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードＮＢを構成することができる。
【００２４】
また、各ビット線ＢＬ１〜ＢＬｍは、伝送トランジスタＦ１を介して記憶ノードＮに接続されている。また、ビット線ＢＬＢ１〜ＢＬＢｍは、伝送トランジスタＦ２を介して記憶ノードＮＢに接続されている。
【００２５】
また、ビット線ＢＬ１〜ＢＬｍにはプリチャージトランジスタＨ１〜Ｈｍがそれぞれ接続され、ビット線ＢＬＢ１〜ＢＬＢｍにはプリチャージトランジスタＨ１Ｂ〜ＨｍＢがそれぞれ接続されている。なお、プリチャージトランジスタＨ１〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢとしては、Ｐチャンネル電界効果トランジスタを用いることができる。また、各メモリセルＭＣには、セル電源電圧ＶＣＳが供給されている。図２の例では、セル電源電圧ＶＣＳは、負荷トランジスタＬ１、Ｌ２のソースに供給されている。
【００２６】
ダミーセルアレイ１８には、ダミーセルＤＣが配置されている。ダミーセルＤＣは、メモリセルＭＣの動作を模擬することができ、メモリセルＭＣと同様に構成することができる。ここで、ダミーセルアレイ１８には、単体で用いた時の製造ばらつきによる特性変動の影響を軽減するため、複数のダミーセルＤＣを設け、ランダムばらつきが平均化されるようにすることができる。また、ダミーセルアレイ１８には、ダミーセルＤＣから読み出された信号を伝送するダミービット線ＤＢＬ、ＤＢＬＢが設けられている。
【００２７】
ここで、ダミーセルＤＣには、一対のダミー駆動トランジスタＤＤ１、ＤＤ２、一対のダミー負荷トランジスタＤＬ１、ＤＬ２、一対のダミー伝送トランジスタＤＦ１、ＤＦ２が設けられている。なお、ダミー負荷トランジスタＤＬ１、ＤＬ２としては、Ｐチャンネル電界効果トランジスタ、ダミー駆動トランジスタＤＤ１、ＤＤ２およびダミー伝送トランジスタＤＦ１、ＤＦ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００２８】
そして、ダミー駆動トランジスタＤＤ１とダミー負荷トランジスタＤＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、ダミー駆動トランジスタＤＤ２とダミー負荷トランジスタＤＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
【００２９】
ここで、ダミー駆動トランジスタＤＤ１のドレインとダミー負荷トランジスタＤＬ１のドレインとの接続点はダミーノードＤを構成し、ダミー駆動トランジスタＤＤ２のドレインとダミー負荷トランジスタＤＬ２のドレインとの接続点はダミーノードＤＢを構成することができる。
【００３０】
また、ダミーノードＤは、ダミー伝送トランジスタＤＦ１を介してダミービット線ＤＢＬに接続されて、ダミーノードＤＢは、ダミー伝送トランジスタＤＦ２を介してダミービット線ＤＢＬＢに接続されている。また、ダミービット線ＤＢＬにはプリチャージトランジスタＨ０が接続されている。なお、プリチャージトランジスタＨ０としては、Ｐチャンネル電界効果トランジスタを用いることができる。
【００３１】
また、ダミーセルアレイ１８の一部のダミーセルＤＣにおいて、ダミー伝送トランジスタＤＦ１のゲートにはバッファＢ０を介して制御部１４が接続され、ダミー伝送トランジスタＤＦ２のゲートは接地されている。また、ダミーセルアレイ１８の残りのダミーセルＤＣでは、伝送トランジスタＤＦ１、ＤＦ２のゲートは接地されている。また、各ダミーセルＤＣには、ダミーセル電源電圧ＶＲＥＰが供給されている。図２の例では、ダミーセル電源電圧ＶＲＥＰは、ダミー負荷トランジスタＤＬ１、ＤＬ２のソースに供給されている。
【００３２】
カラムデコーダ１２は、カラムアドレスで指定されるメモリセルＭＣのカラム選択を行うことができる。ここで、カラムデコーダ１２には、メモリセルＭＣからビット線ＢＬ、ＢＬＢに読み出された信号に基づいて、メモリセルＭＣに記憶されているデータを検知するセンスアンプ回路を設けることができる。そして、このセンスアンプ回路を介して読み出しデータＤＯを出力することができる。また、カラムデコーダ１２は、書き込みデータＤＩに基づいて、選択ロウのビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍの電位を相補的に変化させることで選択セルにデータを書き込むことができる。ロウデコーダ１３は、ロウアドレスで指定されるメモリセルＭＣのロウ選択を行うことができる。バッファＢ１〜Ｂｎは、ロウデコーダ１３によるロウ選択に基づいてワード線ＷＬ１〜ＷＬｎをそれぞれ駆動することができる。ここで、バッファＢ１〜Ｂｎの電源電圧として、ワード線電圧ＶＷＬが供給されている。
【００３３】
制御部１４は、アドレスＡＤＤおよびコマンドＣＭＤに基づいて、カラムデコーダ１２、ロウデコーダ１３、バッファＢ０およびプリチャージトランジスタＨ０〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢを駆動するタイミングを制御することができる。インバータ１５は、ダミービット線ＤＢＬの電位に基づいてセンスアンプイネーブル信号ＳＡＥを活性化させることができる。
【００３４】
そして、スクリーニングテスト時において、ディスターブ加速指令部４から加速指令ＴＤＳＴＢがレギュレータ３に出力される。そして、ディスターブ加速部７において、メモリセルのディスターブが加速するようにワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳが設定され、自己テスト回路２にてＳＲＡＭ１の動作がテストされる。メモリセルのディスターブを加速させるために、例えば、ワード線電圧ＶＷＬからセル電源電圧ＶＣＳを引いた値が通常使用時よりも大きくなるように設定することができる。
【００３５】
このＳＲＡＭ１の動作のテストでは、例えば、メモリセルに書き込みが行われた後、そのメモリセルから読み出しが行われる。そして、フェイルビット判定部６において、書き込みデータと読み出しデータが一致しているかどうかを判定することでメモリセルをテストすることができる。この時、アドレス空間縮小部５にてアドレス空間が縮小され、ＳＲＡＭ１の一部のメモリセルについてのみテストされる。
【００３６】
そして、スクリーニングテスト結果に基づいて、製品出荷後の通常使用時のワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することができる。ここで、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定する方法として、例えば、パワーセーブモードとディスターブマージン改善モードとを設けることができる。パワーセーブモードでは、メモリセルＭＣの読み出し速度が大きい場合は小さい場合に比べて、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳの双方を低くすることができる。ディスターブマージン改善モードでは、読み出し速度が大きい場合は小さい場合に比べて、セル電源電圧ＶＣＳを一定のままでワード線電圧ＶＷＬを低くすることができる。また、メモリセルＭＣの特性のばらつきに応じてパワーセーブモードまたはディスターブマージン改善モードを選択することができる。メモリセルＭＣの特性のばらつきは、メモリセルＭＣのディスターブ不良発生率から見積もることができる。
【００３７】
図１のフェイルビット判定部６にて、フェイルビット数が所定値を超える場合は、ディスターブ不良発生率が大きく、フェイルビット数が所定値以下の場合は、ディスターブ不良発生率が小さいと判断することができる。例えば、リダンダンシによる救済が不可となる程度の不良ビットが検出された場合にフェイル判定とすることができる。このようにすることで、リダンダンシ救済可能なディフェクト起因のような不良ビットにより、ディスターブ不良スクリーニングの結果が影響されないようにできる。
【００３８】
そして、図１の自己テスト回路２によるテスト結果はレギュレータ３に送られる。そして、レギュレータ３において、メモリセルＭＣのリードライト動作を行う前に、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳの設定動作が行われる。レギュレータ３において、セル電源電圧ＶＣＳに連動してダミーセル電源電圧ＶＲＥＰが設定される。この時、ダミーセル電源電圧ＶＲＥＰは、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳよりも一定の電圧だけ低い電位に設定することができる。これは、メモリセルＭＣの特性がランダムにばらついていることを考慮して、しきい値電圧が最も高くなっている（最も読み出し電流が小さい）メモリセルＭＣの特性を再現できるようにするためである。このダミーセル電源電圧ＶＲＥＰは、このランダムばらつき分に相当する一定の電圧だけ低い値に設定することができる。
【００３９】
そして、製品出荷後に通常使用される場合、待機時において、制御部４にてプリチャージ信号ＰＣｂが活性化されることで、プリチャージトランジスタＨ０〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢがオンされ、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍがハイレベルにプリチャージされる。この時、ダミービット線ＤＢＬの電位がインバータ１５にて反転されることで、センスアンプイネーブル信号ＳＡＥがロウレベルに維持され、センスアンプ回路が非活性化される。
【００４０】
また、読み出し時において、ロウデコーダ１３にてロウ選択されたワード線ＷＬ１〜ＷＬｎが立ち上がるタイミングでバッファＢ０の出力が立ち上げられる。そして、例えば、選択セルの記憶ノードＮには‘０’、記憶ノードＮＢには‘１’が記憶されているものとすると、選択ロウのワード線ＷＬ１〜ＷＬｎが立ち上がることによって伝送トランジスタＦ１がオンし、選択カラムのビット線ＢＬ１〜ＢＬｍにセル電流が流れる。このため、選択カラムのビット線ＢＬ１〜ＢＬｍの電位は徐々に低下する。
【００４１】
また、バッファＢ０の出力が立ち上がることによってダミー伝送トランジスタＤＦ１がオンし、ダミービット線ＤＢＬにダミー電流が流れる。このため、ダミービット線ＤＢＬの電位は徐々に低下する。ここで、ダミービット線ＤＢＬはビット線ＢＬ１〜ＢＬｍの容量を模擬することで、ビット線ＢＬ１〜ＢＬｍの電位の変化状況をダミービット線ＤＢＬで模擬することができる。
【００４２】
そして、ダミービット線ＤＢＬの電位がインバータ１５のしきい値に達すると、センスアンプイネーブル信号ＳＡＥが立ち上がり、センスアンプ回路が活性化される。そして、センスアンプ回路において、ビット線ＢＬ１〜ＢＬｍを介して伝送された信号に基づいてメモリセルＭＣに記憶されているデータが検出され、読み出しデータＤＯとして出力される。
【００４３】
図３は、図１のレギュレータの概略構成の一例を示す回路図である。なお、このレギュレータ３では、通常使用時には、セル電源電圧ＶＣＳがロジック用電源電圧ＶＤＤよりも大きくなり、ワード線電圧ＶＷＬがセル電源電圧ＶＣＳと同じかそれより小さくなるように設定される。スクリーニングテストには、セル電源電圧ＶＣＳがロジック用電源電圧ＶＤＤよりも小さくなり、ワード線電圧ＶＷＬがロジック用電源電圧ＶＤＤに等しくなるように設定される。また、ダミーセル電源電圧ＶＲＥＰは、セル電源電圧ＶＣＳよりも一定の電圧だけ低い電位に設定される。
【００４４】
すなわち、図３において、レギュレータ３には、トランジスタＴ１〜Ｔ４、コンパレータＰ１、Ｐ２、セレクタＳ１、Ｓ２、抵抗Ｒ１、Ｒ４および可変抵抗Ｒ２、Ｒ３が設けられている。なお、トランジスタＴ１〜Ｔ３は、Ｐチャンネル電界効果トランジスタ、トランジスタＴ４は、Ｎチャンネル電界効果トランジスタを用いることができる。
【００４５】
そして、通常使用時には、加速指令ＴＤＳＴＢが不活性化される。この時、セレクタＳ１では、ＶＤＤ＋ΔＶ１が基準電圧Ｖｒｅｆとして選択される。なお、ΔＶ１＝ＶＷＬ−ＶＣＳである。また、セレクタＳ２では、抵抗Ｒ１にて電圧降下された降下電圧Ｖｄｗが選択される。
【００４６】
また、ディスターブマージン改善モードでは、イネーブル信号ＶＷＬＥＮが活性化され、トランジスタＴ３がオフされるとともに、トランジスタＴ４がオンされる。
【００４７】
そして、コンパレータＰ１において、基準電圧Ｖｒｅｆとセル電源電圧ＶＣＳとが比較され、その比較結果に基づいてトランジスタＴ１がオン／オフされることで、セル電源電圧ＶＣＳが基準電圧Ｖｒｅｆと等しくなるように制御される。また、セル電源電圧ＶＣＳは、抵抗Ｒ１および可変抵抗Ｒ２、Ｒ３にて分圧され、ダミーセル電源電圧ＶＲＥＰはセル電源電圧ＶＣＳより小さくなるように設定される。
【００４８】
また、コンパレータＰ２において、降下電圧Ｖｄｗはワード線電圧ＶＷＬと比較され、その比較結果に基づいてトランジスタＴ２がオン／オフされることで、ワード線電圧ＶＷＬが降下電圧Ｖｄｗと等しくなるように制御される。
【００４９】
また、通常使用時において、パワーセーブモードでは、イネーブル信号ＶＷＬＥＮが不活性化され、トランジスタＴ３がオンされるとともに、トランジスタＴ４がオフされる。このため、ワード線電圧ＶＷＬはセル電源電圧ＶＣＳに等しくなるように設定される。
【００５０】
また、スクリーニングテスト時には、加速指令ＴＤＳＴＢが活性化される。この時、セレクタＳ１では、ＶＤＤ−ΔＶ２が基準電圧Ｖｒｅｆとして選択される。また、セレクタＳ２では、ロジック用電源電圧ＶＤＤが選択される。
【００５１】
そして、コンパレータＰ１において、基準電圧Ｖｒｅｆとセル電源電圧ＶＣＳとが比較され、その比較結果に基づいてトランジスタＴ１がオン／オフされることで、セル電源電圧ＶＣＳが基準電圧Ｖｒｅｆと等しくなるように制御される。また、セル電源電圧ＶＣＳは、抵抗Ｒ１および可変抵抗Ｒ２、Ｒ３にて分圧され、ダミーセル電源電圧ＶＲＥＰはセル電源電圧ＶＣＳより小さくなるように設定される。
【００５２】
また、コンパレータＰ２において、ロジック用電源電圧ＶＤＤはワード線電圧ＶＷＬと比較され、その比較結果に基づいてトランジスタＴ２がオン／オフされることで、ワード線電圧ＶＷＬがロジック用電源電圧ＶＤＤと等しくなるように制御される。
【００５３】
図４は、セル電源電圧とワード線電圧との電位差ΔＶ２およびディスターブ不良発生率との関係を示す図である。なお、ＳＦは、Ｎチャンネル電界効果トランジスタがスロー条件かつＰチャンネル電界効果トランジスタがファースト条件、ＳＳは、Ｎチャンネル電界効果トランジスタおよびＰチャンネル電界効果トランジスタがスロー条件、ＴＴは、Ｎチャンネル電界効果トランジスタおよびＰチャンネル電界効果トランジスタがティピカル条件、ＦＦは、Ｎチャンネル電界効果トランジスタおよびＰチャンネル電界効果トランジスタがファースト条件、ＦＳは、Ｎチャンネル電界効果トランジスタがファースト条件かつＰチャンネル電界効果トランジスタがスロー条件を示す。
【００５４】
図４において、電位差ΔＶ２の変化に比例してディスターブ不良発生率が変化している。従って、電位差ΔＶ２を変化させることでディスターブ不良を任意に加速することが可能となる。例えば、ΔＶ２＝０．１Ｖに設定すると、ディスターブ不良は２．４σ程度だけ加速される。なお、σはディスターブ不良についての標準偏差である。
【００５５】
図５は、メモリ容量およびディスターブ不良発生率との関係を示す図である。
図５において、メモリ容量の変化に比例してディスターブ不良発生率が変化している。例えば、３２Ｍｂの容量のＳＲＡＭで、１２８Ｋｂ分のメモリセルのみしかテストしなかった場合、容量差による不良発生率の差は１．１σ程度である。
【００５６】
このため、テスト対象となるアドレス空間を縮小すると、ディスターブ不良発生率が小さくなる。この時、図４および図５を参照することにより、アドレス空間を縮小した時にディスターブ不良発生率を一定にするには、電位差ΔＶ２をどの程度に設定すればよいかを見積もることができる。
【００５７】
図６は、温度およびディスターブ不良発生率との関係を示す図である。
図６において、温度の上昇とともにディスターブ不良発生率は増加する。このチップの最高使用温度が１２５℃であったとして、出荷時の試験温度が２５℃であったとすると、温度条件によるディスターブ不良発生率の差は１．１σ程度である。
【００５８】
以上のことから、例えば、３２Ｍｂの容量全体を最悪温度条件（１２５℃）でスクリーニングテストする代わりに、１２８Ｋｂ分の容量のみを２５℃でテストとすると、１．１σ＋１．１σ=２．２σ分だけディスターブ不良発生率が減少するため、スクリーニングテストによる不良検出感度が低下する。
【００５９】
この時、ＶＷＬ＝ＶＣＳ＋０．１Ｖに設定することにより、２．４σ分だけディスターブ不良発生率を加速することができるので、スクリーニングテストによる不良検出感度の低下を補償することができる。メモリテストの実行時間はワード数に比例して大きくなることから、アドレス空間を縮退して１２８Ｋｂのみにアクセスするようにすることでメモリテスト実行時間を１／２５６にすることができる。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１ ＳＲＡＭ ２ 自己テスト回路、３ レギュレータ、４ ディスターブ加速指令部、５ アドレス空間縮小部、６ フェイルビット判定部、７ ディスターブ加速部、１１ メモリセルアレイ、１２ カラムデコーダ、１３ ロウデコーダ、１４ 制御部、１５ インバータ、１８ ダミーセルアレイ、ＭＣ メモリセル、ＤＣ ダミーセル、Ｂ０〜Ｂｎ バッファ、Ｎ、ＮＢ 記憶ノード、Ｄ、ＤＢ ダミーノード、ＷＬ１〜ＷＬｎ ワード線、ＢＬ、ＢＬＢ ビット線、ＤＢＬ、ＤＢＬＢ ダミービット線、Ｌ１、Ｌ２ 負荷トランジスタ、Ｄ１、Ｄ２ 駆動トランジスタ、Ｆ１、Ｆ２ 伝送トランジスタ、ＤＬ１、ＤＬ２ ダミー負荷トランジスタ、ＤＤ１、ＤＤ２ ダミー駆動トランジスタ、ＤＦ１、ＤＦ２ ダミー伝送トランジスタ、Ｔ１〜Ｔ４ トランジスタ、Ｐ１、Ｐ２ コンパレータ、Ｓ１、Ｓ２ セレクタ、Ｒ１、Ｒ４ 抵抗、Ｒ２、Ｒ３ 可変抵抗
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルと、
前記メモリセルをロウごとに選択するワード線と、
メモリセルから読み出された信号をカラムごとに伝送するビット線と、
前記メモリセルの動作をテストする自己テスト回路と、
前記ワード線の電圧および前記メモリセルのセル電源電圧を設定するレギュレータとを備え、
前記自己テスト回路は、
前記メモリセルのディスターブの加速指令を出力するディスターブ加速指令部と、
前記自己テスト回路にてテストされる前記メモリセルのアドレス空間を縮小するアドレス空間縮小部と、
前記自己テスト回路にてテストされた前記メモリセルのフェイルビットを判定するフェイルビット判定部とを備え、
前記レギュレータは、前記ディスターブ加速指令部からの加速指令に基づいて、前記メモリセルのディスターブが加速するように前記ワード線の電圧または前記メモリセルのセル電源電圧を設定するディスターブ加速部とを備えることを特徴とする半導体記憶装置。
【請求項２】
データを記憶するメモリセルと、
前記メモリセルをロウごとに選択するワード線と、
メモリセルから読み出された信号をカラムごとに伝送するビット線と、
前記メモリセルの動作をテストする自己テスト回路と、
前記自己テスト回路からの加速指令に基づいて、前記メモリセルのディスターブが加速するように前記ワード線の電圧または前記メモリセルのセル電源電圧を設定するレギュレータとを備えることを特徴とする半導体記憶装置。
【請求項３】
前記自己テスト回路は、
前記メモリセルのディスターブの加速指令を前記レギュレータに出力するディスターブ加速指令部と、
前記自己テスト回路にてテストされる前記メモリセルのアドレス空間を縮小するアドレス空間縮小部と、
前記自己テスト回路にてテストされた前記メモリセルのフェイルビットを判定するフェイルビット判定部とを備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ワード線の電圧から前記セル電源電圧を引いた値が通常使用時よりもテスト時の方が大きいことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記通常使用時に前記セル電源電圧がロジック用電源電圧よりも大きくなり、前記ワード線の電位が前記ロジック用電源電圧よりも小さくなるように設定され、
前記テスト時に前記セル電源電圧がロジック用電源電圧よりも小さくなり、前記ワード線の電位が前記ロジック用電源電圧に等しくなるように設定されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項１】
データを記憶するメモリセルと、
前記メモリセルをロウごとに選択するワード線と、
メモリセルから読み出された信号をカラムごとに伝送するビット線と、
前記メモリセルの動作をテストする自己テスト回路と、
前記ワード線の電圧および前記メモリセルのセル電源電圧を設定するレギュレータとを備え、
前記自己テスト回路は、
前記メモリセルのディスターブの加速指令を出力するディスターブ加速指令部と、
前記自己テスト回路にてテストされる前記メモリセルのアドレス空間を縮小するアドレス空間縮小部と、
前記自己テスト回路にてテストされた前記メモリセルのフェイルビットを判定するフェイルビット判定部とを備え、
前記レギュレータは、前記ディスターブ加速指令部からの加速指令に基づいて、前記メモリセルのディスターブが加速するように前記ワード線の電圧または前記メモリセルのセル電源電圧を設定するディスターブ加速部とを備えることを特徴とする半導体記憶装置。
【請求項２】
データを記憶するメモリセルと、
前記メモリセルをロウごとに選択するワード線と、
メモリセルから読み出された信号をカラムごとに伝送するビット線と、
前記メモリセルの動作をテストする自己テスト回路と、
前記自己テスト回路からの加速指令に基づいて、前記メモリセルのディスターブが加速するように前記ワード線の電圧または前記メモリセルのセル電源電圧を設定するレギュレータとを備えることを特徴とする半導体記憶装置。
【請求項３】
前記自己テスト回路は、
前記メモリセルのディスターブの加速指令を前記レギュレータに出力するディスターブ加速指令部と、
前記自己テスト回路にてテストされる前記メモリセルのアドレス空間を縮小するアドレス空間縮小部と、
前記自己テスト回路にてテストされた前記メモリセルのフェイルビットを判定するフェイルビット判定部とを備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ワード線の電圧から前記セル電源電圧を引いた値が通常使用時よりもテスト時の方が大きいことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記通常使用時に前記セル電源電圧がロジック用電源電圧よりも大きくなり、前記ワード線の電位が前記ロジック用電源電圧よりも小さくなるように設定され、
前記テスト時に前記セル電源電圧がロジック用電源電圧よりも小さくなり、前記ワード線の電位が前記ロジック用電源電圧に等しくなるように設定されることを特徴とする請求項４に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−１１４７２８（Ｐ２０１３−１１４７２８Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６２０２２（Ｐ２０１１−２６２０２２）
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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