【課題】メモリセルの各トランジスタの特性のランダムばらつきについてのテストを効率化する。
【解決手段】メモリセルＭＣの動作をテストする自己テスト回路２と、自己テスト回路２からの加速指令に基づいて、メモリセルＭＣのディスターブが加速するようにワード線ＷＬ１〜ＷＬｎの電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳを設定するレギュレータ３とを備える。 （もっと読む）

【課題】簡易な構成で、不良カラムを置き換えたデータを生成可能なデータ生成装置を提供する。
【解決手段】第１記憶部５０と第２記憶部３６と入力部と出力部６５とを含む。第２記憶部は、所定数よりも多い数の記憶領域が直列に接続される。入力部は、ホスト装置から送られるデータを所定数ずつ第２記憶部へ入力する。シフト数決定部６６は、欠陥のあるデータ線の数に応じた値を示すシフト数を決定する。出力部は、セクタの識別情報に対応する欠陥情報に基づいて、先頭の記憶領域よりもシフト数だけ後の記憶領域から順番に、当該記憶領域に格納されたデータを、当該セクタ内の欠陥の無いデータ線へ供給するデータとして出力する一方、データとは別の所定情報を、当該セクタ内の欠陥のあるデータ線へ供給するデータとして出力することで、当該セクタに供給される書き込みデータを出力する。 （もっと読む）

【課題】メモリセルのサブスレッショルド・リーク電流の影響によって不良となるデバイスを選別検査で確実にリジェクトする。
【解決手段】行列状に配置された複数のメモリセルＭＥＭと、メモリセルの行に対応して設けられた複数のワード線ＷＬ０〜ＷＬ４と、メモリセルの列に対応して設けられた複数のビット線対ＢＴ０、ＢＢ０及びＢＴ１、ＢＢ１と、前記複数のワード線のうち、検査対象の注目メモリセル以外の非注目メモリセルが接続された非注目ワード線をフローティングとするスイッチＭＮ１と、前記非注目ワード線がフローティングのときに、当該非注目ワード線を昇圧するポンピング回路ＰＯＣ０とを備える。 （もっと読む）

【課題】ローデコーダ側に配置される転送トランジスタの特性評価を実施する。
【解決手段】一つの実施形態によれば、半導体記憶装置は、切り替え部、第一の転送トランジスタ、第一のトランジスタ、及び第二のトランジスタが設けられる。切り替え部が第一の状態のときに第一及び第二のトランジスタがオフし、第一の転送トランジスタがオンし、切り替え部が第二の状態のとき第一及び第二のトランジスタがオンする。 （もっと読む）

【課題】全メモリセルのセル電流をテスタを使用して電流測定する場合、全ビット分のセル電流測定に多大な時間を要し、評価効率の低下を招いていた。
【解決手段】電圧端子ＶＤＤから抵抗素子Ｒ１を介してメモリセルに電流を流し、前記抵抗素子Ｒ１での電圧降下値を測定するためのスイッチＸ２，Ｘ３と、前記抵抗素子Ｒ１に電圧を印加し、その際に流れる電流値を測定するためのスイッチＸ１とを設ける。 （もっと読む）

【課題】サブワード線駆動回路を正確に不良検出する技術を提供する。
【解決手段】サブワード選択線を介して供給されるサブワード選択信号を受けるサブワード線駆動回路のテスト方法において、改良されたＦＸＴ出力回路とＦＸＢ出力回路により、Ｈｉ−Ｚ信号とＨｉ信号をサブワード線駆動回路に供給する技術を含む。 （もっと読む）

【課題】スタックドメモリチップをシグナルインテグリティ等の問題を排除するように構成する。
【解決手段】第１の速度でアクセス可能な複数のセルから構成されるメモリコアを備え、垂直方向にスタックされた複数のＤＲＡＭ集積回路と、第１の速度よりも大きい速度で、ＤＲＡＭ集積回路とメモリバスとの間でインタフェースを設けるインタフェース集積回路と、メモリスペアリングとを備え、スタックされたＤＲＡＭ集積回路が（ｐ＋ｑ）個のＤＲＡＭ集積回路を備え、ｐ個のＤＲＡＭ集積回路が、メモリ集積回路の作業プールとして用いられる複数のＤＲＡＭ集積回路を備え、ｑ個のＤＲＡＭ集積回路が、メモリ集積回路のスペアプールとして用いられる複数のＤＲＡＭ集積回路を備える。 （もっと読む）

【課題】データ書き替えの繰り返しによってメモリセルの閾値電圧が下がりくくなることを防止する。
【解決手段】半導体装置１の各メモリセルＭＣは、共通の浮遊ゲートＦＧを有する第１のトランジスタ（読出用）ＴＲＡと第２のトランジスタ（書込用）とを含む。制御回路１１は、一方のトランジスタに通電したときにメモリセルに流れる電流と、両方のトランジスタに通電したときにメモリセルに流れる電流とを比較することによって、第１および第２のトランジスタにそれぞれ接続されるサブビット線ＳＢＬ＿Ｒ，ＳＢＬ＿Ｐ間のショートを検出する。 （もっと読む）

【課題】テスト動作時の消費電力を削減できる半導体装置を提供する。
【解決手段】半導体装置は、外部クロック信号を受け取る第１の端子と、第１の端子に接続され、外部クロック信号に応じて内部クロック信号を発生するクロック発生回路と、複数のワード線及び複数のビット線と、複数のビット線にそれぞれ接続された複数の増幅回路と、テスト動作時に、第１の期間の間、複数のワード線のうちの１又は複数のワード線を内部クロック信号に応じて選択状態と非選択状態とを繰り返すように制御し、かつ、第１の期間の間、複数の増幅回路を活性状態に維持し、通常動作時には、複数のワード線のうち１又は複数のワード線の選択状態と非選択状態との切り換えに応じて複数の増幅回路の活性状態と非活性状態とを切り換えるように制御する制御部と、を備える。 （もっと読む）

【課題】
実施形態は、信頼性を向上可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムによれば、複数のワード線と、複数のビット線と、制御ゲートに前記ワード線が接続され、ドレイン端に前記ビット線が接続されたメモリセルと、複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページごとに不良の前記ビットの個数が第１閾値以下である良ブロックに関するデータが保持された記憶領域とを備え、前記第１閾値は、不良ブロックか否かの判定に用いる第２閾値よりも小さいことを特徴とする。 （もっと読む）

【課題】階層化されたビット線構成のストレス印加テスト時に各ローカルビット線に異なるプリチャージ電圧を供給するための面積増加を抑制し得る半導体装置を提供する。
【解決手段】階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。テスト動作時には、高電位と低電位に設定したプリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１をプリチャージ回路Ｑ１０、Ｑ１１を介して各グローバルビット線ＧＢＬに印加し、かつ各ローカルビット線ＬＢＬにプリチャージ電圧ＶＢＬＰＬを印加せず、各階層スイッチＱ３０を導通させることで１対のローカルビット線ＬＢＬに異なる電位の電圧ストレスが印加される。サブアレイＳＡＲＹ毎にプリチャージ電圧ＶＢＬＰＬを２系統に分離するよりも少ない面積で実現できる。 （もっと読む）

【課題】装置構成を小さくする。
【解決手段】フェイルデータ及びアドレスデータをバッファリングする第１バッファ部および第２バッファ部と、第１バッファ部にバッファリングされたフェイルデータを、内部メモリにおける当該フェイルデータに対応するアドレスデータに示されたアドレスにＲＭＷ処理により書き込むアドレスフェイルメモリ部と、試験部から出力されたフェイルデータ及びアドレスデータを第１バッファ部に供給している状態において、第１バッファ部の空き容量が予め定められた第１閾値以下となった場合に、試験部から出力されたフェイルデータ及びアドレスデータを第１バッファ部に代えて第２バッファ部に供給する制御部とを備える試験装置を提供する。 （もっと読む）

【課題】ＲＯＭフューズブロックの領域の増加を抑制しつつ、試験中に新たに発生したバッドブロックの情報をより多く記憶することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、電源投入時において、第１の判定信号が入力され、第１の判定信号の論理をシフトさせながら記憶し、その後、テストモードにおいて、第２の判定信号が入力され、第２の判定信号のバッドブロックの判定に対応する論理のみがアドレスが対応する通常ブロックの論理に上書きされ、且つ、アドレス指定に連動して、記憶している論理が割り当てられたバッドブロックフラグ信号を順次出力するシフトレジスタ回路を備える。 （もっと読む）

【課題】フューズを用いずにベリファイ読み出しの判定をワイアードオア構成により行うことを可能とし、フューズを設けない分、チップサイズを従来に比較して低減した不揮発性半導体記憶装置を提供する。
【解決手段】本発明の不揮発性半導体記憶装置は、複数のビット線及び複数のワード線各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、メモリセルアレイの欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、ビット線毎に設けられ、ワード線で選択されたメモリセルに書き込むまたは読み出したデータを記憶するラッチを含むページバッファと、ベリファイ処理でビット線から読み出し、ページバッファのラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、欠陥ビット線に対応するページバッファにおけるラッチに疑似データを書き込む疑似データ書込回路とを有する。 （もっと読む）

【課題】メモリセルアレイの占有面積を低減すると共に、使用する電源の容量および占有面積を低減することができる半導体記憶装置の提供を図る。
【解決手段】オープンビット線方式のコアアーキテクチャを有する半導体記憶装置であって、複数のアレイ領域ＢＫ０〜ＢＫ８，ＢＫ０’を有し、前記各アレイ領域は、当該アレイ領域の両端のエッジ部分に配置され、冗長ワード線ＷＬrdのみを有する２つの冗長アレイブロックＢＫ０，ＢＫ０’と、前記２つの冗長アレイブロック間でそれぞれセンスアンプＳＡを介して交互に配置され、リアルワード線ＷＬrlのみを有する複数のリアルアレイブロックＢＫ１〜ＢＫ８と、任意の第１アレイ領域で前記リアルワード線を前記冗長ワード線に置き換えるワード線の冗長処理を行うとき、当該第１アレイ領域の電源容量を増大する電源容量制御手段と、を有する。 （もっと読む）

【課題】ストレステストにおいて同時に立ち上げるワード線の本数を増やす。
【解決手段】複数のセンスアンプ列３２によって複数のメモリセルマットＭＡＴに分割され、其々が複数のワード線ＷＬを備えるメモリセルアレイ３０と、複数のメモリセルマットＭＡＴの内、選択された互いに隣接しない複数のメモリセルマットＭＡＴに其々含まれる複数のワード線ＷＬを同時に立ち上げるテスト制御を行うテスト回路２５とを備える。本発明によれば、複数のワード線ＷＬが立ち上がるメモリセルマットＭＡＴを分散させていることから、一つのメモリセルマット内において多数のワード線を立ち上げる場合に比べて、ワード線を駆動するためのドライバ回路や、ドライバ回路に動作電圧を供給する電源回路への負荷が軽減する。その結果、より多数のワード線を同時に立ち上げることが可能となる。 （もっと読む）

【課題】様々な導通状態にある複数の電気ヒューズを有する半導体装置において、複数の電気ヒューズによりプログラミングされた結果を誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】其々がプログラム状態又は非プログラム状態である複数のヒューズ素子と、複数のヒューズ素子のプログラム状態又は非プログラム状態に対応する判定結果信号ＦＬＤａ，ＦＬＤｂを其々出力する複数のヒューズ判定回路９２ａ，９２ｂと、第１のタイミング信号ＬＯＡＤ＿ＥＮＤを共通に受け、第１のタイミング信号ＬＯＡＤ＿ＥＮＤに同期して複数の判定結果信号ＦＬＤａ，ＦＬＤｂを其々ラッチ及び出力する複数のラッチ回路９３ａ，９３ｂとを備える。 （もっと読む）

【課題】ウェハテストのテスト時間を増加させることなく、検出された不良セルがいずれの不良パターンで不良となったのかを検知できるようにすること。
【解決手段】ウェハテスト装置は、第１および第２のテストプログラムを保持する記憶部と、第１のテストプログラムを用いてロット内の複数のウェハのうちの一部のウェハに対するテストを行なうとともに、第２のテストプログラムを用いてロット内の複数のウェハのうちの残部のウェハに対するテストを行なう演算部とを備え、第１のテストプログラムは、ウェハに対して複数の動作テストを実行し、各動作テストが終了するごとにウェハに含まれる不良メモリセルの累積情報を装置の外部に出力し、第２のテストプログラムは、ウェハに対して複数の動作テストを実行し、すべて動作テストが終了した後にウェハに含まれる不良メモリセルの累積情報を装置の外部に出力する。 （もっと読む）

【課題】２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供する。
【解決手段】データ線シフト回路５８は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線ＮＩＯＸおよび偶数番目の内部スペアデータ線ＳＩＯＸと偶数番目の外部データ線ＥＩＯＸとの接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線ＮＩＯＸおよび奇数番目の内部スペアデータ線ＳＩＯＸと奇数番目の外部データ線ＥＩＯＸとの接続を行なう。 （もっと読む）