【課題】分割セルアレイのビット線対の長さを、冗長ワード線を含む、含まないに関係なく、分割セルアレイ間で同じ長さにする事を簡単にできるようにする。
【解決手段】第１及び第２のセルアレイと、前記第１のセルアレイ内を延在され前記第１のセルアレイ内の複数のセルに接続する第１のデータ線と、前記第２のセルアレイ内を延在され前記第２のセルアレイ内の複数のセルに接続する第２のデータ線とに接続され、前記第１及び第２のセルアレイの間に配置された第１のアンプと、アドレス信号をデコードし前記第１のセルアレイの第１ワード線群の選択を行う第１のデコーダと、前記アドレス信号をデコードし前記第２のセルアレイの第２ワード線群の選択を行う第２のデコーダを備え、前記第１及び第２のデコーダの内部の所定ノードをワイヤードオアした結果を出力する回路を備える。 （もっと読む）

【課題】オフ状態での抵抗が極めて高いトランジスタをスイッチング素子としてメモリセルを構成すれば、例えば、１０年以上もの長期にわたりデータを保持できる。その一方で、例えば、トランジスタの特性等により１年しかデータを保持できないメモリセルも同時に作製される。そのようなメモリセルは早期に不良メモリセルとして排除する手段が必要とされるが、従来の検査では判別する手段がなかった。
【解決手段】メモリセルのトランジスタのゲートの電位を通常の保持に使用する電位ＶＧＬとそのトランジスタのしきい値Ｖｔｈの間の所定の電位ＶＧＭに保持する。この状態で所定の時間保持すれば、電位ＶＧＬで１０年保持したものと同様の状態となるので、この時点でデータの保持が不十分なメモリセルは、通常の使用でもデータを１０年間保持できないと判断できる。 （もっと読む）

【課題】メインメモリで発生した不良を救済するために面積効率の悪化しない不揮発性半導体記憶装置の提供。
【解決手段】不揮発性半導体記憶装置は、不良ビット検出回路を有し、メインメモリの不良ビットを検出する。検出したメインメモリの不良モードと不良アドレスとの情報に応じて、書き込み及び読み出しを行う際のスタートアドレスを任意に設定可能なアドレス選択回路を有する。これにより予備のメモリ領域（冗長メモリ）を設けることなく、メインメモリで発生した不良を救済することが可能である。 （もっと読む）

【課題】ＬＳＩの機能増加に伴い外部端子数が増加傾向にある。更に、回路の微細化が進み、パッケージサイズも小型化が進んでいる。このため、ＬＳＩの外部端子数の削減が求められている。
【解決手段】本発明は、複数の外部記憶デバイスから１つを選択して、実行プログラムをロードする半導体集積回路であって、複数の内蔵ヒューズ回路を備えるヒューズ部と、前記内蔵ヒューズ回路が示す値に応じて選択した外部記憶デバイスからの実行プログラムをロードする処理部と、を有する半導体集積回路である。 （もっと読む）

【課題】メモリセルアレイの配線を切断したり、個々のメモリセルあるいは行や列にプローバーを当てたりせずに、特定のメモリセルへの書き込みを制限する方法を提供する。
【解決手段】書き込めなくするメモリセルの行アドレスデータと列アドレスデータをレジスタに格納する。また、書き込み制御をおこなうイネーブルデータをレジスタに格納する。次に、メモリセルへの書き込みをおこなうために、論理回路から書き込みするメモリセルの列アドレスデータ、行アドレスデータ、書き込みイネーブルデータ等の出力により、レジスタに格納したアドレスデータに相当するメモリセルへの書き込みを禁止する。 （もっと読む）

【課題】パッケージング後に生じた不良セルを冗長セルに効率よく置換する。
【解決手段】半導体装置１０は、複数のチップ１００と、チップ１００を制御するチップ２００と、チップ１００とチップ２００とを接続する内部配線４００とを備える。チップ１００は、光学ヒューズ１２０及びその情報を保持するラッチ回路１０１と、内部配線４００を介してチップ２００から供給された電気ヒューズ２２０の情報を保持するラッチ回路１０２と、ラッチ回路１０１，１０２のいずれか一方の情報を選択する選択回路１５１を含み、選択された情報から冗長判定信号ＨＩＴを生成する。本発明によれば、電気ヒューズの情報が内部配線を介してチップ２００からチップ１００に転送されることから、チップ１００に電気ヒューズを設ける必要がなくなるとともに、転送に外部端子を使用しないことから、起動時間が増大することもない。 （もっと読む）

【課題】新たに発生される不良メモリセルのカラムアドレスを不良カラムアドレスに格納する更新動作を遂行し、メモリ装置の寿命と動作の信頼性を高めることができる半導体メモリ装置及びその動作方法を提供する。
【解決手段】半導体メモリ装置は入力データを格納するためのメモリブロック１１０Ｍと不良カラムアドレス情報を格納するためのＣＡＭブロック１１０Ｃを含むメモリアレイ１１０と、メモリブロックまたはＣＡＭブロックのプログラムループを遂行するように構成された動作回路グループ１３０、１４０、１５０、１６０、１７０、１８０と、選択されたメモリセルに格納されたエラービット数を補正可能なビット数または交替判断ビット数とそれぞれ比較するように構成されたエラービットチェック回路１９０、及び制御回路１２０を含む。 （もっと読む）

【課題】カラムリペア効率を向上させることができる半導体メモリ装置を提供する。
【解決手段】カラム方向に配置された複数のノーマルセルブロックＯ０〜Ｏ７とリダンダンシセルブロックＲ１とからなるバンクを備え、第１の入出力ストローブ信号に応じて、複数のノーマルセルブロックＯ０〜Ｏ７からそれぞれデータを入出力する複数のノーマルデータ入出力部３００と、第１の入出力ストローブ信号に応じて、リダンダンシセルブロックＲ１からデータを入出力するリダンダンシデータ入出力部３２０と、カラムアドレスに応じて、複数のノーマルデータ入出力部３００とリダンダンシデータ入出力部３２０とを選択的に複数のローカルデータラインに接続させる接続選択部３４０と、第２の入出力ストローブ信号に応じて、複数のローカルデータラインと複数のグローバルデータラインとの間でそれぞれデータを入出力する複数のローカルデータ入出力部３６０とを備える。 （もっと読む）

【課題】ワード線リークの検出のための特別のパッドやスイッチを必要とせず、ワード線リークの発生箇所を迅速かつ確実に検出する。
【解決手段】制御回路４は、ワード線のリーク状態を判定するワード線リークテストを実行する場合において、テストパターンデータを書き込まれたメモリセルアレイ１００に接続されたワード線に、テストパターンデータに対応した電圧を電圧制御回路２０から印加する。その後、転送トランジスタ１２を非導通状態とすることによりワード線をフローティング状態に設定する。転送トランジスタ１２の非導通状態への切替えから所定時間経過後、センスアンプ回路３０を作動させてメモリセルアレイ１００に対する読み出し動作を実行する。その読み出しの結果をテストパターンデータに対応する期待値と比較する。 （もっと読む）

【課題】メモリセルのリーク特性、センスアンプの出力特性アンバランスの影響を排除し、メモリセルの欠陥を高効率で確実に検査可能とする。
【解決手段】行列状の複数のスタティック型メモリセル５と、行方向に並ぶメモリセルに共通に接続されたワード線ＷＬｎと、列方向に並ぶメモリセルに共通に接続され相補対を成すビット線対ＢＬＯ、ＮＢＬＯと、ビット線対に接続されメモリセルのデータを外部に出力するセンスアンプと、ビット線対の各々を第１プリチャージ電位に設定する第１及び第２プリチャージ回路７ａ、７ｂと、ビット線対の各々を第２プリチャージ電位に設定する第３及び第４プリチャージ回路７ｃ、７ｄと、ビット線対の各々のビット線電位を外部に出力する第１及び第２検査出力部８ａ、８ｂとを備え、センスアンプからのデータ、第１または第２検査出力部からのビット線電位のうちのいずれかを選択的に出力するように制御可能である。 （もっと読む）