【課題】ＳＲＡＭセルやセンスアンプの駆動トランジスタのしきい値電圧（Ｖｔｈ）を補正することを可能とする技術を提供する。
【解決手段】データを保持するラッチ回路と、データを伝送する信号線とを備える半導体装置を構成する。ラッチ回路は、第１インバータと、第２インバータとを具備する。第１、第2インバータのそれぞれの出力からビット線（ＢＬ０、ＢＬ１）やセンスアンプ信号線（ＳＡ０、ＳＡ０Ｂ）を経由してＧＮＤへ至る電気的経路を備え、その電気的経路は、第１のトランジスタを備えるものとする。そして、Ｖｔ補正モードには、第１インバータまたは第２インバータの一方のＨｉｇｈレベルを供給し他方にＬｏｗレベルを供給することで、第１のトランジスタにより電気的経路を導通する。 （もっと読む）

【課題】マーチパターンテストではアドレスデコーダの配線の遅延を検知できない。
【解決手段】半導体記憶装置のアドレスデコーダは，アドレスサイクルの第１のタイミングで，複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力するアドレスレジスタと，複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，アドレスレジスタと内部アドレス信号線網の間に設けられ，アドレスレジスタが出力した第１と第２の内部アドレス信号を，アドレスサイクルの第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，内部アドレス信号線網を介して複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれのワード線又はビット線を選択する複数のアドレスデコード回路とを有する。 （もっと読む）

【課題】メモリセルのサブスレッショルド・リーク電流の影響によって不良となるデバイスを選別検査で確実にリジェクトする。
【解決手段】行列状に配置された複数のメモリセルＭＥＭと、メモリセルの行に対応して設けられた複数のワード線ＷＬ０〜ＷＬ４と、メモリセルの列に対応して設けられた複数のビット線対ＢＴ０、ＢＢ０及びＢＴ１、ＢＢ１と、前記複数のワード線のうち、検査対象の注目メモリセル以外の非注目メモリセルが接続された非注目ワード線をフローティングとするスイッチＭＮ１と、前記非注目ワード線がフローティングのときに、当該非注目ワード線を昇圧するポンピング回路ＰＯＣ０とを備える。 （もっと読む）

【課題】ＤＬＬの遅延値を補償するテストができるメモリインターフェース回路を供給する。
【解決手段】メモリインターフェース回路のテストシステムを以下のように構成する。クロック信号（ＣＫ）の周期を遁倍した遁倍クロック（ＣＫｘ２、ＣＫｘ４）を生成する遁倍クロック生成ＰＬＬ回路（２、１４）と、遁倍クロック（ＣＫｘ２、ＣＫｘ４）によりＤＱＳ信号の出力タイミングを選択して出力する選択回路（５、１３）と、ＤＱＳ信号のリード回路側に配置され、オフセット設定機能を有するＤＬＬ回路（４）と、テストパタンデータを自己で生成するパターン発生回路（３）と、テストパタンデータとＤＱ信号とが一致しているか否かを判定する一致判定回路（９）と、ＤＱ信号を１データ遅れで受け取ったときに、ＤＱ信号とテストパタンデータとが一致していると判定する１データ遅れ一致判定回路（１０）とを有するように構成する。 （もっと読む）

【課題】データ保持マージンチェックを高速化する技術を提供する。
【解決手段】不揮発性の記憶領域（５）にデータを記憶するメモリ部（２）と、記憶領域（５）に保持されているデータの状態を検査するためのデータ保持マージン検査用データを生成するメモリ制御回路（３）とを具備する不揮発性半導体記憶装置（１）を構成する。メモリ制御回路（３）は、通常のデータ読み出し電圧よりも高いマージン検査用読み出し電圧で、記憶領域（５）から連続的に読みだされたデータに基づいて誤り検出用コード（ＣＲＣコード）を生成する。比較回路（２５）は、通常のデータ読み出し電圧に基づいて供給される比較用データ（ＣＲＣコード）と、誤り検出用コード記憶回路（２４）に保持された誤り検出用コード（ＣＲＣコード）とを比較した比較結果を、データ保持マージン検査用データとして出力する。 （もっと読む）

【課題】本実施形態は、回路面積の増大を防止可能な半導体装置を提供する。
【解決手段】本実施形態の半導体記憶装置は、複数のテストからテストを選択する信号を生成する第１生成部と、前記信号に基づいた電位を生成する電位生成部と、前記電位生成部に接続された１の配線と、前記配線と接続され、前記配線の電位に基づいた前記信号を抽出する抽出部と、変換された前記信号に基づいてテスト信号を生成する第２生成部とを備えることを特徴とする。 （もっと読む）

【課題】
容易に試験を行うことができる半導体記憶装置、及び、半導体記憶装置を含む情報処理装置を提供することを課題とする。
【解決手段】
半導体記憶装置は、データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるＯＤＴ回路と、前記メモリブロックと前記ＯＤＴ回路との間で前記バスに挿入されるスイッチ部と、前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部と、前記ＯＤＴ回路に接続される発振器とを含み、前記メモリブロックの試験時に、前記発振器から前記ＯＤＴ回路に試験用の信号が供給される。 （もっと読む）

【課題】ｔＲＰ期間の性能限界試験を実行可能な半導体装置及びその制御方法を提供する。
【解決手段】コマンドデコーダ１６は、デバイスのアクティブ動作を認識し保持する第１の取り込み部、第１の取り込み部が出力する第１の出力信号を後段の回路（制御回路１８）に出力する第１の出力部、デバイスのインアクティブ動作を認識し保持する第２の取り込み部、第２の取り込み部が出力する第２の出力信号を後段の回路に出力する第２の出力部を含む。第１及び第２の取り込み部は、同期信号（クロック信号ＣＬＫ）の第１の遷移エッジに対応してＣｏｍｍａｎｄを取り込み且つ保持し第１の出力部は、第１の遷移エッジに対応して第１の出力信号（ｉｎＡＣＴ）を出力する。第２の出力部は、テストモード信号が第２の論理であるテストモード動作時に、第１の遷移エッジと逆の遷移エッジである同期信号の第２の遷移エッジに対応して第２の出力信号（ｉｎＰＲＥ）を出力する。 （もっと読む）

【課題】製造バラツキや動作温度などに応じてワード線電位を適正化する。
【解決手段】複数のメモリセルＭＣがアレイ状に配列されたメモリセルアレイ１において、メモリセルＭＣの特定の特性を制御し、メモリセルＭＣの特定の特性が制御された時の特性の分布に基づいて、ワード線ｗｌ＿０〜ｗｌ＿ｍの電位を調整する。リード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣからデータが読み出される。そして、カウンタ８において、メモリセルＭＣから読み出されたデータの反転数がカウントされ、コンパレータ１１に出力される。また、セレクタ１０において、期待値Ｎ２が選択され、コンパレータ１１に出力される。そして、コンパレータ１１において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ２が比較され、その比較結果がソース電位制御部１３に送られる。 （もっと読む）

【課題】階層化されたビット線構成のストレス印加テスト時に各ローカルビット線に異なるプリチャージ電圧を供給するための面積増加を抑制し得る半導体装置を提供する。
【解決手段】階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。テスト動作時には、高電位と低電位に設定したプリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１をプリチャージ回路Ｑ１０、Ｑ１１を介して各グローバルビット線ＧＢＬに印加し、かつ各ローカルビット線ＬＢＬにプリチャージ電圧ＶＢＬＰＬを印加せず、各階層スイッチＱ３０を導通させることで１対のローカルビット線ＬＢＬに異なる電位の電圧ストレスが印加される。サブアレイＳＡＲＹ毎にプリチャージ電圧ＶＢＬＰＬを２系統に分離するよりも少ない面積で実現できる。 （もっと読む）