記憶装置およびＤＬＬ回路制御方法
【課題】セルフリフレッシュ動作後にＤＬＬ回路がロック動作を実行しない状況での記憶装置の評価を行うことが可能な記憶装置を提供する。
【解決手段】通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置は、ＤＬＬ回路と制御部とを含む。ＤＬＬ回路は、入力信号を受け付けると入力信号を遅延した遅延信号を出力し、また、入力信号と遅延信号との位相差が所定値になるように遅延信号の遅延量を設定するロック動作を行い、その後、位相差が所定値である状態を維持する。制御部は、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させない。
【解決手段】通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置は、ＤＬＬ回路と制御部とを含む。ＤＬＬ回路は、入力信号を受け付けると入力信号を遅延した遅延信号を出力し、また、入力信号と遅延信号との位相差が所定値になるように遅延信号の遅延量を設定するロック動作を行い、その後、位相差が所定値である状態を維持する。制御部は、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置およびＤＬＬ（Delay Line Loop）回路制御方法に関する。
【背景技術】
【０００２】
特許文献１および２には、内部クロックを外部クロックに同期させるためにＤＬＬ回路が搭載された半導体装置が記載されている。また、ＤＬＬ回路が搭載されたＤＲＡＭ（Dynamic Random Access Memory）等の記憶装置も知られている。
【０００３】
ＤＬＬ回路は、外部クロックよりも所定の位相（例えば、１サイクル）遅れた内部クロックを生成する。
【０００４】
ＤＲＡＭ内のＤＬＬ回路は、ＤＲＡＭのセルフリフレッシュ動作に応じて初期化され、セルフリフレッシュ動作後に、内部クロックが外部クロックよりも所定の位相（例えば、１サイクル）だけ遅れた状態になるように、内部クロックの出力タイミングを制御する動作（以下「ロック動作」と称する）を行う。なお、セルフリフレッシュ動作は、ＤＲＡＭ内のメモリセルに記憶されているデータを読み出した後、読み出されたデータを元のメモリセルに再格納する動作である。
【０００５】
図３は、ＤＬＬ回路１Ａが搭載された記憶装置（以下では「ＤＲＡＭ」とする）１００を示したブロック図である。
【０００６】
図３において、記憶装置１００は、ＤＬＬ回路１Ａと、消費電流制御回路１７と、初期化回路１８と、を含む。ＤＬＬ回路１Ａは、入力回路１１と、可変遅延回路１２と、レプリカ１３と、位相検出器１４Ｒおよび１４Ｆと、Rise制御回路１５Ｒと、Fall制御回路１５Ｆと、Riseカウンタ１６Ｒと、Fallカウンタ１６Ｆと、を含む。可変遅延回路１２は、立ち上がり用ディレイライン（以下、単に「ディレイライン」とも称する）１２ａと、立ち下がり用ディレイライン（以下、単に「ディレイライン」とも称する）１２ｂと、を含む。
【０００７】
なお、図３では、入力回路を「IN」と示し、レプリカを「Replica」と示し、位相検出器を「Phase Detector」と示し、Rise制御回路を「Rise Controller」と示し、Fall制御回路を「Fall Controller」と示し、Riseカウンタを「Rise Counter」と示し、Fallカウンタを「Fall Counter」と示し、消費電流制御回路を「Power Controller」と示し、初期化回路を「Reset Controller」と示し、立ち上がり用ディレイラインを「Rise Delay Line」と示し、立ち下がり用ディレイラインを「Fall Delay Line」と示してある。
【０００８】
ＤＬＬ回路１Ａは、入力信号である外部クロックＣＫおよびＣＫＢを受け付けると、外部クロックＣＫを遅延した遅延信号ＣＫ−２を出力する。また、ＤＬＬ回路１Ａは、外部クロックＣＫと遅延信号ＣＫ−２との位相差が所定値（以下では、１サイクル）になるように、遅延信号ＣＫ−２の遅延量を設定するロック動作を行う。ＤＬＬ回路１Ａは、ロック動作を行った後、外部クロックＣＫと遅延信号ＣＫ−２との位相差が所定値（１サイクル）である状態を維持する。
【０００９】
入力回路１１は、相補関係にある外部クロックＣＫおよびＣＫＢを入力する。外部クロックＣＫと外部クロックＣＫＢは相補関係にあるため、外部クロックＣＫＢは、外部クロックＣＫの波形を反転した波形を有する。
【００１０】
入力回路１１は、外部クロックＣＫと同相のクロックＣＫ−１をシングルエンドで可変遅延回路１２に出力する。
【００１１】
可変遅延回路１２は、ディレイライン１２ａおよび１２ｂを含む。ディレイライン１２ａおよび１２ｂのそれぞれは、連続して連なる遅延素子（Delay Line）を含む。
【００１２】
可変遅延回路１２は、Riseカウンタ１６Ｒのカウント値に基づいて、ディレイライン１２ａの遅延量を決定する。また、可変遅延回路１２は、Fallカウンタ１６Ｆのカウント値に基づいて、ディレイライン１２ｂの遅延量を決定する。
【００１３】
なお、ディレイライン１２ａおよび１２ｂの遅延量を決定する動作は公知技術であるため、ディレイライン１２ａおよび１２ｂの遅延量を決定する動作の説明は省略する。
【００１４】
可変遅延回路１２は、ディレイライン１２ａおよび１２ｂを用いてクロックＣＫ−１を遅延した遅延信号ＣＫ−２を、出力端子ＤＱに出力する。例えば、可変遅延回路１２は、ディレイライン１２ａからの出力とディレイライン１２ｂからの出力とに基づいて遅延信号ＣＫ−２を生成する論理回路を有し、この論理回路の出力つまり遅延信号ＣＫ−２を出力端子ＤＱに出力する。
【００１５】
遅延信号ＣＫ−２の立ち上がりエッジの位相は、クロックＣＫ−１の立ち上がりエッジの位相を、ディレイライン１２ａの遅延量だけ遅延した位相となる。また、遅延信号ＣＫ−２の立ち下がりエッジの位相は、クロックＣＫ−１の立ち下がりエッジの位相を、ディレイライン１２ｂの遅延量だけ遅延した位相となる。
【００１６】
出力端子ＤＱに出力された遅延信号ＣＫ−２は、例えば、記憶装置１００の内部クロックとして用いられる。
【００１７】
レプリカ１３は、レプリカ回路とも称され、可変遅延回路１２から出力端子ＤＱまでの実際の信号ルート（以下、単に「信号ルート」と称する）による遅延量と等価の遅延量を有する回路である。
【００１８】
レプリカ１３は、遅延信号ＣＫ−２を信号ルートによる遅延量だけ遅延したクロックＲＣＬＫを、位相検出器１４Ｒに出力する。クロックＲＣＬＫは、外部クロックＣＫに同相のクロックとなる。
【００１９】
また、レプリカ１３は、クロックＲＣＬＫの波形を反転したクロックＦＣＬＫを、位相検出器１４Ｆに出力する。クロックＦＣＬＫは、外部クロックＣＫＢに同相のクロックとなる。
【００２０】
位相検出器１４Ｒは、外部クロックＣＫと、レプリカ１３からのクロックＲＣＬＫ（外部クロックＣＫと同相）と、のそれぞれの立ち上がりエッジの位相を比較する。位相検出器１４Ｒは、位相の比較結果をRise制御回路１５Ｒに出力する。
【００２１】
Rise制御回路１５Ｒは、位相検出器１４Ｒから位相の比較結果を受け付けると、位相検出器１４Ｒからの位相の比較結果に応じてRiseカウンタ１６Ｒにアップ信号またはダウン信号を出力する。
【００２２】
具体的には、Rise制御回路１５Ｒは、位相検出器１４Ｒからの位相の比較結果が、クロックＲＣＬＫの立ち上がりエッジの位相が外部クロックＣＫの立ち上がりエッジの位相よりも遅れていることを表す場合、クロックＲＣＬＫの立ち上がりエッジの位相を進めるように、Riseカウンタ１６Ｒのカウント値を制御する。
【００２３】
また、Rise制御回路１５Ｒは、位相検出器１４Ｒからの位相の比較結果が、クロックＲＣＬＫの立ち上がりエッジの位相が外部クロックＣＫの立ち上がりエッジの位相よりも進んでいる場合、クロックＲＣＬＫの立ち上がりエッジの位相を遅らせるように、Riseカウンタ１６Ｒのカウント値を制御する。
【００２４】
Riseカウンタ１６Ｒは、アップ信号を受け付けるとカウント値をアップし、ダウン信号を受け付けるとカウント値をダウンする。
【００２５】
位相検出器１４Ｆは、外部クロックＣＫＢと、レプリカ１３からのクロックＦＣＬＫ（外部クロックＣＫＢと同相）と、のそれぞれの立ち上がりエッジの位相を比較する。位相検出器１４Ｆは、位相の比較結果をFall制御回路１５Ｆに出力する。
【００２６】
Fall制御回路１５Ｆは、位相検出器１４Ｆからの位相の比較結果を受け付けると、位相検出器１４Ｆからの位相の比較結果に応じてFallカウンタ１６Ｆにアップ信号またはダウン信号を出力する。
【００２７】
具体的には、Fall制御回路１５Ｆは、位相検出器１４Ｆからの位相の比較結果が、クロックＦＣＬＫの立ち上がりエッジの位相が外部クロックＣＫＢの立ち上がりエッジの位相よりも遅れていることを表す場合、クロックＦＣＬＫの立ち上がりエッジの位相を進めるように、Fallカウンタ１６Ｆのカウント動作を制御する。
【００２８】
また、Fall制御回路１５Ｆは、位相検出器１４Ｆからの位相の比較結果が、クロックＦＣＬＫの立ち上がりエッジの位相が外部クロックＣＫＢの立ち上がりエッジの位相よりも進んでいる場合、クロックＦＣＬＫの立ち上がりエッジの位相を遅らせるように、Fallカウンタ１６Ｆのカウント動作を制御する。
【００２９】
Fallカウンタ１６Ｆは、アップ信号を受け付けるとカウント値をアップし、ダウン信号を受け付けるとカウント値をダウンする。
【００３０】
消費電流制御回路１７は、ＤＬＬ回路１Ａの消費電流を制御する。
【００３１】
消費電流制御回路１７は、ＤＲＡＭの仕様で定められた条件下において、パワーダウンの対象となるＤＬＬ回路内の各回路に対し停止命令を発行する。ＤＬＬ回路１Ａ内の各回路は、停止命令を受け付けると、パワーダウンモードに移行する。なお、ＤＬＬ回路１Ａ内の各回路は、パワーダウンモードになると、低消費電力状態になり、遅延信号ＣＫ−２の出力を停止する。
【００３２】
初期化回路１８は、ＤＬＬ回路１Ａを初期化する。初期化回路１８は、記憶装置（ＤＲＡＭ１００でのセルフリフレッシュ動作中に発行され続けるSRF（セルフリフレッシュ）信号を受け付けている間は、初期化信号をＤＬＬ回路１Ａに発行し続ける。SRF信号は、セルフリフレッシュ動作の実行を意味する信号である。
【００３３】
ＤＬＬ回路１ＡがSRF信号を受け付けている間、Riseカウンタ１６ＲおよびFallカウンタ１６Ｆは初期化され続ける。Riseカウンタ１６ＲおよびFallカウンタ１６Ｆは初期化されると、Riseカウンタ１６Ｒのカウント値およびFallカウンタ１６Ｆのカウント値がデフォルト（初期値）になる。
【００３４】
なお、初期化回路１８は、セルフリフレッシュ動作時以外にも、デバイスの起動時、または、ＤＲＡＭの仕様で定められた条件下において、ＤＬＬ回路１Ａに初期化信号を発行する。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開平８−１６７８９０号公報
【特許文献２】特開２００６−２２６７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
上述したＤＲＡＭ内のＤＬＬ回路は、セルフリフレッシュ動作に応じて初期化され、セルフリフレッシュ動作後にロック動作を行う。なお、ロック動作は、ＤＬＬ回路が初期化された後に、遅延信号ＣＫ−２が外部クロックＣＫよりも所定の位相（例えば、１サイクル）だけ遅れた状態になるように、遅延信号ＣＫ−２の出力タイミングを制御する動作である。
【００３７】
このため、上述したＤＬＬ回路を有するＤＲＡＭ（記憶装置）では、セルフリフレッシュ動作後にＤＬＬ回路がロック動作を実行しない状況でのＤＲＡＭ（記憶装置）の評価を行うことができないという問題があることを本願発明者は明らかにした。
【００３８】
例えば、ロック動作を実施するＤＬＬ回路と、セルフリフレッシュ動作中に動作するリフレッシュ回路と、のそれぞれの動作を切り分けて評価することができなかった。
【課題を解決するための手段】
【００３９】
本発明の記憶装置は、通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置であって、入力信号を受け付けると当該入力信号を遅延した遅延信号を出力し、また、前記入力信号と前記遅延信号との位相差が所定値になるように前記遅延信号の遅延量を設定するロック動作を行い、その後、前記位相差が前記所定値である状態を維持するＤＬＬ回路と、前記通常モード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させ、前記テストモード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させない制御部と、を含む。
【００４０】
本発明のＤＬＬ回路制御方法は、入力信号を受け付けると当該入力信号を遅延した遅延信号を出力し前記入力信号と前記遅延信号との位相差が所定値になるように前記遅延信号の遅延量を設定するロック動作を行いその後前記位相差が前記所定値である状態を維持するＤＬＬ回路を含み、通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置でのＤＬＬ回路制御方法であって、前記通常モード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させ、前記テストモード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させない制御ステップを含む。
【発明の効果】
【００４１】
本発明によれば、制御部は、通常モード下で前記セルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させない。
【００４２】
このため、テストモード下では、セルフリフレッシュ動作後にＤＬＬ回路によるロック動作が実行されなくなる。よって、セルフリフレッシュ動作後にＤＬＬ回路がロック動作を実行しない状況での記憶装置（例えば、ＤＲＡＭ）の評価を行うことが可能になる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態を示したブロック図である。
【図２】本発明の第２実施形態を示したブロック図である。
【図３】関連技術のＤＬＬ回路を示したブロック図である。
【発明を実施するための形態】
【００４４】
以下、本発明の実施形態を説明する。
【００４５】
（第１実施形態）
図１は、本発明の第１実施形態の記憶装置１を示したブロック図である。なお、図１において、図３に示したものと同一構成のものには同一符号を付してある。
【００４６】
図１に示した記憶装置１と、図３に示した記憶装置１００と、の相違点は、記憶装置１が、セレクタ１９を含む点である。
【００４７】
以下、図１に示した記憶装置１について、図３に示した記憶装置１００と異なる点を中心に説明する。
【００４８】
図１において、記憶装置１は、例えば、ＤＲＡＭを有する半導体記憶装置であり、ＤＬＬ回路１Ａと、制御部１Ｂと、を含む。
【００４９】
記憶装置１は、通常モードとテストモードとを有する。また、記憶装置１は、セルフリフレッシュ動作を実行する。
【００５０】
ＤＬＬ回路１Ａは、入力信号である外部クロックＣＫおよびＣＫＢを受け付けると、外部クロックＣＫおよびＣＫＢと所定の位相関係を有する遅延信号ＣＫ−２を出力する。なお、ＤＬＬ回路１Ａの詳細な動作は、既に図３を参照して説明してあるので、ここでは割愛する。
【００５１】
制御部１Ｂは、消費電流制御回路１７と、初期化回路１８と、セレクタ１９と、を含む。
【００５２】
制御部１Ｂは、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させない。
【００５３】
本実施形態では、制御部１Ｂは、通常モード下でSRF信号を受け付けている間は、ＤＬＬ回路１Ａ（具体的には、Riseカウンタ１６ＲおよびFallカウンタ１６Ｆ）を初期化し続ける。制御部１Ｂは、テストモード下でSRF信号を受け付けている間は、ＤＬＬ回路１Ａ（具体的には、Riseカウンタ１６ＲおよびFallカウンタ１６Ｆ）を初期化せず、かつ、Rise制御回路１５ＲがRiseカウンタ１６Ｒのカウント値（調整値）を変更することを禁止し、かつ、Fall制御回路１５ＦがFallカウンタ１６Ｆのカウント値（調整値）を変更することを禁止する。
【００５４】
なお、Rise制御回路１５Ｒは、Riseカウンタ１６Ｒのカウント値の初期化が終了すると、位相検出器１４Ｒにて検出された位相差が所定値（１サイクル）になるように、Riseカウンタ１６Ｒのカウント値を再設定する。
【００５５】
また、Fall制御回路１５Ｆは、Fallカウンタ１６Ｆのカウント値の初期化が終了すると、位相検出器１４Ｆにて検出された位相差が所定値（１サイクル）になるように、Fallカウンタ１６Ｆのカウント値を再設定する。
【００５６】
つまり、本実施形態では、カウンタ１６Ｒおよび１６Ｆのカウント値の初期化が終了すると、制御回路１５Ｒおよび１５Ｆが、ロック動作を再び実行する。
【００５７】
セレクタ１９は、記憶装置１がテストモードであるか通常モードであるかを示すTest Mode（テストモード）信号を受け付ける。本実施形態では、Test Mode信号＝“Ｌ”が通常モードを示し、Test Mode信号＝“Ｈ”がテストモードを示す。
【００５８】
セレクタ１９は、Test Mode信号が通常モードを示す状況でSRF信号を受け付けた場合には、SRF信号を初期化回路１８に出力する。初期化回路１８は、SRF信号を受け付けると、ＤＬＬ回路１Ａを初期化する。
【００５９】
セレクタ１９は、Test Mode信号がテストモードを示す状況でSRF信号を受け付けた場合には、SRF信号を初期化回路１８に出力せずにSRF信号を消費電流制御回路１７に出力する。
【００６０】
消費電流制御回路１７は、SRF信号を受け付けると、ＤＬＬ回路１Ａ内の各回路に停止指令を発行する。
【００６１】
ＤＬＬ回路１Ａ内の各回路は、停止命令を受け付けると、パワーダウンモードに移行する。ＤＬＬ回路１Ａ内の各回路は、パワーダウンモードになると、例えば、入力された信号は受け付けるが、出力信号は発生しない低消費電力状態になる。
【００６２】
このように、本実施形態による記憶装置１は、通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置であって、入力信号を受け付けると入力信号を遅延した遅延信号を出力し、また、入力信号と遅延信号との位相差が所定値になるように遅延信号の遅延量を設定するロック動作を行い、その後、位相差が所定値である状態を維持するＤＬＬ回路１Ａと、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させない制御部１Ｂと、を含む。
【００６３】
また、本実施形態による記憶装置１では、ＤＬＬ回路１Ａは、遅延信号の遅延量を調整するための調整値を保持するカウンタ１６Ｒおよび１６Ｆと、入力信号と遅延信号との位相差を検出する位相検出器１４Ｒおよび１４Ｆと、位相検出器１４Ｒおよび１４Ｆにて検出された位相差が所定値になるように、カウンタ１６Ｒおよび１６Ｆ内の調整値を設定する制御回路１５Ｒおよび１５Ｆと、カウンタ１６Ｒおよび１６Ｆ内の調整値に基づいて遅延信号の遅延量を制御する可変遅延回路１２と、を含み、制御部１Ｂは、セルフリフレッシュ動作の実行を意味するSRF（セルフリフレッシュ）信号を通常モード下で受け付けている間は、カウンタ１６Ｒおよび１６Ｆ内の調整値を初期化し続け、テストモード下でSRF信号を受け付けている間は、制御回路１５Ｒおよび１５Ｆがカウンタ１６Ｒおよび１６Ｆ内の調整値を変更することを禁止し、制御回路１５Ｒおよび１５Ｆは、カウンタ１６Ｒおよび１６Ｆ内の調整値の初期化が終了すると、位相検出器１４Ｒおよび１４Ｆにて検出された位相差が所定値になるように、カウンタ１６Ｒおよび１６Ｆ内の調整値を再設定する。
【００６４】
次に、動作を説明する。
【００６５】
セレクタ１９は、Test Mode信号が通常モードを示す状況でSRF信号を受け付けた場合には、そのSRF信号を初期化回路１８に出力する。初期化回路１８は、SRF信号を受け付けると、ＤＬＬ回路１Ａを初期化する。
【００６６】
このため、通常モード下でセルフリフレッシュ動作が実行されると、ＤＬＬ回路１Ａは初期化され、セルフリフレッシュ動作が終了すると、ＤＬＬ回路１Ａは、ロック動作を実行する。ロック動作は、ＤＬＬ回路１Ａは初期化されセルフリフレッシュ動作が終了した後に、遅延信号ＣＫ−２が外部クロックＣＫよりも所定の位相（例えば、１サイクル）だけ遅れた状態になるように、遅延信号ＣＫ−２の出力タイミングを制御する動作である。
【００６７】
本実施形態では、ＤＬＬ回路１Ａがロック動作を行うことによって、遅延信号ＣＫ−２が外部クロックＣＫよりも１サイクルだけ遅れた状態になる。さらに言えば、ＤＬＬ回路１Ａがロック動作を行うことによって、クロックＲＣＬＫが外部クロックＣＫよりも１サイクルだけ遅れた状態になり、かつ、クロックＦＣＬＫが外部クロックＣＫＢよりも１サイクルだけ遅れた状態になる。
【００６８】
一方、セレクタ１９は、Test Mode信号がテストモードを示す状況でSRF信号を受け付けた場合には、そのSRF信号を初期化回路１８に出力せずに消費電流制御回路１７に出力する。
【００６９】
消費電流制御回路１７は、SRF信号を受け付けると、ＤＬＬ回路１Ａの各回路に対し停止命令を発行する。ＤＬＬ回路１Ａ内の各回路は、停止命令を受け付けると、パワーダウンモードに移行する。
【００７０】
このため、テストモード下でセルフリフレッシュ動作が実行されると、ＤＬＬ回路１Ａは初期化されず、よって、ＤＬＬ回路１Ａは、セルフリフレッシュ実行後にロック動作を行わない。また、セルフリフレッシュ動作時にＤＬＬ回路１Ａにて消費される電流が、消費電流制御回路１７によって減らされる。
【００７１】
本実施形態によれば、制御部１Ｂは、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させない。
【００７２】
このため、テストモードでは、セルフリフレッシュ動作後のＤＬＬ回路１Ａによるロック動作が実行されなくなる。よって、セルフリフレッシュ動作後にＤＬＬ回路１Ａがロック動作を実行しない状況での記憶装置（例えば、ＤＲＡＭ）の評価を行うことが可能になる。
【００７３】
また、本実施形態では、制御部１Ｂは、SRF信号を通常モード下で受け付けている間は、カウンタ１６Ｒおよび１６Ｆ内のカウント値を初期化し続け、テストモード下でSRF信号を受け付けている間は、制御回路１５Ｒおよび１５Ｆがカウンタ１６Ｒおよび１６Ｆ内のカウント値を変更することを禁止する。制御回路１５Ｒおよび１５Ｆは、カウンタ１６Ｒおよび１６Ｆ内のカウント値の初期化が終了すると、位相検出器１４Ｒおよび１４Ｆにて検出された位相差が所定値になるように、カウンタ１６Ｒおよび１６Ｆ内のカウント値を再設定する。
【００７４】
このため、SRF信号を利用して、カウンタ１６Ｒおよび１６Ｆ内のカウント値の初期化のタイミング、および、ロック動作のタイミングを決定することが可能になる。
【００７５】
なお、記憶装置１がテストコードを入力可能であれば、動作モードが通常モードかテストモードかを示すテストコードが、Test Mode信号として用いられてもよい。
【００７６】
また、記憶装置１がテストコードを入力できない場合には、例えば、Fuse（ヒューズ）などのスイッチを用いることによって、動作モードが通常モードかテストモードかを示すTest Mode信号が生成されてもよい。
【００７７】
なお、Fuseを用いて動作モードを切り換える場合、動作モードを一度切り換えると、動作モードを元の状態に戻すことはできない。このため、Test Mode信号としては、テストコードが用いられることが望ましい。
【００７８】
（第２実施形態）
本発明の第２実施形態は、セルフリフレッシュ動作中に外部クロックＣＫおよびＣＫＢが停止する場合でも、テストモード下でセルフリフレッシュ動作中にＤＬＬ回路１Ａを初期化することを防止してＤＬＬ回路１Ａのロック動作を禁止する記憶装置に関する。なお、セルフリフレッシュ動作中に外部クロックを停止する技術に関しては、ＧＤＤＲ５（Graphics Double Data Rate version 5）にて仕様化されている。
【００７９】
図２は、第２実施形態の記憶装置１０を示したブロック図である。なお、図２において、図１に示したものと同一構成のものには同一符号を付してある。
【００８０】
第２実施形態の記憶装置１０は、第１実施形態の記憶装置１が有するセレクタ１９の代わりにセレクタ１９ａを含む。セレクタ１９ａと、消費電流制御回路１７と、初期化回路１８とは、制御部１Ｂ１に含まれる。また、外部クロックＣＫおよびＣＫＢは、セルフリフレッシュ動作の間、停止する。
【００８１】
第２実施形態の記憶装置１０では、テストモード下でのセルフリフレッシュ動作中にセレクタ１９ａから出力されるSFR信号が、消費電流制御回路１７だけでなく、Rise制御回路１５ＲおよびFall制御回路１５Ｆにも入力される点が、第１実施形態の記憶装置１と異なる。
【００８２】
制御部１Ｂ１は、通常モード下でSFR信号を受け付けている間、ＤＬＬ回路１Ａ（具体的には、Riseカウンタ１６ＲおよびFallカウンタ１６Ｆ）を初期化する。
【００８３】
制御部１Ｂ１は、テストモード下でSRF信号を受け付けている間、ＤＬＬ回路１Ａを初期化せずに、ＤＬＬ回路１Ａ内のRiseカウンタ１６ＲおよびFallカウンタ１６Ｆのそれぞれのカウント値が変更されることを禁止する。
【００８４】
また、制御部１Ｂ１は、テストモード下でSRF信号を受け付けている間、さらに、Rise制御回路１５Ｒが位相検出器１４Ｒでの位相の比較結果を受け付けることを禁止すると共に、Fall制御回路１５Ｆが位相検出器１４Ｆでの位相の比較結果を受け付けることを禁止する。
【００８５】
セレクタ１９ａは、Test Mode信号が通常モードを示す状況でSRF信号を受け付けている間は、そのSRF信号を初期化回路１８に出力する。初期化回路１８は、SRF信号を受け付けると、ＤＬＬ回路１Ａ（具体的には、Riseカウンタ１６ＲおよびFallカウンタ１６Ｆ）を初期化する。
【００８６】
セレクタ１９ａは、Test Mode信号がテストモードを示す状況でSRF信号を受け付けている間は、そのSRF信号を、初期化回路１８に出力せずに、消費電流制御回路１７とRise制御回路１５ＲとFall制御回路１５Ｆとに出力する。
【００８７】
消費電流制御回路１７は、SRF信号を受け付けると、ＤＬＬ回路１Ａ内の各回路に停止指令を発行して、ＤＬＬ回路１Ａ内の各回路をパワーダウンモードに設定する。
【００８８】
Rise制御回路１５Ｒは、SRF信号を受け付けると、位相検出器１４Ｒでの位相の比較結果を受け付けることを中止する。
【００８９】
Fall制御回路１５Ｆは、SRF信号を受け付けると、位相検出器１４Ｆでの位相の比較結果を受け付けることを中止する。
【００９０】
このように、本実施形態による記憶装置１０では、入力信号である外部クロックＣＫおよびＣＫＢは、セルフリフレッシュ動作が実行されている間、ＤＬＬ回路１Ａへの入力が停止されるものである。
【００９１】
本実施形態によれば、第１実施形態の記憶装置１が奏する効果に加えて、以下の効果を奏する。
【００９２】
本実施形態では、入力信号である外部クロックＣＫおよびＣＫＢは、セルフリフレッシュ動作が実行されている間、ＤＬＬ回路１Ａへの入力が停止される場合にも、セルフリフレッシュ動作後にＤＬＬ回路１Ａがロック動作を実行しない状況での記憶装置（例えば、ＤＲＡＭ）の評価を行うことが可能になる。
【００９３】
なお、上記各実施形態では、ＤＬＬ回路１Ａは、テストモード下のセルフリフレッシュ動作後にロック動作を行わない。このため、例えば、セルフリフレッシュ動作中の温度変動によって、セルフリフレッシュ後の遅延信号ＣＫ−２と外部クロックＣＫとの位相差が所定の位相と異なってしまう可能性がある。よって、上記各実施形態において、セルフリフレッシュ動作中の温度変動に起因する遅延信号ＣＫ−２と外部クロックＣＫとの位相差の乱れを少なくするために、例えば、テストモード下で評価されるＤＬＬ回路１Ａの温度、さらに言えば、ＤＬＬ回路１Ａを含む記憶装置の温度が、テストモードでの評価の期間、一定に維持されてもよい。
【００９４】
なお、上記各実施形態において、ＤＬＬ回路１Ａは、図１に示したものに限らず適宜変更可能である。
【００９５】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【００９６】
１、１０ 記憶装置
１Ａ ＤＬＬ回路
１Ｂ、１Ｂ１ 制御部
１１ 入力回路
１２ 可変遅延回路
１２ａ 立ち上がり用ディレイライン
１２ｂ 立ち下がり用ディレイライン
１３ レプリカ
１４Ｒ、１４Ｆ 位相検出器
１５Ｒ Rise制御回路
１５Ｆ Fall制御回路
１６Ｒ Riseカウンタ
１６Ｆ Fallカウンタ
１７ 消費電流制御回路
１８ 初期化回路
１９、１９ａ セレクタ
【技術分野】
【０００１】
本発明は、記憶装置およびＤＬＬ（Delay Line Loop）回路制御方法に関する。
【背景技術】
【０００２】
特許文献１および２には、内部クロックを外部クロックに同期させるためにＤＬＬ回路が搭載された半導体装置が記載されている。また、ＤＬＬ回路が搭載されたＤＲＡＭ（Dynamic Random Access Memory）等の記憶装置も知られている。
【０００３】
ＤＬＬ回路は、外部クロックよりも所定の位相（例えば、１サイクル）遅れた内部クロックを生成する。
【０００４】
ＤＲＡＭ内のＤＬＬ回路は、ＤＲＡＭのセルフリフレッシュ動作に応じて初期化され、セルフリフレッシュ動作後に、内部クロックが外部クロックよりも所定の位相（例えば、１サイクル）だけ遅れた状態になるように、内部クロックの出力タイミングを制御する動作（以下「ロック動作」と称する）を行う。なお、セルフリフレッシュ動作は、ＤＲＡＭ内のメモリセルに記憶されているデータを読み出した後、読み出されたデータを元のメモリセルに再格納する動作である。
【０００５】
図３は、ＤＬＬ回路１Ａが搭載された記憶装置（以下では「ＤＲＡＭ」とする）１００を示したブロック図である。
【０００６】
図３において、記憶装置１００は、ＤＬＬ回路１Ａと、消費電流制御回路１７と、初期化回路１８と、を含む。ＤＬＬ回路１Ａは、入力回路１１と、可変遅延回路１２と、レプリカ１３と、位相検出器１４Ｒおよび１４Ｆと、Rise制御回路１５Ｒと、Fall制御回路１５Ｆと、Riseカウンタ１６Ｒと、Fallカウンタ１６Ｆと、を含む。可変遅延回路１２は、立ち上がり用ディレイライン（以下、単に「ディレイライン」とも称する）１２ａと、立ち下がり用ディレイライン（以下、単に「ディレイライン」とも称する）１２ｂと、を含む。
【０００７】
なお、図３では、入力回路を「IN」と示し、レプリカを「Replica」と示し、位相検出器を「Phase Detector」と示し、Rise制御回路を「Rise Controller」と示し、Fall制御回路を「Fall Controller」と示し、Riseカウンタを「Rise Counter」と示し、Fallカウンタを「Fall Counter」と示し、消費電流制御回路を「Power Controller」と示し、初期化回路を「Reset Controller」と示し、立ち上がり用ディレイラインを「Rise Delay Line」と示し、立ち下がり用ディレイラインを「Fall Delay Line」と示してある。
【０００８】
ＤＬＬ回路１Ａは、入力信号である外部クロックＣＫおよびＣＫＢを受け付けると、外部クロックＣＫを遅延した遅延信号ＣＫ−２を出力する。また、ＤＬＬ回路１Ａは、外部クロックＣＫと遅延信号ＣＫ−２との位相差が所定値（以下では、１サイクル）になるように、遅延信号ＣＫ−２の遅延量を設定するロック動作を行う。ＤＬＬ回路１Ａは、ロック動作を行った後、外部クロックＣＫと遅延信号ＣＫ−２との位相差が所定値（１サイクル）である状態を維持する。
【０００９】
入力回路１１は、相補関係にある外部クロックＣＫおよびＣＫＢを入力する。外部クロックＣＫと外部クロックＣＫＢは相補関係にあるため、外部クロックＣＫＢは、外部クロックＣＫの波形を反転した波形を有する。
【００１０】
入力回路１１は、外部クロックＣＫと同相のクロックＣＫ−１をシングルエンドで可変遅延回路１２に出力する。
【００１１】
可変遅延回路１２は、ディレイライン１２ａおよび１２ｂを含む。ディレイライン１２ａおよび１２ｂのそれぞれは、連続して連なる遅延素子（Delay Line）を含む。
【００１２】
可変遅延回路１２は、Riseカウンタ１６Ｒのカウント値に基づいて、ディレイライン１２ａの遅延量を決定する。また、可変遅延回路１２は、Fallカウンタ１６Ｆのカウント値に基づいて、ディレイライン１２ｂの遅延量を決定する。
【００１３】
なお、ディレイライン１２ａおよび１２ｂの遅延量を決定する動作は公知技術であるため、ディレイライン１２ａおよび１２ｂの遅延量を決定する動作の説明は省略する。
【００１４】
可変遅延回路１２は、ディレイライン１２ａおよび１２ｂを用いてクロックＣＫ−１を遅延した遅延信号ＣＫ−２を、出力端子ＤＱに出力する。例えば、可変遅延回路１２は、ディレイライン１２ａからの出力とディレイライン１２ｂからの出力とに基づいて遅延信号ＣＫ−２を生成する論理回路を有し、この論理回路の出力つまり遅延信号ＣＫ−２を出力端子ＤＱに出力する。
【００１５】
遅延信号ＣＫ−２の立ち上がりエッジの位相は、クロックＣＫ−１の立ち上がりエッジの位相を、ディレイライン１２ａの遅延量だけ遅延した位相となる。また、遅延信号ＣＫ−２の立ち下がりエッジの位相は、クロックＣＫ−１の立ち下がりエッジの位相を、ディレイライン１２ｂの遅延量だけ遅延した位相となる。
【００１６】
出力端子ＤＱに出力された遅延信号ＣＫ−２は、例えば、記憶装置１００の内部クロックとして用いられる。
【００１７】
レプリカ１３は、レプリカ回路とも称され、可変遅延回路１２から出力端子ＤＱまでの実際の信号ルート（以下、単に「信号ルート」と称する）による遅延量と等価の遅延量を有する回路である。
【００１８】
レプリカ１３は、遅延信号ＣＫ−２を信号ルートによる遅延量だけ遅延したクロックＲＣＬＫを、位相検出器１４Ｒに出力する。クロックＲＣＬＫは、外部クロックＣＫに同相のクロックとなる。
【００１９】
また、レプリカ１３は、クロックＲＣＬＫの波形を反転したクロックＦＣＬＫを、位相検出器１４Ｆに出力する。クロックＦＣＬＫは、外部クロックＣＫＢに同相のクロックとなる。
【００２０】
位相検出器１４Ｒは、外部クロックＣＫと、レプリカ１３からのクロックＲＣＬＫ（外部クロックＣＫと同相）と、のそれぞれの立ち上がりエッジの位相を比較する。位相検出器１４Ｒは、位相の比較結果をRise制御回路１５Ｒに出力する。
【００２１】
Rise制御回路１５Ｒは、位相検出器１４Ｒから位相の比較結果を受け付けると、位相検出器１４Ｒからの位相の比較結果に応じてRiseカウンタ１６Ｒにアップ信号またはダウン信号を出力する。
【００２２】
具体的には、Rise制御回路１５Ｒは、位相検出器１４Ｒからの位相の比較結果が、クロックＲＣＬＫの立ち上がりエッジの位相が外部クロックＣＫの立ち上がりエッジの位相よりも遅れていることを表す場合、クロックＲＣＬＫの立ち上がりエッジの位相を進めるように、Riseカウンタ１６Ｒのカウント値を制御する。
【００２３】
また、Rise制御回路１５Ｒは、位相検出器１４Ｒからの位相の比較結果が、クロックＲＣＬＫの立ち上がりエッジの位相が外部クロックＣＫの立ち上がりエッジの位相よりも進んでいる場合、クロックＲＣＬＫの立ち上がりエッジの位相を遅らせるように、Riseカウンタ１６Ｒのカウント値を制御する。
【００２４】
Riseカウンタ１６Ｒは、アップ信号を受け付けるとカウント値をアップし、ダウン信号を受け付けるとカウント値をダウンする。
【００２５】
位相検出器１４Ｆは、外部クロックＣＫＢと、レプリカ１３からのクロックＦＣＬＫ（外部クロックＣＫＢと同相）と、のそれぞれの立ち上がりエッジの位相を比較する。位相検出器１４Ｆは、位相の比較結果をFall制御回路１５Ｆに出力する。
【００２６】
Fall制御回路１５Ｆは、位相検出器１４Ｆからの位相の比較結果を受け付けると、位相検出器１４Ｆからの位相の比較結果に応じてFallカウンタ１６Ｆにアップ信号またはダウン信号を出力する。
【００２７】
具体的には、Fall制御回路１５Ｆは、位相検出器１４Ｆからの位相の比較結果が、クロックＦＣＬＫの立ち上がりエッジの位相が外部クロックＣＫＢの立ち上がりエッジの位相よりも遅れていることを表す場合、クロックＦＣＬＫの立ち上がりエッジの位相を進めるように、Fallカウンタ１６Ｆのカウント動作を制御する。
【００２８】
また、Fall制御回路１５Ｆは、位相検出器１４Ｆからの位相の比較結果が、クロックＦＣＬＫの立ち上がりエッジの位相が外部クロックＣＫＢの立ち上がりエッジの位相よりも進んでいる場合、クロックＦＣＬＫの立ち上がりエッジの位相を遅らせるように、Fallカウンタ１６Ｆのカウント動作を制御する。
【００２９】
Fallカウンタ１６Ｆは、アップ信号を受け付けるとカウント値をアップし、ダウン信号を受け付けるとカウント値をダウンする。
【００３０】
消費電流制御回路１７は、ＤＬＬ回路１Ａの消費電流を制御する。
【００３１】
消費電流制御回路１７は、ＤＲＡＭの仕様で定められた条件下において、パワーダウンの対象となるＤＬＬ回路内の各回路に対し停止命令を発行する。ＤＬＬ回路１Ａ内の各回路は、停止命令を受け付けると、パワーダウンモードに移行する。なお、ＤＬＬ回路１Ａ内の各回路は、パワーダウンモードになると、低消費電力状態になり、遅延信号ＣＫ−２の出力を停止する。
【００３２】
初期化回路１８は、ＤＬＬ回路１Ａを初期化する。初期化回路１８は、記憶装置（ＤＲＡＭ１００でのセルフリフレッシュ動作中に発行され続けるSRF（セルフリフレッシュ）信号を受け付けている間は、初期化信号をＤＬＬ回路１Ａに発行し続ける。SRF信号は、セルフリフレッシュ動作の実行を意味する信号である。
【００３３】
ＤＬＬ回路１ＡがSRF信号を受け付けている間、Riseカウンタ１６ＲおよびFallカウンタ１６Ｆは初期化され続ける。Riseカウンタ１６ＲおよびFallカウンタ１６Ｆは初期化されると、Riseカウンタ１６Ｒのカウント値およびFallカウンタ１６Ｆのカウント値がデフォルト（初期値）になる。
【００３４】
なお、初期化回路１８は、セルフリフレッシュ動作時以外にも、デバイスの起動時、または、ＤＲＡＭの仕様で定められた条件下において、ＤＬＬ回路１Ａに初期化信号を発行する。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開平８−１６７８９０号公報
【特許文献２】特開２００６−２２６７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
上述したＤＲＡＭ内のＤＬＬ回路は、セルフリフレッシュ動作に応じて初期化され、セルフリフレッシュ動作後にロック動作を行う。なお、ロック動作は、ＤＬＬ回路が初期化された後に、遅延信号ＣＫ−２が外部クロックＣＫよりも所定の位相（例えば、１サイクル）だけ遅れた状態になるように、遅延信号ＣＫ−２の出力タイミングを制御する動作である。
【００３７】
このため、上述したＤＬＬ回路を有するＤＲＡＭ（記憶装置）では、セルフリフレッシュ動作後にＤＬＬ回路がロック動作を実行しない状況でのＤＲＡＭ（記憶装置）の評価を行うことができないという問題があることを本願発明者は明らかにした。
【００３８】
例えば、ロック動作を実施するＤＬＬ回路と、セルフリフレッシュ動作中に動作するリフレッシュ回路と、のそれぞれの動作を切り分けて評価することができなかった。
【課題を解決するための手段】
【００３９】
本発明の記憶装置は、通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置であって、入力信号を受け付けると当該入力信号を遅延した遅延信号を出力し、また、前記入力信号と前記遅延信号との位相差が所定値になるように前記遅延信号の遅延量を設定するロック動作を行い、その後、前記位相差が前記所定値である状態を維持するＤＬＬ回路と、前記通常モード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させ、前記テストモード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させない制御部と、を含む。
【００４０】
本発明のＤＬＬ回路制御方法は、入力信号を受け付けると当該入力信号を遅延した遅延信号を出力し前記入力信号と前記遅延信号との位相差が所定値になるように前記遅延信号の遅延量を設定するロック動作を行いその後前記位相差が前記所定値である状態を維持するＤＬＬ回路を含み、通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置でのＤＬＬ回路制御方法であって、前記通常モード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させ、前記テストモード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させない制御ステップを含む。
【発明の効果】
【００４１】
本発明によれば、制御部は、通常モード下で前記セルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させない。
【００４２】
このため、テストモード下では、セルフリフレッシュ動作後にＤＬＬ回路によるロック動作が実行されなくなる。よって、セルフリフレッシュ動作後にＤＬＬ回路がロック動作を実行しない状況での記憶装置（例えば、ＤＲＡＭ）の評価を行うことが可能になる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態を示したブロック図である。
【図２】本発明の第２実施形態を示したブロック図である。
【図３】関連技術のＤＬＬ回路を示したブロック図である。
【発明を実施するための形態】
【００４４】
以下、本発明の実施形態を説明する。
【００４５】
（第１実施形態）
図１は、本発明の第１実施形態の記憶装置１を示したブロック図である。なお、図１において、図３に示したものと同一構成のものには同一符号を付してある。
【００４６】
図１に示した記憶装置１と、図３に示した記憶装置１００と、の相違点は、記憶装置１が、セレクタ１９を含む点である。
【００４７】
以下、図１に示した記憶装置１について、図３に示した記憶装置１００と異なる点を中心に説明する。
【００４８】
図１において、記憶装置１は、例えば、ＤＲＡＭを有する半導体記憶装置であり、ＤＬＬ回路１Ａと、制御部１Ｂと、を含む。
【００４９】
記憶装置１は、通常モードとテストモードとを有する。また、記憶装置１は、セルフリフレッシュ動作を実行する。
【００５０】
ＤＬＬ回路１Ａは、入力信号である外部クロックＣＫおよびＣＫＢを受け付けると、外部クロックＣＫおよびＣＫＢと所定の位相関係を有する遅延信号ＣＫ−２を出力する。なお、ＤＬＬ回路１Ａの詳細な動作は、既に図３を参照して説明してあるので、ここでは割愛する。
【００５１】
制御部１Ｂは、消費電流制御回路１７と、初期化回路１８と、セレクタ１９と、を含む。
【００５２】
制御部１Ｂは、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させない。
【００５３】
本実施形態では、制御部１Ｂは、通常モード下でSRF信号を受け付けている間は、ＤＬＬ回路１Ａ（具体的には、Riseカウンタ１６ＲおよびFallカウンタ１６Ｆ）を初期化し続ける。制御部１Ｂは、テストモード下でSRF信号を受け付けている間は、ＤＬＬ回路１Ａ（具体的には、Riseカウンタ１６ＲおよびFallカウンタ１６Ｆ）を初期化せず、かつ、Rise制御回路１５ＲがRiseカウンタ１６Ｒのカウント値（調整値）を変更することを禁止し、かつ、Fall制御回路１５ＦがFallカウンタ１６Ｆのカウント値（調整値）を変更することを禁止する。
【００５４】
なお、Rise制御回路１５Ｒは、Riseカウンタ１６Ｒのカウント値の初期化が終了すると、位相検出器１４Ｒにて検出された位相差が所定値（１サイクル）になるように、Riseカウンタ１６Ｒのカウント値を再設定する。
【００５５】
また、Fall制御回路１５Ｆは、Fallカウンタ１６Ｆのカウント値の初期化が終了すると、位相検出器１４Ｆにて検出された位相差が所定値（１サイクル）になるように、Fallカウンタ１６Ｆのカウント値を再設定する。
【００５６】
つまり、本実施形態では、カウンタ１６Ｒおよび１６Ｆのカウント値の初期化が終了すると、制御回路１５Ｒおよび１５Ｆが、ロック動作を再び実行する。
【００５７】
セレクタ１９は、記憶装置１がテストモードであるか通常モードであるかを示すTest Mode（テストモード）信号を受け付ける。本実施形態では、Test Mode信号＝“Ｌ”が通常モードを示し、Test Mode信号＝“Ｈ”がテストモードを示す。
【００５８】
セレクタ１９は、Test Mode信号が通常モードを示す状況でSRF信号を受け付けた場合には、SRF信号を初期化回路１８に出力する。初期化回路１８は、SRF信号を受け付けると、ＤＬＬ回路１Ａを初期化する。
【００５９】
セレクタ１９は、Test Mode信号がテストモードを示す状況でSRF信号を受け付けた場合には、SRF信号を初期化回路１８に出力せずにSRF信号を消費電流制御回路１７に出力する。
【００６０】
消費電流制御回路１７は、SRF信号を受け付けると、ＤＬＬ回路１Ａ内の各回路に停止指令を発行する。
【００６１】
ＤＬＬ回路１Ａ内の各回路は、停止命令を受け付けると、パワーダウンモードに移行する。ＤＬＬ回路１Ａ内の各回路は、パワーダウンモードになると、例えば、入力された信号は受け付けるが、出力信号は発生しない低消費電力状態になる。
【００６２】
このように、本実施形態による記憶装置１は、通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置であって、入力信号を受け付けると入力信号を遅延した遅延信号を出力し、また、入力信号と遅延信号との位相差が所定値になるように遅延信号の遅延量を設定するロック動作を行い、その後、位相差が所定値である状態を維持するＤＬＬ回路１Ａと、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させない制御部１Ｂと、を含む。
【００６３】
また、本実施形態による記憶装置１では、ＤＬＬ回路１Ａは、遅延信号の遅延量を調整するための調整値を保持するカウンタ１６Ｒおよび１６Ｆと、入力信号と遅延信号との位相差を検出する位相検出器１４Ｒおよび１４Ｆと、位相検出器１４Ｒおよび１４Ｆにて検出された位相差が所定値になるように、カウンタ１６Ｒおよび１６Ｆ内の調整値を設定する制御回路１５Ｒおよび１５Ｆと、カウンタ１６Ｒおよび１６Ｆ内の調整値に基づいて遅延信号の遅延量を制御する可変遅延回路１２と、を含み、制御部１Ｂは、セルフリフレッシュ動作の実行を意味するSRF（セルフリフレッシュ）信号を通常モード下で受け付けている間は、カウンタ１６Ｒおよび１６Ｆ内の調整値を初期化し続け、テストモード下でSRF信号を受け付けている間は、制御回路１５Ｒおよび１５Ｆがカウンタ１６Ｒおよび１６Ｆ内の調整値を変更することを禁止し、制御回路１５Ｒおよび１５Ｆは、カウンタ１６Ｒおよび１６Ｆ内の調整値の初期化が終了すると、位相検出器１４Ｒおよび１４Ｆにて検出された位相差が所定値になるように、カウンタ１６Ｒおよび１６Ｆ内の調整値を再設定する。
【００６４】
次に、動作を説明する。
【００６５】
セレクタ１９は、Test Mode信号が通常モードを示す状況でSRF信号を受け付けた場合には、そのSRF信号を初期化回路１８に出力する。初期化回路１８は、SRF信号を受け付けると、ＤＬＬ回路１Ａを初期化する。
【００６６】
このため、通常モード下でセルフリフレッシュ動作が実行されると、ＤＬＬ回路１Ａは初期化され、セルフリフレッシュ動作が終了すると、ＤＬＬ回路１Ａは、ロック動作を実行する。ロック動作は、ＤＬＬ回路１Ａは初期化されセルフリフレッシュ動作が終了した後に、遅延信号ＣＫ−２が外部クロックＣＫよりも所定の位相（例えば、１サイクル）だけ遅れた状態になるように、遅延信号ＣＫ−２の出力タイミングを制御する動作である。
【００６７】
本実施形態では、ＤＬＬ回路１Ａがロック動作を行うことによって、遅延信号ＣＫ−２が外部クロックＣＫよりも１サイクルだけ遅れた状態になる。さらに言えば、ＤＬＬ回路１Ａがロック動作を行うことによって、クロックＲＣＬＫが外部クロックＣＫよりも１サイクルだけ遅れた状態になり、かつ、クロックＦＣＬＫが外部クロックＣＫＢよりも１サイクルだけ遅れた状態になる。
【００６８】
一方、セレクタ１９は、Test Mode信号がテストモードを示す状況でSRF信号を受け付けた場合には、そのSRF信号を初期化回路１８に出力せずに消費電流制御回路１７に出力する。
【００６９】
消費電流制御回路１７は、SRF信号を受け付けると、ＤＬＬ回路１Ａの各回路に対し停止命令を発行する。ＤＬＬ回路１Ａ内の各回路は、停止命令を受け付けると、パワーダウンモードに移行する。
【００７０】
このため、テストモード下でセルフリフレッシュ動作が実行されると、ＤＬＬ回路１Ａは初期化されず、よって、ＤＬＬ回路１Ａは、セルフリフレッシュ実行後にロック動作を行わない。また、セルフリフレッシュ動作時にＤＬＬ回路１Ａにて消費される電流が、消費電流制御回路１７によって減らされる。
【００７１】
本実施形態によれば、制御部１Ｂは、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路１Ａにロック動作を実行させない。
【００７２】
このため、テストモードでは、セルフリフレッシュ動作後のＤＬＬ回路１Ａによるロック動作が実行されなくなる。よって、セルフリフレッシュ動作後にＤＬＬ回路１Ａがロック動作を実行しない状況での記憶装置（例えば、ＤＲＡＭ）の評価を行うことが可能になる。
【００７３】
また、本実施形態では、制御部１Ｂは、SRF信号を通常モード下で受け付けている間は、カウンタ１６Ｒおよび１６Ｆ内のカウント値を初期化し続け、テストモード下でSRF信号を受け付けている間は、制御回路１５Ｒおよび１５Ｆがカウンタ１６Ｒおよび１６Ｆ内のカウント値を変更することを禁止する。制御回路１５Ｒおよび１５Ｆは、カウンタ１６Ｒおよび１６Ｆ内のカウント値の初期化が終了すると、位相検出器１４Ｒおよび１４Ｆにて検出された位相差が所定値になるように、カウンタ１６Ｒおよび１６Ｆ内のカウント値を再設定する。
【００７４】
このため、SRF信号を利用して、カウンタ１６Ｒおよび１６Ｆ内のカウント値の初期化のタイミング、および、ロック動作のタイミングを決定することが可能になる。
【００７５】
なお、記憶装置１がテストコードを入力可能であれば、動作モードが通常モードかテストモードかを示すテストコードが、Test Mode信号として用いられてもよい。
【００７６】
また、記憶装置１がテストコードを入力できない場合には、例えば、Fuse（ヒューズ）などのスイッチを用いることによって、動作モードが通常モードかテストモードかを示すTest Mode信号が生成されてもよい。
【００７７】
なお、Fuseを用いて動作モードを切り換える場合、動作モードを一度切り換えると、動作モードを元の状態に戻すことはできない。このため、Test Mode信号としては、テストコードが用いられることが望ましい。
【００７８】
（第２実施形態）
本発明の第２実施形態は、セルフリフレッシュ動作中に外部クロックＣＫおよびＣＫＢが停止する場合でも、テストモード下でセルフリフレッシュ動作中にＤＬＬ回路１Ａを初期化することを防止してＤＬＬ回路１Ａのロック動作を禁止する記憶装置に関する。なお、セルフリフレッシュ動作中に外部クロックを停止する技術に関しては、ＧＤＤＲ５（Graphics Double Data Rate version 5）にて仕様化されている。
【００７９】
図２は、第２実施形態の記憶装置１０を示したブロック図である。なお、図２において、図１に示したものと同一構成のものには同一符号を付してある。
【００８０】
第２実施形態の記憶装置１０は、第１実施形態の記憶装置１が有するセレクタ１９の代わりにセレクタ１９ａを含む。セレクタ１９ａと、消費電流制御回路１７と、初期化回路１８とは、制御部１Ｂ１に含まれる。また、外部クロックＣＫおよびＣＫＢは、セルフリフレッシュ動作の間、停止する。
【００８１】
第２実施形態の記憶装置１０では、テストモード下でのセルフリフレッシュ動作中にセレクタ１９ａから出力されるSFR信号が、消費電流制御回路１７だけでなく、Rise制御回路１５ＲおよびFall制御回路１５Ｆにも入力される点が、第１実施形態の記憶装置１と異なる。
【００８２】
制御部１Ｂ１は、通常モード下でSFR信号を受け付けている間、ＤＬＬ回路１Ａ（具体的には、Riseカウンタ１６ＲおよびFallカウンタ１６Ｆ）を初期化する。
【００８３】
制御部１Ｂ１は、テストモード下でSRF信号を受け付けている間、ＤＬＬ回路１Ａを初期化せずに、ＤＬＬ回路１Ａ内のRiseカウンタ１６ＲおよびFallカウンタ１６Ｆのそれぞれのカウント値が変更されることを禁止する。
【００８４】
また、制御部１Ｂ１は、テストモード下でSRF信号を受け付けている間、さらに、Rise制御回路１５Ｒが位相検出器１４Ｒでの位相の比較結果を受け付けることを禁止すると共に、Fall制御回路１５Ｆが位相検出器１４Ｆでの位相の比較結果を受け付けることを禁止する。
【００８５】
セレクタ１９ａは、Test Mode信号が通常モードを示す状況でSRF信号を受け付けている間は、そのSRF信号を初期化回路１８に出力する。初期化回路１８は、SRF信号を受け付けると、ＤＬＬ回路１Ａ（具体的には、Riseカウンタ１６ＲおよびFallカウンタ１６Ｆ）を初期化する。
【００８６】
セレクタ１９ａは、Test Mode信号がテストモードを示す状況でSRF信号を受け付けている間は、そのSRF信号を、初期化回路１８に出力せずに、消費電流制御回路１７とRise制御回路１５ＲとFall制御回路１５Ｆとに出力する。
【００８７】
消費電流制御回路１７は、SRF信号を受け付けると、ＤＬＬ回路１Ａ内の各回路に停止指令を発行して、ＤＬＬ回路１Ａ内の各回路をパワーダウンモードに設定する。
【００８８】
Rise制御回路１５Ｒは、SRF信号を受け付けると、位相検出器１４Ｒでの位相の比較結果を受け付けることを中止する。
【００８９】
Fall制御回路１５Ｆは、SRF信号を受け付けると、位相検出器１４Ｆでの位相の比較結果を受け付けることを中止する。
【００９０】
このように、本実施形態による記憶装置１０では、入力信号である外部クロックＣＫおよびＣＫＢは、セルフリフレッシュ動作が実行されている間、ＤＬＬ回路１Ａへの入力が停止されるものである。
【００９１】
本実施形態によれば、第１実施形態の記憶装置１が奏する効果に加えて、以下の効果を奏する。
【００９２】
本実施形態では、入力信号である外部クロックＣＫおよびＣＫＢは、セルフリフレッシュ動作が実行されている間、ＤＬＬ回路１Ａへの入力が停止される場合にも、セルフリフレッシュ動作後にＤＬＬ回路１Ａがロック動作を実行しない状況での記憶装置（例えば、ＤＲＡＭ）の評価を行うことが可能になる。
【００９３】
なお、上記各実施形態では、ＤＬＬ回路１Ａは、テストモード下のセルフリフレッシュ動作後にロック動作を行わない。このため、例えば、セルフリフレッシュ動作中の温度変動によって、セルフリフレッシュ後の遅延信号ＣＫ−２と外部クロックＣＫとの位相差が所定の位相と異なってしまう可能性がある。よって、上記各実施形態において、セルフリフレッシュ動作中の温度変動に起因する遅延信号ＣＫ−２と外部クロックＣＫとの位相差の乱れを少なくするために、例えば、テストモード下で評価されるＤＬＬ回路１Ａの温度、さらに言えば、ＤＬＬ回路１Ａを含む記憶装置の温度が、テストモードでの評価の期間、一定に維持されてもよい。
【００９４】
なお、上記各実施形態において、ＤＬＬ回路１Ａは、図１に示したものに限らず適宜変更可能である。
【００９５】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【００９６】
１、１０ 記憶装置
１Ａ ＤＬＬ回路
１Ｂ、１Ｂ１ 制御部
１１ 入力回路
１２ 可変遅延回路
１２ａ 立ち上がり用ディレイライン
１２ｂ 立ち下がり用ディレイライン
１３ レプリカ
１４Ｒ、１４Ｆ 位相検出器
１５Ｒ Rise制御回路
１５Ｆ Fall制御回路
１６Ｒ Riseカウンタ
１６Ｆ Fallカウンタ
１７ 消費電流制御回路
１８ 初期化回路
１９、１９ａ セレクタ
【特許請求の範囲】
【請求項１】
通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置であって、
入力信号を受け付けると当該入力信号を遅延した遅延信号を出力し、また、前記入力信号と前記遅延信号との位相差が所定値になるように前記遅延信号の遅延量を設定するロック動作を行い、その後、前記位相差が前記所定値である状態を維持するＤＬＬ回路と、
前記通常モード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させ、前記テストモード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させない制御部と、を含む記憶装置。
【請求項２】
請求項１に記載の記憶装置において、
前記ＤＬＬ回路は、
前記遅延信号の遅延量を調整するための調整値を保持するカウンタと、
前記入力信号と前記遅延信号との位相差を検出する位相検出器と、
前記位相検出器にて検出された位相差が前記所定値になるように、前記カウンタ内の調整値を設定する制御回路と、
前記カウンタ内の調整値に基づいて前記遅延信号の遅延量を制御する可変遅延回路と、を含み、
前記制御部は、前記セルフリフレッシュ動作の実行を意味するセルフリフレッシュ信号を前記通常モード下で受け付けている間は、前記カウンタ内の調整値を初期化し続け、前記テストモード下で前記セルフリフレッシュ信号を受け付けている間は、前記制御回路が前記カウンタ内の調整値を変更することを禁止し、
前記制御回路は、前記カウンタ内の調整値の初期化が終了すると、前記位相検出器にて検出された位相差が前記所定値になるように、前記カウンタ内の調整値を再設定する、記憶装置。
【請求項３】
請求項２に記載の記憶装置において、
前記入力信号は、前記セルフリフレッシュ動作が実行されている間、前記ＤＬＬ回路への入力が停止されるものである、記憶装置。
【請求項４】
入力信号を受け付けると当該入力信号を遅延した遅延信号を出力し前記入力信号と前記遅延信号との位相差が所定値になるように前記遅延信号の遅延量を設定するロック動作を行いその後前記位相差が前記所定値である状態を維持するＤＬＬ回路を含み、通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置でのＤＬＬ回路制御方法であって、
前記通常モード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させ、前記テストモード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させない制御ステップを含むＤＬＬ回路制御方法。
【請求項５】
請求項４に記載のＤＬＬ回路制御方法において、
前記ＤＬＬ回路は、
前記遅延信号の遅延量を調整するための調整値を保持するカウンタと、
前記入力信号と前記遅延信号との位相差を検出する位相検出器と、
前記位相検出器にて検出された位相差が前記所定値になるように、前記カウンタ内の調整値を設定する制御回路と、
前記カウンタ内の調整値に基づいて前記遅延信号の遅延量を制御する可変遅延回路と、を含むものであり、
前記制御ステップでは、前記セルフリフレッシュ動作の実行を意味するセルフリフレッシュ信号を前記通常モード下で受け付けている間は、前記カウンタ内の調整値を初期化し続け、前記テストモード下で前記セルフリフレッシュ信号を受け付けている間は、前記制御回路が前記カウンタ内の調整値を変更することを禁止し、前記制御回路が、前記カウンタ内の調整値の初期化が終了すると、前記位相検出器にて検出された位相差が前記所定値になるように、前記カウンタ内の調整値を再設定する、ＤＬＬ回路制御方法。
【請求項６】
請求項５に記載のＤＬＬ回路制御方法において、
前記入力信号は、前記セルフリフレッシュ動作が実行されている間、前記ＤＬＬ回路への入力が停止されるものである、ＤＬＬ回路制御方法。
【請求項１】
通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置であって、
入力信号を受け付けると当該入力信号を遅延した遅延信号を出力し、また、前記入力信号と前記遅延信号との位相差が所定値になるように前記遅延信号の遅延量を設定するロック動作を行い、その後、前記位相差が前記所定値である状態を維持するＤＬＬ回路と、
前記通常モード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させ、前記テストモード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させない制御部と、を含む記憶装置。
【請求項２】
請求項１に記載の記憶装置において、
前記ＤＬＬ回路は、
前記遅延信号の遅延量を調整するための調整値を保持するカウンタと、
前記入力信号と前記遅延信号との位相差を検出する位相検出器と、
前記位相検出器にて検出された位相差が前記所定値になるように、前記カウンタ内の調整値を設定する制御回路と、
前記カウンタ内の調整値に基づいて前記遅延信号の遅延量を制御する可変遅延回路と、を含み、
前記制御部は、前記セルフリフレッシュ動作の実行を意味するセルフリフレッシュ信号を前記通常モード下で受け付けている間は、前記カウンタ内の調整値を初期化し続け、前記テストモード下で前記セルフリフレッシュ信号を受け付けている間は、前記制御回路が前記カウンタ内の調整値を変更することを禁止し、
前記制御回路は、前記カウンタ内の調整値の初期化が終了すると、前記位相検出器にて検出された位相差が前記所定値になるように、前記カウンタ内の調整値を再設定する、記憶装置。
【請求項３】
請求項２に記載の記憶装置において、
前記入力信号は、前記セルフリフレッシュ動作が実行されている間、前記ＤＬＬ回路への入力が停止されるものである、記憶装置。
【請求項４】
入力信号を受け付けると当該入力信号を遅延した遅延信号を出力し前記入力信号と前記遅延信号との位相差が所定値になるように前記遅延信号の遅延量を設定するロック動作を行いその後前記位相差が前記所定値である状態を維持するＤＬＬ回路を含み、通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置でのＤＬＬ回路制御方法であって、
前記通常モード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させ、前記テストモード下で前記セルフリフレッシュ動作が実行された後には、前記ＤＬＬ回路に前記ロック動作を実行させない制御ステップを含むＤＬＬ回路制御方法。
【請求項５】
請求項４に記載のＤＬＬ回路制御方法において、
前記ＤＬＬ回路は、
前記遅延信号の遅延量を調整するための調整値を保持するカウンタと、
前記入力信号と前記遅延信号との位相差を検出する位相検出器と、
前記位相検出器にて検出された位相差が前記所定値になるように、前記カウンタ内の調整値を設定する制御回路と、
前記カウンタ内の調整値に基づいて前記遅延信号の遅延量を制御する可変遅延回路と、を含むものであり、
前記制御ステップでは、前記セルフリフレッシュ動作の実行を意味するセルフリフレッシュ信号を前記通常モード下で受け付けている間は、前記カウンタ内の調整値を初期化し続け、前記テストモード下で前記セルフリフレッシュ信号を受け付けている間は、前記制御回路が前記カウンタ内の調整値を変更することを禁止し、前記制御回路が、前記カウンタ内の調整値の初期化が終了すると、前記位相検出器にて検出された位相差が前記所定値になるように、前記カウンタ内の調整値を再設定する、ＤＬＬ回路制御方法。
【請求項６】
請求項５に記載のＤＬＬ回路制御方法において、
前記入力信号は、前記セルフリフレッシュ動作が実行されている間、前記ＤＬＬ回路への入力が停止されるものである、ＤＬＬ回路制御方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１１−１６５２６５（Ｐ２０１１−１６５２６５Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−２６４９４（Ｐ２０１０−２６４９４）
【出願日】平成２２年２月９日（２０１０．２．９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月９日（２０１０．２．９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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