【課題】内部でデータ基準電圧を生成する半導体装置を提供すること。
【解決手段】本発明の半導体装置は、設定されたデータパターンを有する比較データを外部から印加されて設定された電圧レベル差を有してスイングさせることによって、その論理レベルを明確に区分して格納するデータ格納部と、テスト進入／脱出コマンドにより定義されるテスト動作区間の間に、外部から印加されるレベルテストコードに応答してその電圧レベルが決定されるデータ基準電圧のレベルに基づいて、設定された時間ごとに前記設定されたデータパターンを有する状態で外部から印加されるテストデータの論理レベルを決定し、論理レベルの決定された前記テストデータと前記比較データの論理レベルを比較してテスト結果信号を生成するテスト動作部と、前記テスト進入コマンドに応答してアクティブになり、前記テスト結果信号に応答して非アクティブになるテスト動作測定信号を生成するテスト動作測定信号生成部と、を備える。 （もっと読む）

【課題】ディスターブ試験時のノイズを低減しサイクル高速化を実現する技術を提供する。
【解決手段】本発明による半導体装置は、ワード線及びビット線に接続された複数のメモリセルを含み、複数のバンクに分割されたメモリセルアレイと、テスト動作時に、テスト回路用アドレス信号とディスターブ試験用テスト信号を用いて、バンク毎にワード線を内部アドレス信号に応じて別々のタイミングで選択するロウ周辺回路とを備える。 （もっと読む）

【課題】ローデコーダ側に配置される転送トランジスタの特性評価を実施する。
【解決手段】一つの実施形態によれば、半導体記憶装置は、切り替え部、第一の転送トランジスタ、第一のトランジスタ、及び第二のトランジスタが設けられる。切り替え部が第一の状態のときに第一及び第二のトランジスタがオフし、第一の転送トランジスタがオンし、切り替え部が第二の状態のとき第一及び第二のトランジスタがオンする。 （もっと読む）

【課題】階層化されたビット線構成のストレス印加テスト時に各ローカルビット線に異なるプリチャージ電圧を供給するための面積増加を抑制し得る半導体装置を提供する。
【解決手段】階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。テスト動作時には、高電位と低電位に設定したプリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１をプリチャージ回路Ｑ１０、Ｑ１１を介して各グローバルビット線ＧＢＬに印加し、かつ各ローカルビット線ＬＢＬにプリチャージ電圧ＶＢＬＰＬを印加せず、各階層スイッチＱ３０を導通させることで１対のローカルビット線ＬＢＬに異なる電位の電圧ストレスが印加される。サブアレイＳＡＲＹ毎にプリチャージ電圧ＶＢＬＰＬを２系統に分離するよりも少ない面積で実現できる。 （もっと読む）

【課題】ＳＲＡＭ回路の製品信頼性が低下する問題があった。
【解決手段】セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置。 （もっと読む）

【課題】任意のテストサイクルにおけるサイクル時間を局所的に自由に調整するとともにチップサイズ、テストコストを削減する。
【解決手段】シフトレジスタ回路の出力と第１のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第２のライトイネーブル信号を発生し、第１および第２のライトイネーブル信号を用いて信号変化する時間間隔が局所的に前記第１のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、発生した複数のコア制御信号を用いて抵抗変化メモリの動作確認を行う。 （もっと読む）

【課題】メモリを搭載する半導体集積回路のメモリテスト回路において、メモリを動作させるテストモードと、メモリを迂回する迂回パス回路を動作させるテストモードに対して、テストパターンを共通化する。
【解決手段】メモリの入力端子と出力端子間に、フリップフロップを含む迂回パス回路を接続する。メモリをテストする故障検出モード、迂回パス回路を動作させる擬似メモリアクセスモードのいずれかを設定する。故障検出モードでメモリに書き込んだデータを読み出すクロックのタイミングと、擬似メモリアクセスモードでフリップフロップに迂回させたデータを読み出すクロックのタイミングを等しくすることにより、同じタイミングの同一の信号を出力することが可能になり、テストパターンを共通化することが可能になる。 （もっと読む）

【課題】 センスアンプの故障とメモリーセルの故障とを区別できる信頼性の高い故障診断を行う不揮発性記憶装置等を提供する。
【解決手段】 不揮発性記憶装置１であって、テストデータを含む第１のデータ群を、１ビット毎に記憶する第１のメモリーセルで構成される第１のブロック１０−１と、第１のデータ群の各データを相補するデータから成る第２のデータ群を１ビット毎に記憶する第２のメモリーセルで構成される第２のブロック１０−２と、２つの入力信号の差に基づく出力値を生成する少なくとも１つの差動センスアンプ３０−１〜３０−Ｎと、差動センスアンプからの値を用いて故障診断を行う診断回路４０と、制御回路９０と、を含み、制御回路は、テストデータとその相補データに基づく信号を差動センスアンプの入力信号とし、診断回路が差動センスアンプの故障診断を実行するように制御する。 （もっと読む）

【課題】データ入力経路を介して入力されたデータをデータ出力経路で直接伝達できる半導体装置を提供する。また、データ経路の信頼性を検証できる半導体装置を提供する。
【解決手段】データ伝送ラインを介して伝送された書き込みデータを保存して、保存されたデータを読み取りデータとして前記データ伝送ラインに伝送するメモリアレイと、データ書き込みコマンドに応答してデータ伝送ラインに書き込みデータを駆動するデータ書き込み部と、データ検証信号が非活性化されるとデータ読み取りコマンドに応答してデータ伝送ラインを介して伝送される読み取りデータを感知して、データ検証信号が活性化されるとデータ書き込みコマンドに応答してデータ伝送ラインを介して伝送される書き込みデータを感知するデータ読み取り部とを備える半導体装置。 （もっと読む）

【課題】インターフェースブロックのスタンバイ機能を容易にテストすることが可能なテスト回路を提供すること。
【解決手段】本発明にかかるテスト回路Ｃ０は、スタンバイモードと非スタンバイモードとが切り替わる半導体集積回路上に設けられ、非スタンバイモード時には半導体集積回路と外部とのインターフェースを行い、スタンバイモード時には固定電圧を生成し対応する信号線に向けて出力するインターフェースブロックＩ２、のテスト回路である。そして、テスト回路Ｃ０は、半導体集積回路上に設けられ、スタンバイモード時に信号線の電圧レベルに応じた電流を生成する。 （もっと読む）

【課題】トグル式のテストモード設定回路では、パルスが入力される毎に段階的に設定コードが変化していくが、その変化の途中で、半導体記憶装置が本来想定していない設定コードが入力されてしまうことがある。すると、システムテスト中に半導体記憶装置の動作が停止することがある。システムテスト中に半導体記憶装置の動作が停止しない半導体記憶装置の提供。
【解決手段】テストモード設定回路に保持回路を設け、半導体記憶装置の外部からスタート信号を入力することで、カウンタからの出力の保持を行う。 （もっと読む）

【課題】所望の置換元ワード線をディスターブするためには、全てのワード線を１本ずつ選択する必要があり、テスト時間が必要以上に長くなること。
【解決手段】本発明の半導体記憶装置は、置換元ワード線のロウアドレスを示す置換元ロウアドレス情報を保持する複数のヒューズセットと、置換元ワード線選択テストモード信号がＨｉｇｈの時に、前記複数のヒューズセットの１つを選択し、選択先のヒューズセットを順次シフトする選択回路と、前記置換元ワード線選択テストモード信号がＨｉｇｈの時には、選択先のヒューズセットに保持された置換元ロウアドレス情報を出力し、Ｌｏｗの時には、外部入力されるロウアドレス信号を出力するセレクタと、前記セレクタから出力された置換元ロウアドレス情報またはロウアドレス信号が示すロウアドレスをプリデコードして出力するプリデコード動作を行うプリデコーダと、を有する。 （もっと読む）

【課題】試験コストの低減を実現できる半導体装置及び半導体装置の試験方法を提供する。
【解決手段】半導体装置は、通常領域（１１１）にアクセスする第１の制御回路（１２３、１４１）と、前記通常領域と同時にアクセスできない排他的な領域である冗長領域（１１２）にアクセスする第２の制御回路（１４２、２０Ｂ）と、複数の外部端子が示す第１の論理によって、前記第１と第２の制御回路の活性化及び非活性を制御する第３の制御回路と、第１の外部端子（Ａ９）が示す第２の論理によって、前記第１と第２の制御回路の互いに排他的な動作を切り替える第４の制御回路（ＴＲＹＡＤ０）と、前記第４の制御回路を有効にするか否かを制御する第５の制御回路（ＴＲＹＣＮＴ）と、を有する。 （もっと読む）

【課題】欠陥セルのリフレッシュによる救済制御を簡易にする。
【解決手段】 半導体装置は、第１及び第２のＲＯＭと、設定信号に基づいて、入力ノードに時系列に複数回供給される複数の入力アドレスから、前記第１及び第２のＲＯＭにそれぞれ記録すべき第１及び第２のアドレスを設定する制御回路と、を備え、前記制御回路は、前記設定信号に基づいて前記入力アドレスを前記第１のアドレスとして設定し、前記第１のアドレス信号が設定された後には、前記設定信号に基づき、且つ、前記設定された第１のアドレスと前記入力アドレスとが予め定めた一部のビットに関して互いに異なる場合に、その時の前記入力アドレスを前記第２のアドレスとして設定する。 （もっと読む）

【課題】テスト信号毎の専用配線を不要とし、配線領域を削減できるテスト回路を備えた半導体装置を提供する。
【解決手段】半導体装置は、複数のテスト信号(ＤＦＴ０〜ＤＦＴｎ)のうち当該テストコード信号が示す所定のテスト信号を活性化するデコーダ(デコーダ部１０６)と、夫々が次段のレジスタに前記複数のテスト信号を順次転送する前記複数の第１のレジスタ（第１のレジスタ部１０７）と、夫々が次段のレジスタに前記複数のテスト信号を順次転送する前記複数の第２のレジスタ（第２のレジスタ部１０８）と、前記複数の第２のレジスタから供給される前記複数のテスト信号を受けとる複数の制御回路 (制御回路ＣＫＴ０〜ＣＫＴｎ)を含み、前記複数のテスト信号に応じてメモリセルアレイの動作を制御する制御部(読み出し及び書き込み制御部１０４)と、を備える。 （もっと読む）

【課題】セルの選択電圧値、非選択電圧値の両方を精度良く確認し、選択ゲート電圧値を保証する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、ワード線ＷＬと、読出し回路１６と、不良検出回路２２とを具備する。ワード線ＷＬは、複数の不揮発性メモリセルトランジスタ３０のゲートに接続されている。読出し回路１６は、前記ワード線ＷＬの一端に接続され、前記ワード線ＷＬに読出し選択電圧Ｖｒｅａｄ又は読出し非選択電圧ＧＮＤを供給する。不良検出回路２２は、前記ワード線ＷＬの他端側に接続され、前記読出し選択電圧Ｖｒｅａｄ又は前記読出し非選択電圧ＧＮＤを供給された前記ワード線ＷＬの電圧Ｖｗｇ２を複数の基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２との比較により検出する。 （もっと読む）

【課題】セルフリフレッシュ動作後にＤＬＬ回路がロック動作を実行しない状況での記憶装置の評価を行うことが可能な記憶装置を提供する。
【解決手段】通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置は、ＤＬＬ回路と制御部とを含む。ＤＬＬ回路は、入力信号を受け付けると入力信号を遅延した遅延信号を出力し、また、入力信号と遅延信号との位相差が所定値になるように遅延信号の遅延量を設定するロック動作を行い、その後、位相差が所定値である状態を維持する。制御部は、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させない。 （もっと読む）

【課題】再検査に要する時間の増加を抑制することのできる半導体装置を提供する。
【解決手段】半導体装置は、データを記憶する複数の主記憶領域と、前記主記憶領域ごとに対応し、該主記憶領域が不良であるか否かを判定する第１検査、及び該第１検査の後に行われる該主記憶領域が不良であるか否かを判定する第２検査それぞれの結果に基づいた該主記憶領域が不良であるか否かを示す不良ブロック情報を記憶する第１管理領域と、前記主記憶領域ごとに対応し、前記第１検査の結果のみに基づいた不良ブロック情報を記憶する第２管理領域とを備える。 （もっと読む）

【課題】メモリセルに接続された配線の不良を検出する。
【解決手段】半導体記憶装置１０は、複数のメモリセルＭＣと、複数のメモリセルＭＣに対応して設けられた複数の配線ＢＬと、複数の配線ＢＬのうち、検査対象としての第１の配線を選択する第１のデコーダ２１と、複数の配線ＢＬのうち、基準電圧を生成するための第２の配線を選択する第２のデコーダ２３と、第１及び第２の配線を充電するドライバ２２，２４と、第１及び第２の配線を同時に放電する放電回路２２，２４と、第１の配線が放電されている間に、第１の配線の電圧と第２の配線の電圧とを比較し、第１の配線の不良を検出するセンスアンプＳＡとを含む。 （もっと読む）

【課題】複数の動作モードに対応しつつ、消費電力の増加を抑制する。
【解決手段】半導体記憶装置（１）の電源回路（１０）を、電源電圧（Ｖｃｃ）と接地電圧（ＧＮＤ）との中間の第１中間電圧（１／２Ｖｃｃ）を生成する第１中間電圧生成回路（２１）と、第２中間電圧（１／２Ｖｃｃ）を生成する第２中間電圧生成回路（２２）と、第１中間電圧（１／２Ｖｃｃ）を供給する第１出力ノード（２７）と、第２中間電圧（１／２Ｖｃｃ）を供給する第２出力ノード（２８）と、接続制御回路（２３）とを具備するように構成する。第１中間電圧生成回路（２１）は、第１制御信号に応答して第１中間電圧（１／２Ｖｃｃ）を供給する。第２中間電圧生成回路（２２）は、第１制御信号に応答して動作を停止する。接続制御回路（２３）は、第２中間電圧生成回路（２２）が動作を停止しているときに、第１出力ノード（２７）と第２出力ノード（２８）とを接続する。 （もっと読む）