半導体記憶装置とそのセルリーク検出方法
【課題】ＳＲＡＭ回路の製品信頼性が低下する問題があった。
【解決手段】セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置。
【解決手段】セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置とそのセルリーク検出方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩに搭載されるＳＲＡＭ（Static Random Access Memory）のビット数は増加の一途をたどり、ＳＲＡＭの品質がＬＳＩの品質を決めるまでに至っている。このため、ＳＲＡＭひいてはＬＳＩの品質確保に対するＳＲＡＭテスト強化は必須となっている。
【０００３】
ＳＲＡＭセルの故障の一つとしてセル内部でのセルリークが発生する場合がある。図２５、図２６に、それぞれセルリークを有する４トランジスタＳＲＡＭセル、６トランジスタＳＲＡＭセルの構成を示す。
【０００４】
図２５に示すように、４トランジスタＳＲＡＭセルは、ＮＭＯＳトランジスタＣＮ０〜ＣＮ３と、抵抗ＣＲ０、ＣＲ１とを有する。
【０００５】
ＮＭＯＳトランジスタＣＮ２は、ビット線ＢＬとセルノードＮＤ０との間に接続される。ＮＭＯＳトランジスタＣＮ３は、ビット線／ＢＬとセルノードＮＤ１との間に接続される。ＮＭＯＳトランジスタＣＮ２、ＣＮ３のゲートはそれぞれワード線ＷＬに接続される。ＮＭＯＳトランジスタＣＮ２、ＣＮ３はアクセストランジスタであり、ワード線ＷＬのワード信号が活性化した場合に、それぞれオン状態となり、ビット線ＢＬとセルノードＮＤ０、ビット線／ＢＬとセルノードＮＤ１とが電気的に接続される。
【０００６】
なお、これ以降、ＮＭＯＳトランジスタＣＮ２、ＣＮ３がオンし、ビット線ＢＬとセルノードＮＤ０、ビット線／ＢＬとセルノードＮＤ１とが電気的に接続される状態を、ＳＲＡＭセルが選択状態、逆の場合を非選択状態とする。
【０００７】
抵抗ＣＲ０は、電源端子ＶＤＤとセルノードＮＤ０との間に接続される。抵抗ＣＲ１は、電源端子ＶＤＤとセルノードＮＤ１との間に接続される。
【０００８】
ＮＭＯＳトランジスタＣＮ０は、セルノードＮＤ０と接地端子ＧＮＤとの間に接続され、ゲートがセルノードＮＤ１に接続される。ＮＭＯＳトランジスタＣＮ１は、セルノードＮＤ１と接地端子ＧＮＤとの間に接続され、ゲートがセルノードＮＤ０に接続される。
【０００９】
次に、図２６に示すように、６トランジスタＳＲＡＭセルは、図２５の抵抗ＣＲ０、ＣＲ１をＰＭＯＳトランジスタＣＰ０、ＣＰ１に置き換えた構成となっており、その他の構成は同様である。ＰＭＯＳトランジスタＣＰ０は、電源端子ＶＤＤとセルノードＮＤ０との間に接続され、ゲートがセルノードＮＤ１に接続される。ＰＭＯＳトランジスタＣＰ１は、電源端子ＶＤＤとセルノードＮＤ１との間に接続され、ゲートがセルノードＮＤ０に接続される。また、セルリークのリークパスを等価な抵抗Ｒｊとして図２５、図２６に示す。
【００１０】
なお、図２５、図２６のどちらのＳＲＡＭセルであっても、同様の機能、動作と効果を有するため、これ以降は、図２６の６トランジスタＳＲＡＭセルを前提として説明を行うものとする。
【００１１】
図２６に示すようなリークパスがＳＲＡＭセルにある場合、ＳＲＡＭセルの動作マージンが低下（データ品質が低下）する。しかし、このセルリークが数μＡ〜数十μＡオーダーである場合、ＳＲＡＭセルの動作マージンが低下しているにもかかわらず、通常のスタンバイ電流測定による検出が出来ず、機能テストに依る検出も困難であることが知られている。このため、ＳＲＡＭセルのセルリークを確実、且つ、低コスト（短時間）で検出する手法が望まれている。
【００１２】
このような、セルリークを検出するＳＲＡＭテストの従来技術として、特許文献１がある。特許文献１に開示されているＳＲＡＭ回路１０の構成を図２７に示す。
【００１３】
図２７に示すように、ＳＲＡＭ回路１０は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＧＮＤ線ＣＧ０、ＣＧ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路１２と、読出し回路１３と、書き込み回路１４と、行選択回路１５と、電圧供給手段１６と、電流検出手段１７とを有する。
【００１４】
ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１は、相補性ビット線ＢＬ０、／ＢＬ０に接続されるまた、セルＧＮＤ線ＣＧ０が接続される。ＳＲＡＭセルＣＥＬＬ１０、ＣＥＬＬ１１は、相補性ビット線ＢＬ１、／ＢＬ１に接続される。また、セルＧＮＤ線ＣＧ１が接続される。
【００１５】
ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ１０は、ワード信号ＷＬ０に応じて、選択、非選択が制御される。ＳＲＡＭセルＣＥＬＬ０１、ＣＥＬＬ１１は、ワード信号ＷＬ１に応じて、選択、非選択が制御される。マトリクス状に配置されたＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は、セルアレイを構成する。
【００１６】
なお、便宜上、符号「ＷＬ０」「ＷＬ１」は、ワード線名を示すと同時に、そのワード線に印加されるワード信号を示すものとする。
【００１７】
ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は、それぞれ同様の構成を有する。図２８に、代表してＳＲＡＭセルＣＥＬＬ００の回路構成を示す。ＳＲＡＭセルＣＥＬＬ００は、基本的に図２６と同様の構成となっているが、ＮＭＯＳトランジスタＣＮ０、ＣＮ１のソースが、セルＧＮＤ線ＣＧ０に接続される。なお、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１では、ＮＭＯＳトランジスタＣＮ０、ＣＮ１のソースが、セルＧＮＤ線ＣＧ０に接続されるが、ＳＲＡＭセルＣＥＬＬ１０、ＣＥＬＬ１１では、ＮＭＯＳトランジスタＣＮ０、ＣＮ１のソースが、セルＧＮＤ線ＣＧ１に接続されることに注意する。
【００１８】
列選択回路１２は、アドレス信号ＡＤに応じて、列選択信号ＹＳ０、ＹＳ１を活性化させる。
【００１９】
列セレクタ１１は、活性化した列選択信号ＹＳ０及びＹＳ１に応じて、ビット線対ＢＬ０、／ＢＬ０及びビット線対ＢＬ１、／ＢＬ１を選択する。そして、その選択したビット線対を、読出し回路１３もしくは書き込み回路１４に接続する。例えば、列セレクタ１１は、トランスファーゲートＴＧ１〜ＴＧ４を有する。トランスファーゲートＴＧ１、ＴＧ２は、読出し回路１３もしくは書き込み回路１４と、ビット線ＢＬ０、／ＢＬ０との間に接続され、活性化された列選択信号ＹＳ０に応じて、両者を電気的に接続する。トランスファーゲートＴＧ３、ＴＧ４は、読出し回路１３もしくは書き込み回路１４と、ビット線ＢＬ１、／ＢＬ１との間に接続され、活性化された列選択信号ＹＳ１に応じて、両者を電気的に接続する。
【００２０】
読出し回路１３は、選択されたビット線対に接続されたＳＲＡＭセルからのデータをＤｏｕｔとして読み出す。
【００２１】
書き込み回路１４は、選択されたビット線対に接続されたＳＲＡＭセルへ、データＤｉｎに応じた値を書き込む。なお、書き込み回路１４は、選択ビット線対に対して相補の値を出力する。つまり、ビット線対の一方に「０」を出力する場合は、他方には「１」を出力する。
【００２２】
行選択回路１５は、リークテスト時にテスト信号／ＴＥＳＴに応じて、全てのワード信号を活性化させることによりＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１を全て選択状態とする。なお、通常動作時では、アドレス信号に応じて、ワード信号ＷＬ０、ＷＬ１の何れかを活性化させる。
【００２３】
電圧供給手段１６は、ＰＭＯＳトランジスタＰ５、Ｐ６と、ＮＭＯＳトランジスタＮ１、Ｎ２とを有する。ＰＭＯＳトランジスタＰ５、Ｐ６及びＮＭＯＳトランジスタＮ１、Ｎ２のそれぞれのゲートにはテスト信号／ＴＥＳＴが印加される。電圧供給手段１６は、テスト時にテスト信号／ＴＥＳＴに応じて、セルＧＮＤ線ＣＧ０、ＣＧ１に電源電圧ＶＤＤを印加する。通常動作時（テスト信号／ＴＥＳＴがハイレベル）には、接地電圧ＧＮＤを供給する。
【００２４】
電流検出手段１７は、ＰＭＯＳトランジスタＰ１〜Ｐ４と、抵抗Ｒ１〜Ｒ４とを有する。ＰＭＯＳトランジスタＰ１は、電源端子ＶＤＤと抵抗Ｒ１との間に接続される。ＰＭＯＳトランジスタＰ２は、電源端子ＶＤＤと抵抗Ｒ２との間に接続される。ＰＭＯＳトランジスタＰ３は、電源端子ＶＤＤと抵抗Ｒ３との間に接続される。ＰＭＯＳトランジスタＰ４は、電源端子ＶＤＤと抵抗Ｒ４との間に接続される。ＰＭＯＳトランジスタＰ１〜Ｐ４のそれぞれのゲートにはテスト信号／ＴＥＳＴが印加される。
【００２５】
抵抗Ｒ１は、ＰＭＯＳトランジスタＰ１とビット線ＢＬ０との間に接続される。抵抗Ｒ２は、ＰＭＯＳトランジスタＰ２とビット線／ＢＬ０との間に接続される。抵抗Ｒ３は、ＰＭＯＳトランジスタＰ３とビット線ＢＬ１との間に接続される。抵抗Ｒ４は、ＰＭＯＳトランジスタＰ４とビット線／ＢＬ１との間に接続される。
【００２６】
電流検出手段１７は、リークテスト時にテスト信号／ＴＥＳＴに応じて、各ビット線に流れる電流の有無を検出する。
【００２７】
上記のようなＳＲＡＭ回路１０では、セルリークを検出する場合、テスト信号／Ｔｅｓｔをロウレベルにセットする。そして、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１を全て選択状態とする。また、電流検出手段１７により、抵抗Ｒ１〜Ｒ４及び各ＳＲＡＭセルのＮＭＯＳトランジスタＣＮ２、ＣＮ３を介して、セルノードＮＤ０、ＮＤ１に電源電圧ＶＤＤを印加される。
【００２８】
更に、電圧供給手段１６により、各ＳＲＡＭセルのＮＭＯＳトランジスタＣＮ０、ＣＮ１のソースにも電源電圧ＶＤＤが印加される。この場合、ＮＭＯＳトランジスタＣＮ０、ＣＮ１のドレイン−ソース間が共に電源電圧ＶＤＤとなり、ＮＭＯＳトランジスタＣＮ０、ＣＮ１においてリーク電流が流れない。
【００２９】
このため、もしＳＲＡＭセルのセルノードＮＤ０、ＮＤ１にセルリーク（例えば、接合リーク）が存在（以後、セルノードリークと称す）する場合、抵抗Ｒ１〜Ｒ４のいずれかに電圧降下が発生し、そのＳＲＡＭセルに対応するＶｏｕｔの電圧が低下する。このＶｏｕｔの電圧低下を判定することで、ＳＲＡＭセルのセルリークを検出することが可能となる。
【００３０】
しかし、ＳＲＡＭセルの動作マージンが低下（品質が低下）の原因となるセルリークは、セルノードＮＤ０、ＮＤ１におけるリークだけでなく、ドライバトランジスタであるＮＭＯＳトランジスタＣＮ０、ＣＮ１の故障に起因するドライバトランジスタのリーク（以後、ドライバトランジスタリークと称す）も考えられる。なお、ドライバトランジスタリークも等価回路上Ｒｊで表現できる。このドライバトランジスタリークは、特許文献１の技術では、検出することができず、ＳＲＡＭセルの動作マージンが低下したＳＲＡＭ回路が出荷される問題がある。
【００３１】
また、上記例ではリーク電流をビット線経由で検出している。このため、ＳＲＡＭセルの動作マージンに影響を与えないビット線リークを、セルリークとして誤検出し、正常な動作マージンを有するＳＲＡＭセルを不良と判定してしまう不都合も生じる。
【００３２】
ここで、特許文献２に、セルノードリークだけでなくドライバトランジスタリークも含めたセルリークを検出、判定するための技術が開示されている。特許文献２に開示されているＳＲＡＭ回路２０の構成を図２９に示す。
【００３３】
図２９に示すように、ＳＲＡＭ回路２０は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路１２と、読出し回路１３と、書き込み回路１４と、行選択回路２５と、スイッチ手段２６とを有する。なお、図２９に示された符号のうち、図２７と同じ符号を付した構成は、図２７と同じか又は類似の構成を示しており、それらの説明は省略する。
【００３４】
ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は、それぞれ同様の構成を有する。図３０に、代表してＳＲＡＭセルＣＥＬＬ００の回路構成を示す。ＳＲＡＭセルＣＥＬＬ００は、基本的に図２６と同様の構成となっているが、ＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースが、セルＶＤＤ線ＣＶ０に接続される。なお、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１では、ＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースが、セルＶＤＤ線ＣＶ０に接続されるが、ＳＲＡＭセルＣＥＬＬ１０、ＣＥＬＬ１１では、ＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースが、セルＶＤＤ線ＣＶ１に接続されることに注意する。
【００３５】
行選択回路２５は、アドレス信号に応じて、ワード信号ＷＬ０もしくはＷＬ１を活性化させる。
【００３６】
スイッチ手段２６は、テスト時にテスト信号ＴＥＳＴに応じて、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とを電気的に遮断し、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給を停止させる。
【００３７】
スイッチ手段２６はＰＭＯＳトランジスタＰ２０、Ｐ２１を有する。ＰＭＯＳトランジスタＰ２０は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０との間に接続される。ＰＭＯＳトランジスタＰ２１は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ１との間に接続される。ＰＭＯＳトランジスタＰ２０、Ｐ２１のゲートには、それぞれテスト信号ＴＥＳＴが入力される。
【００３８】
例えば、テスト信号ＴＥＳＴがロウレベルの場合、ＰＭＯＳトランジスタＰ２０、Ｐ２１がオン状態となり、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に接続される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１へ駆動電源が供給される。逆に、テスト信号ＴＥＳＴがハイレベルの場合、ＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となる。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【００３９】
上記のようなＳＲＡＭ回路２０の動作タイミングチャートを図３１に示す。図３１に示すように、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットし、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１に、順に通常の書き込み動作にて、データ「０」を書き込む。
【００４０】
次に、時刻ｔ２〜ｔ３のストレス印加期間に、テスト信号ＴＥＳＴをハイレベルとし、ＰＭＯＳトランジスタＰ２０、Ｐ２１をオフ状態とする。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【００４１】
ここで、もし何れかのＳＲＡＭセルにセルリークが存在している場合、セルノードＮＤ１の電位がセルリークにより引き下げられる。このため、ＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００４２】
更に、ドライバトランジスタであるＮＭＯＳトランジスタＣＮ０、ＣＮ１にリークが存在する場合であっても、ソースが接地端子ＧＮＤに接続されているため、上記した場合と同様、セルノードＮＤ１の電位が引き下げられる。このため、やはりＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００４３】
次に、時刻ｔ３〜ｔ４のデータチェック期間、通常の読み出し動作にて、順に各ＳＲＡＭセルの記憶データを読み出す。このとき、セルリークによりデータが破壊されたＳＲＡＭセルからの読み出しデータＤｏｕｔの値が「１」となっている。このため、このＤｏｕｔの値により、セルノードＮＤ１のセルリーク、もしくは、ドライバトランジスタＣＮ１のドライバトランジスタリークの有無が検出できる。
【００４４】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０とドライバトランジスタＣＮ０のリークの有無が検出できる。
【００４５】
これらのＳＲＡＭ回路２０は、図３２に示すように、同一のＬＳＩ１上にあるＢＩＳＴ回路２により上記リークテストが行われる。ＢＩＳＴ回路２からＳＲＡＭ回路２０に、テスト信号ＴＥＳＴ、ＷＲＩＴＥ／ＲＥＡＤ信号等の制御信号、入力データＤｉｎ、アドレス信号ＡＤが印加される。また、ＳＲＡＭ回路２０からＢＩＳＴ回路２に、出力データＤｏｕｔが出力される。
【００４６】
図３３に、上述したリークテストの動作フローチャートを示す。図３３に示すように、まず、書き込みデータＤｉｎを例えば「０」にセットする（Ｓ１）。次に、プリライトの初期アドレスを、例えばＡＤ＝０とする（Ｓ２）。そして、書き込みデータを各ＳＲＡＭセルに順に書き込む（Ｓ３〜Ｓ５）。なお、このステップＳ１〜Ｓ５までがプリライト期間となる。
【００４７】
全てのＳＲＡＭセルにデータを書き込んだ場合（Ｓ５ＹＥＳ）、プリライト期間が終了し、テスト信号ＴＥＳＴをアクティブ、つまり、テスト信号ＴＥＳＴの値を「１」に設定する（Ｓ６）。このことにより、各ＳＲＡＭセルが電源端子ＶＤＤから電気的に切断され、フローティング状態となる。そして、セルリークがある場合には該当ＳＲＡＭセルのデータの値が破壊（反転）される。なお、このステップＳ６がストレス印加期間となる。
【００４８】
次に、データチェックの初期アドレスを、例えばＡＤ＝０とする（Ｓ７）。そして、ＳＲＡＭセルの保持データを、順に出力データＤｏｕｔとして読み出す（Ｓ８〜Ｓ１１）。そして、その読み出しループにおいて、出力データＤｏｕｔの値が入力データＤｉｎの値と異なるかをチェックする（Ｓ９）。そして、データが破壊され、Ｄｏｕｔ＝Ｄｉｎでない場合（Ｓ９ＮＯ）、セルリークを有する不良ＳＲＡＭセルが存在すると判定される（Ｓ１２）。逆に、全てのＳＲＡＭセルからの出力データＤｏｕｔが正常、つまり、Ｄｏｕｔ＝Ｄｉｎ＝０である場合は、データ読み出しループ終了後、不良ＳＲＡＭセルが存在せず良品と判定され、テストを終了する。
【００４９】
なお、上記動作例でも、書き込みデータＤｉｎを「０」として説明したが、書き込みデータＤｉｎを「１」としてもよい。以上のような動作により、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリークの両方が検出可能となる。
【先行技術文献】
【特許文献】
【００５０】
【特許文献１】特開平１−１６６３９１号公報
【特許文献２】特開平７−３１２０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００５１】
以上のように、従来技術において、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリークの両方が検出可能である。しかし、その２つのセルリークの他に、セルノードＮＤ１から接地電圧ＧＮＤ間のセルリークパスとして、更にアクセストランジスタである図３０のＮＭＯＳトランジスタＣＮ２、ＣＮ３の故障によるセルリークパスも考えられる。
【００５２】
ここで、ＳＲＡＭ回路では、ＳＲＡＭセルのデータ書き込み、読み出し動作において、そのＳＲＡＭセルに接続されるビット線が接地電圧ＧＮＤにバイアスされる期間がある。アクセストランジスタの故障によるセルリークパスがある場合では、この期間にビット線に向かってリークが起こり、ハイレベルのセルノードの電位が引き下げられる。そして、やはりＳＲＡＭセルに記憶されたデータが破壊され、値が反転する。
【００５３】
従来技術では、このアクセストランジスタのリーク（以後、アクセストランジスタリークと称す）を検出することが出来ない。このため、ＳＲＡＭセルの動作マージンが低下（品質が低下）したＳＲＡＭ回路が出荷される虞がある。
【課題を解決するための手段】
【００５４】
本発明の一態様は、セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置である。
本発明の他の態様は、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、を有する半導体記憶装置のセルリーク検出方法であって、セルリークテスト期間において、プリライト期間に選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、前記プリライト期間後のストレス印加期間に非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、前記半導体記憶装置のセルリークを判定する半導体記憶装置のセルリーク検出方法である。
【００５５】
本発明は、セルノードリーク、ドライバトランジスタリークだけでなく、メモリセルが備えるアクセストランジスタから相補性ビット線対の一方にリークする、アクセストランジスタリークを検出することも可能となる。
【発明の効果】
【００５６】
本発明は、半導体記憶装置のセルリークの検出漏れを低減し、製品の信頼性向上が可能である。
【図面の簡単な説明】
【００５７】
【図１】実施の形態１にかかるＳＲＡＭ回路の構成である。
【図２】実施の形態１にかかるＳＲＡＭ回路が配置されるＬＳＩのブロック構成である。
【図３】実施の形態１にかかるＳＲＡＭ回路の動作タイミングチャートである。
【図４】実施の形態１にかかるＳＲＡＭ回路のレイアウトである。
【図５】実施の形態１にかかるＳＲＡＭ回路のレイアウトである。
【図６】実施の形態２にかかるＳＲＡＭ回路の構成である。
【図７】実施の形態２にかかるＳＲＡＭ回路の動作タイミングチャートである。
【図８】実施の形態２にかかるＳＲＡＭ回路の動作フローチャートである。
【図９】実施の形態３にかかるＳＲＡＭ回路の構成である。
【図１０】実施の形態３にかかるＳＲＡＭ回路が配置されるＬＳＩのブロック構成である。
【図１１】実施の形態３にかかるＳＲＡＭ回路のレイアウトである。
【図１２】実施の形態３にかかるＳＲＡＭ回路の動作タイミングチャートである。
【図１３】実施の形態３にかかるＳＲＡＭ回路の動作フローチャートである。
【図１４】実施の形態４にかかるＳＲＡＭ回路の構成である。
【図１５】実施の形態４にかかるＳＲＡＭ回路の動作タイミングチャートである。
【図１６】実施の形態４にかかるＳＲＡＭ回路の動作フローチャートである。
【図１７】実施の形態４にかかるＳＲＡＭ回路が配置されるＬＳＩのブロック構成である。
【図１８】実施の形態４にかかるＳＲＡＭ回路のレイアウトである。
【図１９】実施の形態５にかかるＳＲＡＭ回路の構成である。
【図２０】実施の形態５にかかるＳＲＡＭ回路が配置されるＬＳＩのブロック構成である。
【図２１】実施の形態５にかかるＳＲＡＭ回路の動作タイミングチャートである。
【図２２】実施の形態５にかかるＳＲＡＭ回路の動作フローチャートである。
【図２３】その他の実施の形態にかかるＳＲＡＭセルの構成である。
【図２４】その他の実施の形態にかかるＳＲＡＭセルの構成である。
【図２５】一般的な４トランジスタＳＲＡＭセルの構成である。
【図２６】一般的な６トランジスタＳＲＡＭセルの構成である。
【図２７】従来のＳＲＡＭ回路の構成である。
【図２８】従来のＳＲＡＭセルの構成である。
【図２９】従来のＳＲＡＭ回路の構成である。
【図３０】従来のＳＲＡＭセルの構成である。
【図３１】従来のＳＲＡＭ回路の動作タイミングチャートである。
【図３２】従来のＳＲＡＭ回路が配置されるＬＳＩのブロック構成である。
【図３３】従来のＳＲＡＭ回路の動作フローチャートである。
【発明を実施するための形態】
【００５８】
発明の実施の形態１
【００５９】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をＳＲＡＭ回路に適用したものである。
【００６０】
図１に本実施の形態にかかるＳＲＡＭ回路１００の構成を示す。図１に示すように、ＳＲＡＭ回路１００は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路１２と、読出し回路１３と、書き込み回路１４と、行選択回路１２５と、スイッチ手段２６（第１のスイッチ手段）と、プルダウン手段１２７（第２のスイッチ手段）とを有する。
【００６１】
なお、図１に示された符号のうち、図２９と同じ符号を付した構成は、図２９と同じか又は類似の構成を示している。更に、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１の構成は、図３０と同様である。このため、本実施の形態１では、図２９の構成と異なる部分であるプルダウン手段１２７、行選択回路１２５の説明を行い、図２９と同様の部分の説明は省略する。
【００６２】
プルダウン手段１２７は、ＮＭＯＳトランジスタＮ２１〜Ｎ２４を有する。ＮＭＯＳトランジスタＮ２１は、ビット線ＢＬ０と接地端子ＧＮＤとの間に接続される。ＮＭＯＳトランジスタＮ２２は、ビット線／ＢＬ０と接地端子ＧＮＤとの間に接続される。ＮＭＯＳトランジスタＮ２３は、ビット線ＢＬ１と接地端子ＧＮＤとの間に接続される。ＮＭＯＳトランジスタＮ２４は、ビット線／ＢＬ１と接地端子ＧＮＤとの間に接続される。
【００６３】
ＮＭＯＳトランジスタＮ２１〜Ｎ２４のゲートには、それぞれテスト信号ＴＥＳＴが入力される。例えば、テスト信号ＴＥＳＴがハイレベル（活性化）となった場合、ＮＭＯＳトランジスタＮ２１〜Ｎ２４は、それぞれビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と接地端子ＧＮＤとを電気的に接続する。このため、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１が接地電圧ＧＮＤにプルダウンされる。
【００６４】
行選択回路１２５は、ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１と、インバータ回路ＩＶ１０、ＩＶ１１とを有する。
【００６５】
ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１は、テスト信号ＴＥＳＴの反転信号（以後、反転テスト信号と称す）／ＴＥＳＴがハイレベルの場合、それぞれ入力したアドレス信号ＡＤに応じてインバータ回路ＩＶ１０、ＩＶ１１を経由し、ワード信号ＷＬ０、ＷＬ１を活性化させる。また、ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１は、反転テスト信号／ＴＥＳＴがロウレベルの場合、アドレス信号ＡＤにかかわらず強制的に、ワード信号ＷＬ０、ＷＬ１を非活性化させる。非活性化されたワード信号ＷＬ０、ＷＬ１により、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て非選択状態となる。なお、反転テスト信号／ＴＥＳＴは、テスト信号ＴＥＳＴをインバータ回路により反転させることで容易に生成可能である。
【００６６】
図２に、上記ＳＲＡＭ回路１００が配置されるＬＳＩの構成を示す。図２に示すように、ＳＲＡＭ回路１００は、ＢＩＳＴ回路１０２と同一のＬＳＩ１０１上に配置され、リークテストが行われる。ＢＩＳＴ回路１０２からＳＲＡＭ回路１００に、テスト信号ＴＥＳＴ、ＷＲＩＴＥ／ＲＥＡＤ信号等の制御信号、入力データＤｉｎ、アドレス信号ＡＤが印加される。また、ＳＲＡＭ回路１００からＢＩＳＴ回路１０２に、出力データＤｏｕｔが出力される。
【００６７】
図３に、上記ＳＲＡＭ回路１００の動作タイミングチャートを示す。図３に示すように、時刻ｔ１〜ｔ２のプリライト期間において、ＳＲＡＭ回路１００に、ロウレベルのテスト信号ＴＥＳＴ（反転テスト信号／ＴＥＳＴはハイレベル）、値が「０」の入力データＤｉｎが入力される。そして、アドレス信号ＡＤに応じて、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１が、順に選択され、「０」のデータが書き込まれる。
【００６８】
時刻ｔ２〜ｔ３のストレス印加期間において、テスト信号ＴＥＳＴをハイレベル（反転テスト信号／ＴＥＳＴはロウレベル）とする。このとき、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となる。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【００６９】
また、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的にワード信号ＷＬ０、ＷＬ１が非活性化される。よって、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て非選択状態となり、全てのＳＲＡＭセルのＮＭＯＳトランジスタＣＮ２、ＣＮ３がオフ状態となる。
【００７０】
これと同時に、プルダウン手段１２７のＮＭＯＳトランジスタＮ２１〜Ｎ２４がオン状態となり、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１の電圧が接地電圧ＧＮＤにプルダウンされる。
【００７１】
ここで、このストレス印加期間において、もし何れかのＳＲＡＭセルにセルノードリークが存在している場合、セルノードＮＤ１の電位がセルリークにより引き下げられる。このため、ＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００７２】
更に、ドライバトランジスタであるＮＭＯＳトランジスタＣＮ０、ＣＮ１にドライバトランジスタリークが存在する場合であっても、ソースが接地端子ＧＮＤに接続されているため、セルノードＮＤ１の電位が引き下げられる。このため、やはりＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００７３】
また更に、アクセストランジスタであるＮＭＯＳトランジスタＣＮ２、ＣＮ３にアクセストランジスタリークが存在する場合であっても、ビット線／ＢＬ０、／ＢＬ１が接地電圧ＧＮＤにプルダウンされているため、セルノードＮＤ１の電位が引き下げられる。このため、やはりＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。これは、セルノードＮＤ１が保持しているデータの値と逆の値の電圧レベルをビット線／ＢＬ０、／ＢＬ１に印加することで引き起こされる現象である。
【００７４】
以上から、もし何れかのＳＲＡＭセルに、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つ存在する場合、セルノードＮＤ１の電位が引き下げられ、記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００７５】
次に、時刻ｔ３〜ｔ４のデータチェック期間、通常の読み出し動作にて、順に各ＳＲＡＭセルの記憶データを読み出す。このとき、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つよってデータが破壊されたＳＲＡＭセルからの読み出しデータＤｏｕｔの値が「１」となっている。このため、このＤｏｕｔの値により、セルノードＮＤ１のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【００７６】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【００７７】
なお、ＳＲＡＭ回路１００の動作フローチャートは、図３３と同様であるため、ここでの説明は省略する。
【００７８】
次に、図４に、ＳＲＡＭ回路１００のレイアウト例を示す。なお、行選択回路１２、列選択回路２５、列セレクタ１１、読出し回路１３、書き込み回路１４は通常のＳＲＡＭ回路と同様であるため、レイアウトは省略し、図４には、図面の簡略化のためＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、スイッチ手段２６と、プルダウン手段１２７とのみを記載する。
【００７９】
図４に示すように、セルアレイを構成するＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１（図３０参照）は、セルアレイエリアＣＡ＿ＡＲＥＡに形成される。
【００８０】
スイッチ手段２６とプルダウン手段１２７とは、第１の領域ＳＰ＿ＡＲＥＡに形成される。図４に示すように、第１の領域ＳＰ＿ＡＲＥＡは、ビット線対ＢＬ０、／ＢＬ０及びＢＬ１、／ＢＬ１が延在する方向に、上記セルアレイエリアＣＡ＿ＡＲＥＡに隣接して形成される。また、図４に示すように、第１の領域ＳＰ＿ＡＲＥＡ内に形成されるプルダウン手段１２７のＮＭＯＳトランジスタＮ２１〜Ｎ２４は、それぞれ対応するビット線に隣接して形成される。更に、スイッチ手段２６のＰＭＯＳトランジスタＰ２０はＮＭＯＳトランジスタＮ２１とＮ２２との間に、ＰＭＯＳトランジスタＰ２１はＮＭＯＳトランジスタＮ２３とＮ２４との間に形成される。ＮＭＯＳトランジスタＮ２１〜Ｎ２４、ＰＭＯＳトランジスタＰ２０、Ｐ２１の向きを、図４に示すように同一方向にそろえることで、トランジスタの配置効率を上げることができる。
【００８１】
また、図４に示すように、各ＳＲＡＭセルのＮＭＯＳトランジスタＣＮ０、ＣＮ１のソースに接続される接地端子ＧＮＤの配線を、プルダウン手段１２７のＮＭＯＳトランジスタＮ２１〜Ｎ２４のソースに接続される接地端子ＧＮＤの配線と共用できる。また、ＮＭＯＳトランジスタＮ２１〜Ｎ２４のそれぞれのドレインが、対応するビット線に対して容易に接続することができる。また、各ＳＲＡＭセルのＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースに接続されるセルＶＤＤ線ＣＶ０、ＣＶ１と、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１のドレインとを容易に接続することができる。
【００８２】
このため、接地端子ＧＮＤの配線、セルＶＤＤ線の配線や、各トランジスタの配置効率が上がるため、より小面積でＳＲＡＭ回路をレイアウトすることが可能となる。なお、図４では第１の領域ＳＰ＿ＡＲＥＡが、セルアレイエリアＣＡ＿ＡＲＥＡと隣接して配置されているが、ビット線対ＢＬ０、／ＢＬ０及びＢＬ１、／ＢＬ１が延在する方向であれば隣接されなくてもよい。
【００８３】
また、例えば、図５に示すように、ビット線の延在方向に、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１と、プルダウン手段１２７のＮＭＯＳトランジスタＮ２１〜Ｎ２４と隣接して配置してもよい。このようなレイアウトにより、各配線や各トランジスタの配置効率を図４と同様に保ったままスイッチ手段２６やプルダウン手段１２７の駆動能力を向上させることが可能となる。
【００８４】
以上のような本実施の形態１のＳＲＡＭ回路１００は、ＳＲＡＭセルが非選択状態、且つ、電源端子ＶＤＤからフローティング状態となっているときに、セルノードが保持しているデータの値と逆の値となる電圧レベルを、対応するビット線に印加する。こうすることで、従来技術で検出できなかったアクセストランジスタリークを含め、セルノードリーク、ドライバトランジスタリークの少なくとも１つがＳＲＡＭセルに存在する場合、その不良を検出することが可能となる。このため、従来技術にあったＳＲＡＭセルの動作マージンが低下（品質が低下）したＳＲＡＭ回路が出荷される問題を解決することが可能となる。
【００８５】
また、スイッチ手段２６、プルダウン手段１２７を、図４、図５に示すような、セルアレイ領域に隣接した第１の領域に形成することで、レイアウト面積の増加を抑制することが可能である。
【００８６】
発明の実施の形態２
【００８７】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態１と同様、本発明をＳＲＡＭ回路に適用したものである。
【００８８】
図６に本実施の形態２にかかるＳＲＡＭ回路２００の構成を示す。図６に示すように、ＳＲＡＭ回路２００は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路２１２と、読出し回路１３と、書き込み回路１４と、行選択回路１２５と、スイッチ手段２６とを有する。
【００８９】
なお、図６に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。更に、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１の構成は、図３０と同様である。本実施の形態２は、実施の形態１からプルダウン手段１２７を削減し、列選択回路１２を列選択回路２１２に変更した構成となっている。これに伴い実施の形態１から動作も変更されている。よって、その変更された構成と動作を中心に説明を行い、実施の形態１と同様の部分は説明を省略する。
【００９０】
列選択回路２１２は、ＮＡＮＤ回路ＮＡＮＤ２０〜ＮＡＮＤ２３を有する。列選択回路２１２は、反転テスト信号／ＴＥＳＴがハイレベルの場合、入力したアドレス信号ＡＤに応じて列選択信号ＹＳ０、ＹＳ１の一方を活性化させる。反転テスト信号／ＴＥＳＴがロウレベルの場合、アドレス信号ＡＤにかかわらず強制的に、列選択信号ＹＳ０、ＹＳ１全てを活性化させる。このため、反転テスト信号／ＴＥＳＴがロウレベルのとき、ビット線対ＢＬ０、／ＢＬ０、及び、ＢＬ１、／ＢＬ１が全て選択される。
【００９１】
ＮＡＮＤ回路ＮＡＮＤ２２、ＮＡＮＤ２３は、アドレス信号ＡＤを入力する。ＮＡＮＤ回路ＮＡＮＤ２０は、一方の入力にＮＡＮＤ回路ＮＡＮＤ２２の出力、他方の入力に反転テスト信号／ＴＥＳＴを入力し、列選択信号ＹＳ０を出力する。ＮＡＮＤ回路ＮＡＮＤ２１は、一方の入力にＮＡＮＤ回路ＮＡＮＤ２３の出力、他方の入力に反転テスト信号／ＴＥＳＴを入力し、列選択信号ＹＳ１を出力する。
【００９２】
図７に、ＳＲＡＭ回路２００の動作タイミングチャートを示す。図７に示すように、時刻ｔ１〜ｔ２のプリライト期間において、ＳＲＡＭ回路２００に、ロウレベルのテスト信号ＴＥＳＴ（反転テスト信号／ＴＥＳＴはハイレベル）、値が「０」の入力データＤｉｎが入力される。そして、アドレス信号ＡＤに応じて、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１が、順に選択され、「０」のデータが書き込まれる。
【００９３】
時刻ｔ２〜ｔ３のストレス印加期間において、テスト信号ＴＥＳＴをハイレベル（反転テスト信号／ＴＥＳＴはロウレベル）とする。このとき、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となる。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【００９４】
また、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的にワード信号ＷＬ０、ＷＬ１が非活性化される。よって、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て非選択状態となり、全てのＳＲＡＭセルのＮＭＯＳトランジスタＣＮ２、ＣＮ３がオフ状態となる。更に、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的に列選択信号ＹＳ０、ＹＳ１が活性化（ハイレベル）される。よって、全ビット線対が選択され、書き込み回路１４と接続される。
【００９５】
これと同時に、入力データＤｉｎの値が「１」となるため、ビット線ＢＬ０及びＢＬ１にはハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１にはロウレベル（ＧＮＤ）が印加される。
【００９６】
ここで、このストレス印加期間において、もし何れかのＳＲＡＭセルにセルノードリークが存在している場合、セルノードＮＤ１の電位がセルリークにより引き下げられる。このため、ＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００９７】
更に、ドライバトランジスタであるＮＭＯＳトランジスタＣＮ０、ＣＮ１にドライバトランジスタリークが存在する場合であっても、ソースが接地端子ＧＮＤに接続されているため、セルノードＮＤ１の電位が引き下げられる。このため、やはりＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００９８】
また更に、アクセストランジスタであるＮＭＯＳトランジスタＣＮ２、ＣＮ３にアクセストランジスタリークが存在する場合であっても、ビット線／ＢＬ０、／ＢＬ１が接地電圧ＧＮＤとなっているため、セルノードＮＤ１の電位が引き下げられる。このため、やはりＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。これは、セルノードＮＤ１が保持しているデータの値と逆の値の電圧レベルをビット線／ＢＬ０、／ＢＬ１に印加することで引き起こされる現象である。
【００９９】
以上から、本実施の形態２も実施の形態１と同様、もし何れかのＳＲＡＭセルに、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つ存在する場合、セルノードＮＤ１の電位が引き下げられ、記憶されたデータ「１」が破壊され、データ「０」に反転する。
【０１００】
次に、時刻ｔ３〜ｔ４のデータチェック期間、通常の読み出し動作にて、順に各ＳＲＡＭセルの記憶データを読み出す。このとき、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つよってデータが破壊されたＳＲＡＭセルからの読み出しデータＤｏｕｔの値が「１」となっている。このため、このＤｏｕｔの値により、セルノードＮＤ１のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１０１】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１０２】
図８に、図７で説明したリークテストの動作フローチャートを示す。図７に示すように、まず、書き込みデータＤｉｎを例えば「０」にセットする（Ｓ１０１）。次に、プリライトの初期アドレスを、例えばＡＤ＝０とする（Ｓ１０２）。そして、書き込みデータを各ＳＲＡＭセルに順に書き込む（Ｓ１０３〜Ｓ１０５）。なお、このステップＳ１０１〜Ｓ１０５までがプリライト期間となる。全てのＳＲＡＭセルにデータを書き込んだ場合（Ｓ１０５ＹＥＳ）、プリライト期間が終了する。
【０１０３】
次に、テスト信号ＴＥＳＴの値を「１」（ハイレベル）、且つ、入力データＤｉｎの値を「１」とする（Ｓ１０６）。このことにより、全ＳＲＡＭセルが非選択、且つ、全ビット線が選択され書き込み回路１４に接続される。そして、書き込み回路１４がビット線ＢＬ０及びＢＬ１をハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１をロウレベル（ＧＮＤ）とする。また、各ＳＲＡＭセルがフローティング状態となる。そして、セルリークがある場合には該当ＳＲＡＭセルのデータの値が破壊（反転）される。なお、このステップＳ１０６がストレス印加期間となる。
【０１０４】
次に、データチェックの初期アドレスを、例えばＡＤ＝０とする（Ｓ１０７）。そして、ＳＲＡＭセルの保持データを、順に出力データＤｏｕｔとして読み出す（Ｓ１０８〜Ｓ１１１）。そして、そのデータ読み出しループにおいて、出力データＤｏｕｔの値が入力データＤｉｎの値と異なるかをチェックする（Ｓ１０９）。そして、データが破壊され、Ｄｏｕｔ＝Ｄｉｎでない場合（Ｓ１０９ＮＯ）、セルリークを有する不良ＳＲＡＭセルが存在すると判定される（Ｓ１１２）。逆に、全てのＳＲＡＭセルからの出力データＤｏｕｔが正常、つまり、Ｄｏｕｔ＝Ｄｉｎ＝０である場合は、データ読み出しループ終了後、不良ＳＲＡＭセルが存在せず良品と判定され、テストを終了する。
【０１０５】
なお、上記動作例でも、書き込みデータＤｉｎを「０」として説明したが、書き込みデータＤｉｎを「１」としてもよい。以上のような動作により、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセストランジスタの全てが検出可能となる。
【０１０６】
本実施の形態２のＳＲＡＭ回路２００が配置されるＬＳＩは、ＳＲＡＭ回路１００が２００となる以外は、図２のものと基本的に同様である。但し、図７、図８で説明したように、ストレス印加期間にＢＩＳＴ回路１０２からＳＲＡＭ回路２００に、プリライト期間と逆の値の入力データＤｉｎが印加される点が異なる。
【０１０７】
以上のような本実施の形態２のＳＲＡＭ回路２００では、ストレス印加期間に、全ビット線が選択され、同時にプリライト期間と逆の値のデータが全てのビット線に印加される。このことにより、所望のビット線を接地電圧ＧＮＤにプルダウンすることができ、実施の形態１と同様、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となり、更に、実施の形態１のＳＲＡＭ回路１００と比較してプルダウン手段１２７が不要となるため、回路面積の削減が同時に可能となる。
【０１０８】
発明の実施の形態３
【０１０９】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３も、実施の形態２と同様、本発明をＳＲＡＭ回路に適用したものである。
【０１１０】
図９に本実施の形態３にかかるＳＲＡＭ回路３００の構成を示す。図９に示すように、ＳＲＡＭ回路３００は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路２１２と、読出し回路１３と、書き込み回路１４と、行選択回路１２５と、スイッチ手段２６と、リーク検出手段３２７とを有する。
【０１１１】
なお、図９に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。更に、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１の構成は、図３０と同様である。本実施の形態３は、実施の形態２のスにリーク検出手段３２７を追加した構成となっている。これに伴い実施の形態２から動作も変更されている。よって、その変更された構成と動作を中心に説明を行い、実施の形態２と同様の部分は説明を省略する。
【０１１２】
リーク検出手段３２７は、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１に、セルリークが存在する場合、ロウレベル、もしくは、少なくともハイレベル（ＶＤＤ）とならない電圧信号Ｖｏｕｔ０を出力する。また、ＳＲＡＭセルＣＥＬＬ１０、ＣＥＬＬ１１に、セルリークが存在する場合も、ロウレベル、もしくは、少なくともハイレベル（ＶＤＤ）とならない電圧信号Ｖｏｕｔ１を出力する。
【０１１３】
リーク検出手段３２７は、抵抗Ｒ３０、Ｒ３１を有する。抵抗Ｒ３０は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０との間に接続される。抵抗Ｒ３１は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ１との間に接続される。抵抗Ｒ３０、Ｒ３１の抵抗値は、ＰＭＯＳトランジスタＰ２０、Ｐ２１のオン抵抗に比べて十分大きい。このため、オン状態のＰＭＯＳトランジスタＰ２０、Ｐ２１は、ＳＲＡＭセルに対する駆動電源の供給を行うことができるが、抵抗Ｒ３０、Ｒ３１経由によるＳＲＡＭセルに対する駆動電源の供給はできない。つまり、ＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか１つが存在する場合、ＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態では、ＳＲＡＭセルへの駆動電源の供給が停止しているため、保持データの維持が不可能となり、データが破壊（反転）される。
【０１１４】
ＰＭＯＳトランジスタＰ２０、抵抗Ｒ３０、セルＶＤＤ線ＣＶ０の接続ノードからはテスト結果信号Ｖｏｕｔ０が出力される。ＰＭＯＳトランジスタＰ２１、抵抗Ｒ３１、セルＶＤＤ線ＣＶ１の接続ノードからはテスト結果信号Ｖｏｕｔ１が出力される。
【０１１５】
図１０に、ＳＲＡＭ回路３００が配置されるＬＳＩの構成を示す。図１０に示すように、ＳＲＡＭ回路３００は、ＢＩＳＴ回路１０２と同一のＬＳＩ１０１上に配置され、リークテストが行われる。ＢＩＳＴ回路１０２からＳＲＡＭ回路３００に、テスト信号ＴＥＳＴ、ＷＲＩＴＥ／ＲＥＡＤ信号等の制御信号、入力データＤｉｎ、アドレス信号ＡＤが印加される。また、ＳＲＡＭ回路３００からＢＩＳＴ回路１０２に、出力データＤｏｕｔ、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ２が出力される。
【０１１６】
次に、図１１に、ＳＲＡＭ回路３００のレイアウト例を示す。なお、実施の形態１の図４との違いは、第１の領域ＳＰ＿ＡＲＥＡのレイアウト構成であり、その他の部分は図４と同様であるため、ここでの説明は省略する。
【０１１７】
第１の領域ＳＰ＿ＡＲＥＡには、スイッチ手段２６とリーク検出手段３２７とが形成されている。図１１に示すように、第１の領域ＳＰ＿ＡＲＥＡは、ビット線対ＢＬ０、／ＢＬ０及びＢＬ１、／ＢＬ１が延在する方向に、上記セルアレイエリアＣＡ＿ＡＲＥＡに隣接して形成される。この第１の領域ＳＰ＿ＡＲＥＡに、図１１に示すように、抵抗Ｒ３０とＰＭＯＳトランジスタＰ２０、及び、抵抗Ｒ３１とＰＭＯＳトランジスタＰ２１を隣接して形成することで、電源端子ＶＤＤ線を抵抗とトランジスタで共有でき、素子の配置効率を上げることができる。
【０１１８】
また、各ＳＲＡＭセルのＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースに接続されるセルＶＤＤ線ＣＶ０、ＣＶ１と、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１のドレインとを容易に接続することができる。こように、セルＶＤＤ線の配線や、各トランジスタの配置効率が上がるため、より小面積でＳＲＡＭ回路をレイアウトすることが可能となる。
【０１１９】
図１２に、ＳＲＡＭ回路３００の動作タイミングチャートを示す。図１２に示すように、時刻ｔ１〜ｔ２のプリライト期間において、ＳＲＡＭ回路３００に、ロウレベルのテスト信号ＴＥＳＴ（反転テスト信号／ＴＥＳＴはハイレベル）、値が「０」の入力データＤｉｎが入力される。そして、アドレス信号ＡＤに応じて、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１が、順に選択され、「０」のデータが書き込まれる。
【０１２０】
時刻ｔ２〜ｔ３のストレス印加期間において、テスト信号ＴＥＳＴをハイレベル（反転テスト信号／ＴＥＳＴはロウレベル）とする。このとき、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となる。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【０１２１】
また、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的にワード信号ＷＬ０、ＷＬ１が非活性化される。よって、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て非選択状態となり、全てのＳＲＡＭセルのＮＭＯＳトランジスタＣＮ２、ＣＮ３がオフ状態となる。更に、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的に列選択信号ＹＳ０、ＹＳ１が活性化（ハイレベル）される。よって、全ビット線対が選択され、書き込み回路１４と接続される。
【０１２２】
これと同時に、入力データＤｉｎの値が「１」となるため、ビット線ＢＬ０及びＢＬ１にはハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１にはロウレベル（ＧＮＤ）が印加される。
【０１２３】
ここで、このストレス印加期間において、全てのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークが存在しなければ、各ＳＲＡＭセルがハイインピーダンス状態となっており、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧に変化が起きずハイレベル（電源電圧ＶＤＤ）のまま維持される。
【０１２４】
しかし、このストレス印加期間において、もし何れかのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか１つが存在する場合、抵抗Ｒ３０もしくはＲ３１を経由してセルノードＮＤ１に電流が流れる。このため、抵抗Ｒ３０、Ｒ３１に電圧降下が生じ、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧が低下する。
【０１２５】
このため、時刻ｔ２〜ｔ３のストレス印加期間と同時に、このテスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧低下により、セルノードＮＤ１のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。なお、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧低下によるＳＲＡＭセルのセルリークのチェックを行う期間をリークチェック期間と称す。
【０１２６】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１２７】
図１３に、図１２で説明したリークテストの動作フローチャートを示す。図１３に示すように、まず、書き込みデータＤｉｎを例えば「０」にセットする（Ｓ３０１）。次に、プリライトの初期アドレスを、例えばＡＤ＝０とする（Ｓ３０２）。そして、書き込みデータを各ＳＲＡＭセルに順に書き込む（Ｓ３０３〜Ｓ３０５）。なお、このステップＳ３０１〜Ｓ３０５までがプリライト期間となる。全てのＳＲＡＭセルにデータを書き込んだ場合（Ｓ３０５ＹＥＳ）、プリライト期間が終了する。
【０１２８】
次に、テスト信号ＴＥＳＴの値を「１」（ハイレベル）、且つ、入力データＤｉｎの値を「１」とする（Ｓ３０６）。このことにより、全ＳＲＡＭセルが非選択、且つ、全ビット線が選択され書き込み回路１４に接続される。そして、書き込み回路１４がビット線ＢＬ０及びＢＬ１をハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１をロウレベル（ＧＮＤ）とする。また、各ＳＲＡＭセルがフローティング状態となる。
【０１２９】
そして、このテスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧が電源電圧ＶＤＤ（ハイレベル）か否かをチェックする（Ｓ３０７）。ここで、セルリークがある場合には、対応するテスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧が低下し、電源電圧ＶＤＤ（ハイレベル）ではなくなる（Ｓ３０７ＮＯ）。このため、セルリークを有する不良ＳＲＡＭセルが存在すると判定される（Ｓ３０８）。逆に、セルリークがない場合には、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧が電源電圧ＶＤＤ（ハイレベル）のままである（Ｓ３０７ＹＥＳ）。このため、不良ＳＲＡＭセルが存在せず良品と判定され、テストを終了する。
【０１３０】
なお、上記動作例でも、書き込みデータＤｉｎを「０」として説明したが、書き込みデータＤｉｎを「１」としてもよい。以上のような動作により、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となる。
【０１３１】
従って、上述したように全ＳＲＡＭセルのセルリーク有無がリークチェック期間で同時判定できるため、実施の形態１、２の１ＳＲＡＭセルごとに、全セル行っていたデータ読み出しループを行う期間が不要となる。
【０１３２】
以上のような本実施の形態３のＳＲＡＭ回路３００では、全ＳＲＡＭセルのセルリーク有無をテスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１により、一度に同時判定できる。このため、実施の形態１、２と同様、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となり、更に、実施の形態１、２で必要だったデータ読み出しループを行う必要がなく、大幅なリークテスト時間の短縮が可能となる。
【０１３３】
発明の実施の形態４
【０１３４】
以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。この実施の形態４も、実施の形態３と同様、本発明をＳＲＡＭ回路に適用したものである。
【０１３５】
図１４に本実施の形態４にかかるＳＲＡＭ回路４００の構成を示す。図１４に示すように、ＳＲＡＭ回路４００は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路１２と、読出し回路１３と、書き込み回路１４と、行選択回路１２５と、スイッチ手段２６とを有する。
【０１３６】
なお、図１４に示された符号のうち、図９と同じ符号を付した構成は、図９と同じか又は類似の構成を示している。更に、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１の構成は、図３０と同様である。本実施の形態４は、実施の形態３のリーク検出手段３２７をリーク検出手段４２７に変更した構成となっている。よって、その変更された構成と動作を中心に説明を行い、実施の形態３と同様の部分は説明を省略する。
【０１３７】
リーク検出手段４２７は、ＰＭＯＳトランジスタＰ４０、Ｐ４１と、抵抗Ｒ３０、Ｒ３１とを有する。
【０１３８】
抵抗Ｒ３０は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０との間に接続される。抵抗Ｒ３１は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ１との間に接続される。
【０１３９】
ＰＭＯＳトランジスタＰ２０、抵抗Ｒ３０、セルＶＤＤ線ＣＶ０の接続ノードをノードＮ４０とする。ＰＭＯＳトランジスタＰ２１、抵抗Ｒ３１、セルＶＤＤ線ＣＶ１の接続ノードをノードＮ４１とする。
【０１４０】
ＰＭＯＳトランジスタＰ４０は、電源端子ＶＤＤとノードＮ４２との間に接続される。また、ゲートがノードＮ４０に接続される。ＰＭＯＳトランジスタＰ４１は、電源端子ＶＤＤとノードＮ４２との間に接続される。また、ゲートがノードＮ４１に接続される。
【０１４１】
負荷抵抗Ｒ４１が、ノードＮ４２と接地端子ＧＮＤとの間に接続される。ノードＮ４２の電圧がテスト結果信号Ｖｏｕｔとなる。ＰＭＯＳトランジスタＰ４０、Ｐ４１がオフ状態では、負荷抵抗Ｒ４１によりノードＮ４２の電圧が接地電圧ＧＮＤ（ロウレベル）にプルダウンされる。
【０１４２】
図１５に、ＳＲＡＭ回路４００の動作タイミングチャートを示す。図１５に示すように、時刻ｔ１〜ｔ２のプリライト期間において、ＳＲＡＭ回路４００に、ロウレベルのテスト信号ＴＥＳＴ（反転テスト信号／ＴＥＳＴはハイレベル）、値が「０」の入力データＤｉｎが入力される。そして、アドレス信号ＡＤに応じて、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１が、順に選択され、「０」のデータが書き込まれる。また、テスト信号ＴＥＳＴがロウレベルのため、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオン状態となり、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、電源端子ＶＤＤとが電気的に接続される。このため、ＰＭＯＳトランジスタＰ４０、Ｐ４１がオフ状態となり、ノードＮ４２が接地電圧ＧＮＤ、つまり、テスト結果信号Ｖｏｕｔがロウレベルとなる。
【０１４３】
時刻ｔ２〜ｔ３のストレス印加期間において、テスト信号ＴＥＳＴをハイレベル（反転テスト信号／ＴＥＳＴはロウレベル）とする。このとき、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となる。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【０１４４】
また、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的にワード信号ＷＬ０、ＷＬ１が非活性化される。よって、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て非選択状態となり、全てのＳＲＡＭセルのＮＭＯＳトランジスタＣＮ２、ＣＮ３がオフ状態となる。更に、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的に列選択信号ＹＳ０、ＹＳ１が活性化（ハイレベル）される。よって、全ビット線対が選択され、書き込み回路１４と接続される。
【０１４５】
これと同時に、入力データＤｉｎの値が「１」となるため、ビット線ＢＬ０及びＢＬ１にはハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１にはロウレベル（ＧＮＤ）が印加される。
【０１４６】
ここで、このストレス印加期間において、全てのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークが存在しなければ、各ＳＲＡＭセルがハイインピーダンス状態となっており、ノードＮ４０、Ｎ４１の電圧が低下しない。このため、ＰＭＯＳトランジスタＰ２０、Ｐ２１のオン状態とならず、ノードＮ４２の電圧も変化しない。つまり、テスト結果信号Ｖｏｕｔがロウレベルを維持される。
【０１４７】
しかし、もし何れかのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか１つが存在する場合、ノードＮ４０、Ｎ４１の一方、もしくは両方の電圧が低下する。そして、ＰＭＯＳトランジスタＰ２０、Ｐ２１の一方、もしくは両方がオン状態となり、ノードＮ４２の電圧が上昇する。つまり、テスト結果信号Ｖｏｕｔがハイレベルとなる。
【０１４８】
このため、時刻ｔ２〜ｔ３のストレス印加期間と同時に、このテスト結果信号Ｖｏｕｔ一つだけで、セルノードＮＤ１のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。なお、テスト結果信号ＶｏｕｔによるＳＲＡＭセルのセルリークのチェックを行う期間をリークチェック期間と称す。
【０１４９】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１５０】
図１６に、図１５で説明したリークテストの動作フローチャートを示す。図１６に示すように、まず、書き込みデータＤｉｎを例えば「０」にセットする（Ｓ４０１）。次に、プリライトの初期アドレスを、例えばＡＤ＝０とする（Ｓ４０２）。そして、書き込みデータを各ＳＲＡＭセルに順に書き込む（Ｓ４０３〜Ｓ４０５）。なお、このステップＳ４０１〜Ｓ４０５までがプリライト期間となる。全てのＳＲＡＭセルにデータを書き込んだ場合（Ｓ４０５ＹＥＳ）、プリライト期間が終了する。
【０１５１】
次に、テスト信号ＴＥＳＴの値を「１」（ハイレベル）、且つ、入力データＤｉｎの値を「１」とする（Ｓ４０６）。このことにより、全ＳＲＡＭセルが非選択、且つ、全ビット線が選択され書き込み回路１４に接続される。そして、書き込み回路１４がビット線ＢＬ０及びＢＬ１をハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１をロウレベル（ＧＮＤ）とする。また、各ＳＲＡＭセルがフローティング状態となる。
【０１５２】
そして、このテスト結果信号Ｖｏｕｔがロウレベルか否かをチェックする（Ｓ４０７）。ここで、セルリークがある場合には、ノードＮ４２の電圧が上昇し、テスト結果信号Ｖｏｕｔがロウレベルではなくなる（Ｓ４０７ＮＯ）。このため、セルリークを有する不良ＳＲＡＭセルが存在すると判定される（Ｓ４０８）。逆に、セルリークがない場合には、テスト結果信号Ｖｏｕｔがロウレベルのままである（Ｓ４０７ＹＥＳ）。このため、不良ＳＲＡＭセルが存在せず良品と判定され、テストを終了する。
【０１５３】
なお、上記動作例でも、書き込みデータＤｉｎを「０」として説明したが、書き込みデータＤｉｎを「１」としてもよい。以上のような動作により、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となる。
【０１５４】
従って、実施の形態３と同様、全ＳＲＡＭセルのセルリーク有無がリークチェック期間で同時判定できるため、実施の形態１、２の１ＳＲＡＭセルごとに、全セル行っていたデータ読み出しループを行う期間が不要となる。更に、実施の形態３で、２個必要だったテスト結果信号が、一つだけでよくなり、図１７に示すように、ＳＲＡＭ回路４００の出力端子、ＢＩＳＴ回路１０２の入力端子数、更には、ＳＲＡＭ回路４００とＢＩＳＴ回路１０２とを接続する配線の数も削減することが可能となる。
【０１５５】
次に、図１８に、ＳＲＡＭ回路４００のレイアウト例を示す。なお、実施の形態３の図１１との違いは、第１の領域ＳＰ＿ＡＲＥＡのレイアウト構成であり、その他の部分は図１１と同様であるため、ここでの説明は省略する。
【０１５６】
第１の領域ＳＰ＿ＡＲＥＡには、スイッチ手段２６とリーク検出手段４２７が形成されている。図１８に示すように、第１の領域ＳＰ＿ＡＲＥＡは、ビット線対ＢＬ０、／ＢＬ０及びＢＬ１、／ＢＬ１が延在する方向に、上記セルアレイエリアＣＡ＿ＡＲＥＡに隣接して形成される。
【０１５７】
この第１の領域ＳＰ＿ＡＲＥＡに、図１８に示すように、抵抗Ｒ３０とＰＭＯＳトランジスタＰ２０、Ｐ４０、及び、抵抗Ｒ３１とＰＭＯＳトランジスタＰ２１、Ｐ４１を隣接して形成することで、電源端子ＶＤＤ線を抵抗とトランジスタで共有でき、素子の配置効率を上げることができる。
【０１５８】
また、実施の形態３と同様、各ＳＲＡＭセルのＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースに接続されるセルＶＤＤ線ＣＶ０、ＣＶ１と、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１のドレインとを容易に接続することができる。こように、セルＶＤＤ線の配線や、各トランジスタの配置効率が上がるため、より小面積でＳＲＡＭ回路をレイアウトすることが可能となる。
【０１５９】
以上のような本実施の形態４のＳＲＡＭ回路４００では、全ＳＲＡＭセルのセルリーク有無をテスト結果信号Ｖｏｕｔにより、一度に同時判定できる。このため、実施の形態３と同様、データ読み出しループを行う必要がなく、大幅なリークテスト時間の短縮が可能となる。
【０１６０】
更には、実施の形態３では、リーク検出手段３２７の抵抗とセルＶＤＤ線との接続ノードの電圧を直接テスト結果信号としていたが、本実施の形態４では、抵抗、セルＶＤＤ線の接続ノード（図１４のノードＮ４０、Ｎ４１）の電圧を新たに追加したＰＭＯＳトランジスタＰ４０、Ｐ４１で検知している。そして、その検知結果であるノードＮ４２の電圧を、１つのテスト結果信号Ｖｏｕｔとして出力する。このため、ＳＲＡＭ回路４００、ＢＩＳＴ回路１０２の双方の端子数及びその接続配線の数を削減することができ、回路規模の削減が可能となる。
【０１６１】
発明の実施の形態５
【０１６２】
以下、本発明を適用した具体的な実施の形態５について、図面を参照しながら詳細に説明する。この実施の形態５も、実施の形態５と同様、本発明をＳＲＡＭ回路に適用したものである。
【０１６３】
図１９に本実施の形態５にかかるＳＲＡＭ回路５００の構成を示す。図１９に示すように、ＳＲＡＭ回路５００は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路１２と、読出し回路１３と、書き込み回路１４と、行選択回路５２５と、スイッチ手段２６と、リーク検出手段４２７と、ＮＯＲ回路ＮＯＲ５１と、ＯＲ回路ＯＲ５２と、インバータ回路ＩＶ５１とを有する。
【０１６４】
なお、図１９に示された符号のうち、図１４と同じ符号を付した構成は、図１４と同じか又は類似の構成を示している。更に、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１の構成は、図３０と同様である。本実施の形態５は、実施の形態４の行選択回路１２５を行選択回路５２５に変更し、ＮＯＲ回路ＮＯＲ５１と、ＯＲ回路ＯＲ５２と、インバータ回路ＩＶ５１を追加した構成となっている。また、入力信号として、テスト信号ＴＥＳＴの他に、プリライト信号ＰＷと、遅延プリライト信号ＰＷｄｅｌｙが追加されている。よって、その変更された構成と動作を中心に説明を行い、実施の形態４と同様の部分は説明を省略する。
【０１６５】
ＮＯＲ回路ＮＯＲ５１は、テスト信号ＴＥＳＴと遅延プリライト信号ＰＷｄｅｌｙを入力し、演算結果を制御信号Ｓ１として出力する。この制御信号Ｓ１は、列選択回路２１２のＮＡＮＤ回路ＮＡＮＤ２０、ＮＡＮＤ２１に入力される。つまり、実施の形態３の反転テスト信号／ＴＥＳＴの替わりに列選択回路２１２に入力される。
【０１６６】
よって、列選択回路２１２は、制御信号Ｓ１がハイレベルの場合、入力したアドレス信号ＡＤに応じて列選択信号ＹＳ０、ＹＳ１の一方を活性化させる。制御信号Ｓ１がロウレベルの場合、アドレス信号ＡＤにかかわらず強制的に、列選択信号ＹＳ０、ＹＳ１全てを活性化させる。このため、制御信号ＳＩがロウレベルのとき、ビット線対ＢＬ０、／ＢＬ０、及び、ＢＬ１、／ＢＬ１が全て選択される。
【０１６７】
ＯＲ回路ＯＲ５２は、テスト信号ＴＥＳＴとプリライト信号ＰＷを入力し、演算結果を制御信号Ｓ２として出力する。この制御信号Ｓ２は、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１のゲートに入力される。つまり、実施の形態３のテスト信号ＴＥＳＴの替わりにスイッチ手段２６に入力される。
【０１６８】
インバータ回路ＩＶ５１は、遅延プリライト信号ＰＷｄｅｌｙの反転信号である反転遅延プリライト信号／ＰＷｄｅｌｙを生成する。
【０１６９】
行選択回路５２５は、ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１、ＮＡＮＤ５０、ＮＡＮＤ５１を有する。
【０１７０】
ＮＡＮＤ回路ＮＡＮＤ５０、ＮＡＮＤ５１は、それぞれＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１の出力と、反転遅延プリライト信号／ＰＷｄｅｌｙを入力し、演算結果をワード信号ＷＬ０、ＷＬ１として出力する。ＮＡＮＤ回路ＮＡＮＤ５０、ＮＡＮＤ５１は、反転遅延プリライト信号／ＰＷｄｅｌｙがハイレベルの場合、ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１の出力にかかわらず強制的に、ワード信号ＷＬ０、ＷＬ１を活性化させる。活性化されたワード信号ＷＬ０、ＷＬ１により、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て選択状態となる。
【０１７１】
ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１は、反転遅延プリライト信号／ＰＷｄｅｌｙがロウレベルの場合、それぞれ入力したアドレス信号ＡＤに応じて、ＮＡＮＤ回路ＮＡＮＤ５０、ＮＡＮＤ５１を経由し、ワード信号ＷＬ０、ＷＬ１を活性化させる。
【０１７２】
図２０に、ＳＲＡＭ回路５００が配置されるＬＳＩの構成を示す。図２０に示すように、ＳＲＡＭ回路５００は、ＢＩＳＴ回路１０２と同一のＬＳＩ１０１上に配置され、リークテストが行われる。ＢＩＳＴ回路１０２からＳＲＡＭ回路５００に、テスト信号ＴＥＳＴ、プリライト信号ＰＷ、遅延プリライト信号ＰＷｄｅｌｙ、ＷＲＩＴＥ／ＲＥＡＤ信号等の制御信号、入力データＤｉｎ、アドレス信号ＡＤが印加される。また、ＳＲＡＭ回路３００からＢＩＳＴ回路１０２に、出力データＤｏｕｔ、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ２が出力される。
【０１７３】
なお、遅延プリライト信号ＰＷｄｅｌｙは、プリライト信号ＰＷを分周器等で、分周することにより容易に生成可能である。この分周器はＢＩＳＴ回路１０２側に配置しても、ＳＲＡＭ回路５００側に配置してもかまわない。ＳＲＡＭ回路５００側に配置する場合は、遅延プリライト信号ＰＷｄｅｌｙに対応するＢＩＳＴ回路１０２、ＳＲＡＭ回路５００の端子、配線数を削減できる。
【０１７４】
図２１に、ＳＲＡＭ回路５００の動作タイミングチャートを示す。図２１に示すように、プリライト期間の時刻ｔ１〜ｔ２において、入力データＤｉｎの値が「０」にセットされ、プリライト信号ＰＷ及び遅延プリライト信号ＰＷｄｅｌｙがハイレベル、テスト信号ＴＥＳＴがロウレベル（反転テスト信号／ＴＥＳＴがハイレベル）となる。このとき、制御信号Ｓ１、Ｓ２がハイレベルになる。
【０１７５】
制御信号Ｓ１がハイレベルとなるため、列選択回路２１２から出力される列選択信号ＹＳ０、ＹＳ１が活性化され、全ビット線対が選択される。また、遅延プリライト信号ＰＷｄｅｌｙがハイレベルとなるため、行選択回路５２５から出力されるワード線ＷＬ０、ＷＬ１が活性化され全ＳＲＡＭセルが選択される。
【０１７６】
このとき、書き込み回路１４には、値が「０」の入力データＤｉｎが入力されており、全ＳＲＡＭセルにデータ「０」を書き込む。
【０１７７】
しかし、通常のＳＲＡＭセルに対するデータ書き込み動作において、書き込み回路１４でセルアレイ全てのＳＲＡＭセルにデータを書き込むドライブ能力は想定されていない。このため、全ＳＲＡＭセルの負荷素子（本例ではＰＭＯＳトランジスタＣＰ０）に流れる電流を引き抜き、セルノードＮＤ０の電圧レベルを十分にロウレベル（ＧＮＤ）にプルダウンすることができない。
【０１７８】
但し、この期間ｔ１〜ｔ２において、制御信号Ｓ２がハイレベルとなるため、ＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となっている。よって、セルＶＤＤ線ＶＣ０、ＶＣ１には抵抗Ｒ３０、Ｒ３１を介してしか電源端子ＶＤＤから電圧が供給されない。このため、全ＳＲＡＭセルの負荷素子（本例ではＰＭＯＳトランジスタＣＰ０）に流れる電流も小さくなっている。よって、書き込み回路１４のドライブ能力でも、全ＳＲＡＭセルの負荷素子に流れる電流を引き抜くことが可能となり、セルノードＮＤ０の電圧レベルを十分にロウレベルにプルダウンすることができる。よって、全ＳＲＡＭセルが選択された状態であっても、データ「０」を全ＳＲＡＭセルに書き込むことが可能となる。
【０１７９】
次に、プリライト期間の時刻ｔ２〜ｔ３において、遅延プリライト信号ＰＷｄｅｌｙがハイレベルのままだが、プリライト信号ＰＷがロウレベルとなる。このとき、制御信号Ｓ２がロウレベルになる。制御信号Ｓ２がロウレベルとなるため、ＰＭＯＳトランジスタＰ２０、Ｐ２１がオン状態となり、セルＶＤＤ線ＶＣ０、ＶＣ１を介して、全ＳＲＡＭセルに駆動電源が供給される。上述したプリライト期間の時刻ｔ１〜ｔ２では、セルノードＮＤ１に関しても、書き込み回路１４のドライブ能力では、全ＳＲＡＭセルに対して十分ハイレベルにプルアップできていなかった。しかし、時刻ｔ２〜ｔ３では、セルＶＤＤ線ＶＣ０、ＶＣ１に電源電圧ＶＤＤが印加されることで、十分でなかったセルノードＮＤ１の電圧レベルを十分ハイレベル（ＶＤＤ）に上げることができる。全ＳＲＡＭセルに対しデータ「０」を書き込んだプリライト期間を終了する。
【０１８０】
次に、時刻ｔ３〜ｔ４のストレス印加期間において、テスト信号ＴＥＳＴをハイレベル（反転テスト信号／ＴＥＳＴはロウレベル）、遅延プリライト信号ＰＷｄｅｌｙをロウレベルとする。このため、ワード線ＷＬ０、ＷＬ１が非活性化され全ＳＲＡＭセルが非選択となる。列選択信号ＹＳ０、ＹＳ１は活性化状態を保持し、全ビット線対は選択状態となる。
【０１８１】
また、制御信号Ｓ２が再びロウレベルとなる。このため、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となり、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、電源端子ＶＤＤとが電気的に遮断される。このため、ＰＭＯＳトランジスタＰ２０、Ｐ２１から、各ＳＲＡＭセルへの電源供給が停止し、フローティング状態となる。
【０１８２】
これと同時に、入力データＤｉｎの値が「１」となるため、ビット線ＢＬ０及びＢＬ１にはハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１にはロウレベル（ＧＮＤ）が印加される。
【０１８３】
ここで、実施の形態４と同様、ストレス印加期間において、全てのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークが存在しなければ、各ＳＲＡＭセルがハイインピーダンス状態となっており、ノードＮ４０、Ｎ４１の電圧が低下しない。このため、ＰＭＯＳトランジスタＰ２０、Ｐ２１のオン状態とならず、ノードＮ４２の電圧も変化しない。つまり、テスト結果信号Ｖｏｕｔがロウレベルを維持される。
【０１８４】
しかし、もし何れかのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか１つが存在する場合、ノードＮ４０、Ｎ４１の一方、もしくは両方の電圧が低下する。そして、ＰＭＯＳトランジスタＰ２０、Ｐ２１の一方、もしくは両方がオン状態となり、ノードＮ４２の電圧が上昇する。つまり、テスト結果信号Ｖｏｕｔがハイレベルとなる。
【０１８５】
このため、実施の形態４と同様、時刻ｔ３〜ｔ４のストレス印加期間と同時に、このテスト結果信号Ｖｏｕｔ一つだけで、セルノードＮＤ１のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１８６】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１８７】
図２２に、図２１で説明したリークテストの動作フローチャートを示す。図２２に示すように、まず、書き込みデータＤｉｎを例えば「０」にセットする（Ｓ５０１）。次に、プリライト信号ＰＷを「１」、遅延プリライト信号ＰＷｄｅｌｙを「１」として、全ビット線対が選択、全ＳＲＡＭセルが選択され、データ「０」を書き込む（Ｓ５０２）。更に、プリライト信号ＰＷを「０」、遅延プリライト信号ＰＷｄｅｌｙを「１」として、全ＳＲＡＭセルに電源供給を行い、データ「０」を書き込む（Ｓ５０３）。
【０１８８】
次に、遅延プリライト信号ＰＷｄｅｌｙを「０」とし（Ｓ５０４）、テスト信号ＴＥＳＴの値を「１」（ハイレベル）、且つ、入力データＤｉｎの値を「１」とする（Ｓ５０５）。このことにより、全ＳＲＡＭセルが非選択、且つ、全ビット線対が選択され書き込み回路１４がビット線ＢＬ０及びＢＬ１をハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１をロウレベル（ＧＮＤ）とする。また、各ＳＲＡＭセルがフローティング状態となる。
【０１８９】
そして、このテスト結果信号Ｖｏｕｔがロウレベルか否かをチェックする（Ｓ５０６）。ここで、セルリークがある場合には、実施の形態４と同様、ノードＮ４２の電圧が上昇し、テスト結果信号Ｖｏｕｔがロウレベルではなくなる（Ｓ５０６ＮＯ）。このため、セルリークを有する不良ＳＲＡＭセルが存在すると判定される（Ｓ５０７）。逆に、セルリークがない場合には、テスト結果信号Ｖｏｕｔがロウレベルのままである（Ｓ５０６ＹＥＳ）。このため、不良ＳＲＡＭセルが存在せず良品と判定され、テストを終了する。
【０１９０】
なお、上記動作例でも、書き込みデータＤｉｎを「０」として説明したが、書き込みデータＤｉｎを「１」としてもよい。以上のような動作により、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となる。
【０１９１】
従って、実施の形態４と同様、全ＳＲＡＭセルのセルリーク有無がリークチェック期間で同時判定できるため、実施の形態１、２の全ＳＲＡＭセルに対するデータ読み出しループを行う期間が不要となる。更に、実施の形態１〜４で必要だった全ＳＲＡＭセルに対するデータの書き込みループを行う必要が無くなり、プリライト期間を大幅に短縮することができ、実施の形態３に対して更なるリークテスト期間の削減が可能である。
【０１９２】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、高抵抗負荷素子を有する４トランジスタＳＲＡＭセルや、高抵抗負荷素子をＰＭＯＳトランジスタに置き換えた６トランジスタＳＲＡＭセルを想定して行った。しかし、図２３、図２４に示す８トランジスタＳＲＡＭセルにおいても、上記実施の形態と同様の効果が得られることは明らかであり、４トランジスタＳＲＡＭセルや、６トランジスタＳＲＡＭセルに限られない。
【０１９３】
図２３の８トランジスタＳＲＡＭセルは、２系統のリード／ライトポートを有しており、アクセストランジスタＮＭＯＳトランジスタＣＮ２、ＣＮ４がそれぞれ、ノードＮＤ０とビット線ＢＬＡ、ＢＬＢとの間に接続され、アクセストランジスタＮＭＯＳトランジスタＣＮ３、ＣＮ５がそれぞれ、ノードＮＤ１とビット線／ＢＬＡ、／ＢＬＢとの間に接続される。なお、ビット線対ＢＬＡ、／ＢＬＡ、及び、ビット線対ＢＬＢ、／ＢＬＢは相補性のビット線である。
【０１９４】
図２３からも分かるように、セルノードＮＤ０、ＮＤ１には、それぞれ複数のアクセストランジスタが接続される。このため、４トランジスタＳＲＡＭセルや、６トランジスタＳＲＡＭセルよりもアクセストランジスタリークが発生しやすくなり、本発明が更に優れた効果を発揮することができる。
【０１９５】
また、図２４の８トランジスタＳＲＡＭセルは、ＮＭＯＳトランジスタＣＮ６、ＣＮ７で構成された読み出しポートを有している。セルノードＮＤ１には、ＮＭＯＳトランジスタＣＮ７のゲートが接続されている。ここで、近年の微細化されたデバイスでは、ゲート電流によるセルノードリークが発生しやすくなっており、図２４の例でも、ＮＭＯＳトランジスタＣＮ７のゲート電流によるセルノードリークが起こり易くなる。このため、やはり、図２４の８トランジスタＳＲＡＭセルでも、本発明が更に優れた効果を発揮することができる。
【符号の説明】
【０１９６】
１００、２００、３００、４００、５００ ＳＲＡＭ回路
ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１ ビット線
ＷＬ０、ＷＬ１ ワード線
ＣＶ０、ＣＶ１ セルＶＤＤ線
ＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１ ＳＲＡＭセル
１１ 列セレクタ
１２、２１２ 列選択回路
１３ 読出し回路
１４ 書き込み回路
１２５、５２５ 行選択回路
２６ スイッチ手段
１２７ プルダウン手段
３２７、４２７ リーク検出手段
ＣＰ０、ＣＰ１、Ｐ２０、Ｐ２１、Ｐ４０、Ｐ４１ ＰＭＯＳトランジスタ
ＣＮ０〜ＣＮ７、Ｎ２１〜Ｎ２４ ＮＭＯＳトランジスタ
Ｒ３０、Ｒ３１、Ｒ４１ 抵抗
ＴＧ１〜ＴＧ４ トランスファーゲート
ＮＡＮＤ１０、ＮＡＮＤ１１、ＮＡＮＤ２１〜ＮＡＮＤ２４、ＮＡＮＤ５０、ＮＡＮＤ５１ ＮＡＮＤ回路
ＩＶ１０、ＩＶ１１、ＩＶ５１ インバータ回路
ＮＯＲ５１ ＮＯＲ回路
ＯＲ５２ ＯＲ回路
１０１ ＬＳＩ
１０２ ＢＩＳＴ回路
【技術分野】
【０００１】
本発明は、半導体記憶装置とそのセルリーク検出方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩに搭載されるＳＲＡＭ（Static Random Access Memory）のビット数は増加の一途をたどり、ＳＲＡＭの品質がＬＳＩの品質を決めるまでに至っている。このため、ＳＲＡＭひいてはＬＳＩの品質確保に対するＳＲＡＭテスト強化は必須となっている。
【０００３】
ＳＲＡＭセルの故障の一つとしてセル内部でのセルリークが発生する場合がある。図２５、図２６に、それぞれセルリークを有する４トランジスタＳＲＡＭセル、６トランジスタＳＲＡＭセルの構成を示す。
【０００４】
図２５に示すように、４トランジスタＳＲＡＭセルは、ＮＭＯＳトランジスタＣＮ０〜ＣＮ３と、抵抗ＣＲ０、ＣＲ１とを有する。
【０００５】
ＮＭＯＳトランジスタＣＮ２は、ビット線ＢＬとセルノードＮＤ０との間に接続される。ＮＭＯＳトランジスタＣＮ３は、ビット線／ＢＬとセルノードＮＤ１との間に接続される。ＮＭＯＳトランジスタＣＮ２、ＣＮ３のゲートはそれぞれワード線ＷＬに接続される。ＮＭＯＳトランジスタＣＮ２、ＣＮ３はアクセストランジスタであり、ワード線ＷＬのワード信号が活性化した場合に、それぞれオン状態となり、ビット線ＢＬとセルノードＮＤ０、ビット線／ＢＬとセルノードＮＤ１とが電気的に接続される。
【０００６】
なお、これ以降、ＮＭＯＳトランジスタＣＮ２、ＣＮ３がオンし、ビット線ＢＬとセルノードＮＤ０、ビット線／ＢＬとセルノードＮＤ１とが電気的に接続される状態を、ＳＲＡＭセルが選択状態、逆の場合を非選択状態とする。
【０００７】
抵抗ＣＲ０は、電源端子ＶＤＤとセルノードＮＤ０との間に接続される。抵抗ＣＲ１は、電源端子ＶＤＤとセルノードＮＤ１との間に接続される。
【０００８】
ＮＭＯＳトランジスタＣＮ０は、セルノードＮＤ０と接地端子ＧＮＤとの間に接続され、ゲートがセルノードＮＤ１に接続される。ＮＭＯＳトランジスタＣＮ１は、セルノードＮＤ１と接地端子ＧＮＤとの間に接続され、ゲートがセルノードＮＤ０に接続される。
【０００９】
次に、図２６に示すように、６トランジスタＳＲＡＭセルは、図２５の抵抗ＣＲ０、ＣＲ１をＰＭＯＳトランジスタＣＰ０、ＣＰ１に置き換えた構成となっており、その他の構成は同様である。ＰＭＯＳトランジスタＣＰ０は、電源端子ＶＤＤとセルノードＮＤ０との間に接続され、ゲートがセルノードＮＤ１に接続される。ＰＭＯＳトランジスタＣＰ１は、電源端子ＶＤＤとセルノードＮＤ１との間に接続され、ゲートがセルノードＮＤ０に接続される。また、セルリークのリークパスを等価な抵抗Ｒｊとして図２５、図２６に示す。
【００１０】
なお、図２５、図２６のどちらのＳＲＡＭセルであっても、同様の機能、動作と効果を有するため、これ以降は、図２６の６トランジスタＳＲＡＭセルを前提として説明を行うものとする。
【００１１】
図２６に示すようなリークパスがＳＲＡＭセルにある場合、ＳＲＡＭセルの動作マージンが低下（データ品質が低下）する。しかし、このセルリークが数μＡ〜数十μＡオーダーである場合、ＳＲＡＭセルの動作マージンが低下しているにもかかわらず、通常のスタンバイ電流測定による検出が出来ず、機能テストに依る検出も困難であることが知られている。このため、ＳＲＡＭセルのセルリークを確実、且つ、低コスト（短時間）で検出する手法が望まれている。
【００１２】
このような、セルリークを検出するＳＲＡＭテストの従来技術として、特許文献１がある。特許文献１に開示されているＳＲＡＭ回路１０の構成を図２７に示す。
【００１３】
図２７に示すように、ＳＲＡＭ回路１０は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＧＮＤ線ＣＧ０、ＣＧ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路１２と、読出し回路１３と、書き込み回路１４と、行選択回路１５と、電圧供給手段１６と、電流検出手段１７とを有する。
【００１４】
ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１は、相補性ビット線ＢＬ０、／ＢＬ０に接続されるまた、セルＧＮＤ線ＣＧ０が接続される。ＳＲＡＭセルＣＥＬＬ１０、ＣＥＬＬ１１は、相補性ビット線ＢＬ１、／ＢＬ１に接続される。また、セルＧＮＤ線ＣＧ１が接続される。
【００１５】
ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ１０は、ワード信号ＷＬ０に応じて、選択、非選択が制御される。ＳＲＡＭセルＣＥＬＬ０１、ＣＥＬＬ１１は、ワード信号ＷＬ１に応じて、選択、非選択が制御される。マトリクス状に配置されたＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は、セルアレイを構成する。
【００１６】
なお、便宜上、符号「ＷＬ０」「ＷＬ１」は、ワード線名を示すと同時に、そのワード線に印加されるワード信号を示すものとする。
【００１７】
ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は、それぞれ同様の構成を有する。図２８に、代表してＳＲＡＭセルＣＥＬＬ００の回路構成を示す。ＳＲＡＭセルＣＥＬＬ００は、基本的に図２６と同様の構成となっているが、ＮＭＯＳトランジスタＣＮ０、ＣＮ１のソースが、セルＧＮＤ線ＣＧ０に接続される。なお、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１では、ＮＭＯＳトランジスタＣＮ０、ＣＮ１のソースが、セルＧＮＤ線ＣＧ０に接続されるが、ＳＲＡＭセルＣＥＬＬ１０、ＣＥＬＬ１１では、ＮＭＯＳトランジスタＣＮ０、ＣＮ１のソースが、セルＧＮＤ線ＣＧ１に接続されることに注意する。
【００１８】
列選択回路１２は、アドレス信号ＡＤに応じて、列選択信号ＹＳ０、ＹＳ１を活性化させる。
【００１９】
列セレクタ１１は、活性化した列選択信号ＹＳ０及びＹＳ１に応じて、ビット線対ＢＬ０、／ＢＬ０及びビット線対ＢＬ１、／ＢＬ１を選択する。そして、その選択したビット線対を、読出し回路１３もしくは書き込み回路１４に接続する。例えば、列セレクタ１１は、トランスファーゲートＴＧ１〜ＴＧ４を有する。トランスファーゲートＴＧ１、ＴＧ２は、読出し回路１３もしくは書き込み回路１４と、ビット線ＢＬ０、／ＢＬ０との間に接続され、活性化された列選択信号ＹＳ０に応じて、両者を電気的に接続する。トランスファーゲートＴＧ３、ＴＧ４は、読出し回路１３もしくは書き込み回路１４と、ビット線ＢＬ１、／ＢＬ１との間に接続され、活性化された列選択信号ＹＳ１に応じて、両者を電気的に接続する。
【００２０】
読出し回路１３は、選択されたビット線対に接続されたＳＲＡＭセルからのデータをＤｏｕｔとして読み出す。
【００２１】
書き込み回路１４は、選択されたビット線対に接続されたＳＲＡＭセルへ、データＤｉｎに応じた値を書き込む。なお、書き込み回路１４は、選択ビット線対に対して相補の値を出力する。つまり、ビット線対の一方に「０」を出力する場合は、他方には「１」を出力する。
【００２２】
行選択回路１５は、リークテスト時にテスト信号／ＴＥＳＴに応じて、全てのワード信号を活性化させることによりＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１を全て選択状態とする。なお、通常動作時では、アドレス信号に応じて、ワード信号ＷＬ０、ＷＬ１の何れかを活性化させる。
【００２３】
電圧供給手段１６は、ＰＭＯＳトランジスタＰ５、Ｐ６と、ＮＭＯＳトランジスタＮ１、Ｎ２とを有する。ＰＭＯＳトランジスタＰ５、Ｐ６及びＮＭＯＳトランジスタＮ１、Ｎ２のそれぞれのゲートにはテスト信号／ＴＥＳＴが印加される。電圧供給手段１６は、テスト時にテスト信号／ＴＥＳＴに応じて、セルＧＮＤ線ＣＧ０、ＣＧ１に電源電圧ＶＤＤを印加する。通常動作時（テスト信号／ＴＥＳＴがハイレベル）には、接地電圧ＧＮＤを供給する。
【００２４】
電流検出手段１７は、ＰＭＯＳトランジスタＰ１〜Ｐ４と、抵抗Ｒ１〜Ｒ４とを有する。ＰＭＯＳトランジスタＰ１は、電源端子ＶＤＤと抵抗Ｒ１との間に接続される。ＰＭＯＳトランジスタＰ２は、電源端子ＶＤＤと抵抗Ｒ２との間に接続される。ＰＭＯＳトランジスタＰ３は、電源端子ＶＤＤと抵抗Ｒ３との間に接続される。ＰＭＯＳトランジスタＰ４は、電源端子ＶＤＤと抵抗Ｒ４との間に接続される。ＰＭＯＳトランジスタＰ１〜Ｐ４のそれぞれのゲートにはテスト信号／ＴＥＳＴが印加される。
【００２５】
抵抗Ｒ１は、ＰＭＯＳトランジスタＰ１とビット線ＢＬ０との間に接続される。抵抗Ｒ２は、ＰＭＯＳトランジスタＰ２とビット線／ＢＬ０との間に接続される。抵抗Ｒ３は、ＰＭＯＳトランジスタＰ３とビット線ＢＬ１との間に接続される。抵抗Ｒ４は、ＰＭＯＳトランジスタＰ４とビット線／ＢＬ１との間に接続される。
【００２６】
電流検出手段１７は、リークテスト時にテスト信号／ＴＥＳＴに応じて、各ビット線に流れる電流の有無を検出する。
【００２７】
上記のようなＳＲＡＭ回路１０では、セルリークを検出する場合、テスト信号／Ｔｅｓｔをロウレベルにセットする。そして、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１を全て選択状態とする。また、電流検出手段１７により、抵抗Ｒ１〜Ｒ４及び各ＳＲＡＭセルのＮＭＯＳトランジスタＣＮ２、ＣＮ３を介して、セルノードＮＤ０、ＮＤ１に電源電圧ＶＤＤを印加される。
【００２８】
更に、電圧供給手段１６により、各ＳＲＡＭセルのＮＭＯＳトランジスタＣＮ０、ＣＮ１のソースにも電源電圧ＶＤＤが印加される。この場合、ＮＭＯＳトランジスタＣＮ０、ＣＮ１のドレイン−ソース間が共に電源電圧ＶＤＤとなり、ＮＭＯＳトランジスタＣＮ０、ＣＮ１においてリーク電流が流れない。
【００２９】
このため、もしＳＲＡＭセルのセルノードＮＤ０、ＮＤ１にセルリーク（例えば、接合リーク）が存在（以後、セルノードリークと称す）する場合、抵抗Ｒ１〜Ｒ４のいずれかに電圧降下が発生し、そのＳＲＡＭセルに対応するＶｏｕｔの電圧が低下する。このＶｏｕｔの電圧低下を判定することで、ＳＲＡＭセルのセルリークを検出することが可能となる。
【００３０】
しかし、ＳＲＡＭセルの動作マージンが低下（品質が低下）の原因となるセルリークは、セルノードＮＤ０、ＮＤ１におけるリークだけでなく、ドライバトランジスタであるＮＭＯＳトランジスタＣＮ０、ＣＮ１の故障に起因するドライバトランジスタのリーク（以後、ドライバトランジスタリークと称す）も考えられる。なお、ドライバトランジスタリークも等価回路上Ｒｊで表現できる。このドライバトランジスタリークは、特許文献１の技術では、検出することができず、ＳＲＡＭセルの動作マージンが低下したＳＲＡＭ回路が出荷される問題がある。
【００３１】
また、上記例ではリーク電流をビット線経由で検出している。このため、ＳＲＡＭセルの動作マージンに影響を与えないビット線リークを、セルリークとして誤検出し、正常な動作マージンを有するＳＲＡＭセルを不良と判定してしまう不都合も生じる。
【００３２】
ここで、特許文献２に、セルノードリークだけでなくドライバトランジスタリークも含めたセルリークを検出、判定するための技術が開示されている。特許文献２に開示されているＳＲＡＭ回路２０の構成を図２９に示す。
【００３３】
図２９に示すように、ＳＲＡＭ回路２０は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路１２と、読出し回路１３と、書き込み回路１４と、行選択回路２５と、スイッチ手段２６とを有する。なお、図２９に示された符号のうち、図２７と同じ符号を付した構成は、図２７と同じか又は類似の構成を示しており、それらの説明は省略する。
【００３４】
ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は、それぞれ同様の構成を有する。図３０に、代表してＳＲＡＭセルＣＥＬＬ００の回路構成を示す。ＳＲＡＭセルＣＥＬＬ００は、基本的に図２６と同様の構成となっているが、ＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースが、セルＶＤＤ線ＣＶ０に接続される。なお、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１では、ＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースが、セルＶＤＤ線ＣＶ０に接続されるが、ＳＲＡＭセルＣＥＬＬ１０、ＣＥＬＬ１１では、ＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースが、セルＶＤＤ線ＣＶ１に接続されることに注意する。
【００３５】
行選択回路２５は、アドレス信号に応じて、ワード信号ＷＬ０もしくはＷＬ１を活性化させる。
【００３６】
スイッチ手段２６は、テスト時にテスト信号ＴＥＳＴに応じて、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とを電気的に遮断し、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給を停止させる。
【００３７】
スイッチ手段２６はＰＭＯＳトランジスタＰ２０、Ｐ２１を有する。ＰＭＯＳトランジスタＰ２０は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０との間に接続される。ＰＭＯＳトランジスタＰ２１は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ１との間に接続される。ＰＭＯＳトランジスタＰ２０、Ｐ２１のゲートには、それぞれテスト信号ＴＥＳＴが入力される。
【００３８】
例えば、テスト信号ＴＥＳＴがロウレベルの場合、ＰＭＯＳトランジスタＰ２０、Ｐ２１がオン状態となり、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に接続される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１へ駆動電源が供給される。逆に、テスト信号ＴＥＳＴがハイレベルの場合、ＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となる。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【００３９】
上記のようなＳＲＡＭ回路２０の動作タイミングチャートを図３１に示す。図３１に示すように、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットし、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１に、順に通常の書き込み動作にて、データ「０」を書き込む。
【００４０】
次に、時刻ｔ２〜ｔ３のストレス印加期間に、テスト信号ＴＥＳＴをハイレベルとし、ＰＭＯＳトランジスタＰ２０、Ｐ２１をオフ状態とする。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【００４１】
ここで、もし何れかのＳＲＡＭセルにセルリークが存在している場合、セルノードＮＤ１の電位がセルリークにより引き下げられる。このため、ＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００４２】
更に、ドライバトランジスタであるＮＭＯＳトランジスタＣＮ０、ＣＮ１にリークが存在する場合であっても、ソースが接地端子ＧＮＤに接続されているため、上記した場合と同様、セルノードＮＤ１の電位が引き下げられる。このため、やはりＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００４３】
次に、時刻ｔ３〜ｔ４のデータチェック期間、通常の読み出し動作にて、順に各ＳＲＡＭセルの記憶データを読み出す。このとき、セルリークによりデータが破壊されたＳＲＡＭセルからの読み出しデータＤｏｕｔの値が「１」となっている。このため、このＤｏｕｔの値により、セルノードＮＤ１のセルリーク、もしくは、ドライバトランジスタＣＮ１のドライバトランジスタリークの有無が検出できる。
【００４４】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０とドライバトランジスタＣＮ０のリークの有無が検出できる。
【００４５】
これらのＳＲＡＭ回路２０は、図３２に示すように、同一のＬＳＩ１上にあるＢＩＳＴ回路２により上記リークテストが行われる。ＢＩＳＴ回路２からＳＲＡＭ回路２０に、テスト信号ＴＥＳＴ、ＷＲＩＴＥ／ＲＥＡＤ信号等の制御信号、入力データＤｉｎ、アドレス信号ＡＤが印加される。また、ＳＲＡＭ回路２０からＢＩＳＴ回路２に、出力データＤｏｕｔが出力される。
【００４６】
図３３に、上述したリークテストの動作フローチャートを示す。図３３に示すように、まず、書き込みデータＤｉｎを例えば「０」にセットする（Ｓ１）。次に、プリライトの初期アドレスを、例えばＡＤ＝０とする（Ｓ２）。そして、書き込みデータを各ＳＲＡＭセルに順に書き込む（Ｓ３〜Ｓ５）。なお、このステップＳ１〜Ｓ５までがプリライト期間となる。
【００４７】
全てのＳＲＡＭセルにデータを書き込んだ場合（Ｓ５ＹＥＳ）、プリライト期間が終了し、テスト信号ＴＥＳＴをアクティブ、つまり、テスト信号ＴＥＳＴの値を「１」に設定する（Ｓ６）。このことにより、各ＳＲＡＭセルが電源端子ＶＤＤから電気的に切断され、フローティング状態となる。そして、セルリークがある場合には該当ＳＲＡＭセルのデータの値が破壊（反転）される。なお、このステップＳ６がストレス印加期間となる。
【００４８】
次に、データチェックの初期アドレスを、例えばＡＤ＝０とする（Ｓ７）。そして、ＳＲＡＭセルの保持データを、順に出力データＤｏｕｔとして読み出す（Ｓ８〜Ｓ１１）。そして、その読み出しループにおいて、出力データＤｏｕｔの値が入力データＤｉｎの値と異なるかをチェックする（Ｓ９）。そして、データが破壊され、Ｄｏｕｔ＝Ｄｉｎでない場合（Ｓ９ＮＯ）、セルリークを有する不良ＳＲＡＭセルが存在すると判定される（Ｓ１２）。逆に、全てのＳＲＡＭセルからの出力データＤｏｕｔが正常、つまり、Ｄｏｕｔ＝Ｄｉｎ＝０である場合は、データ読み出しループ終了後、不良ＳＲＡＭセルが存在せず良品と判定され、テストを終了する。
【００４９】
なお、上記動作例でも、書き込みデータＤｉｎを「０」として説明したが、書き込みデータＤｉｎを「１」としてもよい。以上のような動作により、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリークの両方が検出可能となる。
【先行技術文献】
【特許文献】
【００５０】
【特許文献１】特開平１−１６６３９１号公報
【特許文献２】特開平７−３１２０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００５１】
以上のように、従来技術において、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリークの両方が検出可能である。しかし、その２つのセルリークの他に、セルノードＮＤ１から接地電圧ＧＮＤ間のセルリークパスとして、更にアクセストランジスタである図３０のＮＭＯＳトランジスタＣＮ２、ＣＮ３の故障によるセルリークパスも考えられる。
【００５２】
ここで、ＳＲＡＭ回路では、ＳＲＡＭセルのデータ書き込み、読み出し動作において、そのＳＲＡＭセルに接続されるビット線が接地電圧ＧＮＤにバイアスされる期間がある。アクセストランジスタの故障によるセルリークパスがある場合では、この期間にビット線に向かってリークが起こり、ハイレベルのセルノードの電位が引き下げられる。そして、やはりＳＲＡＭセルに記憶されたデータが破壊され、値が反転する。
【００５３】
従来技術では、このアクセストランジスタのリーク（以後、アクセストランジスタリークと称す）を検出することが出来ない。このため、ＳＲＡＭセルの動作マージンが低下（品質が低下）したＳＲＡＭ回路が出荷される虞がある。
【課題を解決するための手段】
【００５４】
本発明の一態様は、セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置である。
本発明の他の態様は、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、を有する半導体記憶装置のセルリーク検出方法であって、セルリークテスト期間において、プリライト期間に選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、前記プリライト期間後のストレス印加期間に非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、前記半導体記憶装置のセルリークを判定する半導体記憶装置のセルリーク検出方法である。
【００５５】
本発明は、セルノードリーク、ドライバトランジスタリークだけでなく、メモリセルが備えるアクセストランジスタから相補性ビット線対の一方にリークする、アクセストランジスタリークを検出することも可能となる。
【発明の効果】
【００５６】
本発明は、半導体記憶装置のセルリークの検出漏れを低減し、製品の信頼性向上が可能である。
【図面の簡単な説明】
【００５７】
【図１】実施の形態１にかかるＳＲＡＭ回路の構成である。
【図２】実施の形態１にかかるＳＲＡＭ回路が配置されるＬＳＩのブロック構成である。
【図３】実施の形態１にかかるＳＲＡＭ回路の動作タイミングチャートである。
【図４】実施の形態１にかかるＳＲＡＭ回路のレイアウトである。
【図５】実施の形態１にかかるＳＲＡＭ回路のレイアウトである。
【図６】実施の形態２にかかるＳＲＡＭ回路の構成である。
【図７】実施の形態２にかかるＳＲＡＭ回路の動作タイミングチャートである。
【図８】実施の形態２にかかるＳＲＡＭ回路の動作フローチャートである。
【図９】実施の形態３にかかるＳＲＡＭ回路の構成である。
【図１０】実施の形態３にかかるＳＲＡＭ回路が配置されるＬＳＩのブロック構成である。
【図１１】実施の形態３にかかるＳＲＡＭ回路のレイアウトである。
【図１２】実施の形態３にかかるＳＲＡＭ回路の動作タイミングチャートである。
【図１３】実施の形態３にかかるＳＲＡＭ回路の動作フローチャートである。
【図１４】実施の形態４にかかるＳＲＡＭ回路の構成である。
【図１５】実施の形態４にかかるＳＲＡＭ回路の動作タイミングチャートである。
【図１６】実施の形態４にかかるＳＲＡＭ回路の動作フローチャートである。
【図１７】実施の形態４にかかるＳＲＡＭ回路が配置されるＬＳＩのブロック構成である。
【図１８】実施の形態４にかかるＳＲＡＭ回路のレイアウトである。
【図１９】実施の形態５にかかるＳＲＡＭ回路の構成である。
【図２０】実施の形態５にかかるＳＲＡＭ回路が配置されるＬＳＩのブロック構成である。
【図２１】実施の形態５にかかるＳＲＡＭ回路の動作タイミングチャートである。
【図２２】実施の形態５にかかるＳＲＡＭ回路の動作フローチャートである。
【図２３】その他の実施の形態にかかるＳＲＡＭセルの構成である。
【図２４】その他の実施の形態にかかるＳＲＡＭセルの構成である。
【図２５】一般的な４トランジスタＳＲＡＭセルの構成である。
【図２６】一般的な６トランジスタＳＲＡＭセルの構成である。
【図２７】従来のＳＲＡＭ回路の構成である。
【図２８】従来のＳＲＡＭセルの構成である。
【図２９】従来のＳＲＡＭ回路の構成である。
【図３０】従来のＳＲＡＭセルの構成である。
【図３１】従来のＳＲＡＭ回路の動作タイミングチャートである。
【図３２】従来のＳＲＡＭ回路が配置されるＬＳＩのブロック構成である。
【図３３】従来のＳＲＡＭ回路の動作フローチャートである。
【発明を実施するための形態】
【００５８】
発明の実施の形態１
【００５９】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をＳＲＡＭ回路に適用したものである。
【００６０】
図１に本実施の形態にかかるＳＲＡＭ回路１００の構成を示す。図１に示すように、ＳＲＡＭ回路１００は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路１２と、読出し回路１３と、書き込み回路１４と、行選択回路１２５と、スイッチ手段２６（第１のスイッチ手段）と、プルダウン手段１２７（第２のスイッチ手段）とを有する。
【００６１】
なお、図１に示された符号のうち、図２９と同じ符号を付した構成は、図２９と同じか又は類似の構成を示している。更に、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１の構成は、図３０と同様である。このため、本実施の形態１では、図２９の構成と異なる部分であるプルダウン手段１２７、行選択回路１２５の説明を行い、図２９と同様の部分の説明は省略する。
【００６２】
プルダウン手段１２７は、ＮＭＯＳトランジスタＮ２１〜Ｎ２４を有する。ＮＭＯＳトランジスタＮ２１は、ビット線ＢＬ０と接地端子ＧＮＤとの間に接続される。ＮＭＯＳトランジスタＮ２２は、ビット線／ＢＬ０と接地端子ＧＮＤとの間に接続される。ＮＭＯＳトランジスタＮ２３は、ビット線ＢＬ１と接地端子ＧＮＤとの間に接続される。ＮＭＯＳトランジスタＮ２４は、ビット線／ＢＬ１と接地端子ＧＮＤとの間に接続される。
【００６３】
ＮＭＯＳトランジスタＮ２１〜Ｎ２４のゲートには、それぞれテスト信号ＴＥＳＴが入力される。例えば、テスト信号ＴＥＳＴがハイレベル（活性化）となった場合、ＮＭＯＳトランジスタＮ２１〜Ｎ２４は、それぞれビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と接地端子ＧＮＤとを電気的に接続する。このため、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１が接地電圧ＧＮＤにプルダウンされる。
【００６４】
行選択回路１２５は、ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１と、インバータ回路ＩＶ１０、ＩＶ１１とを有する。
【００６５】
ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１は、テスト信号ＴＥＳＴの反転信号（以後、反転テスト信号と称す）／ＴＥＳＴがハイレベルの場合、それぞれ入力したアドレス信号ＡＤに応じてインバータ回路ＩＶ１０、ＩＶ１１を経由し、ワード信号ＷＬ０、ＷＬ１を活性化させる。また、ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１は、反転テスト信号／ＴＥＳＴがロウレベルの場合、アドレス信号ＡＤにかかわらず強制的に、ワード信号ＷＬ０、ＷＬ１を非活性化させる。非活性化されたワード信号ＷＬ０、ＷＬ１により、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て非選択状態となる。なお、反転テスト信号／ＴＥＳＴは、テスト信号ＴＥＳＴをインバータ回路により反転させることで容易に生成可能である。
【００６６】
図２に、上記ＳＲＡＭ回路１００が配置されるＬＳＩの構成を示す。図２に示すように、ＳＲＡＭ回路１００は、ＢＩＳＴ回路１０２と同一のＬＳＩ１０１上に配置され、リークテストが行われる。ＢＩＳＴ回路１０２からＳＲＡＭ回路１００に、テスト信号ＴＥＳＴ、ＷＲＩＴＥ／ＲＥＡＤ信号等の制御信号、入力データＤｉｎ、アドレス信号ＡＤが印加される。また、ＳＲＡＭ回路１００からＢＩＳＴ回路１０２に、出力データＤｏｕｔが出力される。
【００６７】
図３に、上記ＳＲＡＭ回路１００の動作タイミングチャートを示す。図３に示すように、時刻ｔ１〜ｔ２のプリライト期間において、ＳＲＡＭ回路１００に、ロウレベルのテスト信号ＴＥＳＴ（反転テスト信号／ＴＥＳＴはハイレベル）、値が「０」の入力データＤｉｎが入力される。そして、アドレス信号ＡＤに応じて、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１が、順に選択され、「０」のデータが書き込まれる。
【００６８】
時刻ｔ２〜ｔ３のストレス印加期間において、テスト信号ＴＥＳＴをハイレベル（反転テスト信号／ＴＥＳＴはロウレベル）とする。このとき、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となる。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【００６９】
また、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的にワード信号ＷＬ０、ＷＬ１が非活性化される。よって、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て非選択状態となり、全てのＳＲＡＭセルのＮＭＯＳトランジスタＣＮ２、ＣＮ３がオフ状態となる。
【００７０】
これと同時に、プルダウン手段１２７のＮＭＯＳトランジスタＮ２１〜Ｎ２４がオン状態となり、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１の電圧が接地電圧ＧＮＤにプルダウンされる。
【００７１】
ここで、このストレス印加期間において、もし何れかのＳＲＡＭセルにセルノードリークが存在している場合、セルノードＮＤ１の電位がセルリークにより引き下げられる。このため、ＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００７２】
更に、ドライバトランジスタであるＮＭＯＳトランジスタＣＮ０、ＣＮ１にドライバトランジスタリークが存在する場合であっても、ソースが接地端子ＧＮＤに接続されているため、セルノードＮＤ１の電位が引き下げられる。このため、やはりＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００７３】
また更に、アクセストランジスタであるＮＭＯＳトランジスタＣＮ２、ＣＮ３にアクセストランジスタリークが存在する場合であっても、ビット線／ＢＬ０、／ＢＬ１が接地電圧ＧＮＤにプルダウンされているため、セルノードＮＤ１の電位が引き下げられる。このため、やはりＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。これは、セルノードＮＤ１が保持しているデータの値と逆の値の電圧レベルをビット線／ＢＬ０、／ＢＬ１に印加することで引き起こされる現象である。
【００７４】
以上から、もし何れかのＳＲＡＭセルに、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つ存在する場合、セルノードＮＤ１の電位が引き下げられ、記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００７５】
次に、時刻ｔ３〜ｔ４のデータチェック期間、通常の読み出し動作にて、順に各ＳＲＡＭセルの記憶データを読み出す。このとき、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つよってデータが破壊されたＳＲＡＭセルからの読み出しデータＤｏｕｔの値が「１」となっている。このため、このＤｏｕｔの値により、セルノードＮＤ１のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【００７６】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【００７７】
なお、ＳＲＡＭ回路１００の動作フローチャートは、図３３と同様であるため、ここでの説明は省略する。
【００７８】
次に、図４に、ＳＲＡＭ回路１００のレイアウト例を示す。なお、行選択回路１２、列選択回路２５、列セレクタ１１、読出し回路１３、書き込み回路１４は通常のＳＲＡＭ回路と同様であるため、レイアウトは省略し、図４には、図面の簡略化のためＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、スイッチ手段２６と、プルダウン手段１２７とのみを記載する。
【００７９】
図４に示すように、セルアレイを構成するＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１（図３０参照）は、セルアレイエリアＣＡ＿ＡＲＥＡに形成される。
【００８０】
スイッチ手段２６とプルダウン手段１２７とは、第１の領域ＳＰ＿ＡＲＥＡに形成される。図４に示すように、第１の領域ＳＰ＿ＡＲＥＡは、ビット線対ＢＬ０、／ＢＬ０及びＢＬ１、／ＢＬ１が延在する方向に、上記セルアレイエリアＣＡ＿ＡＲＥＡに隣接して形成される。また、図４に示すように、第１の領域ＳＰ＿ＡＲＥＡ内に形成されるプルダウン手段１２７のＮＭＯＳトランジスタＮ２１〜Ｎ２４は、それぞれ対応するビット線に隣接して形成される。更に、スイッチ手段２６のＰＭＯＳトランジスタＰ２０はＮＭＯＳトランジスタＮ２１とＮ２２との間に、ＰＭＯＳトランジスタＰ２１はＮＭＯＳトランジスタＮ２３とＮ２４との間に形成される。ＮＭＯＳトランジスタＮ２１〜Ｎ２４、ＰＭＯＳトランジスタＰ２０、Ｐ２１の向きを、図４に示すように同一方向にそろえることで、トランジスタの配置効率を上げることができる。
【００８１】
また、図４に示すように、各ＳＲＡＭセルのＮＭＯＳトランジスタＣＮ０、ＣＮ１のソースに接続される接地端子ＧＮＤの配線を、プルダウン手段１２７のＮＭＯＳトランジスタＮ２１〜Ｎ２４のソースに接続される接地端子ＧＮＤの配線と共用できる。また、ＮＭＯＳトランジスタＮ２１〜Ｎ２４のそれぞれのドレインが、対応するビット線に対して容易に接続することができる。また、各ＳＲＡＭセルのＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースに接続されるセルＶＤＤ線ＣＶ０、ＣＶ１と、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１のドレインとを容易に接続することができる。
【００８２】
このため、接地端子ＧＮＤの配線、セルＶＤＤ線の配線や、各トランジスタの配置効率が上がるため、より小面積でＳＲＡＭ回路をレイアウトすることが可能となる。なお、図４では第１の領域ＳＰ＿ＡＲＥＡが、セルアレイエリアＣＡ＿ＡＲＥＡと隣接して配置されているが、ビット線対ＢＬ０、／ＢＬ０及びＢＬ１、／ＢＬ１が延在する方向であれば隣接されなくてもよい。
【００８３】
また、例えば、図５に示すように、ビット線の延在方向に、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１と、プルダウン手段１２７のＮＭＯＳトランジスタＮ２１〜Ｎ２４と隣接して配置してもよい。このようなレイアウトにより、各配線や各トランジスタの配置効率を図４と同様に保ったままスイッチ手段２６やプルダウン手段１２７の駆動能力を向上させることが可能となる。
【００８４】
以上のような本実施の形態１のＳＲＡＭ回路１００は、ＳＲＡＭセルが非選択状態、且つ、電源端子ＶＤＤからフローティング状態となっているときに、セルノードが保持しているデータの値と逆の値となる電圧レベルを、対応するビット線に印加する。こうすることで、従来技術で検出できなかったアクセストランジスタリークを含め、セルノードリーク、ドライバトランジスタリークの少なくとも１つがＳＲＡＭセルに存在する場合、その不良を検出することが可能となる。このため、従来技術にあったＳＲＡＭセルの動作マージンが低下（品質が低下）したＳＲＡＭ回路が出荷される問題を解決することが可能となる。
【００８５】
また、スイッチ手段２６、プルダウン手段１２７を、図４、図５に示すような、セルアレイ領域に隣接した第１の領域に形成することで、レイアウト面積の増加を抑制することが可能である。
【００８６】
発明の実施の形態２
【００８７】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態１と同様、本発明をＳＲＡＭ回路に適用したものである。
【００８８】
図６に本実施の形態２にかかるＳＲＡＭ回路２００の構成を示す。図６に示すように、ＳＲＡＭ回路２００は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路２１２と、読出し回路１３と、書き込み回路１４と、行選択回路１２５と、スイッチ手段２６とを有する。
【００８９】
なお、図６に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。更に、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１の構成は、図３０と同様である。本実施の形態２は、実施の形態１からプルダウン手段１２７を削減し、列選択回路１２を列選択回路２１２に変更した構成となっている。これに伴い実施の形態１から動作も変更されている。よって、その変更された構成と動作を中心に説明を行い、実施の形態１と同様の部分は説明を省略する。
【００９０】
列選択回路２１２は、ＮＡＮＤ回路ＮＡＮＤ２０〜ＮＡＮＤ２３を有する。列選択回路２１２は、反転テスト信号／ＴＥＳＴがハイレベルの場合、入力したアドレス信号ＡＤに応じて列選択信号ＹＳ０、ＹＳ１の一方を活性化させる。反転テスト信号／ＴＥＳＴがロウレベルの場合、アドレス信号ＡＤにかかわらず強制的に、列選択信号ＹＳ０、ＹＳ１全てを活性化させる。このため、反転テスト信号／ＴＥＳＴがロウレベルのとき、ビット線対ＢＬ０、／ＢＬ０、及び、ＢＬ１、／ＢＬ１が全て選択される。
【００９１】
ＮＡＮＤ回路ＮＡＮＤ２２、ＮＡＮＤ２３は、アドレス信号ＡＤを入力する。ＮＡＮＤ回路ＮＡＮＤ２０は、一方の入力にＮＡＮＤ回路ＮＡＮＤ２２の出力、他方の入力に反転テスト信号／ＴＥＳＴを入力し、列選択信号ＹＳ０を出力する。ＮＡＮＤ回路ＮＡＮＤ２１は、一方の入力にＮＡＮＤ回路ＮＡＮＤ２３の出力、他方の入力に反転テスト信号／ＴＥＳＴを入力し、列選択信号ＹＳ１を出力する。
【００９２】
図７に、ＳＲＡＭ回路２００の動作タイミングチャートを示す。図７に示すように、時刻ｔ１〜ｔ２のプリライト期間において、ＳＲＡＭ回路２００に、ロウレベルのテスト信号ＴＥＳＴ（反転テスト信号／ＴＥＳＴはハイレベル）、値が「０」の入力データＤｉｎが入力される。そして、アドレス信号ＡＤに応じて、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１が、順に選択され、「０」のデータが書き込まれる。
【００９３】
時刻ｔ２〜ｔ３のストレス印加期間において、テスト信号ＴＥＳＴをハイレベル（反転テスト信号／ＴＥＳＴはロウレベル）とする。このとき、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となる。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【００９４】
また、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的にワード信号ＷＬ０、ＷＬ１が非活性化される。よって、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て非選択状態となり、全てのＳＲＡＭセルのＮＭＯＳトランジスタＣＮ２、ＣＮ３がオフ状態となる。更に、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的に列選択信号ＹＳ０、ＹＳ１が活性化（ハイレベル）される。よって、全ビット線対が選択され、書き込み回路１４と接続される。
【００９５】
これと同時に、入力データＤｉｎの値が「１」となるため、ビット線ＢＬ０及びＢＬ１にはハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１にはロウレベル（ＧＮＤ）が印加される。
【００９６】
ここで、このストレス印加期間において、もし何れかのＳＲＡＭセルにセルノードリークが存在している場合、セルノードＮＤ１の電位がセルリークにより引き下げられる。このため、ＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００９７】
更に、ドライバトランジスタであるＮＭＯＳトランジスタＣＮ０、ＣＮ１にドライバトランジスタリークが存在する場合であっても、ソースが接地端子ＧＮＤに接続されているため、セルノードＮＤ１の電位が引き下げられる。このため、やはりＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。
【００９８】
また更に、アクセストランジスタであるＮＭＯＳトランジスタＣＮ２、ＣＮ３にアクセストランジスタリークが存在する場合であっても、ビット線／ＢＬ０、／ＢＬ１が接地電圧ＧＮＤとなっているため、セルノードＮＤ１の電位が引き下げられる。このため、やはりＳＲＡＭセルに記憶されたデータ「１」が破壊され、データ「０」に反転する。これは、セルノードＮＤ１が保持しているデータの値と逆の値の電圧レベルをビット線／ＢＬ０、／ＢＬ１に印加することで引き起こされる現象である。
【００９９】
以上から、本実施の形態２も実施の形態１と同様、もし何れかのＳＲＡＭセルに、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つ存在する場合、セルノードＮＤ１の電位が引き下げられ、記憶されたデータ「１」が破壊され、データ「０」に反転する。
【０１００】
次に、時刻ｔ３〜ｔ４のデータチェック期間、通常の読み出し動作にて、順に各ＳＲＡＭセルの記憶データを読み出す。このとき、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つよってデータが破壊されたＳＲＡＭセルからの読み出しデータＤｏｕｔの値が「１」となっている。このため、このＤｏｕｔの値により、セルノードＮＤ１のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１０１】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１０２】
図８に、図７で説明したリークテストの動作フローチャートを示す。図７に示すように、まず、書き込みデータＤｉｎを例えば「０」にセットする（Ｓ１０１）。次に、プリライトの初期アドレスを、例えばＡＤ＝０とする（Ｓ１０２）。そして、書き込みデータを各ＳＲＡＭセルに順に書き込む（Ｓ１０３〜Ｓ１０５）。なお、このステップＳ１０１〜Ｓ１０５までがプリライト期間となる。全てのＳＲＡＭセルにデータを書き込んだ場合（Ｓ１０５ＹＥＳ）、プリライト期間が終了する。
【０１０３】
次に、テスト信号ＴＥＳＴの値を「１」（ハイレベル）、且つ、入力データＤｉｎの値を「１」とする（Ｓ１０６）。このことにより、全ＳＲＡＭセルが非選択、且つ、全ビット線が選択され書き込み回路１４に接続される。そして、書き込み回路１４がビット線ＢＬ０及びＢＬ１をハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１をロウレベル（ＧＮＤ）とする。また、各ＳＲＡＭセルがフローティング状態となる。そして、セルリークがある場合には該当ＳＲＡＭセルのデータの値が破壊（反転）される。なお、このステップＳ１０６がストレス印加期間となる。
【０１０４】
次に、データチェックの初期アドレスを、例えばＡＤ＝０とする（Ｓ１０７）。そして、ＳＲＡＭセルの保持データを、順に出力データＤｏｕｔとして読み出す（Ｓ１０８〜Ｓ１１１）。そして、そのデータ読み出しループにおいて、出力データＤｏｕｔの値が入力データＤｉｎの値と異なるかをチェックする（Ｓ１０９）。そして、データが破壊され、Ｄｏｕｔ＝Ｄｉｎでない場合（Ｓ１０９ＮＯ）、セルリークを有する不良ＳＲＡＭセルが存在すると判定される（Ｓ１１２）。逆に、全てのＳＲＡＭセルからの出力データＤｏｕｔが正常、つまり、Ｄｏｕｔ＝Ｄｉｎ＝０である場合は、データ読み出しループ終了後、不良ＳＲＡＭセルが存在せず良品と判定され、テストを終了する。
【０１０５】
なお、上記動作例でも、書き込みデータＤｉｎを「０」として説明したが、書き込みデータＤｉｎを「１」としてもよい。以上のような動作により、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセストランジスタの全てが検出可能となる。
【０１０６】
本実施の形態２のＳＲＡＭ回路２００が配置されるＬＳＩは、ＳＲＡＭ回路１００が２００となる以外は、図２のものと基本的に同様である。但し、図７、図８で説明したように、ストレス印加期間にＢＩＳＴ回路１０２からＳＲＡＭ回路２００に、プリライト期間と逆の値の入力データＤｉｎが印加される点が異なる。
【０１０７】
以上のような本実施の形態２のＳＲＡＭ回路２００では、ストレス印加期間に、全ビット線が選択され、同時にプリライト期間と逆の値のデータが全てのビット線に印加される。このことにより、所望のビット線を接地電圧ＧＮＤにプルダウンすることができ、実施の形態１と同様、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となり、更に、実施の形態１のＳＲＡＭ回路１００と比較してプルダウン手段１２７が不要となるため、回路面積の削減が同時に可能となる。
【０１０８】
発明の実施の形態３
【０１０９】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３も、実施の形態２と同様、本発明をＳＲＡＭ回路に適用したものである。
【０１１０】
図９に本実施の形態３にかかるＳＲＡＭ回路３００の構成を示す。図９に示すように、ＳＲＡＭ回路３００は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路２１２と、読出し回路１３と、書き込み回路１４と、行選択回路１２５と、スイッチ手段２６と、リーク検出手段３２７とを有する。
【０１１１】
なお、図９に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。更に、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１の構成は、図３０と同様である。本実施の形態３は、実施の形態２のスにリーク検出手段３２７を追加した構成となっている。これに伴い実施の形態２から動作も変更されている。よって、その変更された構成と動作を中心に説明を行い、実施の形態２と同様の部分は説明を省略する。
【０１１２】
リーク検出手段３２７は、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１に、セルリークが存在する場合、ロウレベル、もしくは、少なくともハイレベル（ＶＤＤ）とならない電圧信号Ｖｏｕｔ０を出力する。また、ＳＲＡＭセルＣＥＬＬ１０、ＣＥＬＬ１１に、セルリークが存在する場合も、ロウレベル、もしくは、少なくともハイレベル（ＶＤＤ）とならない電圧信号Ｖｏｕｔ１を出力する。
【０１１３】
リーク検出手段３２７は、抵抗Ｒ３０、Ｒ３１を有する。抵抗Ｒ３０は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０との間に接続される。抵抗Ｒ３１は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ１との間に接続される。抵抗Ｒ３０、Ｒ３１の抵抗値は、ＰＭＯＳトランジスタＰ２０、Ｐ２１のオン抵抗に比べて十分大きい。このため、オン状態のＰＭＯＳトランジスタＰ２０、Ｐ２１は、ＳＲＡＭセルに対する駆動電源の供給を行うことができるが、抵抗Ｒ３０、Ｒ３１経由によるＳＲＡＭセルに対する駆動電源の供給はできない。つまり、ＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか１つが存在する場合、ＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態では、ＳＲＡＭセルへの駆動電源の供給が停止しているため、保持データの維持が不可能となり、データが破壊（反転）される。
【０１１４】
ＰＭＯＳトランジスタＰ２０、抵抗Ｒ３０、セルＶＤＤ線ＣＶ０の接続ノードからはテスト結果信号Ｖｏｕｔ０が出力される。ＰＭＯＳトランジスタＰ２１、抵抗Ｒ３１、セルＶＤＤ線ＣＶ１の接続ノードからはテスト結果信号Ｖｏｕｔ１が出力される。
【０１１５】
図１０に、ＳＲＡＭ回路３００が配置されるＬＳＩの構成を示す。図１０に示すように、ＳＲＡＭ回路３００は、ＢＩＳＴ回路１０２と同一のＬＳＩ１０１上に配置され、リークテストが行われる。ＢＩＳＴ回路１０２からＳＲＡＭ回路３００に、テスト信号ＴＥＳＴ、ＷＲＩＴＥ／ＲＥＡＤ信号等の制御信号、入力データＤｉｎ、アドレス信号ＡＤが印加される。また、ＳＲＡＭ回路３００からＢＩＳＴ回路１０２に、出力データＤｏｕｔ、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ２が出力される。
【０１１６】
次に、図１１に、ＳＲＡＭ回路３００のレイアウト例を示す。なお、実施の形態１の図４との違いは、第１の領域ＳＰ＿ＡＲＥＡのレイアウト構成であり、その他の部分は図４と同様であるため、ここでの説明は省略する。
【０１１７】
第１の領域ＳＰ＿ＡＲＥＡには、スイッチ手段２６とリーク検出手段３２７とが形成されている。図１１に示すように、第１の領域ＳＰ＿ＡＲＥＡは、ビット線対ＢＬ０、／ＢＬ０及びＢＬ１、／ＢＬ１が延在する方向に、上記セルアレイエリアＣＡ＿ＡＲＥＡに隣接して形成される。この第１の領域ＳＰ＿ＡＲＥＡに、図１１に示すように、抵抗Ｒ３０とＰＭＯＳトランジスタＰ２０、及び、抵抗Ｒ３１とＰＭＯＳトランジスタＰ２１を隣接して形成することで、電源端子ＶＤＤ線を抵抗とトランジスタで共有でき、素子の配置効率を上げることができる。
【０１１８】
また、各ＳＲＡＭセルのＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースに接続されるセルＶＤＤ線ＣＶ０、ＣＶ１と、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１のドレインとを容易に接続することができる。こように、セルＶＤＤ線の配線や、各トランジスタの配置効率が上がるため、より小面積でＳＲＡＭ回路をレイアウトすることが可能となる。
【０１１９】
図１２に、ＳＲＡＭ回路３００の動作タイミングチャートを示す。図１２に示すように、時刻ｔ１〜ｔ２のプリライト期間において、ＳＲＡＭ回路３００に、ロウレベルのテスト信号ＴＥＳＴ（反転テスト信号／ＴＥＳＴはハイレベル）、値が「０」の入力データＤｉｎが入力される。そして、アドレス信号ＡＤに応じて、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１が、順に選択され、「０」のデータが書き込まれる。
【０１２０】
時刻ｔ２〜ｔ３のストレス印加期間において、テスト信号ＴＥＳＴをハイレベル（反転テスト信号／ＴＥＳＴはロウレベル）とする。このとき、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となる。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【０１２１】
また、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的にワード信号ＷＬ０、ＷＬ１が非活性化される。よって、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て非選択状態となり、全てのＳＲＡＭセルのＮＭＯＳトランジスタＣＮ２、ＣＮ３がオフ状態となる。更に、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的に列選択信号ＹＳ０、ＹＳ１が活性化（ハイレベル）される。よって、全ビット線対が選択され、書き込み回路１４と接続される。
【０１２２】
これと同時に、入力データＤｉｎの値が「１」となるため、ビット線ＢＬ０及びＢＬ１にはハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１にはロウレベル（ＧＮＤ）が印加される。
【０１２３】
ここで、このストレス印加期間において、全てのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークが存在しなければ、各ＳＲＡＭセルがハイインピーダンス状態となっており、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧に変化が起きずハイレベル（電源電圧ＶＤＤ）のまま維持される。
【０１２４】
しかし、このストレス印加期間において、もし何れかのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか１つが存在する場合、抵抗Ｒ３０もしくはＲ３１を経由してセルノードＮＤ１に電流が流れる。このため、抵抗Ｒ３０、Ｒ３１に電圧降下が生じ、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧が低下する。
【０１２５】
このため、時刻ｔ２〜ｔ３のストレス印加期間と同時に、このテスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧低下により、セルノードＮＤ１のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。なお、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧低下によるＳＲＡＭセルのセルリークのチェックを行う期間をリークチェック期間と称す。
【０１２６】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１２７】
図１３に、図１２で説明したリークテストの動作フローチャートを示す。図１３に示すように、まず、書き込みデータＤｉｎを例えば「０」にセットする（Ｓ３０１）。次に、プリライトの初期アドレスを、例えばＡＤ＝０とする（Ｓ３０２）。そして、書き込みデータを各ＳＲＡＭセルに順に書き込む（Ｓ３０３〜Ｓ３０５）。なお、このステップＳ３０１〜Ｓ３０５までがプリライト期間となる。全てのＳＲＡＭセルにデータを書き込んだ場合（Ｓ３０５ＹＥＳ）、プリライト期間が終了する。
【０１２８】
次に、テスト信号ＴＥＳＴの値を「１」（ハイレベル）、且つ、入力データＤｉｎの値を「１」とする（Ｓ３０６）。このことにより、全ＳＲＡＭセルが非選択、且つ、全ビット線が選択され書き込み回路１４に接続される。そして、書き込み回路１４がビット線ＢＬ０及びＢＬ１をハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１をロウレベル（ＧＮＤ）とする。また、各ＳＲＡＭセルがフローティング状態となる。
【０１２９】
そして、このテスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧が電源電圧ＶＤＤ（ハイレベル）か否かをチェックする（Ｓ３０７）。ここで、セルリークがある場合には、対応するテスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧が低下し、電源電圧ＶＤＤ（ハイレベル）ではなくなる（Ｓ３０７ＮＯ）。このため、セルリークを有する不良ＳＲＡＭセルが存在すると判定される（Ｓ３０８）。逆に、セルリークがない場合には、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１の電圧が電源電圧ＶＤＤ（ハイレベル）のままである（Ｓ３０７ＹＥＳ）。このため、不良ＳＲＡＭセルが存在せず良品と判定され、テストを終了する。
【０１３０】
なお、上記動作例でも、書き込みデータＤｉｎを「０」として説明したが、書き込みデータＤｉｎを「１」としてもよい。以上のような動作により、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となる。
【０１３１】
従って、上述したように全ＳＲＡＭセルのセルリーク有無がリークチェック期間で同時判定できるため、実施の形態１、２の１ＳＲＡＭセルごとに、全セル行っていたデータ読み出しループを行う期間が不要となる。
【０１３２】
以上のような本実施の形態３のＳＲＡＭ回路３００では、全ＳＲＡＭセルのセルリーク有無をテスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ１により、一度に同時判定できる。このため、実施の形態１、２と同様、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となり、更に、実施の形態１、２で必要だったデータ読み出しループを行う必要がなく、大幅なリークテスト時間の短縮が可能となる。
【０１３３】
発明の実施の形態４
【０１３４】
以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。この実施の形態４も、実施の形態３と同様、本発明をＳＲＡＭ回路に適用したものである。
【０１３５】
図１４に本実施の形態４にかかるＳＲＡＭ回路４００の構成を示す。図１４に示すように、ＳＲＡＭ回路４００は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路１２と、読出し回路１３と、書き込み回路１４と、行選択回路１２５と、スイッチ手段２６とを有する。
【０１３６】
なお、図１４に示された符号のうち、図９と同じ符号を付した構成は、図９と同じか又は類似の構成を示している。更に、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１の構成は、図３０と同様である。本実施の形態４は、実施の形態３のリーク検出手段３２７をリーク検出手段４２７に変更した構成となっている。よって、その変更された構成と動作を中心に説明を行い、実施の形態３と同様の部分は説明を省略する。
【０１３７】
リーク検出手段４２７は、ＰＭＯＳトランジスタＰ４０、Ｐ４１と、抵抗Ｒ３０、Ｒ３１とを有する。
【０１３８】
抵抗Ｒ３０は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０との間に接続される。抵抗Ｒ３１は、電源端子ＶＤＤとセルＶＤＤ線ＣＶ１との間に接続される。
【０１３９】
ＰＭＯＳトランジスタＰ２０、抵抗Ｒ３０、セルＶＤＤ線ＣＶ０の接続ノードをノードＮ４０とする。ＰＭＯＳトランジスタＰ２１、抵抗Ｒ３１、セルＶＤＤ線ＣＶ１の接続ノードをノードＮ４１とする。
【０１４０】
ＰＭＯＳトランジスタＰ４０は、電源端子ＶＤＤとノードＮ４２との間に接続される。また、ゲートがノードＮ４０に接続される。ＰＭＯＳトランジスタＰ４１は、電源端子ＶＤＤとノードＮ４２との間に接続される。また、ゲートがノードＮ４１に接続される。
【０１４１】
負荷抵抗Ｒ４１が、ノードＮ４２と接地端子ＧＮＤとの間に接続される。ノードＮ４２の電圧がテスト結果信号Ｖｏｕｔとなる。ＰＭＯＳトランジスタＰ４０、Ｐ４１がオフ状態では、負荷抵抗Ｒ４１によりノードＮ４２の電圧が接地電圧ＧＮＤ（ロウレベル）にプルダウンされる。
【０１４２】
図１５に、ＳＲＡＭ回路４００の動作タイミングチャートを示す。図１５に示すように、時刻ｔ１〜ｔ２のプリライト期間において、ＳＲＡＭ回路４００に、ロウレベルのテスト信号ＴＥＳＴ（反転テスト信号／ＴＥＳＴはハイレベル）、値が「０」の入力データＤｉｎが入力される。そして、アドレス信号ＡＤに応じて、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１が、順に選択され、「０」のデータが書き込まれる。また、テスト信号ＴＥＳＴがロウレベルのため、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオン状態となり、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、電源端子ＶＤＤとが電気的に接続される。このため、ＰＭＯＳトランジスタＰ４０、Ｐ４１がオフ状態となり、ノードＮ４２が接地電圧ＧＮＤ、つまり、テスト結果信号Ｖｏｕｔがロウレベルとなる。
【０１４３】
時刻ｔ２〜ｔ３のストレス印加期間において、テスト信号ＴＥＳＴをハイレベル（反転テスト信号／ＴＥＳＴはロウレベル）とする。このとき、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となる。このことにより、電源端子ＶＤＤとセルＶＤＤ線ＣＶ０、ＣＶ１とが電気的に遮断される。このため、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１への駆動電源の供給が停止され、全てのＳＲＡＭセルがフローティング状態となる。
【０１４４】
また、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的にワード信号ＷＬ０、ＷＬ１が非活性化される。よって、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て非選択状態となり、全てのＳＲＡＭセルのＮＭＯＳトランジスタＣＮ２、ＣＮ３がオフ状態となる。更に、反転テスト信号／ＴＥＳＴがロウレベルであるため、強制的に列選択信号ＹＳ０、ＹＳ１が活性化（ハイレベル）される。よって、全ビット線対が選択され、書き込み回路１４と接続される。
【０１４５】
これと同時に、入力データＤｉｎの値が「１」となるため、ビット線ＢＬ０及びＢＬ１にはハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１にはロウレベル（ＧＮＤ）が印加される。
【０１４６】
ここで、このストレス印加期間において、全てのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークが存在しなければ、各ＳＲＡＭセルがハイインピーダンス状態となっており、ノードＮ４０、Ｎ４１の電圧が低下しない。このため、ＰＭＯＳトランジスタＰ２０、Ｐ２１のオン状態とならず、ノードＮ４２の電圧も変化しない。つまり、テスト結果信号Ｖｏｕｔがロウレベルを維持される。
【０１４７】
しかし、もし何れかのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか１つが存在する場合、ノードＮ４０、Ｎ４１の一方、もしくは両方の電圧が低下する。そして、ＰＭＯＳトランジスタＰ２０、Ｐ２１の一方、もしくは両方がオン状態となり、ノードＮ４２の電圧が上昇する。つまり、テスト結果信号Ｖｏｕｔがハイレベルとなる。
【０１４８】
このため、時刻ｔ２〜ｔ３のストレス印加期間と同時に、このテスト結果信号Ｖｏｕｔ一つだけで、セルノードＮＤ１のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。なお、テスト結果信号ＶｏｕｔによるＳＲＡＭセルのセルリークのチェックを行う期間をリークチェック期間と称す。
【０１４９】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１５０】
図１６に、図１５で説明したリークテストの動作フローチャートを示す。図１６に示すように、まず、書き込みデータＤｉｎを例えば「０」にセットする（Ｓ４０１）。次に、プリライトの初期アドレスを、例えばＡＤ＝０とする（Ｓ４０２）。そして、書き込みデータを各ＳＲＡＭセルに順に書き込む（Ｓ４０３〜Ｓ４０５）。なお、このステップＳ４０１〜Ｓ４０５までがプリライト期間となる。全てのＳＲＡＭセルにデータを書き込んだ場合（Ｓ４０５ＹＥＳ）、プリライト期間が終了する。
【０１５１】
次に、テスト信号ＴＥＳＴの値を「１」（ハイレベル）、且つ、入力データＤｉｎの値を「１」とする（Ｓ４０６）。このことにより、全ＳＲＡＭセルが非選択、且つ、全ビット線が選択され書き込み回路１４に接続される。そして、書き込み回路１４がビット線ＢＬ０及びＢＬ１をハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１をロウレベル（ＧＮＤ）とする。また、各ＳＲＡＭセルがフローティング状態となる。
【０１５２】
そして、このテスト結果信号Ｖｏｕｔがロウレベルか否かをチェックする（Ｓ４０７）。ここで、セルリークがある場合には、ノードＮ４２の電圧が上昇し、テスト結果信号Ｖｏｕｔがロウレベルではなくなる（Ｓ４０７ＮＯ）。このため、セルリークを有する不良ＳＲＡＭセルが存在すると判定される（Ｓ４０８）。逆に、セルリークがない場合には、テスト結果信号Ｖｏｕｔがロウレベルのままである（Ｓ４０７ＹＥＳ）。このため、不良ＳＲＡＭセルが存在せず良品と判定され、テストを終了する。
【０１５３】
なお、上記動作例でも、書き込みデータＤｉｎを「０」として説明したが、書き込みデータＤｉｎを「１」としてもよい。以上のような動作により、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となる。
【０１５４】
従って、実施の形態３と同様、全ＳＲＡＭセルのセルリーク有無がリークチェック期間で同時判定できるため、実施の形態１、２の１ＳＲＡＭセルごとに、全セル行っていたデータ読み出しループを行う期間が不要となる。更に、実施の形態３で、２個必要だったテスト結果信号が、一つだけでよくなり、図１７に示すように、ＳＲＡＭ回路４００の出力端子、ＢＩＳＴ回路１０２の入力端子数、更には、ＳＲＡＭ回路４００とＢＩＳＴ回路１０２とを接続する配線の数も削減することが可能となる。
【０１５５】
次に、図１８に、ＳＲＡＭ回路４００のレイアウト例を示す。なお、実施の形態３の図１１との違いは、第１の領域ＳＰ＿ＡＲＥＡのレイアウト構成であり、その他の部分は図１１と同様であるため、ここでの説明は省略する。
【０１５６】
第１の領域ＳＰ＿ＡＲＥＡには、スイッチ手段２６とリーク検出手段４２７が形成されている。図１８に示すように、第１の領域ＳＰ＿ＡＲＥＡは、ビット線対ＢＬ０、／ＢＬ０及びＢＬ１、／ＢＬ１が延在する方向に、上記セルアレイエリアＣＡ＿ＡＲＥＡに隣接して形成される。
【０１５７】
この第１の領域ＳＰ＿ＡＲＥＡに、図１８に示すように、抵抗Ｒ３０とＰＭＯＳトランジスタＰ２０、Ｐ４０、及び、抵抗Ｒ３１とＰＭＯＳトランジスタＰ２１、Ｐ４１を隣接して形成することで、電源端子ＶＤＤ線を抵抗とトランジスタで共有でき、素子の配置効率を上げることができる。
【０１５８】
また、実施の形態３と同様、各ＳＲＡＭセルのＰＭＯＳトランジスタＣＰ０、ＣＰ１のソースに接続されるセルＶＤＤ線ＣＶ０、ＣＶ１と、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１のドレインとを容易に接続することができる。こように、セルＶＤＤ線の配線や、各トランジスタの配置効率が上がるため、より小面積でＳＲＡＭ回路をレイアウトすることが可能となる。
【０１５９】
以上のような本実施の形態４のＳＲＡＭ回路４００では、全ＳＲＡＭセルのセルリーク有無をテスト結果信号Ｖｏｕｔにより、一度に同時判定できる。このため、実施の形態３と同様、データ読み出しループを行う必要がなく、大幅なリークテスト時間の短縮が可能となる。
【０１６０】
更には、実施の形態３では、リーク検出手段３２７の抵抗とセルＶＤＤ線との接続ノードの電圧を直接テスト結果信号としていたが、本実施の形態４では、抵抗、セルＶＤＤ線の接続ノード（図１４のノードＮ４０、Ｎ４１）の電圧を新たに追加したＰＭＯＳトランジスタＰ４０、Ｐ４１で検知している。そして、その検知結果であるノードＮ４２の電圧を、１つのテスト結果信号Ｖｏｕｔとして出力する。このため、ＳＲＡＭ回路４００、ＢＩＳＴ回路１０２の双方の端子数及びその接続配線の数を削減することができ、回路規模の削減が可能となる。
【０１６１】
発明の実施の形態５
【０１６２】
以下、本発明を適用した具体的な実施の形態５について、図面を参照しながら詳細に説明する。この実施の形態５も、実施の形態５と同様、本発明をＳＲＡＭ回路に適用したものである。
【０１６３】
図１９に本実施の形態５にかかるＳＲＡＭ回路５００の構成を示す。図１９に示すように、ＳＲＡＭ回路５００は、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と、ワード線ＷＬ０、ＷＬ１と、セルＶＤＤ線ＣＶ０、ＣＶ１と、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、列セレクタ１１と、列選択回路１２と、読出し回路１３と、書き込み回路１４と、行選択回路５２５と、スイッチ手段２６と、リーク検出手段４２７と、ＮＯＲ回路ＮＯＲ５１と、ＯＲ回路ＯＲ５２と、インバータ回路ＩＶ５１とを有する。
【０１６４】
なお、図１９に示された符号のうち、図１４と同じ符号を付した構成は、図１４と同じか又は類似の構成を示している。更に、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１の構成は、図３０と同様である。本実施の形態５は、実施の形態４の行選択回路１２５を行選択回路５２５に変更し、ＮＯＲ回路ＮＯＲ５１と、ＯＲ回路ＯＲ５２と、インバータ回路ＩＶ５１を追加した構成となっている。また、入力信号として、テスト信号ＴＥＳＴの他に、プリライト信号ＰＷと、遅延プリライト信号ＰＷｄｅｌｙが追加されている。よって、その変更された構成と動作を中心に説明を行い、実施の形態４と同様の部分は説明を省略する。
【０１６５】
ＮＯＲ回路ＮＯＲ５１は、テスト信号ＴＥＳＴと遅延プリライト信号ＰＷｄｅｌｙを入力し、演算結果を制御信号Ｓ１として出力する。この制御信号Ｓ１は、列選択回路２１２のＮＡＮＤ回路ＮＡＮＤ２０、ＮＡＮＤ２１に入力される。つまり、実施の形態３の反転テスト信号／ＴＥＳＴの替わりに列選択回路２１２に入力される。
【０１６６】
よって、列選択回路２１２は、制御信号Ｓ１がハイレベルの場合、入力したアドレス信号ＡＤに応じて列選択信号ＹＳ０、ＹＳ１の一方を活性化させる。制御信号Ｓ１がロウレベルの場合、アドレス信号ＡＤにかかわらず強制的に、列選択信号ＹＳ０、ＹＳ１全てを活性化させる。このため、制御信号ＳＩがロウレベルのとき、ビット線対ＢＬ０、／ＢＬ０、及び、ＢＬ１、／ＢＬ１が全て選択される。
【０１６７】
ＯＲ回路ＯＲ５２は、テスト信号ＴＥＳＴとプリライト信号ＰＷを入力し、演算結果を制御信号Ｓ２として出力する。この制御信号Ｓ２は、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１のゲートに入力される。つまり、実施の形態３のテスト信号ＴＥＳＴの替わりにスイッチ手段２６に入力される。
【０１６８】
インバータ回路ＩＶ５１は、遅延プリライト信号ＰＷｄｅｌｙの反転信号である反転遅延プリライト信号／ＰＷｄｅｌｙを生成する。
【０１６９】
行選択回路５２５は、ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１、ＮＡＮＤ５０、ＮＡＮＤ５１を有する。
【０１７０】
ＮＡＮＤ回路ＮＡＮＤ５０、ＮＡＮＤ５１は、それぞれＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１の出力と、反転遅延プリライト信号／ＰＷｄｅｌｙを入力し、演算結果をワード信号ＷＬ０、ＷＬ１として出力する。ＮＡＮＤ回路ＮＡＮＤ５０、ＮＡＮＤ５１は、反転遅延プリライト信号／ＰＷｄｅｌｙがハイレベルの場合、ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１の出力にかかわらず強制的に、ワード信号ＷＬ０、ＷＬ１を活性化させる。活性化されたワード信号ＷＬ０、ＷＬ１により、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１は全て選択状態となる。
【０１７１】
ＮＡＮＤ回路ＮＡＮＤ１０、ＮＡＮＤ１１は、反転遅延プリライト信号／ＰＷｄｅｌｙがロウレベルの場合、それぞれ入力したアドレス信号ＡＤに応じて、ＮＡＮＤ回路ＮＡＮＤ５０、ＮＡＮＤ５１を経由し、ワード信号ＷＬ０、ＷＬ１を活性化させる。
【０１７２】
図２０に、ＳＲＡＭ回路５００が配置されるＬＳＩの構成を示す。図２０に示すように、ＳＲＡＭ回路５００は、ＢＩＳＴ回路１０２と同一のＬＳＩ１０１上に配置され、リークテストが行われる。ＢＩＳＴ回路１０２からＳＲＡＭ回路５００に、テスト信号ＴＥＳＴ、プリライト信号ＰＷ、遅延プリライト信号ＰＷｄｅｌｙ、ＷＲＩＴＥ／ＲＥＡＤ信号等の制御信号、入力データＤｉｎ、アドレス信号ＡＤが印加される。また、ＳＲＡＭ回路３００からＢＩＳＴ回路１０２に、出力データＤｏｕｔ、テスト結果信号Ｖｏｕｔ０、Ｖｏｕｔ２が出力される。
【０１７３】
なお、遅延プリライト信号ＰＷｄｅｌｙは、プリライト信号ＰＷを分周器等で、分周することにより容易に生成可能である。この分周器はＢＩＳＴ回路１０２側に配置しても、ＳＲＡＭ回路５００側に配置してもかまわない。ＳＲＡＭ回路５００側に配置する場合は、遅延プリライト信号ＰＷｄｅｌｙに対応するＢＩＳＴ回路１０２、ＳＲＡＭ回路５００の端子、配線数を削減できる。
【０１７４】
図２１に、ＳＲＡＭ回路５００の動作タイミングチャートを示す。図２１に示すように、プリライト期間の時刻ｔ１〜ｔ２において、入力データＤｉｎの値が「０」にセットされ、プリライト信号ＰＷ及び遅延プリライト信号ＰＷｄｅｌｙがハイレベル、テスト信号ＴＥＳＴがロウレベル（反転テスト信号／ＴＥＳＴがハイレベル）となる。このとき、制御信号Ｓ１、Ｓ２がハイレベルになる。
【０１７５】
制御信号Ｓ１がハイレベルとなるため、列選択回路２１２から出力される列選択信号ＹＳ０、ＹＳ１が活性化され、全ビット線対が選択される。また、遅延プリライト信号ＰＷｄｅｌｙがハイレベルとなるため、行選択回路５２５から出力されるワード線ＷＬ０、ＷＬ１が活性化され全ＳＲＡＭセルが選択される。
【０１７６】
このとき、書き込み回路１４には、値が「０」の入力データＤｉｎが入力されており、全ＳＲＡＭセルにデータ「０」を書き込む。
【０１７７】
しかし、通常のＳＲＡＭセルに対するデータ書き込み動作において、書き込み回路１４でセルアレイ全てのＳＲＡＭセルにデータを書き込むドライブ能力は想定されていない。このため、全ＳＲＡＭセルの負荷素子（本例ではＰＭＯＳトランジスタＣＰ０）に流れる電流を引き抜き、セルノードＮＤ０の電圧レベルを十分にロウレベル（ＧＮＤ）にプルダウンすることができない。
【０１７８】
但し、この期間ｔ１〜ｔ２において、制御信号Ｓ２がハイレベルとなるため、ＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となっている。よって、セルＶＤＤ線ＶＣ０、ＶＣ１には抵抗Ｒ３０、Ｒ３１を介してしか電源端子ＶＤＤから電圧が供給されない。このため、全ＳＲＡＭセルの負荷素子（本例ではＰＭＯＳトランジスタＣＰ０）に流れる電流も小さくなっている。よって、書き込み回路１４のドライブ能力でも、全ＳＲＡＭセルの負荷素子に流れる電流を引き抜くことが可能となり、セルノードＮＤ０の電圧レベルを十分にロウレベルにプルダウンすることができる。よって、全ＳＲＡＭセルが選択された状態であっても、データ「０」を全ＳＲＡＭセルに書き込むことが可能となる。
【０１７９】
次に、プリライト期間の時刻ｔ２〜ｔ３において、遅延プリライト信号ＰＷｄｅｌｙがハイレベルのままだが、プリライト信号ＰＷがロウレベルとなる。このとき、制御信号Ｓ２がロウレベルになる。制御信号Ｓ２がロウレベルとなるため、ＰＭＯＳトランジスタＰ２０、Ｐ２１がオン状態となり、セルＶＤＤ線ＶＣ０、ＶＣ１を介して、全ＳＲＡＭセルに駆動電源が供給される。上述したプリライト期間の時刻ｔ１〜ｔ２では、セルノードＮＤ１に関しても、書き込み回路１４のドライブ能力では、全ＳＲＡＭセルに対して十分ハイレベルにプルアップできていなかった。しかし、時刻ｔ２〜ｔ３では、セルＶＤＤ線ＶＣ０、ＶＣ１に電源電圧ＶＤＤが印加されることで、十分でなかったセルノードＮＤ１の電圧レベルを十分ハイレベル（ＶＤＤ）に上げることができる。全ＳＲＡＭセルに対しデータ「０」を書き込んだプリライト期間を終了する。
【０１８０】
次に、時刻ｔ３〜ｔ４のストレス印加期間において、テスト信号ＴＥＳＴをハイレベル（反転テスト信号／ＴＥＳＴはロウレベル）、遅延プリライト信号ＰＷｄｅｌｙをロウレベルとする。このため、ワード線ＷＬ０、ＷＬ１が非活性化され全ＳＲＡＭセルが非選択となる。列選択信号ＹＳ０、ＹＳ１は活性化状態を保持し、全ビット線対は選択状態となる。
【０１８１】
また、制御信号Ｓ２が再びロウレベルとなる。このため、スイッチ手段２６のＰＭＯＳトランジスタＰ２０、Ｐ２１がオフ状態となり、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１と、電源端子ＶＤＤとが電気的に遮断される。このため、ＰＭＯＳトランジスタＰ２０、Ｐ２１から、各ＳＲＡＭセルへの電源供給が停止し、フローティング状態となる。
【０１８２】
これと同時に、入力データＤｉｎの値が「１」となるため、ビット線ＢＬ０及びＢＬ１にはハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１にはロウレベル（ＧＮＤ）が印加される。
【０１８３】
ここで、実施の形態４と同様、ストレス印加期間において、全てのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークが存在しなければ、各ＳＲＡＭセルがハイインピーダンス状態となっており、ノードＮ４０、Ｎ４１の電圧が低下しない。このため、ＰＭＯＳトランジスタＰ２０、Ｐ２１のオン状態とならず、ノードＮ４２の電圧も変化しない。つまり、テスト結果信号Ｖｏｕｔがロウレベルを維持される。
【０１８４】
しかし、もし何れかのＳＲＡＭセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか１つが存在する場合、ノードＮ４０、Ｎ４１の一方、もしくは両方の電圧が低下する。そして、ＰＭＯＳトランジスタＰ２０、Ｐ２１の一方、もしくは両方がオン状態となり、ノードＮ４２の電圧が上昇する。つまり、テスト結果信号Ｖｏｕｔがハイレベルとなる。
【０１８５】
このため、実施の形態４と同様、時刻ｔ３〜ｔ４のストレス印加期間と同時に、このテスト結果信号Ｖｏｕｔ一つだけで、セルノードＮＤ１のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１８６】
なお、上記例では、時刻ｔ１〜ｔ２のプリライト期間中、書き込みデータＤｉｎを「０」にセットしたが、書き込みデータＤｉｎを「１」にセットして、同様のテストを行うことが可能である。この場合、ＳＲＡＭセルＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１のセルノードＮＤ０のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも１つが存在するか否か検出できる。
【０１８７】
図２２に、図２１で説明したリークテストの動作フローチャートを示す。図２２に示すように、まず、書き込みデータＤｉｎを例えば「０」にセットする（Ｓ５０１）。次に、プリライト信号ＰＷを「１」、遅延プリライト信号ＰＷｄｅｌｙを「１」として、全ビット線対が選択、全ＳＲＡＭセルが選択され、データ「０」を書き込む（Ｓ５０２）。更に、プリライト信号ＰＷを「０」、遅延プリライト信号ＰＷｄｅｌｙを「１」として、全ＳＲＡＭセルに電源供給を行い、データ「０」を書き込む（Ｓ５０３）。
【０１８８】
次に、遅延プリライト信号ＰＷｄｅｌｙを「０」とし（Ｓ５０４）、テスト信号ＴＥＳＴの値を「１」（ハイレベル）、且つ、入力データＤｉｎの値を「１」とする（Ｓ５０５）。このことにより、全ＳＲＡＭセルが非選択、且つ、全ビット線対が選択され書き込み回路１４がビット線ＢＬ０及びＢＬ１をハイレベル（ＶＤＤ）、ビット線／ＢＬ０及び／ＢＬ１をロウレベル（ＧＮＤ）とする。また、各ＳＲＡＭセルがフローティング状態となる。
【０１８９】
そして、このテスト結果信号Ｖｏｕｔがロウレベルか否かをチェックする（Ｓ５０６）。ここで、セルリークがある場合には、実施の形態４と同様、ノードＮ４２の電圧が上昇し、テスト結果信号Ｖｏｕｔがロウレベルではなくなる（Ｓ５０６ＮＯ）。このため、セルリークを有する不良ＳＲＡＭセルが存在すると判定される（Ｓ５０７）。逆に、セルリークがない場合には、テスト結果信号Ｖｏｕｔがロウレベルのままである（Ｓ５０６ＹＥＳ）。このため、不良ＳＲＡＭセルが存在せず良品と判定され、テストを終了する。
【０１９０】
なお、上記動作例でも、書き込みデータＤｉｎを「０」として説明したが、書き込みデータＤｉｎを「１」としてもよい。以上のような動作により、ＳＲＡＭセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となる。
【０１９１】
従って、実施の形態４と同様、全ＳＲＡＭセルのセルリーク有無がリークチェック期間で同時判定できるため、実施の形態１、２の全ＳＲＡＭセルに対するデータ読み出しループを行う期間が不要となる。更に、実施の形態１〜４で必要だった全ＳＲＡＭセルに対するデータの書き込みループを行う必要が無くなり、プリライト期間を大幅に短縮することができ、実施の形態３に対して更なるリークテスト期間の削減が可能である。
【０１９２】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、高抵抗負荷素子を有する４トランジスタＳＲＡＭセルや、高抵抗負荷素子をＰＭＯＳトランジスタに置き換えた６トランジスタＳＲＡＭセルを想定して行った。しかし、図２３、図２４に示す８トランジスタＳＲＡＭセルにおいても、上記実施の形態と同様の効果が得られることは明らかであり、４トランジスタＳＲＡＭセルや、６トランジスタＳＲＡＭセルに限られない。
【０１９３】
図２３の８トランジスタＳＲＡＭセルは、２系統のリード／ライトポートを有しており、アクセストランジスタＮＭＯＳトランジスタＣＮ２、ＣＮ４がそれぞれ、ノードＮＤ０とビット線ＢＬＡ、ＢＬＢとの間に接続され、アクセストランジスタＮＭＯＳトランジスタＣＮ３、ＣＮ５がそれぞれ、ノードＮＤ１とビット線／ＢＬＡ、／ＢＬＢとの間に接続される。なお、ビット線対ＢＬＡ、／ＢＬＡ、及び、ビット線対ＢＬＢ、／ＢＬＢは相補性のビット線である。
【０１９４】
図２３からも分かるように、セルノードＮＤ０、ＮＤ１には、それぞれ複数のアクセストランジスタが接続される。このため、４トランジスタＳＲＡＭセルや、６トランジスタＳＲＡＭセルよりもアクセストランジスタリークが発生しやすくなり、本発明が更に優れた効果を発揮することができる。
【０１９５】
また、図２４の８トランジスタＳＲＡＭセルは、ＮＭＯＳトランジスタＣＮ６、ＣＮ７で構成された読み出しポートを有している。セルノードＮＤ１には、ＮＭＯＳトランジスタＣＮ７のゲートが接続されている。ここで、近年の微細化されたデバイスでは、ゲート電流によるセルノードリークが発生しやすくなっており、図２４の例でも、ＮＭＯＳトランジスタＣＮ７のゲート電流によるセルノードリークが起こり易くなる。このため、やはり、図２４の８トランジスタＳＲＡＭセルでも、本発明が更に優れた効果を発揮することができる。
【符号の説明】
【０１９６】
１００、２００、３００、４００、５００ ＳＲＡＭ回路
ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１ ビット線
ＷＬ０、ＷＬ１ ワード線
ＣＶ０、ＣＶ１ セルＶＤＤ線
ＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１ ＳＲＡＭセル
１１ 列セレクタ
１２、２１２ 列選択回路
１３ 読出し回路
１４ 書き込み回路
１２５、５２５ 行選択回路
２６ スイッチ手段
１２７ プルダウン手段
３２７、４２７ リーク検出手段
ＣＰ０、ＣＰ１、Ｐ２０、Ｐ２１、Ｐ４０、Ｐ４１ ＰＭＯＳトランジスタ
ＣＮ０〜ＣＮ７、Ｎ２１〜Ｎ２４ ＮＭＯＳトランジスタ
Ｒ３０、Ｒ３１、Ｒ４１ 抵抗
ＴＧ１〜ＴＧ４ トランスファーゲート
ＮＡＮＤ１０、ＮＡＮＤ１１、ＮＡＮＤ２１〜ＮＡＮＤ２４、ＮＡＮＤ５０、ＮＡＮＤ５１ ＮＡＮＤ回路
ＩＶ１０、ＩＶ１１、ＩＶ５１ インバータ回路
ＮＯＲ５１ ＮＯＲ回路
ＯＲ５２ ＯＲ回路
１０１ ＬＳＩ
１０２ ＢＩＳＴ回路
【特許請求の範囲】
【請求項１】
セルリークの判定機能を有した半導体記憶装置であって、
相補性ビット線対と、
前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、
セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する
半導体記憶装置。
【請求項２】
第１の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記第２の値に対応する電圧を印加する第２の電源端子と、
前記ビット線対と前記第２の電源端子との間に接続され、前記テスト信号に応じて、前記前記ビット線対と前記第２の電源端子とを接続する第２のスイッチ手段と、を有する
請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、
前記第１及び第２のスイッチ手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第１の領域と、を有し、
前記第１のスイッチ手段が第１のトランジスタ、第２のスイッチ手段が第２のトランジスタからなり、前記ビット線対間に前記第１、第２のトランジスタがレイアウトされる
請求項２に記載の半導体記憶装置。
【請求項４】
第１の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記テスト制御回路からのテスト信号に応じて、前記ビット線対を選択する列選択回路と、
前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第１の値と逆の第２の値を印加させる書き込み回路と、を有する
請求項１に記載の半導体記憶装置。
【請求項５】
第１の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記テスト制御回路からのテスト信号に応じて、前記ビット線対を選択する列選択回路と、
前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第１の値と逆の第２の値を印加させる書き込み回路と、
前記第１のスイッチ手段と並列接続され、前記第１のセルノードの値に応じた電圧信号を生成するリーク検出手段と、を有し、
前記テスト制御回路は、前記電圧信号に応じて当該半導体記憶装置のセルリークを判定する
請求項１に記載の半導体記憶装置。
【請求項６】
前記リーク検出手段が、前記第１の電源端子と前記メモリセルへの駆動電源供給ノードとの間に接続される抵抗素子からなる
請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、
前記第１のスイッチ手段及び前記リーク検出手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第１の領域と、を有し、
前記第１のスイッチ手段が第１のトランジスタからなり、前記ビット線対間に前記第１のトランジスタ及び前記抵抗素子がレイアウトされる
請求項６に記載の半導体記憶装置。
【請求項８】
第１の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記テスト制御回路からのテスト信号に応じて、前記ビット線対を選択する列選択回路と、
前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第１の値と逆の第２の値を印加させる書き込み回路と、
前記第１の電源端子と前記メモリセルへの駆動電源供給ノードとの間に接続される抵抗素子と、前記第１の電源端子と前記電圧信号の出力ノードとの間に接続され、前記駆動電源供給ノードの電位に応じて導通状態が変化する第３のトランジスタと、を備えるリーク検出手段と、を有する
請求項１に記載の半導体記憶装置。
【請求項９】
前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、
前記第１のスイッチ手段及び前記リーク検出手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第１の領域と、を有し、
前記第１のスイッチ手段が第１のトランジスタからなり、前記ビット線対間に前記第１のトランジスタ及び前記抵抗素子及び前記第３のトランジスタがレイアウトされる
請求項８に記載の半導体記憶装置。
【請求項１０】
第１の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号とプリライト信号に応じて、第１の期間に前記メモリセルに対して駆動電源の供給を停止し、前記第１の期間後の第２の期間に前記メモリセルに対して駆動電源の供給を行う第１のスイッチ手段と、
前記テスト制御回路からのテスト信号と遅延プリライト信号に応じて、前記第１、第２の期間、前記ビット線対を選択する列選択回路と、
前記テスト制御回路からのテスト信号と遅延プリライト信号に応じて、前記第１、第２の期間、前記メモリセルを選択する行選択回路と、
前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第１の値と逆の第２の値を印加させる書き込み回路と、
前記第１の電源端子と前記メモリセルへの駆動電源供給ノードとの間に接続される抵抗素子と、前記第１の電源端子と前記電圧信号の出力ノードとの間に接続され、前記駆動電源供給ノードの電位に応じて導通状態が変化する第３のトランジスタと、を備えるリーク検出手段と、を有する
請求項１に記載の半導体記憶装置。
【請求項１１】
前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、
前記第１のスイッチ手段及び前記リーク検出手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第１の領域と、を有し、
前記第１のスイッチ手段が第１のトランジスタからなり、前記ビット線対間に前記第１のトランジスタ及び前記抵抗素子及び前記第３のトランジスタがレイアウトされる
請求項１０に記載の半導体記憶装置。
【請求項１２】
相補性ビット線対と、
前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、を有する半導体記憶装置のセルリーク検出方法であって、
セルリークテスト期間において、プリライト期間に選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、前記プリライト期間後のストレス印加期間に非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、前記半導体記憶装置のセルリークを判定する
半導体記憶装置のセルリーク検出方法。
【請求項１３】
前記半導体記憶装置が、更に、
第１の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記ビット線対と前記第２の前記第２の値に対応する電圧を印加する第２の電源端子との間に接続される第２のスイッチ手段と、を有し、
前記ストレス期間に、前記第１のスイッチ手段をオフし、前記第２のスイッチ手段をオンする
請求項１２に記載の半導体記憶装置のセルリーク検出方法。
【請求項１４】
前記半導体記憶装置が、更に、
第１の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段を有し、
前記ストレス期間に、前記第１のスイッチ手段をオフし、選択した前記ビット線対の一方に対して、前記第１の値と逆の第２の値を印加させる
請求項１２に記載の半導体記憶装置のセルリーク検出方法。
【請求項１５】
前記半導体記憶装置が、更に、
第１の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記第１のスイッチ手段に並列される抵抗素子と、を有し、
前記ストレス期間に、前記第１のスイッチ手段をオフし、選択した前記ビット線対の一方に対して、前記第１の値と逆の第２の値を印加させ、前記抵抗の電圧降下により前記半導体記憶装置のセルリークを判定する
請求項１２に記載の半導体記憶装置のセルリーク検出方法。
【請求項１６】
前記抵抗素子の電圧降下により、導通状態が制御される第３のトランジスタを有し、
前記第３のトランジスタの導通状態に応じて電圧が変化する電圧信号に基づき、前記半導体記憶装置のセルリークを判定する
請求項１５に記載の半導体記憶装置のセルリーク検出方法。
【請求項１７】
前記半導体記憶装置は、更に、
第１の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記第１のスイッチ手段に並列される抵抗素子と、
前記抵抗素子の電圧降下により導通状態が制御される第３のトランジスタを有し、
前記プリライト期間に、前記メモリセル、及び、前記ビット線を選択し、
前記プリライト期間の第１の期間に前記第１のスイッチ手段をオフし、前記第１の期間後の第２の期間に前記第１のスイッチ手段をオンし、
前記ストレス印加期間に、選択したビット線対の一方に対して、前記第１の値と逆の第２の値を印加させ、前記抵抗の電圧降下による第３のトランジスタの導通状態に応じて電圧が変化する電圧信号に基づき、前記半導体記憶装置のセルリークを判定する
請求項１２に記載の半導体記憶装置のセルリーク検出方法。
【請求項１】
セルリークの判定機能を有した半導体記憶装置であって、
相補性ビット線対と、
前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、
セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する
半導体記憶装置。
【請求項２】
第１の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記第２の値に対応する電圧を印加する第２の電源端子と、
前記ビット線対と前記第２の電源端子との間に接続され、前記テスト信号に応じて、前記前記ビット線対と前記第２の電源端子とを接続する第２のスイッチ手段と、を有する
請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、
前記第１及び第２のスイッチ手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第１の領域と、を有し、
前記第１のスイッチ手段が第１のトランジスタ、第２のスイッチ手段が第２のトランジスタからなり、前記ビット線対間に前記第１、第２のトランジスタがレイアウトされる
請求項２に記載の半導体記憶装置。
【請求項４】
第１の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記テスト制御回路からのテスト信号に応じて、前記ビット線対を選択する列選択回路と、
前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第１の値と逆の第２の値を印加させる書き込み回路と、を有する
請求項１に記載の半導体記憶装置。
【請求項５】
第１の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記テスト制御回路からのテスト信号に応じて、前記ビット線対を選択する列選択回路と、
前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第１の値と逆の第２の値を印加させる書き込み回路と、
前記第１のスイッチ手段と並列接続され、前記第１のセルノードの値に応じた電圧信号を生成するリーク検出手段と、を有し、
前記テスト制御回路は、前記電圧信号に応じて当該半導体記憶装置のセルリークを判定する
請求項１に記載の半導体記憶装置。
【請求項６】
前記リーク検出手段が、前記第１の電源端子と前記メモリセルへの駆動電源供給ノードとの間に接続される抵抗素子からなる
請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、
前記第１のスイッチ手段及び前記リーク検出手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第１の領域と、を有し、
前記第１のスイッチ手段が第１のトランジスタからなり、前記ビット線対間に前記第１のトランジスタ及び前記抵抗素子がレイアウトされる
請求項６に記載の半導体記憶装置。
【請求項８】
第１の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記テスト制御回路からのテスト信号に応じて、前記ビット線対を選択する列選択回路と、
前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第１の値と逆の第２の値を印加させる書き込み回路と、
前記第１の電源端子と前記メモリセルへの駆動電源供給ノードとの間に接続される抵抗素子と、前記第１の電源端子と前記電圧信号の出力ノードとの間に接続され、前記駆動電源供給ノードの電位に応じて導通状態が変化する第３のトランジスタと、を備えるリーク検出手段と、を有する
請求項１に記載の半導体記憶装置。
【請求項９】
前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、
前記第１のスイッチ手段及び前記リーク検出手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第１の領域と、を有し、
前記第１のスイッチ手段が第１のトランジスタからなり、前記ビット線対間に前記第１のトランジスタ及び前記抵抗素子及び前記第３のトランジスタがレイアウトされる
請求項８に記載の半導体記憶装置。
【請求項１０】
第１の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号とプリライト信号に応じて、第１の期間に前記メモリセルに対して駆動電源の供給を停止し、前記第１の期間後の第２の期間に前記メモリセルに対して駆動電源の供給を行う第１のスイッチ手段と、
前記テスト制御回路からのテスト信号と遅延プリライト信号に応じて、前記第１、第２の期間、前記ビット線対を選択する列選択回路と、
前記テスト制御回路からのテスト信号と遅延プリライト信号に応じて、前記第１、第２の期間、前記メモリセルを選択する行選択回路と、
前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第１の値と逆の第２の値を印加させる書き込み回路と、
前記第１の電源端子と前記メモリセルへの駆動電源供給ノードとの間に接続される抵抗素子と、前記第１の電源端子と前記電圧信号の出力ノードとの間に接続され、前記駆動電源供給ノードの電位に応じて導通状態が変化する第３のトランジスタと、を備えるリーク検出手段と、を有する
請求項１に記載の半導体記憶装置。
【請求項１１】
前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、
前記第１のスイッチ手段及び前記リーク検出手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第１の領域と、を有し、
前記第１のスイッチ手段が第１のトランジスタからなり、前記ビット線対間に前記第１のトランジスタ及び前記抵抗素子及び前記第３のトランジスタがレイアウトされる
請求項１０に記載の半導体記憶装置。
【請求項１２】
相補性ビット線対と、
前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、を有する半導体記憶装置のセルリーク検出方法であって、
セルリークテスト期間において、プリライト期間に選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、前記プリライト期間後のストレス印加期間に非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、前記半導体記憶装置のセルリークを判定する
半導体記憶装置のセルリーク検出方法。
【請求項１３】
前記半導体記憶装置が、更に、
第１の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記ビット線対と前記第２の前記第２の値に対応する電圧を印加する第２の電源端子との間に接続される第２のスイッチ手段と、を有し、
前記ストレス期間に、前記第１のスイッチ手段をオフし、前記第２のスイッチ手段をオンする
請求項１２に記載の半導体記憶装置のセルリーク検出方法。
【請求項１４】
前記半導体記憶装置が、更に、
第１の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段を有し、
前記ストレス期間に、前記第１のスイッチ手段をオフし、選択した前記ビット線対の一方に対して、前記第１の値と逆の第２の値を印加させる
請求項１２に記載の半導体記憶装置のセルリーク検出方法。
【請求項１５】
前記半導体記憶装置が、更に、
第１の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記第１のスイッチ手段に並列される抵抗素子と、を有し、
前記ストレス期間に、前記第１のスイッチ手段をオフし、選択した前記ビット線対の一方に対して、前記第１の値と逆の第２の値を印加させ、前記抵抗の電圧降下により前記半導体記憶装置のセルリークを判定する
請求項１２に記載の半導体記憶装置のセルリーク検出方法。
【請求項１６】
前記抵抗素子の電圧降下により、導通状態が制御される第３のトランジスタを有し、
前記第３のトランジスタの導通状態に応じて電圧が変化する電圧信号に基づき、前記半導体記憶装置のセルリークを判定する
請求項１５に記載の半導体記憶装置のセルリーク検出方法。
【請求項１７】
前記半導体記憶装置は、更に、
第１の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第１のスイッチ手段と、
前記第１のスイッチ手段に並列される抵抗素子と、
前記抵抗素子の電圧降下により導通状態が制御される第３のトランジスタを有し、
前記プリライト期間に、前記メモリセル、及び、前記ビット線を選択し、
前記プリライト期間の第１の期間に前記第１のスイッチ手段をオフし、前記第１の期間後の第２の期間に前記第１のスイッチ手段をオンし、
前記ストレス印加期間に、選択したビット線対の一方に対して、前記第１の値と逆の第２の値を印加させ、前記抵抗の電圧降下による第３のトランジスタの導通状態に応じて電圧が変化する電圧信号に基づき、前記半導体記憶装置のセルリークを判定する
請求項１２に記載の半導体記憶装置のセルリーク検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
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【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２０１２−１６４３９０（Ｐ２０１２−１６４３９０Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２４１３０（Ｐ２０１１−２４１３０）
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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