【課題】動作速度の低下を抑制しつつ、動作マージンを向上させることが可能な半導体記憶装置を提供する。
【解決手段】速度検知部１６は、メモリセルＭＣの読み出し速度を検知し、電圧制御部１７は、メモリセルＭＣの読み出し速度に基づいてワード線ＷＬ１〜ＷＬｎの電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳのいずれか少なくとも一方を制御する。 （もっと読む）

【課題】ＳＲＡＭセルやセンスアンプの駆動トランジスタのしきい値電圧（Ｖｔｈ）を補正することを可能とする技術を提供する。
【解決手段】データを保持するラッチ回路と、データを伝送する信号線とを備える半導体装置を構成する。ラッチ回路は、第１インバータと、第２インバータとを具備する。第１、第2インバータのそれぞれの出力からビット線（ＢＬ０、ＢＬ１）やセンスアンプ信号線（ＳＡ０、ＳＡ０Ｂ）を経由してＧＮＤへ至る電気的経路を備え、その電気的経路は、第１のトランジスタを備えるものとする。そして、Ｖｔ補正モードには、第１インバータまたは第２インバータの一方のＨｉｇｈレベルを供給し他方にＬｏｗレベルを供給することで、第１のトランジスタにより電気的経路を導通する。 （もっと読む）

【課題】メモリセルのサブスレッショルド・リーク電流の影響によって不良となるデバイスを選別検査で確実にリジェクトする。
【解決手段】行列状に配置された複数のメモリセルＭＥＭと、メモリセルの行に対応して設けられた複数のワード線ＷＬ０〜ＷＬ４と、メモリセルの列に対応して設けられた複数のビット線対ＢＴ０、ＢＢ０及びＢＴ１、ＢＢ１と、前記複数のワード線のうち、検査対象の注目メモリセル以外の非注目メモリセルが接続された非注目ワード線をフローティングとするスイッチＭＮ１と、前記非注目ワード線がフローティングのときに、当該非注目ワード線を昇圧するポンピング回路ＰＯＣ０とを備える。 （もっと読む）

【課題】短時間でライト動作不良をテストすることができる、半導体記憶装置、及びそのテスト方法を提供すること。
【解決手段】非テスト対象ポートに対応するワード線を活性化させ、非テスト対象ポートに対応するプリチャージ信号を非活性にすることにより、非テスト対象ポートに対応する前記ディジット線対の一方を放電させる。放電後の前記ディジット線対の電位差が保たれた状態で、複数のワード線を活性化させ、テスト対象ポートに対応するディジット線対を駆動することにより、メモリセルにテストデータを書き込む。その後、メモリセルからデータを読み出し、テストデータが正しく書き込まれていたか否かを判定する。 （もっと読む）

【課題】データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルが行列状に配置されたＳＲＡＭセルアレイ１０２と、ワード線ＷＬ＿１〜ＷＬ＿ｍと、ワード線ＷＬ＿１〜ＷＬ＿ｍをそれぞれ駆動するワード線ドライバ１０４＿１〜１０４＿ｍと、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が高い場合には、Ｈレベルの判定結果信号ＥＮを出力し、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が低い場合には、Ｌレベルの判定結果信号ＥＮを出力する閾値電圧判定回路１０５と、比較結果に応じた電源電圧ＶＤＲＶをワード線ドライバ１０４＿１〜１０４＿ｍに供給する可変電圧源１０６と、を備える。 （もっと読む）

【課題】トランスファＭＯＳトランジスタが正常に動作しない場合の不良を検出する。
【解決手段】半導体記憶装置（３１）は、スタティック型のメモリセル（ＭＣ）と、ワード線（ＷＬ１〜ＷＬｍ）と、ビット線（ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ）とを含む。また上記半導体記憶装置（３１）は、上記ビット線を上記メモリセルに結合するためのトランスファＭＯＳトランジスタ（１１，１４）と、上記ビット線をハイレベルに駆動するための第１駆動回路（１７，１８，２１，２２）と、上記ビット線をローレベルに駆動するための第２駆動回路（１９，２０，２３，２４）とを含む。このとき、テストモードにおいて、上記第１駆動回路によるビット線駆動機能を停止させるための制御論理（２６）を設けることで、トランスファＭＯＳトランジスタが正常に動作しない場合の不良を検出可能にする。 （もっと読む）

【課題】製造バラツキや動作温度などに応じてワード線電位を適正化する。
【解決手段】複数のメモリセルＭＣがアレイ状に配列されたメモリセルアレイ１において、メモリセルＭＣの特定の特性を制御し、メモリセルＭＣの特定の特性が制御された時の特性の分布に基づいて、ワード線ｗｌ＿０〜ｗｌ＿ｍの電位を調整する。リード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣからデータが読み出される。そして、カウンタ８において、メモリセルＭＣから読み出されたデータの反転数がカウントされ、コンパレータ１１に出力される。また、セレクタ１０において、期待値Ｎ２が選択され、コンパレータ１１に出力される。そして、コンパレータ１１において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ２が比較され、その比較結果がソース電位制御部１３に送られる。 （もっと読む）

【課題】リーク電流に起因した半導体記憶装置の誤動作を抑制する。
【解決手段】半導体記憶装置１は、グローバルビット線５０及びそれに接続された複数の回路ブロック３０を有する。各回路ブロック３０は、メモリセル部１１、センスアンプ２２、及びセンスアンプ２２の出力をゲート入力とし、ドレインがグローバルビット線５０に接続されたプルダウントランジスタ２３を含む。センスアンプ起動信号ＳＡＥに基づき、一の回路ブロック３０が選択されたときには、選択された回路ブロック３０のプルダウントランジスタ２３のソースがＨレベルになり、非選択の回路ブロック３０のプルダウントランジスタ２３のソースがＬレベルになる。 （もっと読む）

【課題】信号処理で重要となるマルチポート半導体記憶装置を提供する。
【解決手段】第１のビット線に接続される２つのデータ保持ノードを有してクロスカップル接続されたインバータからなるラッチ回路と、第１のビット線とインバータの各データ保持ノードとの間に設けられた第１のスイッチ部と、第１のスイッチ部の導通を制御する第１のワード線とを備えて構成されるメモリセルを備える。複数個のメモリセルの各データ保持ノードを各メモリセル毎にそれぞれ分離して１ビットが１個のメモリセルで構成される第１のモードと、複数個のメモリセルの各データ保持ノードを並列に接続して１ビットが複数個のメモリセルで構成される第２のモードを切り換える第２のスイッチ部とを備え、複数個のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを第２のビット線に接続するか否かを切り換える第３のスイッチ部をさらに含む。 （もっと読む）

【課題】ＳＲＡＭ回路の製品信頼性が低下する問題があった。
【解決手段】セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置。 （もっと読む）

【課題】メモリ内のワード線電圧制御。
【解決手段】メモリ回路２は、ワード線２０上のワード線電圧で読み出すために選択されたビットセル４を含む。ワード線電圧制御回路２６は、２ステップワード線電圧信号を生成する。ワード線電圧は、ワード線トランジスタ１２がビットセル４をビット線８に弱く結合する中間レベルまで最初に増加する。この中間レベルは第１の遅延期間にわたって維持される。第１の遅延期間後に、ワード線電圧は、フルレール値まで増加され、このフルレール値は、第２の遅延期間にわたって維持される。ワード線電圧は、次いで、読み出し動作の終わりに低レベルに戻される。この２ステップワード線電圧信号は、ビットセル４に対してより良好なアクセス妨害マージンを提供する。 （もっと読む）

【課題】２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供する。
【解決手段】データ線シフト回路５８は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線ＮＩＯＸおよび偶数番目の内部スペアデータ線ＳＩＯＸと偶数番目の外部データ線ＥＩＯＸとの接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線ＮＩＯＸおよび奇数番目の内部スペアデータ線ＳＩＯＸと奇数番目の外部データ線ＥＩＯＸとの接続を行なう。 （もっと読む）

【課題】トランジスタの性能の劣化の防止に有利な半導体集積回路を提供する。
【解決手段】実施形態によれば、半導体集積回路は、ワード線とビット線との交差位置にそれぞれ配置されデータを保持するデータ記憶部（ＳＲＡＭセル）と前記データ記憶部に記憶された保持データを論理的に反転させる反転回路２２と、前記データ記憶部が記憶するデータの論理反転の有無を識別するフラグをロウ単位で記憶するフラグビットカラム１１−１とを備える、メモリセルアレイ１１を具備する。 （もっと読む）

【課題】低電源電圧下においても、安定かつ高速に動作する半導体記憶装置を実現する。
【解決手段】ワード線ドライバ（ＷＤＫ）をグループに分割し、各グループに対応して、ワード線ドライバにアレイ電源線から第１の電圧を生成して、選択グループのワード線ドライバに伝達するドライバプリチャージ回路（ＤＰＧ）を配置するとともに、各ドライバプリチャージ回路毎にこの第１の電圧をシフトダウンさせるレベルシフト回路（ＬＳＦＮ）を設ける。 （もっと読む）

【課題】トランジスタのプロセス依存と配線幅のばらつきとに応じて適切なパルス幅に制御することが可能なパルス幅制御回路及び半導体メモリを提供すること。
【解決手段】配線による遅延とインバータによる遅延とを比較する比較回路と、インバータ段数によりパルス幅を調整するパルス幅調整回路と、を備える。パルス幅調整回路は、比較回路の比較結果に基づいて、インバータによる遅延が配線による遅延よりも小さくなった場合に、インバータ段数を多くし、パルス幅を増加させる。 （もっと読む）

【課題】データ書き込み時の方向と直交する方向に連続するメモリセルに記憶されたデータ列を該データ列単位で順次読み出すことが可能な半導体回路装置において、前記読み出したデータ列の誤り検出を行うのに好適な半導体回路装置を提供する。
【解決手段】半導体回路装置１の誤り検出回路４３を、列誤り検出回路５０＿０〜５０＿ｎと、誤り検出用ＯＲ回路５１とを含んだ構成とし、各列誤り検出回路において、ＬＣＤからのクロック信号ＬＣＤ＿ＣＫに同期してメモリセルアレイ２１から行単位に順に読み出される表示用データＬＣＤ＿ＲＤの、１ライン目の読み出し時において同じ１周期にパリティデータＰＴＤを読み出し、行単位で順次読み出される各ラインにおける列方向に書き込まれた各ビットデータと１つ前の演算結果との排他的論理和演算を順次行い、表示用データＣＰＵ＿ＷＤに対する最終的な演算結果を誤り検出用ＯＲ回路５１に出力する構成とした。 （もっと読む）

【課題】ライトバック方式にて書き込みディスターブに対処することを可能としつつ、消費電力を低減する。
【解決手段】半導体記憶装置には、メモリセル２と、ライトバック判定部７と、読み出し制御部８とが設けられている。メモリセル２は、別個の経路を介して書き込みと読み出しとを行うことができる。ライトバック判定部７は、選択カラムの書き込み時に、非選択カラムについてのライトバックを行うかどうかを判定する。読み出し制御部８は、ライトバック判定部７の判定結果に基づいて、非選択カラムについてのライトバックに用いられるデータの読み出しを制御する。 （もっと読む）

【課題】半導体記憶装置のライトマージンの低下を抑制しつつ、ディスターブ不良を低減する。
【解決手段】実施形態によれば、メモリセル１２と、ダミーセル１６と、書き込み制御部と、ロウデコーダ１３が設けられている。メモリセル１２は、データを記憶する。ダミーセル１６は、メモリセル１２の動作を模擬する。書き込み制御部は、メモリセル１２の書き込みタイミングに合わせてダミーセル１６に書き込みを行わせる。ロウデコーダ１３は、ダミーセル１６の書き込み状況の監視結果に基づいて、メモリセル１６のロウ選択を行うワード線ＷＬの開閉を行う。 （もっと読む）

【課題】高速動作可能なメモリセルにも適用できる、読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬの信号を発生させるサブワードドライバーを有する半導体記憶装置を提供する。
【解決手段】読み出しワード線と、書き込みワード線と、メーンワード信号と反転読み出しブロック信号とにより前記読み出しワード線を選択し、前記メーンワード信号と反転書き込みブロック信号とにより前記書き込みワード線を選択するサブワードドライバーとを有することを特徴とする半導体記憶装置。 （もっと読む）