【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】複数のスタティック型メモリモジュールを備えた半導体装置において、その動作マージンの向上を実現する。
【解決手段】例えば、書き込み動作時に書き込み対象のＳＲＡＭメモリセルＭＣに接続されたメモリセル電源ライン（例えばＡＲＶＤＤ［０］）の電圧レベルを制御する書き込み補助回路（例えばＷＡＳＴ１［０］）を備える。書き込み補助回路は、書き込み動作時に有効化される書き込み補助イネーブル信号ＷＴＥに応じてメモリセル電源ラインの電圧レベルを所定の電圧レベル（ＶＭ１）に低下させると共に、この際の低下速度を書き込み補助パルス信号ＷＰＴのパルス幅に応じて制御する。ＷＰＴのパルス幅は、行数が多い（メモリセル電源ラインの長さが長い）ほど広くなるように設定される。 （もっと読む）

【課題】低消費電力でより安定して動作することが可能なＳＲＡＭ装置を提供する。
【解決手段】ＳＲＡＭ装置１００は、非反転出力端子Ｑおよび反転出力端子／Ｑを有するフリップフロップ回路ＦＦを備える。非反転出力端子と第１のビット線ｂｉｔとの間に、非反転出力端子側から第１のビット線側への方向に電流が流れる第１のトンネルトランジスタＴ１を備える。非反転出力端子と第１のビット線との間で、第１のビット線側から非反転出力端子側への方向に電流が流れる第２のトンネルトランジスタＴ２を備える。反転出力端子と第２のビット線ｂｉｔｂとの間に、反転出力端子側から第２のビット線側への方向に電流が流れる第３のトンネルトランジスタｔ３を備える。反転出力端子と第２のビット線との間で、第２のビット線側から反転出力端子側への方向に電流が流れる第４のトンネルトランジスタｔ４を備える。 （もっと読む）

【課題】オフ電流を増加させることなく電源供給配線の電気抵抗を下降させることが可能な、ＴＦＴを有する半導体装置を提供することである。
【解決手段】表面を有する絶縁膜ＩＩ４と、絶縁膜ＩＩ４の表面上に形成され、かつチャネル領域ＴＰ２と、チャネル領域ＴＰ２を挟む１対のソース／ドレイン領域ＴＰ１，ＴＰ４とを含む半導体層と、ソース領域ＴＰ１に電源を供給するための電源供給配線ＴＰ１とを備えている。上記絶縁膜ＩＩ４の表面には凹部ＴＲが形成されている。上記電源供給配線ＴＰ１は、半導体層と同一の層から形成された層を含み、かつ絶縁膜ＩＩ４の表面上に形成された第１の部分ＴＰ１Ａと、凹部内に形成された第２の部分ＴＰ１Ｂとを有している。上記第２の部分ＴＰ１Ｂの底面全体が絶縁体ＩＩ４で覆われている。 （もっと読む）

【課題】パワーダウンモードから通常動作モードへの復帰時にメモリマクロに大電流が流れ込むのを抑制する。
【解決手段】ＳＲＡＭマクロ１００は、複数のメモリセルアレイブロックに対してアクセスが可能な通常動作モードと、複数のメモリセルアレイブロックのビットラインＢＬ，／ＢＬをフローティングにするパワーダウンモードを備える。パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック１１のビットラインＢＬ，／ＢＬのみを順次プリチャージする。それにより、ＳＲＡＭマクロ１００に流れ込む、プリチャージに要する電流のピークを分散させる。 （もっと読む）

【課題】電源電圧が低下した場合にも、データの読み出しを高速且つ正確に実行することを可能にした半導体記憶を提供する。
【解決手段】メモリセルは、ワード線とビット線の交差部に設けられ、ダミーセルは、ダミーワード線とダミービット線の交差部に設けられる。遅延回路は、ダミービット線に読み出された信号を遅延させてセンスアンプ活性化信号を生じさせる。センスアンプ回路は、センスアンプ活性化信号の変化に従い動作を開始しメモリセルからビット線に読み出された信号を検知・増幅する。遅延回路は、第１論理ゲート回路と第２論理ゲート回路とを交互に縦列接続して構成される。第１論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第１の遅延時間よりも、第２論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第２の遅延時間の方が長い。 （もっと読む）

【課題】プロセス条件や動作条件に応じてセンスアンプの動作タイミングにマージンを持たせる。
【解決手段】ビット線ＢＬの容量を模擬するｎ本の補助ダミービット線ＤＢＬ１〜ＤＢＬｎと、補助ダミービット線ＤＢＬ１〜ＤＢＬｎを主ダミービット線ＤＢＬ０にそれぞれ接続するスイッチング素子ＳＷ１〜ＳＷｎを設け、スイッチング素子ＳＷ１〜ＳＷｎをオンさせる個数は、プロセス条件または動作条件に応じて設定する。 （もっと読む）

【課題】ビット線当たりのセル数が異なりビット線容量が変化する場合においても、ビット線の負電位の変動を低減する。
【解決手段】ビット線負電位回路１７は、メモリセル１２への書き込み時にビット線ＢＬ、ＢＬＢのロウ電位を負電位とし、ダミービット線ＤＢＬ、ＤＢＬＢの駆動時のダミービット線ＤＢＬ、ＤＢＬＢの電位に基づいて、ビット線ＢＬ、ＢＬＢを負電位にするタイミングを制御し、ビット線ＢＬ、ＢＬＢの容量およびビット線ＢＬ、ＢＬＢの周辺の寄生容量に基づいて負電位を設定する。 （もっと読む）

【課題】レプリカセルを選択するレプリカワード線とメモリセルを選択するワード線とに一定の差分を有した電圧を用いて昇圧させる。
【解決手段】駆動電圧供給回路１０と、レプリカワード線駆動ドライバ１０と、レプリカワード線ＷＬｄと、レプリカセルアレイ２１と、レプリカビット線ＲＥＰ−ＢＬと、センスアンプイネーブル出力回路２３と、ワード線駆動ドライバ３０と、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞と、メモリセルアレイ３１と、ビット線ＢＬおよびＢＬＢと、センスアンプ３３とを設ける。 （もっと読む）

【課題】
内部電源電圧を遮断するパワーダウンモードへの移行を誤動作無く確実に実行するパワーダウンモードの移行シーケンスを備えた電子回路を提供する。
【解決手段】
電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路１０と、システム電圧を供給されて動作する第１の内部回路３０と、電源電圧を供給されて動作する入出力回路２４と、第１の内部回路３０からの信号を入力し、電源電圧の電圧レベルに変換するレベルシフタ２３と、システム電圧発生回路１０を制御する制御回路４０とを備え、制御回路４０は起動信号Ｐ４を入力し、この起動信号に所定の遅延時間を与えた短絡制御信号Ｐ５を出力する遅延回路１００を有し、起動信号はレベルシフタ２３を非活性又は活性として制御し、短絡制御信号はシステム電圧発生回路１０を停止状態又は動作状態として制御する構成とした。 （もっと読む）

【課題】従来の半導体記憶装置では、小さな回路規模で負荷トランジスタに対する負荷テストを行うことができない問題があった。
【解決手段】本発明の半導体記憶装置は、データを保持する複数のＳＲＡＭセル（３０、３１等）と、複数のＳＲＡＭセルのうち行方向に設けられたＳＲＡＭセルを接続する複数のビット線対（ＢＬ０Ｔ、ＢＬ０Ｂ等）と、複数のビット線対に接続され、列選択信号に応じて１つが導通状態となる複数の列選択スイッチ（ＹＳ０Ｔ、ＹＳ０Ｂ等）と、複数の列選択スイッチに接続される共通ビット線対（ＢＬＣＴ、ＢＬＣＢ）と、共通ビット線対に接続され、ＳＲＡＭセルに対してデータの書き込みを行うライトアンプ５１と、共通ビット線対に接続され、テスト制御信号ＴＥＳＴに応じて所定の電流を共通ビット線対から引き抜くソフトライト回路１０、１１と、を有する。 （もっと読む）

【課題】プロセス条件によらず書き込み特性の悪化を抑制した半導体記憶装置、及び半導体装置を提供する。
【解決手段】半導体記憶装置は、ワード線ＷＬ、ワード線ＷＬに交差する複数のビット線対ＢＬ、並びにワード線ＷＬと前記ビット線対ＢＬの各交差部に接続されたメモリセルＭＣを備えたメモリセルアレイ１１と、メモリセルＭＣへのデータ書き込みの際に、選択したワード線ＷＬを正の電圧ＶＷＬまで駆動するワード線ドライバ１３と、メモリセルＭＣへのデータ書き込みの際に、選択したビット線対ＢＬを電圧ＶＷＬに応じた負の電圧ＶＢＬまで駆動するビット線ブースタ１５とを備える。 （もっと読む）

【課題】追加の回路を過度に増やすことなく、かつ他の隣接する記憶セルの安定性に過度に影響を与えることなく、記憶セルへの整合した書き込みを実現するデータストア及びデータを記憶する方法を提供する。
【解決手段】データストア１０は、データストアに電力を供給するための電圧源３０を備え、電圧源３０は高電圧レベル及び低電圧レベルを出力し、また電圧源３０及び少なくとも一つの記憶セル２２の間に配置された書き込み支援回路４０を備え、書き込み支援回路４０は、パルス信号に応答して、高電圧レベル及び低電圧レベルの間の放電経路を提供し、パルス信号の幅に応じた期間の間、高電圧レベルより低い中間電圧レベルを生成し、フィードバックループは、パルス幅により決定される期間の間、低い中間電圧レベルを高電圧として受信し、それ以外の時間は高電圧レベルを受信するように、またパルス信号を生成するためのパルス信号生成回路５０を備える。 （もっと読む）

【課題】キャッシュ間のデータコピーに伴うサイクルタイムを短くでき、高速、低電圧動作が可能な共有キャッシュメモリとそのキャッシュ間のデータ転送方法を提供する。
【解決手段】ＣＭＰの共有キャッシュメモリであって、各プロセッサコアに接続されるメモリセル群は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成されるメモリセルがワードライン方向に連結されたものであり、ビットライン方向に上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、上下に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続される。 （もっと読む）

【課題】異なる電源電圧を使用する領域間での信号を授受する場合において、互いの電源電圧の影響を受けないメモリ装置を提案する。
【解決手段】本発明の例に係わる半導体集積回路は、定められた第１の電圧で動作する第１の領域１２と、可変する第２の電圧で動作する第２の領域１３と、前記第１の領域及び第２の領域との間に跨って形成されるメモリ装置１４とを具備し、メモリ装置１４は、前記第１の電圧によって駆動し、前記第１の領域からの入出力信号を授受する第１のポートと、前記第２の電圧によって駆動し、前記第２の領域からの入出力信号を授受する第２のポートと、前記第１及び第２のポートによってアクセスされるメモリセルを有する。 （もっと読む）

【課題】電源電圧の低下を抑制する半導体記憶装置、半導体装置及び電子機器を提供すること。
【解決手段】第１メモリマクロ１１において、スリープ解除検出回路１８は、仮想電源回路２３の第４トランジスタのゲートに出力される第３遅延スリープ信号ＳＬＰｔ３を検出する。そして、スリープ解除検出回路１８は、Ｈレベルの駆動スリープ信号ＳＬＰｄが先に入力され、Ｈレベルの第３遅延スリープ信号ＳＬＰｔ３を入力すると、次段のメモリマクロにスリープモードから通常モードへ切替えるためのＨレベルのスリープ信号を出力する。 （もっと読む）

メモリ１０の選択された列にデータを書き込む方法は、第１列を選択するステップを含む。データ書き込みは、論理ハイを第１列の第１ビット線（ＢＬ０）に印加し、並びに論理ハイより低い第１電位を第１列の第２ビット線（ＢＬＢ０）に印加することによって開始される。第１電位が除去され、第２電位は第２ビット線に印加される。第２電位は第１電位より小さい。第１電位は接地（ＶＳＳ）であってもよく、第２電位は負電圧（ＶＮＥＧ）であってもよい。論理ローを受け取るビット線に対する書き込み電圧を減少することが、ビット線への書き込み能力を改善する。初めに論理ローを（接地であり得る）第１電位とし、次に印加された電圧を更に減少することによって、第２電位の電源に対する要求が低減される。
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信号経路の自己同調または時間調整を含む、複数の電圧領域に提供される回路および方法が開示される。上記回路には複数の信号経路が設けられている。各信号経路は、複数の電圧領域の一部を横断する。これらの領域には、任意の数または任意の組合せによる複数の電圧領域が含まれる場合がある。信号経路のそれぞれは、複数の電圧領域のうちの少なくとも１つの電圧領域に応じた遅延を有する。これら複数の信号経路の遅延に関する遅延出力を生成するように構成された遅延回路が設けられる。このようにして、これら複数の信号経路の遅延に従い、遅延回路の遅延出力が自己同調または調整される。この自己同調は、動作中に相互の信号経路の遅延が変わりうる、第１信号経路の第２信号経路に対する遅延を制御するのに特に適している。
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【課題】ライトマージンを維持しつつディスターブマージンを改善した半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、一対のインバータＩＮＶ１、ＩＮＶ２を交差接続してなるメモリセルＭＣをワード線ＷＬとビット線対ＢＬ、／ＢＬとの交点に配列してなる。ダミートランジスタＱＮＤ１〜２は、メモリセルＭＣを構成するトランジスタの閾値電圧と一定の関係を有する閾値電圧を備えている。ダミービット線ＤＢＬは、ダミートランジスタＤＢＬの一端に接続され所定の電位まで充電される。ワード線ドライバ２は、ダミービット線ＤＢＬの電圧の変化に応じてワード線ＷＬの電圧の立ち上がり速度を変化させる。 （もっと読む）

【課題】 不揮発性メモリーと揮発性メモリーの構成において、瞬断、α線等によって不揮発性メモリーの記憶情報が変化し誤動作した場合に、誤動作検知の有無に関わらず、正常動作に復帰する。
【解決手段】 不揮発性メモリーに入力するリセットを１ビット毎、１ワード毎、任意の所定のビット数毎にまとめて送り、それを一単位として周期的に送り、瞬断、α線等によって不揮発性メモリーの記憶情報が変化しても、外部からの入力信号なしに正常動作に復帰する。 （もっと読む）