ＳＲＡＭ装置
【課題】低消費電力でより安定して動作することが可能なＳＲＡＭ装置を提供する。
【解決手段】ＳＲＡＭ装置１００は、非反転出力端子Ｑおよび反転出力端子／Ｑを有するフリップフロップ回路ＦＦを備える。非反転出力端子と第１のビット線ｂｉｔとの間に、非反転出力端子側から第１のビット線側への方向に電流が流れる第１のトンネルトランジスタＴ１を備える。非反転出力端子と第１のビット線との間で、第１のビット線側から非反転出力端子側への方向に電流が流れる第２のトンネルトランジスタＴ２を備える。反転出力端子と第２のビット線ｂｉｔｂとの間に、反転出力端子側から第２のビット線側への方向に電流が流れる第３のトンネルトランジスタｔ３を備える。反転出力端子と第２のビット線との間で、第２のビット線側から反転出力端子側への方向に電流が流れる第４のトンネルトランジスタｔ４を備える。
【解決手段】ＳＲＡＭ装置１００は、非反転出力端子Ｑおよび反転出力端子／Ｑを有するフリップフロップ回路ＦＦを備える。非反転出力端子と第１のビット線ｂｉｔとの間に、非反転出力端子側から第１のビット線側への方向に電流が流れる第１のトンネルトランジスタＴ１を備える。非反転出力端子と第１のビット線との間で、第１のビット線側から非反転出力端子側への方向に電流が流れる第２のトンネルトランジスタＴ２を備える。反転出力端子と第２のビット線ｂｉｔｂとの間に、反転出力端子側から第２のビット線側への方向に電流が流れる第３のトンネルトランジスタｔ３を備える。反転出力端子と第２のビット線との間で、第２のビット線側から反転出力端子側への方向に電流が流れる第４のトンネルトランジスタｔ４を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴは、スケーリング則に従って微細化することで低電圧動作が可能となる。しかし、ＭＯＳＦＥＴの微細化に伴い、そのしきい値電圧のバラツキは増大する。
【０００３】
しきい値電圧のバラツキは、半導体記憶装置の一つであるＳＲＡＭ（Ｓｔａｔｉｃ ｒａｎｄｏｍ Ａｃｃｅｓｓ ｍｅｍｏｒｙ）の動作を不安定にさせ、読み出し動作による誤書き込みや、書き込み動作の不具合などの故障動作を、誘発してしまう。
【０００４】
ＭＯＳＦＥＴのしきい値バラツキは、ＲＤＦ（ｒａｎｄｏｍ ｄｏｐａｎｔ ｆｌｕｃｔｕａｔｉｏｎ）など製造上避けることができない問題に起因し、回避することは難しい。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Je Min Park and Kanghoon Jeon，“Low Power Tunnel FET SRAM Cell Design and Analysis”，［平成２３年、６月２３日検索］、インターネット＜URL：http://www.eecs.berkeley.edu/~jemins/3.pdf＞
【非特許文献２】Jawar Singh, et al., ASP-DAC2010, “Novel Si-Tunnel FET based SRAM Design for Ultra Low-Power 0.3V VDD Applications”、
【非特許文献３】Leland Chang、 他１１名、“Stable SRAM Cell Design for the 32 nm Node and Beyond“、2005 Symposium on VLSI Technology Digest of Technical Papers、ｐ．１２８−１２９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
低消費電力でより安定して動作することが可能なＳＲＡＭ装置を提供する。
【課題を解決するための手段】
【０００７】
実施例に従ったＳＲＡＭ装置は、非反転出力端子および反転出力端子を有するフリップフロップ回路を備える。ＳＲＡＭ装置は、非反転出力端子と第１のビット線との間に接続され、オンすることにより非反転出力端子側から第１のビット線側への方向に電流が流れることが可能な第１のトンネルトランジスタを備える。ＳＲＡＭ装置は、非反転出力端子と第１のビット線との間で、第１のトンネルトランジスタと並列に接続され、オンすることにより第１のビット線側から非反転出力端子側への方向に電流が流れることが可能な第２のトンネルトランジスタを備える。ＳＲＡＭ装置は、反転出力端子と第２のビット線との間に接続され、オンすることにより反転出力端子側から第２のビット線側への方向に電流が流れることが可能な第３のトンネルトランジスタを備える。ＳＲＡＭ装置は、反転出力端子と第２のビット線との間で、第３のトンネルトランジスタと並列に接続され、オンすることにより第２のビット線側から反転出力端子側への方向に電流が流れることが可能な第４のトンネルトランジスタを備える。前記第１のトンネルトランジスタは、前記第２のトンネルトランジスタよりも、駆動力が高く、前記第３のトンネルトランジスタは、前記第４のトンネルトランジスタよりも、駆動力が高い。
【図面の簡単な説明】
【０００８】
【図１】トンネルトランジスタの概略構成の一例を示す断面図である。
【図２】実施例１に係るＳＲＡＭ装置の１つのＳＲＡＭセルの構成の一例を示す回路図である。
【図３】実施例１に係る１つのＳＲＡＭセルのレイアウトの一例を示す図である。
【図４】実施例１に係る１つのＳＲＡＭセルのレイアウトの他の例を示す図である。
【図５】図２に示すＳＲＡＭ装置の書き込み動作おいて、書き込み信号がビット線に印加された状態の一例を示す図である。
【図６】図２に示すＳＲＡＭ装置の書き込み動作おいて、ワード線ｗｌに選択信号が印加された状態の一例を示す図である。
【図７】ＳＲＡＭ装置のＳＲＡＭセルＣｅｌｌがマトリクス状に配置されたメモリセルアレイの構成の一例を示す図である。
【図８】実施例２に係る１つのＳＲＡＭセルのレイアウトの一例を示す図である。
【図９】実施例２に係る１つのＳＲＡＭセルのレイアウトの他の例を示す図である。
【発明を実施するための形態】
【０００９】
近年、低電圧動作を狙った新しい物理現象を用いたＭＯＳＦＥＴの一つとしてトンネルトランジスタがある。
【００１０】
従来型のＭＯＳＦＥＴ、電界効果によるバンド変調でチャネルと呼ばれる電気伝導体を形成しオン動作する。一方、トンネルトランジスタは、電界効果によるバンド変調で電子のトンネリングを操作してオン動作する。
【００１１】
この動作原理の違いから、トンネルトランジスタは、しきい値電圧のバラツキを考慮しても、低電圧動作が可能であると言える。
【００１２】
そこで、以下の実施例では、このトンネルトランジスタを利用してＳＲＡＭを構成することにより、低消費電力でより安定した動作をすることが可能なＳＲＡＭについて説明する。
【００１３】
ここで、図１は、トンネルトランジスタの概略構成の一例を示す断面図である。なお、この図１では、トンネルトランジスタがｎＭＯＳトランジスタである場合を図示しているが、トンネルトランジスタがｐＭＯＳトランジスタである場合も導電型が異なる以外は同様に説明される。
【００１４】
図１に示すように、トンネルトランジスタＴは、例えば、埋め込み酸化膜１上のＰ−型の不純物を含む半導体層２に形成されたＰ＋不純物拡散領域であるソース領域ＳおよびＮ＋不純物拡散領域であるＮ＋ドレイン領域Ｄと、半導体層２上にゲート絶縁膜３を介して形成されたゲート電極Ｇと、を備える。
【００１５】
このように、トンネルトランジスタＴは、従来型のＭＯＳＦＥＴと違い非対称構造を有するため、電流の流れる方向が一方通行であるという特徴がある。
【００１６】
なお、図１において、矢印は、トンネルトランジスタのオン動作時に電子ｅが流れる方向を示している（すなわち、矢印の逆方向が電流の流れる方向を示している）。
【００１７】
このトンネルトランジスタＴは、半導体層２のＰＮ接合に流れる電流がゲート電圧で制御される。このため、ソース領域Ｄ（Ｐ＋）の電位がドレイン領域Ｄ（Ｎ＋）の電位より十分に大きい場合、流れる電流をゲート電圧で制御することが難しい。
【００１８】
このため、以下の各実施例では、トンネルトランジスタに形成されるＰＮ接合の順方向バイアス電圧を超えない電圧範囲内において、ＳＲＡＭ動作を想定する。
【００１９】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【００２０】
図２は、実施例１に係るＳＲＡＭ装置の１つのＳＲＡＭセルの構成の一例を示す回路図である。また、図３は、実施例１に係る１つのＳＲＡＭセルのレイアウトの一例を示す図である。
【００２１】
なお、図２、図３において、矢印は、トンネルトランジスタのオン動作時に電子ｅが流れる方向を示している（すなわち、矢印の逆方向が電流の流れる方向を示している）。
【００２２】
図２、図３に示すように、ＳＲＡＭ装置１００は、第１のビット線ｂｌｔと、第２のビット線ｂｌｔｂと、ワード線ｗｌと、フリップフロップ回路ＦＦと、第１のパスゲートを構成する第１、第２のトンネルトランジスタＴ１、Ｔ２と、第２のパスゲートを構成する第３、第４のトンネルトランジスタＴ３、Ｔ４と、を備える。なお、フリップフロップ回路ＦＦと、第１のパスゲートを構成する第１、第２のトンネルトランジスタＴ１、Ｔ２と、第２のパスゲートを構成する第３、第４のトンネルトランジスタＴ３、Ｔ４と、により、ＳＲＡＭセルＣｅｌｌが構成される。
【００２３】
フリップフロップ回路ＦＦは、非反転出力端子Ｑおよび反転出力端子／Ｑを有する。
【００２４】
また、第１のトンネルトランジスタＴ１は、非反転出力端子Ｑと第１のビット線ｂｌｔとの間に接続され、ワード線ｗｌにゲートＴ１Ｇが接続されている。ここでは、第１のトンネルトランジスタＴ１のＮ型不純物領域Ｔ１Ｎは、コンタクトプラグＣおよびローカルメタル配線ＲＭ１を介して、非反転出力端子Ｑに電気的に接続されている（図３）。さらに、第１のトンネルトランジスタＴ１のＰ型不純物領域Ｔ１Ｐは、コンタクトプラグＣを介して、第１のビット線ｂｌｔに電気的に接続されている（図３）。
【００２５】
この第１のトンネルトランジスタＴ１は、ワード線ｗｌに印加される信号（電圧）に応じて、オンすることにより非反転出力端子Ｑ側から第１のビット線ｂｌｔ側への方向に電流が流れることが可能になっている。
【００２６】
第２のトンネルトランジスタＴ２は、非反転出力端子Ｑと第１のビット線ｂｌｔとの間で、第１のトンネルトランジスタＴ１と並列に接続され、ワード線ｗｌにゲートＴ２Ｇが接続されている。ここでは、第２のトンネルトランジスタＴ２のＮ型不純物領域Ｔ２Ｎは、コンタクトプラグＣを介して、第１のビット線ｂｌｔに電気的に接続されている（図３）。さらに、第２のトンネルトランジスタＴ２のＰ型不純物領域Ｔ２Ｐは、コンタクトプラグＣおよびローカルメタル配線ＲＭ１を介して、非反転出力端子Ｑに電気的に接続されている（図３）。
【００２７】
この第２のトンネルトランジスタＴ２は、ワード線ｗｌに印加される信号（電圧）に応じて、オンすることにより第１のビット線ｂｌｔ側から非反転出力端子Ｑ側への方向に電流が流れることが可能になっている。
【００２８】
なお、第１のトンネルトランジスタＴ１は、この第２のトンネルトランジスタＴ２よりも、駆動力が高く（すなわち、オン動作時に流れる電流が大きく）なるように設定されている。
【００２９】
例えば、第１のトンネルトランジスタＴ１は、第２のトンネルトランジスタＴ２よりも、面積が大きくなるように設定されている（図３）。特に、第１のトンネルトランジスタＴ１は、第２のトンネルトランジスタＴ２よりも、ゲート幅が大きい。
【００３０】
これにより、書き込み動作時における該第１のパスゲートの駆動力は、読み出し動作時における該第１のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第１のパスゲートに流れる電流は、読み出し動作時に該第１のパスゲートに流れる電流よりも、大きくなる。
【００３１】
また、第３のトンネルトランジスタＴ３は、反転出力端子／Ｑと第２のビット線ｂｌｔｂとの間に接続され、ワード線ｗｌにゲートＴ３Ｇが接続されている。ここでは、第３のトンネルトランジスタＴ３のＮ型不純物領域Ｔ３Ｎは、コンタクトプラグＣおよびローカルメタル配線ＲＭ２を介して、反転出力端子／Ｑに電気的に接続されている（図３）。さらに、第３のトンネルトランジスタＴ３のＰ型不純物領域Ｔ３Ｐは、コンタクトプラグＣを介して、第２のビット線ｂｌｔｂに電気的に接続されている（図３）。
【００３２】
この第３のトンネルトランジスタＴ３は、ワード線ｗｌに印加される信号（電圧）に応じて、オンすることにより反転出力端子／Ｑ側から第２のビット線ｂｌｔｂ側の方向に電流が流れることが可能になっている。
【００３３】
第４のトンネルトランジスタＴ４は、反転出力端子／Ｑと第２のビット線ｂｌｔｂとの間で、第３のトンネルトランジスタＴ３と並列に接続され、ワード線ｗｌにゲートＴ４Ｇが接続されている。ここでは、第４のトンネルトランジスタＴ４のＮ型不純物領域Ｔ４Ｎは、コンタクトプラグＣを介して、第２のビット線ｂｌｔｂに電気的に接続されている（図３）。さらに、第４のトンネルトランジスタＴ４のＰ型不純物領域Ｔ４Ｐは、コンタクトプラグＣおよびローカルメタル配線ＲＭ２を介して、反転出力端子／Ｑに電気的に接続されている（図３）。
【００３４】
この第４のトンネルトランジスタＴ４は、ワード線ｗｌに印加される信号（電圧）に応じて、オンすることにより第２のビット線ｂｌｔｂ側から反転出力端子／Ｑ側への方向に電流が流れることが可能になっている。
【００３５】
なお、第３のトンネルトランジスタＴ３は、この第４のトンネルトランジスタＴ４よりも、駆動力が高くなるように設定されている。
【００３６】
例えば、第３のトンネルトランジスタＴ３は、第４のトンネルトランジスタＴ４よりも、面積が大きくなるように設定されている（図３）。特に、第３のトンネルトランジスタＴ３は、第４のトンネルトランジスタＴ４よりも、ゲート幅が大きい。
【００３７】
これにより、書き込み動作時における該第２のパスゲートの駆動力は、読み出し動作時における該第２のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第２のパスゲートに流れる電流は、読み出し動作時に該第２のパスゲートに流れる電流よりも、大きくなる。
【００３８】
なお、本実施例では、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４は、すべて同じ導電型のｎＭＯＳトランジスタであるが、同様の動作をするように回路の極性を適応させれば、ｐＭＯＳトランジスタであってもよい。
【００３９】
また、既述のように、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４は、１つのワード線ｗｌにゲートが共通に接続されている。
【００４０】
したがって、ワード線ｗｌに印加された信号（電圧）により、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４の動作が制御される。
【００４１】
特に、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４は、既述のように、ＰＮ接合の順方向バイアスを超えない範囲で制御される。
【００４２】
ここで、図１に示すように、フリップフロップ回路ＦＦは、第５のトンネルトランジスタＴ５と、第６のトンネルトランジスタＴ６と、第７のトンネルトランジスタＴ７と、第８のトンネルトランジスタＴ８と、を有する。
【００４３】
また、第５のトンネルトランジスタＴ５は、Ｎ型不純物領域Ｔ５Ｎ、Ｐ型不純物領域Ｔ５Ｐ、ゲートＴ５Ｇを有する（図３）。この第５のトンネルトランジスタＴ５は、電源ｖｄｄｃと非反転出力端子Ｑと間に接続され、反転出力端子／ＱにゲートＴ５Ｇが接続されている。この第５のトンネルトランジスタＴ５は、反転出力端子／Ｑに印加される信号（電圧）に応じて、オンすることにより電源ｖｄｄｃ側から非反転出力端子Ｑ側への方向に電流が流れることが可能になっている。
【００４４】
第６のトンネルトランジスタＴ６は、Ｎ型不純物領域Ｔ６Ｎ、Ｐ型不純物領域Ｔ６Ｐ、ゲートＴ６Ｇを有する（図３）。この第６のトンネルトランジスタＴ６は、非反転出力端子Ｑと接地ｖｄｄｃとの間に接続され、非反転出力端子ＱにゲートＴ６Ｇが接続されている。この第６のトンネルトランジスタＴ６は、非反転出力端子Ｑに印加される信号（電圧）に応じて、オンすることにより非反転出力端子Ｑ側から接地ｖｄｄｃ側への方向に電流が流れることが可能になっている。
【００４５】
第７のトンネルトランジスタＴ７は、Ｎ型不純物領域Ｔ７Ｎ、Ｐ型不純物領域Ｔ７Ｐ、ゲートＴ７Ｇを有する（図３）。この第７のトンネルトランジスタＴ７は、電源ｖｄｄｃと反転出力端子／Ｑと間に接続され、非反転出力端子ＱにゲートＴ７Ｇが接続されている。この第７のトンネルトランジスタＴ７は、非反転出力端子Ｑに印加される信号（電圧）に応じて、オンすることにより電源ｖｄｄｃ側から反転出力端子／Ｑ側への方向に電流が流れることが可能になっている。
【００４６】
第８のトンネルトランジスタＴ８は、Ｎ型不純物領域Ｔ８Ｎ、Ｐ型不純物領域Ｔ８Ｐ、ゲートＴ８Ｇを有する（図３）。この第８のトンネルトランジスタＴ８は、反転出力端子／Ｑと接地ｖｄｄｃとの間に接続され、反転出力端子／ＱにゲートＴ８Ｇが接続されている。この第８のトンネルトランジスタＴ８は、反転出力端子／Ｑに印加される信号（電圧）に応じて、オンすることにより反転出力端子／Ｑ側から接地ｖｄｄｃ側への方向に電流が流れることが可能になっている。
【００４７】
また、第１ないし第８のトンネルトランジスタＴ１〜Ｔは、素子分離絶縁膜ＳＴＩにより、互いに素子分離（絶縁）されている。
【００４８】
なお、本実施例では、このフリップフロップ回路ＦＦは、例えば、４つのトンネルトランジスタで構成されているが、従来のＭＯＳＦＥＴで構成されていてもよい。
【００４９】
また、本実施例では、図２に示すように、第５および第７のトンネルトランジスタＴ５、Ｔ７は、ｐＭＯＳトランジスタであり、第６および第８のトンネルトランジスタＴ６、Ｔ８は、ｎＭＯＳトランジスタである。しかし、必要に応じて、同様の動作をするように回路の極性を適応させれば、トンネルトランジスタの極性を変更してもよい。
【００５０】
また、第１および第３のトンネルトランジスタＴ１、Ｔ３は、第５ないし第８のトンネルトランジスタＴ５〜Ｔ８よりも、駆動力が大きくなるように設定されている。
【００５１】
既述のように、トンネルトランジスタは、従来型のＭＯＳＦＥＴと違い非対称構造を有するため、電流の流れる方向が一方通行であるという特徴がある。
【００５２】
そのため、従来型のＭＯＳＦＥＴをトンネルトランジスタに入れ替えるだけでは、読み出し動作でＳＲＡＭセルの負電位をビット線に読み出す動作と、書き込み動作でＳＲＡＭセルに負電位をビット線から書き込む動作とを、１つのトンネルトランジスタで実施することはできない。
【００５３】
そこで、既述のように、本実施例では、該第１、第２のパスゲートを、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４で構成することにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成することが可能となる。
【００５４】
ここで、図４は、実施例１に係る１つのＳＲＡＭセルのレイアウトの他の例を示す図である。
【００５５】
図４に示すように、第１のトンネルトランジスタＴ１と第２のトンネルトランジスタＴ２のレイアウトを入れ替えてもよい。同様に、第３のトンネルトランジスタＴ３と第４のトンネルトランジスタＴ４のレイアウトを入れ替えてもよい。
【００５６】
このようにパスゲートを構成するトンネルトランジスタのレイアウトを入れ替えても、回路は等価であるため、同様の動作が可能である。
【００５７】
次に、以上のような構成を有する本実施例に係るＳＲＡＭ装置の動作の一例について説明する。
【００５８】
先ず、ＳＲＡＭセルに記憶されたデータの読み出し動作について説明する。
【００５９】
図２に示すＳＲＡＭ装置１００において、読み出し動作時には、最初に、ワード線ｗｌに“Ｌｏｗ”レベルの信号を印加して第１ないし第４のトンネルトランジスタＴ１〜Ｔ４をオフした状態で、第１のビット線ｂｌｔおよび第２のビット線ｂｌｔｂに、“Ｈｉｇｈ”レベルの信号を印加する。
【００６０】
その後、第１のビット線ｂｌｔおよび第２のビット線ｂｌｔｂを電源から電気的に切り離して、第１のビット線ｂｌｔおよび第２のビット線ｂｌｔｂをフローティングの状態にする。
【００６１】
その後、ワード線ｗｌの電圧を、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルにする。これにより、該第１、第２のパスゲートを構成する第１ないし第４のトンネルトランジスタＴ１〜Ｔ４がオンして、フリップフロップ回路ＦＦの非反転出力端子Ｑと第１のビット線ｂｌｔとが導通し且つ反転出力端子／Ｑと第２のビット線ｂｌｔｂとが導通する。
【００６２】
これにより、ＳＲＡＭセル内部の負電位が、第１のビット線ｂｌｔまたは第２のビット線ｂｌｔｂの何れか一方に読み出されることとなる。
【００６３】
その後、例えば、図示しないセンスアンプ回路により、第１のビット線ｂｌｔと第２のビット線ｂｌｔｂとの間に生じた電位差を増幅し、ＳＲＡＭセルの電位に対応して何れかのビット線の電位が、負電位に降下する。
【００６４】
このＳＲＡＭセルＣｅｌｌの読み出し動作において、第１、第２のパスゲートがオンしたとき、ＳＲＡＭセルＣｅｌｌの負電位が急激にビット線に読み出されると、ＳＲＡＭセルの電位が反転（フリップフロップ回路ＦＦの状態が変化）してしまう読み出し不良が発生し得る。
【００６５】
したがって、第１のビット線ｂｌｔから非反転出力端子Ｑの方向の第１のパスゲートの電流駆動力、および第２のビット線ｂｌｔｂから反転出力端子／Ｑの方向の第２のパスゲートの電流駆動力は、大きすぎない方がよい。
【００６６】
次に、ＳＲＡＭセルへのデータの書き込み動作について説明する。
【００６７】
図５は、図２に示すＳＲＡＭ装置１００の書き込み動作おいて、書き込み信号がビット線に印加された状態の一例を示す図である。また、図６は、図２に示すＳＲＡＭ装置１００の書き込み動作おいて、ワード線ｗｌに選択信号が印加された状態の一例を示す図である。また、図７は、ＳＲＡＭ装置１００のＳＲＡＭセルＣｅｌｌがマトリクス状に配置されたメモリセルアレイの構成の一例を示す図である。
【００６８】
図５に示すように、書き込み動作時には、最初に、ＳＲＡＭセルＣｅｌｌのワード線ｗｌに“Ｌｏｗ”レベルの信号を印加して第１ないし第４のトンネルトランジスタＴ１〜Ｔ４をオフした状態で、例えば、第１のビット線ｂｌｔに第１の書き込み信号（ここでは、“Ｌｏｗ”レベル）を印加するとともに第２のビット線ｂｌｔｂに第１の書き込み信号の論理を反転した第２の書き込み信号（ここでは、“Ｈｉｇｈ”レベル）を印加する。
【００６９】
その後、図６に示すように、ワード線ｗｌの電位を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに制御して、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４をオンする。これにより、複数のＳＲＡＭセルＣｅｌｌから或るＳＲＡＭセルＣｅｌｌが選択されることになる。
【００７０】
すなわち、この選択されたＳＲＡＭセルＣｅｌｌにおいて、第１、第２のパスゲートを構成する第１ないし第４のトンネルトランジスタＴ１〜Ｔ４がオンして、フリップフロップ回路ＦＦの非反転出力端子Ｑと第１のビット線ｂｌｔとが導通し且つ反転出力端子／Ｑと第２のビット線ｂｌｔｂとが導通する。
【００７１】
これにより、第１、第２のビット線ｂｌｔ、ｂｌｔｂの電位が選択されたＳＲＡＭセルＣｅｌｌに書き込まれる（すなわち、フリップフロップ回路ＦＦの記憶状態が変化する）。
【００７２】
もし、この書き込み動作において、該第１、第２のパスゲートの駆動力が小さすぎると、図６に示す動作時に、フリップフロップ回路ＦＦの記憶状態が変化しない。すなわち、選択されたＳＲＡＭセルへの書き込みが失敗して、書き込み不良が発生し得る。
【００７３】
一方、図７に示すように、書き込み時には、“Ｈｉｇｈ”レベルの選択信号が印加されたワード線ｗｌに接続された非選択のＳＲＡＭセルＣｅｌｌは、ワード線ｗｌの電位が“Ｈｉｇｈ”レベルになることで擬似的な読み出し動作が行われる。
【００７４】
したがって、第１、第２のパスゲートの駆動力が大きすぎると、書き込み動作時に選択されたＳＲＡＭセル以外の非選択のＳＲＡＭセルに誤書き込みが生じる可能性がある。
【００７５】
そこで、ワード線ｗｌの電位が、“Ｈｉｇｈ”レベルになった時に、ＳＲＡＭセルＣｅｌｌから第１、第２のビット線ｂｌｔ、ｂｌｔｂに電子が流れるトンネルトランジスタの駆動力を小さくし、一方、第１、第２のビット線ｂｌｔ、ｂｌｔｂからＳＲＡＭセルに電子が流れるトンネルトランジスタの駆動力を大きくする必要がある。
【００７６】
すなわち、該第１、第２のパスゲートは、読み出し動作時には駆動力が小さく、また、書き込み動作時には駆動力が大きくする必要がある。
【００７７】
従来のＭＯＳＦＥＴでは、この二つの要求を同時に満たすことは難しい。しかし、既述のように、トンネルトランジスタは、非対称ＭＯＳＦＥＴであるため、この二つの要求を同時に満たすことが可能である。
【００７８】
すなわち、既述のように、本実施例では、該第１、第２のパスゲートを、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４で構成することにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成することが可能となる。
【００７９】
これにより、低消費電力でより安定した動作をするＳＲＡＭ装置を提供することが可能となる。
【００８０】
以上のように、本実施例１に係るＳＲＡＭ装置によれば、低消費電力でより安定して動作することができる。
【実施例２】
【００８１】
既述の実施例１では、第１、第２のパスゲートのトンネルトランジスタの面積を異ならせることにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成する例について説明した。
【００８２】
この例では、回路面積が増大してしまう場合がある。
【００８３】
そこで、本実施例２では、第１、第２のパスゲートのトンネルトランジスタのソース・ドレイン領域の不純物濃度を異ならせることにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成する例について説明する。
【００８４】
ここで、図８は、実施例２に係る１つのＳＲＡＭセルのレイアウトの一例を示す図である。また、図９は、実施例２に係る１つのＳＲＡＭセルのレイアウトの他の例を示す図である。なお、図８、図９において、図２、図３に示す符号と同じ符号は、実施例１と同様の構成を示す。
【００８５】
図８に示すように、第１のパスゲートを構成する第１、第２のトンネルトランジスタＴ１、Ｔ２の面積は同程度である。
【００８６】
しかし、第１のトンネルトランジスタＴ１のソース・ドレイン領域（Ｎ型不純物領域Ｔ１Ｎ、Ｐ型不純物領域Ｔ１Ｐ）の不純物濃度は、第２のトンネルトランジスタＴ２のソース・ドレイン領域（Ｎ型不純物領域Ｔ２Ｎ、Ｐ型不純物領域Ｔ２Ｐ）の不純物濃度よりも、高く設定されている。
【００８７】
これにより、実施例１と同様に、第１のトンネルトランジスタＴ１は、第２のトンネルトランジスタＴ２よりも、駆動力が高く（すなわち、オン動作時に流れる電流が大きく）なる。
【００８８】
したがって、実施例１と同様に、書き込み動作時における該第１のパスゲートの駆動力は、読み出し動作時における該第１のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第１のパスゲートに流れる電流は、読み出し動作時に該第１のパスゲートに流れる電流よりも、大きくなる。
【００８９】
さらに、第３のトンネルトランジスタＴ３のソース・ドレイン領域（Ｎ型不純物領域Ｔ３Ｎ、Ｐ型不純物領域Ｔ３Ｐ）の不純物濃度は、第４のトンネルトランジスタＴ４のソース・ドレイン領域の不純物濃度（Ｎ型不純物領域Ｔ４Ｎ、Ｐ型不純物領域Ｔ４Ｐ）よりも、高く設定されている。
【００９０】
これにより、実施例１と同様に、第３のトンネルトランジスタＴ３は、第４のトンネルトランジスタＴ４よりも、駆動力が高くなる。
【００９１】
したがって、実施例１と同様に、書き込み動作時における該第２のパスゲートの駆動力は、読み出し動作時における該第２のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第２のパスゲートに流れる電流は、読み出し動作時に該第２のパスゲートに流れる電流よりも、大きくなる。
【００９２】
また、図９に示すように、第１のトンネルトランジスタＴ１と第２のトンネルトランジスタＴ２のレイアウトを入れ替えてもよい。同様に、第３のトンネルトランジスタＴ３と第４のトンネルトランジスタＴ４のレイアウトを入れ替えてもよい。
【００９３】
このようにパスゲートを構成するトンネルトランジスタのレイアウトを入れ替えても、回路は等価であるため、同様の動作が可能である。
【００９４】
なお、その他のＳＲＡＭセルの構成は、実施例１と同様である。
【００９５】
また、以上のようなＳＲＡＭセルを有するＳＲＡＭ装置の動作は、回路が等価であるため、実施例１と同様である。
【００９６】
すなわち、本実施例では、該第１、第２のパスゲートを、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４で構成することにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成することが可能となる。
【００９７】
これにより、実施例１と同様に、低消費電力でより安定した動作をするＳＲＡＭ装置を提供することが可能となる。
【００９８】
以上のように、本実施例２に係るＳＲＡＭ装置によれば、低消費電力でより安定して動作することができる。
【００９９】
なお、この実施例２と実施例１とを組み合わせるようにしてもよい。すなわち、第１、第２のパスゲートのトンネルトランジスタの面積を異ならせるとともに、第１、第２のパスゲートのトンネルトランジスタのソース・ドレイン領域の不純物濃度を異ならせることにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成するようにしてもよい。
【０１００】
また、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１０１】
ｂｌｔ 第１のビット線
ｂｌｔｂ 第２のビット線
ｗｌ ワード線
ＦＦ フリップフロップ回路
Ｔ１ 第１のトンネルトランジスタ
Ｔ２ 第２のトンネルトランジスタ
Ｔ３ 第３のトンネルトランジスタ
Ｔ４ 第４のトンネルトランジスタ
１００ 半導体記憶装置
【技術分野】
【０００１】
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴは、スケーリング則に従って微細化することで低電圧動作が可能となる。しかし、ＭＯＳＦＥＴの微細化に伴い、そのしきい値電圧のバラツキは増大する。
【０００３】
しきい値電圧のバラツキは、半導体記憶装置の一つであるＳＲＡＭ（Ｓｔａｔｉｃ ｒａｎｄｏｍ Ａｃｃｅｓｓ ｍｅｍｏｒｙ）の動作を不安定にさせ、読み出し動作による誤書き込みや、書き込み動作の不具合などの故障動作を、誘発してしまう。
【０００４】
ＭＯＳＦＥＴのしきい値バラツキは、ＲＤＦ（ｒａｎｄｏｍ ｄｏｐａｎｔ ｆｌｕｃｔｕａｔｉｏｎ）など製造上避けることができない問題に起因し、回避することは難しい。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Je Min Park and Kanghoon Jeon，“Low Power Tunnel FET SRAM Cell Design and Analysis”，［平成２３年、６月２３日検索］、インターネット＜URL：http://www.eecs.berkeley.edu/~jemins/3.pdf＞
【非特許文献２】Jawar Singh, et al., ASP-DAC2010, “Novel Si-Tunnel FET based SRAM Design for Ultra Low-Power 0.3V VDD Applications”、
【非特許文献３】Leland Chang、 他１１名、“Stable SRAM Cell Design for the 32 nm Node and Beyond“、2005 Symposium on VLSI Technology Digest of Technical Papers、ｐ．１２８−１２９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
低消費電力でより安定して動作することが可能なＳＲＡＭ装置を提供する。
【課題を解決するための手段】
【０００７】
実施例に従ったＳＲＡＭ装置は、非反転出力端子および反転出力端子を有するフリップフロップ回路を備える。ＳＲＡＭ装置は、非反転出力端子と第１のビット線との間に接続され、オンすることにより非反転出力端子側から第１のビット線側への方向に電流が流れることが可能な第１のトンネルトランジスタを備える。ＳＲＡＭ装置は、非反転出力端子と第１のビット線との間で、第１のトンネルトランジスタと並列に接続され、オンすることにより第１のビット線側から非反転出力端子側への方向に電流が流れることが可能な第２のトンネルトランジスタを備える。ＳＲＡＭ装置は、反転出力端子と第２のビット線との間に接続され、オンすることにより反転出力端子側から第２のビット線側への方向に電流が流れることが可能な第３のトンネルトランジスタを備える。ＳＲＡＭ装置は、反転出力端子と第２のビット線との間で、第３のトンネルトランジスタと並列に接続され、オンすることにより第２のビット線側から反転出力端子側への方向に電流が流れることが可能な第４のトンネルトランジスタを備える。前記第１のトンネルトランジスタは、前記第２のトンネルトランジスタよりも、駆動力が高く、前記第３のトンネルトランジスタは、前記第４のトンネルトランジスタよりも、駆動力が高い。
【図面の簡単な説明】
【０００８】
【図１】トンネルトランジスタの概略構成の一例を示す断面図である。
【図２】実施例１に係るＳＲＡＭ装置の１つのＳＲＡＭセルの構成の一例を示す回路図である。
【図３】実施例１に係る１つのＳＲＡＭセルのレイアウトの一例を示す図である。
【図４】実施例１に係る１つのＳＲＡＭセルのレイアウトの他の例を示す図である。
【図５】図２に示すＳＲＡＭ装置の書き込み動作おいて、書き込み信号がビット線に印加された状態の一例を示す図である。
【図６】図２に示すＳＲＡＭ装置の書き込み動作おいて、ワード線ｗｌに選択信号が印加された状態の一例を示す図である。
【図７】ＳＲＡＭ装置のＳＲＡＭセルＣｅｌｌがマトリクス状に配置されたメモリセルアレイの構成の一例を示す図である。
【図８】実施例２に係る１つのＳＲＡＭセルのレイアウトの一例を示す図である。
【図９】実施例２に係る１つのＳＲＡＭセルのレイアウトの他の例を示す図である。
【発明を実施するための形態】
【０００９】
近年、低電圧動作を狙った新しい物理現象を用いたＭＯＳＦＥＴの一つとしてトンネルトランジスタがある。
【００１０】
従来型のＭＯＳＦＥＴ、電界効果によるバンド変調でチャネルと呼ばれる電気伝導体を形成しオン動作する。一方、トンネルトランジスタは、電界効果によるバンド変調で電子のトンネリングを操作してオン動作する。
【００１１】
この動作原理の違いから、トンネルトランジスタは、しきい値電圧のバラツキを考慮しても、低電圧動作が可能であると言える。
【００１２】
そこで、以下の実施例では、このトンネルトランジスタを利用してＳＲＡＭを構成することにより、低消費電力でより安定した動作をすることが可能なＳＲＡＭについて説明する。
【００１３】
ここで、図１は、トンネルトランジスタの概略構成の一例を示す断面図である。なお、この図１では、トンネルトランジスタがｎＭＯＳトランジスタである場合を図示しているが、トンネルトランジスタがｐＭＯＳトランジスタである場合も導電型が異なる以外は同様に説明される。
【００１４】
図１に示すように、トンネルトランジスタＴは、例えば、埋め込み酸化膜１上のＰ−型の不純物を含む半導体層２に形成されたＰ＋不純物拡散領域であるソース領域ＳおよびＮ＋不純物拡散領域であるＮ＋ドレイン領域Ｄと、半導体層２上にゲート絶縁膜３を介して形成されたゲート電極Ｇと、を備える。
【００１５】
このように、トンネルトランジスタＴは、従来型のＭＯＳＦＥＴと違い非対称構造を有するため、電流の流れる方向が一方通行であるという特徴がある。
【００１６】
なお、図１において、矢印は、トンネルトランジスタのオン動作時に電子ｅが流れる方向を示している（すなわち、矢印の逆方向が電流の流れる方向を示している）。
【００１７】
このトンネルトランジスタＴは、半導体層２のＰＮ接合に流れる電流がゲート電圧で制御される。このため、ソース領域Ｄ（Ｐ＋）の電位がドレイン領域Ｄ（Ｎ＋）の電位より十分に大きい場合、流れる電流をゲート電圧で制御することが難しい。
【００１８】
このため、以下の各実施例では、トンネルトランジスタに形成されるＰＮ接合の順方向バイアス電圧を超えない電圧範囲内において、ＳＲＡＭ動作を想定する。
【００１９】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【００２０】
図２は、実施例１に係るＳＲＡＭ装置の１つのＳＲＡＭセルの構成の一例を示す回路図である。また、図３は、実施例１に係る１つのＳＲＡＭセルのレイアウトの一例を示す図である。
【００２１】
なお、図２、図３において、矢印は、トンネルトランジスタのオン動作時に電子ｅが流れる方向を示している（すなわち、矢印の逆方向が電流の流れる方向を示している）。
【００２２】
図２、図３に示すように、ＳＲＡＭ装置１００は、第１のビット線ｂｌｔと、第２のビット線ｂｌｔｂと、ワード線ｗｌと、フリップフロップ回路ＦＦと、第１のパスゲートを構成する第１、第２のトンネルトランジスタＴ１、Ｔ２と、第２のパスゲートを構成する第３、第４のトンネルトランジスタＴ３、Ｔ４と、を備える。なお、フリップフロップ回路ＦＦと、第１のパスゲートを構成する第１、第２のトンネルトランジスタＴ１、Ｔ２と、第２のパスゲートを構成する第３、第４のトンネルトランジスタＴ３、Ｔ４と、により、ＳＲＡＭセルＣｅｌｌが構成される。
【００２３】
フリップフロップ回路ＦＦは、非反転出力端子Ｑおよび反転出力端子／Ｑを有する。
【００２４】
また、第１のトンネルトランジスタＴ１は、非反転出力端子Ｑと第１のビット線ｂｌｔとの間に接続され、ワード線ｗｌにゲートＴ１Ｇが接続されている。ここでは、第１のトンネルトランジスタＴ１のＮ型不純物領域Ｔ１Ｎは、コンタクトプラグＣおよびローカルメタル配線ＲＭ１を介して、非反転出力端子Ｑに電気的に接続されている（図３）。さらに、第１のトンネルトランジスタＴ１のＰ型不純物領域Ｔ１Ｐは、コンタクトプラグＣを介して、第１のビット線ｂｌｔに電気的に接続されている（図３）。
【００２５】
この第１のトンネルトランジスタＴ１は、ワード線ｗｌに印加される信号（電圧）に応じて、オンすることにより非反転出力端子Ｑ側から第１のビット線ｂｌｔ側への方向に電流が流れることが可能になっている。
【００２６】
第２のトンネルトランジスタＴ２は、非反転出力端子Ｑと第１のビット線ｂｌｔとの間で、第１のトンネルトランジスタＴ１と並列に接続され、ワード線ｗｌにゲートＴ２Ｇが接続されている。ここでは、第２のトンネルトランジスタＴ２のＮ型不純物領域Ｔ２Ｎは、コンタクトプラグＣを介して、第１のビット線ｂｌｔに電気的に接続されている（図３）。さらに、第２のトンネルトランジスタＴ２のＰ型不純物領域Ｔ２Ｐは、コンタクトプラグＣおよびローカルメタル配線ＲＭ１を介して、非反転出力端子Ｑに電気的に接続されている（図３）。
【００２７】
この第２のトンネルトランジスタＴ２は、ワード線ｗｌに印加される信号（電圧）に応じて、オンすることにより第１のビット線ｂｌｔ側から非反転出力端子Ｑ側への方向に電流が流れることが可能になっている。
【００２８】
なお、第１のトンネルトランジスタＴ１は、この第２のトンネルトランジスタＴ２よりも、駆動力が高く（すなわち、オン動作時に流れる電流が大きく）なるように設定されている。
【００２９】
例えば、第１のトンネルトランジスタＴ１は、第２のトンネルトランジスタＴ２よりも、面積が大きくなるように設定されている（図３）。特に、第１のトンネルトランジスタＴ１は、第２のトンネルトランジスタＴ２よりも、ゲート幅が大きい。
【００３０】
これにより、書き込み動作時における該第１のパスゲートの駆動力は、読み出し動作時における該第１のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第１のパスゲートに流れる電流は、読み出し動作時に該第１のパスゲートに流れる電流よりも、大きくなる。
【００３１】
また、第３のトンネルトランジスタＴ３は、反転出力端子／Ｑと第２のビット線ｂｌｔｂとの間に接続され、ワード線ｗｌにゲートＴ３Ｇが接続されている。ここでは、第３のトンネルトランジスタＴ３のＮ型不純物領域Ｔ３Ｎは、コンタクトプラグＣおよびローカルメタル配線ＲＭ２を介して、反転出力端子／Ｑに電気的に接続されている（図３）。さらに、第３のトンネルトランジスタＴ３のＰ型不純物領域Ｔ３Ｐは、コンタクトプラグＣを介して、第２のビット線ｂｌｔｂに電気的に接続されている（図３）。
【００３２】
この第３のトンネルトランジスタＴ３は、ワード線ｗｌに印加される信号（電圧）に応じて、オンすることにより反転出力端子／Ｑ側から第２のビット線ｂｌｔｂ側の方向に電流が流れることが可能になっている。
【００３３】
第４のトンネルトランジスタＴ４は、反転出力端子／Ｑと第２のビット線ｂｌｔｂとの間で、第３のトンネルトランジスタＴ３と並列に接続され、ワード線ｗｌにゲートＴ４Ｇが接続されている。ここでは、第４のトンネルトランジスタＴ４のＮ型不純物領域Ｔ４Ｎは、コンタクトプラグＣを介して、第２のビット線ｂｌｔｂに電気的に接続されている（図３）。さらに、第４のトンネルトランジスタＴ４のＰ型不純物領域Ｔ４Ｐは、コンタクトプラグＣおよびローカルメタル配線ＲＭ２を介して、反転出力端子／Ｑに電気的に接続されている（図３）。
【００３４】
この第４のトンネルトランジスタＴ４は、ワード線ｗｌに印加される信号（電圧）に応じて、オンすることにより第２のビット線ｂｌｔｂ側から反転出力端子／Ｑ側への方向に電流が流れることが可能になっている。
【００３５】
なお、第３のトンネルトランジスタＴ３は、この第４のトンネルトランジスタＴ４よりも、駆動力が高くなるように設定されている。
【００３６】
例えば、第３のトンネルトランジスタＴ３は、第４のトンネルトランジスタＴ４よりも、面積が大きくなるように設定されている（図３）。特に、第３のトンネルトランジスタＴ３は、第４のトンネルトランジスタＴ４よりも、ゲート幅が大きい。
【００３７】
これにより、書き込み動作時における該第２のパスゲートの駆動力は、読み出し動作時における該第２のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第２のパスゲートに流れる電流は、読み出し動作時に該第２のパスゲートに流れる電流よりも、大きくなる。
【００３８】
なお、本実施例では、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４は、すべて同じ導電型のｎＭＯＳトランジスタであるが、同様の動作をするように回路の極性を適応させれば、ｐＭＯＳトランジスタであってもよい。
【００３９】
また、既述のように、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４は、１つのワード線ｗｌにゲートが共通に接続されている。
【００４０】
したがって、ワード線ｗｌに印加された信号（電圧）により、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４の動作が制御される。
【００４１】
特に、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４は、既述のように、ＰＮ接合の順方向バイアスを超えない範囲で制御される。
【００４２】
ここで、図１に示すように、フリップフロップ回路ＦＦは、第５のトンネルトランジスタＴ５と、第６のトンネルトランジスタＴ６と、第７のトンネルトランジスタＴ７と、第８のトンネルトランジスタＴ８と、を有する。
【００４３】
また、第５のトンネルトランジスタＴ５は、Ｎ型不純物領域Ｔ５Ｎ、Ｐ型不純物領域Ｔ５Ｐ、ゲートＴ５Ｇを有する（図３）。この第５のトンネルトランジスタＴ５は、電源ｖｄｄｃと非反転出力端子Ｑと間に接続され、反転出力端子／ＱにゲートＴ５Ｇが接続されている。この第５のトンネルトランジスタＴ５は、反転出力端子／Ｑに印加される信号（電圧）に応じて、オンすることにより電源ｖｄｄｃ側から非反転出力端子Ｑ側への方向に電流が流れることが可能になっている。
【００４４】
第６のトンネルトランジスタＴ６は、Ｎ型不純物領域Ｔ６Ｎ、Ｐ型不純物領域Ｔ６Ｐ、ゲートＴ６Ｇを有する（図３）。この第６のトンネルトランジスタＴ６は、非反転出力端子Ｑと接地ｖｄｄｃとの間に接続され、非反転出力端子ＱにゲートＴ６Ｇが接続されている。この第６のトンネルトランジスタＴ６は、非反転出力端子Ｑに印加される信号（電圧）に応じて、オンすることにより非反転出力端子Ｑ側から接地ｖｄｄｃ側への方向に電流が流れることが可能になっている。
【００４５】
第７のトンネルトランジスタＴ７は、Ｎ型不純物領域Ｔ７Ｎ、Ｐ型不純物領域Ｔ７Ｐ、ゲートＴ７Ｇを有する（図３）。この第７のトンネルトランジスタＴ７は、電源ｖｄｄｃと反転出力端子／Ｑと間に接続され、非反転出力端子ＱにゲートＴ７Ｇが接続されている。この第７のトンネルトランジスタＴ７は、非反転出力端子Ｑに印加される信号（電圧）に応じて、オンすることにより電源ｖｄｄｃ側から反転出力端子／Ｑ側への方向に電流が流れることが可能になっている。
【００４６】
第８のトンネルトランジスタＴ８は、Ｎ型不純物領域Ｔ８Ｎ、Ｐ型不純物領域Ｔ８Ｐ、ゲートＴ８Ｇを有する（図３）。この第８のトンネルトランジスタＴ８は、反転出力端子／Ｑと接地ｖｄｄｃとの間に接続され、反転出力端子／ＱにゲートＴ８Ｇが接続されている。この第８のトンネルトランジスタＴ８は、反転出力端子／Ｑに印加される信号（電圧）に応じて、オンすることにより反転出力端子／Ｑ側から接地ｖｄｄｃ側への方向に電流が流れることが可能になっている。
【００４７】
また、第１ないし第８のトンネルトランジスタＴ１〜Ｔは、素子分離絶縁膜ＳＴＩにより、互いに素子分離（絶縁）されている。
【００４８】
なお、本実施例では、このフリップフロップ回路ＦＦは、例えば、４つのトンネルトランジスタで構成されているが、従来のＭＯＳＦＥＴで構成されていてもよい。
【００４９】
また、本実施例では、図２に示すように、第５および第７のトンネルトランジスタＴ５、Ｔ７は、ｐＭＯＳトランジスタであり、第６および第８のトンネルトランジスタＴ６、Ｔ８は、ｎＭＯＳトランジスタである。しかし、必要に応じて、同様の動作をするように回路の極性を適応させれば、トンネルトランジスタの極性を変更してもよい。
【００５０】
また、第１および第３のトンネルトランジスタＴ１、Ｔ３は、第５ないし第８のトンネルトランジスタＴ５〜Ｔ８よりも、駆動力が大きくなるように設定されている。
【００５１】
既述のように、トンネルトランジスタは、従来型のＭＯＳＦＥＴと違い非対称構造を有するため、電流の流れる方向が一方通行であるという特徴がある。
【００５２】
そのため、従来型のＭＯＳＦＥＴをトンネルトランジスタに入れ替えるだけでは、読み出し動作でＳＲＡＭセルの負電位をビット線に読み出す動作と、書き込み動作でＳＲＡＭセルに負電位をビット線から書き込む動作とを、１つのトンネルトランジスタで実施することはできない。
【００５３】
そこで、既述のように、本実施例では、該第１、第２のパスゲートを、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４で構成することにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成することが可能となる。
【００５４】
ここで、図４は、実施例１に係る１つのＳＲＡＭセルのレイアウトの他の例を示す図である。
【００５５】
図４に示すように、第１のトンネルトランジスタＴ１と第２のトンネルトランジスタＴ２のレイアウトを入れ替えてもよい。同様に、第３のトンネルトランジスタＴ３と第４のトンネルトランジスタＴ４のレイアウトを入れ替えてもよい。
【００５６】
このようにパスゲートを構成するトンネルトランジスタのレイアウトを入れ替えても、回路は等価であるため、同様の動作が可能である。
【００５７】
次に、以上のような構成を有する本実施例に係るＳＲＡＭ装置の動作の一例について説明する。
【００５８】
先ず、ＳＲＡＭセルに記憶されたデータの読み出し動作について説明する。
【００５９】
図２に示すＳＲＡＭ装置１００において、読み出し動作時には、最初に、ワード線ｗｌに“Ｌｏｗ”レベルの信号を印加して第１ないし第４のトンネルトランジスタＴ１〜Ｔ４をオフした状態で、第１のビット線ｂｌｔおよび第２のビット線ｂｌｔｂに、“Ｈｉｇｈ”レベルの信号を印加する。
【００６０】
その後、第１のビット線ｂｌｔおよび第２のビット線ｂｌｔｂを電源から電気的に切り離して、第１のビット線ｂｌｔおよび第２のビット線ｂｌｔｂをフローティングの状態にする。
【００６１】
その後、ワード線ｗｌの電圧を、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルにする。これにより、該第１、第２のパスゲートを構成する第１ないし第４のトンネルトランジスタＴ１〜Ｔ４がオンして、フリップフロップ回路ＦＦの非反転出力端子Ｑと第１のビット線ｂｌｔとが導通し且つ反転出力端子／Ｑと第２のビット線ｂｌｔｂとが導通する。
【００６２】
これにより、ＳＲＡＭセル内部の負電位が、第１のビット線ｂｌｔまたは第２のビット線ｂｌｔｂの何れか一方に読み出されることとなる。
【００６３】
その後、例えば、図示しないセンスアンプ回路により、第１のビット線ｂｌｔと第２のビット線ｂｌｔｂとの間に生じた電位差を増幅し、ＳＲＡＭセルの電位に対応して何れかのビット線の電位が、負電位に降下する。
【００６４】
このＳＲＡＭセルＣｅｌｌの読み出し動作において、第１、第２のパスゲートがオンしたとき、ＳＲＡＭセルＣｅｌｌの負電位が急激にビット線に読み出されると、ＳＲＡＭセルの電位が反転（フリップフロップ回路ＦＦの状態が変化）してしまう読み出し不良が発生し得る。
【００６５】
したがって、第１のビット線ｂｌｔから非反転出力端子Ｑの方向の第１のパスゲートの電流駆動力、および第２のビット線ｂｌｔｂから反転出力端子／Ｑの方向の第２のパスゲートの電流駆動力は、大きすぎない方がよい。
【００６６】
次に、ＳＲＡＭセルへのデータの書き込み動作について説明する。
【００６７】
図５は、図２に示すＳＲＡＭ装置１００の書き込み動作おいて、書き込み信号がビット線に印加された状態の一例を示す図である。また、図６は、図２に示すＳＲＡＭ装置１００の書き込み動作おいて、ワード線ｗｌに選択信号が印加された状態の一例を示す図である。また、図７は、ＳＲＡＭ装置１００のＳＲＡＭセルＣｅｌｌがマトリクス状に配置されたメモリセルアレイの構成の一例を示す図である。
【００６８】
図５に示すように、書き込み動作時には、最初に、ＳＲＡＭセルＣｅｌｌのワード線ｗｌに“Ｌｏｗ”レベルの信号を印加して第１ないし第４のトンネルトランジスタＴ１〜Ｔ４をオフした状態で、例えば、第１のビット線ｂｌｔに第１の書き込み信号（ここでは、“Ｌｏｗ”レベル）を印加するとともに第２のビット線ｂｌｔｂに第１の書き込み信号の論理を反転した第２の書き込み信号（ここでは、“Ｈｉｇｈ”レベル）を印加する。
【００６９】
その後、図６に示すように、ワード線ｗｌの電位を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに制御して、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４をオンする。これにより、複数のＳＲＡＭセルＣｅｌｌから或るＳＲＡＭセルＣｅｌｌが選択されることになる。
【００７０】
すなわち、この選択されたＳＲＡＭセルＣｅｌｌにおいて、第１、第２のパスゲートを構成する第１ないし第４のトンネルトランジスタＴ１〜Ｔ４がオンして、フリップフロップ回路ＦＦの非反転出力端子Ｑと第１のビット線ｂｌｔとが導通し且つ反転出力端子／Ｑと第２のビット線ｂｌｔｂとが導通する。
【００７１】
これにより、第１、第２のビット線ｂｌｔ、ｂｌｔｂの電位が選択されたＳＲＡＭセルＣｅｌｌに書き込まれる（すなわち、フリップフロップ回路ＦＦの記憶状態が変化する）。
【００７２】
もし、この書き込み動作において、該第１、第２のパスゲートの駆動力が小さすぎると、図６に示す動作時に、フリップフロップ回路ＦＦの記憶状態が変化しない。すなわち、選択されたＳＲＡＭセルへの書き込みが失敗して、書き込み不良が発生し得る。
【００７３】
一方、図７に示すように、書き込み時には、“Ｈｉｇｈ”レベルの選択信号が印加されたワード線ｗｌに接続された非選択のＳＲＡＭセルＣｅｌｌは、ワード線ｗｌの電位が“Ｈｉｇｈ”レベルになることで擬似的な読み出し動作が行われる。
【００７４】
したがって、第１、第２のパスゲートの駆動力が大きすぎると、書き込み動作時に選択されたＳＲＡＭセル以外の非選択のＳＲＡＭセルに誤書き込みが生じる可能性がある。
【００７５】
そこで、ワード線ｗｌの電位が、“Ｈｉｇｈ”レベルになった時に、ＳＲＡＭセルＣｅｌｌから第１、第２のビット線ｂｌｔ、ｂｌｔｂに電子が流れるトンネルトランジスタの駆動力を小さくし、一方、第１、第２のビット線ｂｌｔ、ｂｌｔｂからＳＲＡＭセルに電子が流れるトンネルトランジスタの駆動力を大きくする必要がある。
【００７６】
すなわち、該第１、第２のパスゲートは、読み出し動作時には駆動力が小さく、また、書き込み動作時には駆動力が大きくする必要がある。
【００７７】
従来のＭＯＳＦＥＴでは、この二つの要求を同時に満たすことは難しい。しかし、既述のように、トンネルトランジスタは、非対称ＭＯＳＦＥＴであるため、この二つの要求を同時に満たすことが可能である。
【００７８】
すなわち、既述のように、本実施例では、該第１、第２のパスゲートを、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４で構成することにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成することが可能となる。
【００７９】
これにより、低消費電力でより安定した動作をするＳＲＡＭ装置を提供することが可能となる。
【００８０】
以上のように、本実施例１に係るＳＲＡＭ装置によれば、低消費電力でより安定して動作することができる。
【実施例２】
【００８１】
既述の実施例１では、第１、第２のパスゲートのトンネルトランジスタの面積を異ならせることにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成する例について説明した。
【００８２】
この例では、回路面積が増大してしまう場合がある。
【００８３】
そこで、本実施例２では、第１、第２のパスゲートのトンネルトランジスタのソース・ドレイン領域の不純物濃度を異ならせることにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成する例について説明する。
【００８４】
ここで、図８は、実施例２に係る１つのＳＲＡＭセルのレイアウトの一例を示す図である。また、図９は、実施例２に係る１つのＳＲＡＭセルのレイアウトの他の例を示す図である。なお、図８、図９において、図２、図３に示す符号と同じ符号は、実施例１と同様の構成を示す。
【００８５】
図８に示すように、第１のパスゲートを構成する第１、第２のトンネルトランジスタＴ１、Ｔ２の面積は同程度である。
【００８６】
しかし、第１のトンネルトランジスタＴ１のソース・ドレイン領域（Ｎ型不純物領域Ｔ１Ｎ、Ｐ型不純物領域Ｔ１Ｐ）の不純物濃度は、第２のトンネルトランジスタＴ２のソース・ドレイン領域（Ｎ型不純物領域Ｔ２Ｎ、Ｐ型不純物領域Ｔ２Ｐ）の不純物濃度よりも、高く設定されている。
【００８７】
これにより、実施例１と同様に、第１のトンネルトランジスタＴ１は、第２のトンネルトランジスタＴ２よりも、駆動力が高く（すなわち、オン動作時に流れる電流が大きく）なる。
【００８８】
したがって、実施例１と同様に、書き込み動作時における該第１のパスゲートの駆動力は、読み出し動作時における該第１のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第１のパスゲートに流れる電流は、読み出し動作時に該第１のパスゲートに流れる電流よりも、大きくなる。
【００８９】
さらに、第３のトンネルトランジスタＴ３のソース・ドレイン領域（Ｎ型不純物領域Ｔ３Ｎ、Ｐ型不純物領域Ｔ３Ｐ）の不純物濃度は、第４のトンネルトランジスタＴ４のソース・ドレイン領域の不純物濃度（Ｎ型不純物領域Ｔ４Ｎ、Ｐ型不純物領域Ｔ４Ｐ）よりも、高く設定されている。
【００９０】
これにより、実施例１と同様に、第３のトンネルトランジスタＴ３は、第４のトンネルトランジスタＴ４よりも、駆動力が高くなる。
【００９１】
したがって、実施例１と同様に、書き込み動作時における該第２のパスゲートの駆動力は、読み出し動作時における該第２のパスゲートの駆動力よりも、大きくなるように設定されることになる。すなわち、書き込み動作時に該第２のパスゲートに流れる電流は、読み出し動作時に該第２のパスゲートに流れる電流よりも、大きくなる。
【００９２】
また、図９に示すように、第１のトンネルトランジスタＴ１と第２のトンネルトランジスタＴ２のレイアウトを入れ替えてもよい。同様に、第３のトンネルトランジスタＴ３と第４のトンネルトランジスタＴ４のレイアウトを入れ替えてもよい。
【００９３】
このようにパスゲートを構成するトンネルトランジスタのレイアウトを入れ替えても、回路は等価であるため、同様の動作が可能である。
【００９４】
なお、その他のＳＲＡＭセルの構成は、実施例１と同様である。
【００９５】
また、以上のようなＳＲＡＭセルを有するＳＲＡＭ装置の動作は、回路が等価であるため、実施例１と同様である。
【００９６】
すなわち、本実施例では、該第１、第２のパスゲートを、第１ないし第４のトンネルトランジスタＴ１〜Ｔ４で構成することにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成することが可能となる。
【００９７】
これにより、実施例１と同様に、低消費電力でより安定した動作をするＳＲＡＭ装置を提供することが可能となる。
【００９８】
以上のように、本実施例２に係るＳＲＡＭ装置によれば、低消費電力でより安定して動作することができる。
【００９９】
なお、この実施例２と実施例１とを組み合わせるようにしてもよい。すなわち、第１、第２のパスゲートのトンネルトランジスタの面積を異ならせるとともに、第１、第２のパスゲートのトンネルトランジスタのソース・ドレイン領域の不純物濃度を異ならせることにより、読み出し時には駆動力が小さく、また、書き込み時には駆動力が大きなパスゲートを構成するようにしてもよい。
【０１００】
また、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１０１】
ｂｌｔ 第１のビット線
ｂｌｔｂ 第２のビット線
ｗｌ ワード線
ＦＦ フリップフロップ回路
Ｔ１ 第１のトンネルトランジスタ
Ｔ２ 第２のトンネルトランジスタ
Ｔ３ 第３のトンネルトランジスタ
Ｔ４ 第４のトンネルトランジスタ
１００ 半導体記憶装置
【特許請求の範囲】
【請求項１】
非反転出力端子および反転出力端子を有するフリップフロップ回路と、
前記非反転出力端子と第１のビット線との間に接続され、オンすることにより前記非反転出力端子側から前記第１のビット線側への方向に電流が流れることが可能な第１のトンネルトランジスタと、
前記非反転出力端子と前記第１のビット線との間で、前記第１のトンネルトランジスタと並列に接続され、オンすることにより前記第１のビット線側から前記非反転出力端子側への方向に電流が流れることが可能な第２のトンネルトランジスタと、
前記反転出力端子と第２のビット線との間に接続され、オンすることにより前記反転出力端子側から前記第２のビット線側への方向に電流が流れることが可能な第３のトンネルトランジスタと、
前記反転出力端子と前記第２のビット線との間で、前記第３のトンネルトランジスタと並列に接続され、オンすることにより前記第２のビット線側から前記反転出力端子側への方向に電流が流れることが可能な第４のトンネルトランジスタと、を備え、
前記第１のトンネルトランジスタは、前記第２のトンネルトランジスタよりも、駆動力が高く、
前記第３のトンネルトランジスタは、前記第４のトンネルトランジスタよりも、駆動力が高い
ことを特徴とするＳＲＡＭ装置。
【請求項２】
フリップフロップ回路と、
前記フリップフロップ回路の非反転出力端子と第１のビット線との間に接続され、オンすることにより前記非反転出力端子側から前記第１のビット線側への方向に電流が流れることが可能な第１のトンネルトランジスタと、
前記非反転出力端子と前記第１のビット線との間で、前記第１のトンネルトランジスタと並列に接続され、オンすることにより前記第１のビット線側から前記非反転出力端子側への方向に電流が流れることが可能な第２のトンネルトランジスタと、
前記フリップフロップ回路の反転出力端子と第２のビット線との間に接続され、オンすることにより前記反転出力端子側から前記第２のビット線側への方向に電流が流れることが可能な第３のトンネルトランジスタと、
前記反転出力端子と前記第２のビット線との間で、前記第３のトンネルトランジスタと並列に接続され、オンすることにより前記第２のビット線側から前記反転出力端子側への方向に電流が流れることが可能な第４のトンネルトランジスタと、を備える
ことを特徴とするＳＲＡＭ装置。
【請求項３】
前記第１のトンネルトランジスタは、前記第２のトンネルトランジスタよりも、面積が大きく、
前記第３のトンネルトランジスタは、前記第４のトンネルトランジスタよりも、面積が大きい
ことを特徴とする請求項１または２に記載のＳＲＡＭ装置。
【請求項４】
前記第１のトンネルトランジスタは、前記第２のトンネルトランジスタよりも、ゲート幅が大きく、
前記第３のトンネルトランジスタは、前記第４のトンネルトランジスタよりも、ゲート幅が大きい
ことを特徴とする請求項３に記載のＳＲＡＭ装置。
【請求項５】
前記第１のトンネルトランジスタのソース・ドレイン領域の不純物濃度は、前記第２のトンネルトランジスタのソース・ドレイン領域の不純物濃度よりも、高く、
前記第３のトンネルトランジスタのソース・ドレイン領域の不純物濃度は、前記第４のトンネルトランジスタのソース・ドレイン領域の不純物濃度よりも、高い
ことを特徴とする請求項１ないし４のいずれか一項に記載のＳＲＡＭ装置。
【請求項６】
前記第１のビット線に第１の書き込み信号を印加するとともに前記第２のビット線に前記第１の書き込み信号の論理を反転した第２の書き込み信号を印加し、
その後、前記ワード線の電位を制御して前記第１ないし第４のトンネルトランジスタをオンする
ことを特徴とする請求項１ないし５のいずれか一項に記載のＳＲＡＭ装置。
【請求項７】
前記第１ないし第４のトンネルトランジスタは、ＰＮ接合の順方向バイアスを超えない範囲で制御される
ことを特徴とする請求項１ないし６のいずれか一項に記載のＳＲＡＭ装置。
【請求項８】
前記第１および第３のトンネルトランジスタは、前記第５ないし第８のトンネルトランジスタよりも、駆動力が大きい
ことを特徴とする請求項６または７に記載のＳＲＡＭ装置。
【請求項１】
非反転出力端子および反転出力端子を有するフリップフロップ回路と、
前記非反転出力端子と第１のビット線との間に接続され、オンすることにより前記非反転出力端子側から前記第１のビット線側への方向に電流が流れることが可能な第１のトンネルトランジスタと、
前記非反転出力端子と前記第１のビット線との間で、前記第１のトンネルトランジスタと並列に接続され、オンすることにより前記第１のビット線側から前記非反転出力端子側への方向に電流が流れることが可能な第２のトンネルトランジスタと、
前記反転出力端子と第２のビット線との間に接続され、オンすることにより前記反転出力端子側から前記第２のビット線側への方向に電流が流れることが可能な第３のトンネルトランジスタと、
前記反転出力端子と前記第２のビット線との間で、前記第３のトンネルトランジスタと並列に接続され、オンすることにより前記第２のビット線側から前記反転出力端子側への方向に電流が流れることが可能な第４のトンネルトランジスタと、を備え、
前記第１のトンネルトランジスタは、前記第２のトンネルトランジスタよりも、駆動力が高く、
前記第３のトンネルトランジスタは、前記第４のトンネルトランジスタよりも、駆動力が高い
ことを特徴とするＳＲＡＭ装置。
【請求項２】
フリップフロップ回路と、
前記フリップフロップ回路の非反転出力端子と第１のビット線との間に接続され、オンすることにより前記非反転出力端子側から前記第１のビット線側への方向に電流が流れることが可能な第１のトンネルトランジスタと、
前記非反転出力端子と前記第１のビット線との間で、前記第１のトンネルトランジスタと並列に接続され、オンすることにより前記第１のビット線側から前記非反転出力端子側への方向に電流が流れることが可能な第２のトンネルトランジスタと、
前記フリップフロップ回路の反転出力端子と第２のビット線との間に接続され、オンすることにより前記反転出力端子側から前記第２のビット線側への方向に電流が流れることが可能な第３のトンネルトランジスタと、
前記反転出力端子と前記第２のビット線との間で、前記第３のトンネルトランジスタと並列に接続され、オンすることにより前記第２のビット線側から前記反転出力端子側への方向に電流が流れることが可能な第４のトンネルトランジスタと、を備える
ことを特徴とするＳＲＡＭ装置。
【請求項３】
前記第１のトンネルトランジスタは、前記第２のトンネルトランジスタよりも、面積が大きく、
前記第３のトンネルトランジスタは、前記第４のトンネルトランジスタよりも、面積が大きい
ことを特徴とする請求項１または２に記載のＳＲＡＭ装置。
【請求項４】
前記第１のトンネルトランジスタは、前記第２のトンネルトランジスタよりも、ゲート幅が大きく、
前記第３のトンネルトランジスタは、前記第４のトンネルトランジスタよりも、ゲート幅が大きい
ことを特徴とする請求項３に記載のＳＲＡＭ装置。
【請求項５】
前記第１のトンネルトランジスタのソース・ドレイン領域の不純物濃度は、前記第２のトンネルトランジスタのソース・ドレイン領域の不純物濃度よりも、高く、
前記第３のトンネルトランジスタのソース・ドレイン領域の不純物濃度は、前記第４のトンネルトランジスタのソース・ドレイン領域の不純物濃度よりも、高い
ことを特徴とする請求項１ないし４のいずれか一項に記載のＳＲＡＭ装置。
【請求項６】
前記第１のビット線に第１の書き込み信号を印加するとともに前記第２のビット線に前記第１の書き込み信号の論理を反転した第２の書き込み信号を印加し、
その後、前記ワード線の電位を制御して前記第１ないし第４のトンネルトランジスタをオンする
ことを特徴とする請求項１ないし５のいずれか一項に記載のＳＲＡＭ装置。
【請求項７】
前記第１ないし第４のトンネルトランジスタは、ＰＮ接合の順方向バイアスを超えない範囲で制御される
ことを特徴とする請求項１ないし６のいずれか一項に記載のＳＲＡＭ装置。
【請求項８】
前記第１および第３のトンネルトランジスタは、前記第５ないし第８のトンネルトランジスタよりも、駆動力が大きい
ことを特徴とする請求項６または７に記載のＳＲＡＭ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−８７９５（Ｐ２０１３−８７９５Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１３９６０３（Ｐ２０１１−１３９６０３）
【出願日】平成２３年６月２３日（２０１１．６．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２３日（２０１１．６．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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