【課題】不揮発性メモリ部内蔵のＳＲＡＭの特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１とビット線ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ１を設け、アクセストランジスタＡｃｃ２とビット線／ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ２を設ける。ＳＲＡＭ通常動作期間の終了時において、例えば、蓄積ノードＡに低電位（Ｌ＝０Ｖ）、蓄積ノードＢに高電位（Ｈ＝１．５Ｖ）が保持されている場合、ＲｅＲＡＭ部ＲＭ１をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ２をオフ状態（ＯＦＦ）とすることで、ＳＲＡＭの保持データをＲｅＲＡＭ部へ書き込み、再び、ＳＲＡＭ通常動作となった場合には、蓄積ノードＡおよびＢに対応するデータ書き戻すとともに、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方をオン状態に（リセット）する。 （もっと読む）

【課題】ＴＦＴなどのトランジスタ特性がばらつく状況や、ＲＦ回路から電源が供給され
電源が安定しない状況で、ＳＲＡＭを作製する場合、従来の１つのメモリセルに６つのト
ランジスタの構成では読み出し時にメモリセルが保持する値が書き換わる誤書き込みが発
生してしまう。
【解決手段】ＳＲＡＭのメモリセルは、書き込みの回路と読み出しの回路を分離する事に
より、ＳＲＡＭの誤書き込みを防ぎ、安定した動作を行うことを可能にする。また、書き
込みのタイミングを考慮する事により、誤書き込みを起こさず、より確実に書き込みの動
作を行うことが可能なＳＲＡＭを提供する。 （もっと読む）

【課題】低消費電力でより安定して動作することが可能なＳＲＡＭ装置を提供する。
【解決手段】ＳＲＡＭ装置１００は、非反転出力端子Ｑおよび反転出力端子／Ｑを有するフリップフロップ回路ＦＦを備える。非反転出力端子と第１のビット線ｂｉｔとの間に、非反転出力端子側から第１のビット線側への方向に電流が流れる第１のトンネルトランジスタＴ１を備える。非反転出力端子と第１のビット線との間で、第１のビット線側から非反転出力端子側への方向に電流が流れる第２のトンネルトランジスタＴ２を備える。反転出力端子と第２のビット線ｂｉｔｂとの間に、反転出力端子側から第２のビット線側への方向に電流が流れる第３のトンネルトランジスタｔ３を備える。反転出力端子と第２のビット線との間で、第２のビット線側から反転出力端子側への方向に電流が流れる第４のトンネルトランジスタｔ４を備える。 （もっと読む）

【課題】回路を構成する各トランジスタの設計サイズによらず、マージン設計なしに、安定動作可能な半導体記憶装置の提供。
【解決手段】データ入力端子Ｄ、書込許可入力端子φ、及びデータ出力端子Ｑ₋を有し、書込許可入力端子φのライト選択信号がアサートされるとデータ入力端子Ｄのライトデータ信号の電圧をスルーし、ライト選択信号がネゲートされるとデータライトデータ信号の電圧をホールドし、スルー／ホールドされる電圧の反転値をデータ出力端子Ｑ₋から出力するＤラッチ回路２、並びにＤラッチ回路２のデータ出力端子Ｑ₋とリードデータ線ＲＤの間に接続され、リード選択信号がアサートされるとデータ出力端子Ｑ₋の電圧の反転値をリードデータ線ＲＤへ出力しリード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファ３を具備するメモリセル１とを備えた。 （もっと読む）

【課題】信号処理で重要となるマルチポート半導体記憶装置を提供する。
【解決手段】第１のビット線に接続される２つのデータ保持ノードを有してクロスカップル接続されたインバータからなるラッチ回路と、第１のビット線とインバータの各データ保持ノードとの間に設けられた第１のスイッチ部と、第１のスイッチ部の導通を制御する第１のワード線とを備えて構成されるメモリセルを備える。複数個のメモリセルの各データ保持ノードを各メモリセル毎にそれぞれ分離して１ビットが１個のメモリセルで構成される第１のモードと、複数個のメモリセルの各データ保持ノードを並列に接続して１ビットが複数個のメモリセルで構成される第２のモードを切り換える第２のスイッチ部とを備え、複数個のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを第２のビット線に接続するか否かを切り換える第３のスイッチ部をさらに含む。 （もっと読む）

【課題】半導体記憶装置におけるマルチビットエラーの発生を抑制する。
【解決手段】複数のカラムを有し、互いに異なる１つのデータの入出力端子に各々が対応づけられるブロック（１Ｉ／Ｏビットに対応するセルアレイ）２６Ａ、２６Ｂを複数有し、それらをカラム方向に隣り合わせて配置した第１のメモリセルアレイ、及びそれと同じく構成された第２のメモリセルアレイを備え、第１のメモリセルアレイのブロック２６Ａ−０、２６Ａ−２と第２のメモリセルアレイのブロックブロック２６Ｂ−１、２６Ｂ−３とを組とし、第１のメモリセルアレイのブロック２６Ａ−１、２６Ａ−３と第２のメモリセルアレイのブロック２６Ｂ−０、２６Ｂ−２とを組としてアドレスを割り当て、あるアドレスに対するアクセスにおいて、各メモリセルアレイにてそれぞれ１つおきのブロックの出力がデータとして出力されるようにする。 （もっと読む）

【課題】単位回路の、高速動作と未使用時（注を入れる）または定常時または待機時における消費電力の減少を両立させた二重絶縁ゲート電界トランジスタを用いたＭＯＳトランジスタ回路およびそれを用いたＣＭＯＳトランジスタ回路、ＳＲＡＭセル回路、ＣＭＯＳ−ＳＲＡＭセル回路、集積回路を提供することである。
【解決手段】四端子二重絶縁ゲート電界効果トランジスタからなるＭＯＳトランジスタ回路において、前記四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを入力端子とし、他方のゲートに抵抗の一方の端を接続し、ソースを第一の電源に接続し、ドレインを出力端子とすると供に負荷素子を通して第二の電源に接続し、前記抵抗の他端を一定電位の第三の電源に接続したことを特徴とする。 （もっと読む）

【課題】単位回路の、高速動作と未使用時（注を入れる）または定常時または待機時における消費電力の減少を両立させた二重絶縁ゲート電界トランジスタを用いたＭＯＳトランジスタ回路およびそれを用いたＣＭＯＳトランジスタ回路、ＳＲＡＭセル回路、ＣＭＯＳ−ＳＲＡＭセル回路、集積回路を提供することである。
【解決手段】四端子二重絶縁ゲート電界効果トランジスタからなるＭＯＳトランジスタ回路において、前記四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを入力端子とし、他方のゲートに抵抗の一方の端を接続し、ソースを第一の電源に接続し、ドレインを出力端子とすると供に負荷素子を通して第二の電源に接続し、前記抵抗の他端を一定電位の第三の電源に接続したことを特徴とする。 （もっと読む）

【課題】２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供する。
【解決手段】データ線シフト回路５８は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線ＮＩＯＸおよび偶数番目の内部スペアデータ線ＳＩＯＸと偶数番目の外部データ線ＥＩＯＸとの接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線ＮＩＯＸおよび奇数番目の内部スペアデータ線ＳＩＯＸと奇数番目の外部データ線ＥＩＯＸとの接続を行なう。 （もっと読む）

【課題】トランジスタの性能の劣化の防止に有利な半導体集積回路を提供する。
【解決手段】実施形態によれば、半導体集積回路は、ワード線とビット線との交差位置にそれぞれ配置されデータを保持するデータ記憶部（ＳＲＡＭセル）と前記データ記憶部に記憶された保持データを論理的に反転させる反転回路２２と、前記データ記憶部が記憶するデータの論理反転の有無を識別するフラグをロウ単位で記憶するフラグビットカラム１１−１とを備える、メモリセルアレイ１１を具備する。 （もっと読む）

【課題】リード用トランジスタのソースとドレインがワード線とビット線に接続されたメモリセルを備えた半導体集積回路において、リード動作時の消費電力を低減する。
【解決手段】メモリセル１０，１１は、リード用トランジスタＱＮ５を有するリードポートを備えている。トランジスタＱＮ５は、ソースとドレインがリードワード線ＸＲＷＬ１とリードビット線ＲＢＬ１に接続されており、ゲートが記憶ノードｎ１に接続されている。センスアンプ部１７はＰＭＯＳクロスカップルＱＰ１３，ＱＰ１４を備えており、トランジスタＱＰ１３，ＱＰ１４は、ソースにリードビット線ＲＢＬ１，ＸＲＢＬ１がそれぞれ接続されており、ドレインがセンスノードｓ１，ｘｓ１に接続されている。 （もっと読む）

【課題】本発明は、ＳＲＡＭアレイ上のすべてのセルに適切な選択トランジスタのしきい値電圧設定が可能なＳＲＡＭ装置を提供することを課題とする。
【解決手段】電気的に切り離されたトランジスタ駆動用のゲート及びしきい値制御用の端子を有する電界効果トランジスタを選択トランジスタとして用い、前記選択トランジスタのしきい値制御用端子に対して与える電圧を、読み出し動作時には、読み出し開始時の電圧から徐々に増加させていく回路を具備したＳＲＡＭ装置。 （もっと読む）

【課題】現存のデバイスの欠点を取り除き、さらにＳＲＡＭ型メモリセルの体積を減少させる。
【解決手段】ＳＲＡＭ型メモリセルであって、絶縁層によってベース基板から隔離された半導体材料の薄膜を含む絶縁基板上の半導体と、２個のアクセストランジスタＴ１，Ｔ４と、２個の伝導トランジスタＴ２，Ｔ５と、２個の充電トランジスタＴ３，Ｔ６とを含み、メモリセルは、トランジスタＴ１−Ｔ６のそれぞれが、チャネルの下方でベース基板内に形成されたバックコントロールゲートＢＧ１，ＢＧ２を有し、トランジスタの敷居電圧を調整するようにバイアスをかけられ、第１のバックゲートラインはアクセストランジスタＴ１，Ｔ４に接続し、第２のバックゲートラインは伝導トランジスタＴ２，Ｔ５および充電トランジスタＴ３，Ｔ６に接続し、各々の電位はセル制御動作の型に応じて調整される。 （もっと読む）

多ポートRAMは、複数のビット線および複数のビット線バーに結合されたデータ入力線を有する。この回路は複数のワード線も有する。ビット線、ビット線バー、およびワード線にメモリセルが結合される。この回路は、各ワード線が値を各ビット線から実質的に同時にメモリセルに書き込むのを可能にするコントローラをさらに含む。
（もっと読む）

【課題】低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置を提供すること。
【解決手段】行列状に配置される複数のメモリセルとメモリセルの列に対応して配置される複数のビットラインの対とを備えている。メモリセルは、クロスカップル接続され、各々の出力がビットラインの各々に至る経路に接続される一対のインバータと、各々のインバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、を含む。メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、電源スイッチは、カラムラインが活性化される場合であってライト動作の場合には、非導通にされる。 （もっと読む）

【課題】低電圧動作させた場合においても、メモリセルのサイズを低減させつつ、安定動作を実現するとともに、セルトランジスタのばらつきによる影響を低減する。
【解決手段】第１および第２のＰＭＯＳのソースは第１の電源線、第１のＰＭＯＳのドレインは第１のノード、第２のＰＭＯＳのドレインは第２のノード、第１および第２のＮＭＯＳのソースは第２の電源線、第１のＮＭＯＳのドレインは第１のノード、第１のノードは、第２のＰＭＯＳのゲートと第２のＮＭＯＳのゲート、第２のノードは、第１のＰＭＯＳのゲートと第１のＮＭＯＳのゲート、第１のトランジスタのゲートは、第１の信号線、ソースは第１のノード、ドレインは第２のノード、第２のトランジスタのゲートは、第２のノード、ソースは第３のノード、ドレインは第２の信号線、第３のトランジスタのゲートは、第３の信号線、ソースは第４の信号線、ドレインは第３のノードに接続される。 （もっと読む）

【課題】スタンバイ時の保持データ量の変化に対応すること。
【解決手段】半導体集積回路は、ロジック回路ｌｏｇｉｃと、複数のＳＲＡＭモジュール２、３を具備する。複数のＳＲＡＭモジュールは、ロジック回路と独立に電源制御が可能とされ、複数のＳＲＡＭモジュールの間で独立した電源制御が可能とされる。具体的には、各ＳＲＡＭモジュールの電位制御回路の一方の端子ａｒｖｓｓと他方の端子ｖｓｓｍはセルアレーｃｅｌｌ＿ａｒｒａｙとローカル電源線ｖｓｓｍに接続される。一方のＳＲＡＭモジュール２と他方のＳＲＡＭモジュール３とのローカル電源線ｖｓｓｍは、共有ローカル電源線ｖｓｓｍ２２によって共有されている。一方と他方のＳＲＡＭモジュール２、３の一方と他方の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３とは、共有ローカル電源線ｖｓｓｍ２２に共通に接続される。 （もっと読む）

【課題】半導体記憶装置の消費電流の増大を抑制しつつ、読み出しディスターブを改善する。
【解決手段】一対の駆動トランジスタＮ０、Ｎ１、一対の負荷トランジスタＰ０、Ｐ１、一対の書き込み専用伝送トランジスタＮ２、Ｎ３、一対の読み出し専用駆動トランジスタＮ４、Ｎ５および一対の伝送トランジスタＮ６、Ｎ７をメモリセルに設け、読み出し専用駆動トランジスタＮ４、Ｎ５のドレインを電源電位ＶＤＤに接続する。 （もっと読む）

【課題】ビット幅の大きなメモリにおいて入出力回路の制御信号を高速に動作させる。
【解決手段】ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 （もっと読む）

【課題】半導体記憶装置において、ドライバ部分の占有面積の増大、或いは、半導体記憶装置全体の消費電力の増大を招くことなく高速動作を実現することを目的とする。
【解決手段】各メモリセルがビット線と第１及び第２のワード線で選択されるメモリセルアレイと、リード時に選択される前記第１のワード線を駆動する第１のドライバと、ライト時に選択される前記第２のワード線を駆動する第２のドライバを備え、前記第１及び第２のドライバは、互いに異なる駆動能力を有するように構成する。 （もっと読む）