半導体集積回路およびその動作方法
【課題】スタンバイ時の保持データ量の変化に対応すること。
【解決手段】半導体集積回路は、ロジック回路ｌｏｇｉｃと、複数のＳＲＡＭモジュール２、３を具備する。複数のＳＲＡＭモジュールは、ロジック回路と独立に電源制御が可能とされ、複数のＳＲＡＭモジュールの間で独立した電源制御が可能とされる。具体的には、各ＳＲＡＭモジュールの電位制御回路の一方の端子ａｒｖｓｓと他方の端子ｖｓｓｍはセルアレーｃｅｌｌ＿ａｒｒａｙとローカル電源線ｖｓｓｍに接続される。一方のＳＲＡＭモジュール２と他方のＳＲＡＭモジュール３とのローカル電源線ｖｓｓｍは、共有ローカル電源線ｖｓｓｍ２２によって共有されている。一方と他方のＳＲＡＭモジュール２、３の一方と他方の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３とは、共有ローカル電源線ｖｓｓｍ２２に共通に接続される。
【解決手段】半導体集積回路は、ロジック回路ｌｏｇｉｃと、複数のＳＲＡＭモジュール２、３を具備する。複数のＳＲＡＭモジュールは、ロジック回路と独立に電源制御が可能とされ、複数のＳＲＡＭモジュールの間で独立した電源制御が可能とされる。具体的には、各ＳＲＡＭモジュールの電位制御回路の一方の端子ａｒｖｓｓと他方の端子ｖｓｓｍはセルアレーｃｅｌｌ＿ａｒｒａｙとローカル電源線ｖｓｓｍに接続される。一方のＳＲＡＭモジュール２と他方のＳＲＡＭモジュール３とのローカル電源線ｖｓｓｍは、共有ローカル電源線ｖｓｓｍ２２によって共有されている。一方と他方のＳＲＡＭモジュール２、３の一方と他方の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３とは、共有ローカル電源線ｖｓｓｍ２２に共通に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関し、特にスタンバイ状態の保持データ量の変化に対応するのに有効な技術に関するものである。
【背景技術】
【０００２】
半導体製造プロセスの微細化に従って、単一の大規模集積回路(ＬＳＩ：Large Scale Integrated circuits)に集積化されるＭＯＳＦＥＴの数の増加が可能となって、リーク電流が増加するものである。特にモバイル用途では限定されたバッテリー能力によって、この種のシステムオンチップ(ＳｏＣ：system-on-a-chip)は、厳格なリーク電流の要求を満足する必要がある。下記非特許文献１によれば、このような状況の有効な方法は、必要なＩＰには電源が供給される一方、待機ＩＰでは電源を遮断することである。従って、多数の電源領域を使用するファイングレインド電力ゲーティング方式が、モバイルＳｏＣのための低消費電力ＬＳＩを実現するために必要とされている。
【０００３】
下記特許文献１には、電源遮断による低いスタンバイ電流と割り込みによるスタンバイからの高速復帰を両立させるため、第１領域は中央処理装置と周辺回路モジュールとを含み、第２領域は内部メモリとバックアップレジスタを含み、第１領域は第１電源スイッチにより電流の供給が制御され、第２領域は第２電源スイッチにより電流の供給が制御される情報処理装置が記載されている。スタンバイモードに遷移する際に、内部情報は内部メモリまたはバックアップレジスタに退避された後、第１電源スイッチはオフ状態とされ、第１領域への電流の供給は停止され、第２電源スイッチはオフ状態とされ、第２領域に退避された内部情報は保持されることが可能となる。
【０００４】
下記特許文献２には、ＳＲＡＭ回路のリーク電流を低減するために駆動ＭＯＳトランジスタのソース電極が接続されるソース線と接地電位線との間にスイッチとダイオード接続ＭＯＳトランジスタと抵抗とを並列に接続することが記載されている。スタンバイ時には、ソース線と接地電位線との間に接続されたスイッチがオフ状態に制御され、メモリセルのリーク電流とダイオード接続ＭＯＳトランジスタおよび抵抗との関係でソース線の電位が接地電位よりも高く設定され、リーク電流が低減される。ワードドライバを除いたＳＲＡＭの周辺回路の接地電位側電源線と接地電位との間にスイッチＭＯＳトランジスタが接続され、このスイッチＭＯＳトランジスタはスタンバイ時に制御信号によってオフ状態に制御される。従って、ＳＲＡＭの周辺回路の接地電位側電源線は上昇して、スタンバイ時の周辺回路のリーク電流が低減される。
【０００５】
下記特許文献３には、ＣＭＯＳで構成されたラッチ回路もしくはＳＲＡＭセルの低電位端子と接地電位との間にリーク電流低減回路が接続されることが記載されている。リーク電流低減回路は、ＮＭＯＳスイッチングトランジスタと制御ＰＭＯＳトランジスタと制御ＮＭＯＳトランジスタを含み、ＮＭＯＳスイッチングトランジスタのドレイン・ソース経路は低電位端子と接地電位の間に接続され、制御ＰＭＯＳトランジスタのソースとゲートとドレインとはそれぞれ電源電圧とスタンバイ信号端子とＮＭＯＳスイッチングトランジスタのゲートに接続され、制御ＮＭＯＳトランジスタのドレインとゲートとソースとはそれぞれ低電位端子とＮＭＯＳスイッチングトランジスタのゲートとスタンバイ信号端子に接続されている。回路の動作時には、スタンバイ信号端子の低レベル信号に応答して、制御ＰＭＯＳトランジスタと制御ＮＭＯＳトランジスタとＮＭＯＳスイッチングトランジスタとがそれぞれオン状態とオフ状態とオン状態となり、低電位端子が接地電位に低インピーダンスで接続されるので、ＣＭＯＳで構成されたラッチ回路もしくはＳＲＡＭセルが通常動作を実行する。待機時には、スタンバイ信号端子の高レベル信号に応答して、制御ＰＭＯＳトランジスタと制御ＮＭＯＳトランジスタとがそれぞれオフ状態とオン状態となり、ＮＭＯＳスイッチングトランジスタはＣＭＯＳで構成されたラッチ回路もしくはＳＲＡＭセルのリーク電流をバイアス電流としてＭＯＳダイオードのように動作して低電位端子の電位を接地電位より高い一定電位に保持して、スタンバイ時のリーク電流が低減される。
【０００６】
下記特許文献４には、スタティック型ＲＡＭにおいて低電源電圧でもスタティックノイズマージンと書き込みマージンとを両立させるために、電源電圧線とメモリセル電源線との間に電圧供給回路が接続することが記載されている。書き込み時には、電圧供給回路のＰチャンネルＭＯＳＦＥＴのゲートにハイレベル制御信号が供給され、ＰチャンネルＭＯＳＦＥＴがオフ状態にされ、メモリセル電源線の電圧が低下され、スタティックノイズマージンが低下され、書き込みマージンが向上される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−０１１１６６号 公報
【特許文献２】特開２００４−２０６７４５号 公報
【特許文献３】特開２００７−１５０７６１号 公報
【特許文献４】特開２００６−０８５７８６号 公報
【非特許文献】
【０００８】
【非特許文献１】Ｙｕｓｕｋｅ Ｋａｎｎｏ ｅｔ ａｌ， “Ｈｉｅｒａｒｃｈｉｃａｌ Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｗｉｔｈ Ｐｏｗｅｒ Ｔｒｅｅ ｉｎ Ｄｏｚｅｎｓ ｏｆ Ｐｏｗｅｒ Ｄｏｍａｉｎｓ ｆｏｒ ９０−ｎｍ Ｌｏｗ−Ｐｏｗｅｒ Ｍｕｌｔｉ−ＣＰＵ ＳｏＣｓ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．４２， ＮＯ．１， ＪＡＮＵＡＲＹ ２００７， ＰＰ．７４−８３．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者等は本発明に先立って、低消費電力の半導体集積回路の研究・開発に従事した。
【００１０】
図２は、本発明に先立って本発明者等によって検討された半導体集積回路の構成を示す図である。
【００１１】
図２に示す半導体集積回路は、ロジック回路(ｌｏｇｉｃ)と、スタティック型ＲＡＭ(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)と、電源スイッチＰＷＳＷ２１、ＰＷＳＷ２２とを含んでいる。スタティック型ＲＡＭ(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)は、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)と、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)と、周辺回路電源スイッチＰＥＳＷ２１、ＰＥＳＷ２２、ＰＥＳＷ２３とを含んでいる。
【００１２】
電源遮断時には、制御信号ｃｎｔ＿２１が立ち下がるので、ロジック回路(ｌｏｇｉｃ)とスタティック型ＲＡＭ(ＳＲＡＭ１)に接続された電源スイッチＰＷＳＷ２１がオフ状態となる。従って、電源ドメイン内部のローカル電源ｖｓｓｌ２１の電位が電源電位Ｖｄｄまで上昇して、ローカル電源ｖｓｓｌ２１に接続されているロジック回路(ｌｏｇｉｃ)とスタティック型ＲＡＭ(ＳＲＡＭ１)とは遮断状態とされる。従って、ローカル電源ｖｓｓｌ２１に接続されたスタティック型ＲＡＭ(ＳＲＡＭ１)の格納データは、全て破棄される。従って、保存される必要が有るデータは、他のローカル電源ｖｓｓｍ２２に接続された他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)に格納され、電源遮断時にも他の電源スイッチＰＷＳＷ２２はオン状態に維持されている。その結果、他のローカル電源ｖｓｓｍ２２は接地電位Ｖｓｓに維持される。
【００１３】
一方、電源遮断時には、他のローカル電源ｖｓｓｍ２２に接続された他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)によって、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３はオフ状態に制御される一方、ソース線電位制御回路ａｒｖｓｓ＿ｃｏｎｔｒｏｌは他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２、ａｒｖｓｓ２３の電位を接地電位Ｖｓｓよりも若干高いレベルに設定する。従って、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３のオフによって、制御回路(ＲＳＣＮＴ)とワードドライバ等の一部の回路以外の周辺回路(ｐｅｒｉｐｈｅｒａｌ)のリーク電流が遮断されることが可能となる。また更に、セルアレーソース線ａｒｖｓｓ２２、ａｒｖｓｓ２３の接地電位Ｖｓｓよりも若干高いレベルの電位によって、他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度に、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減されることが可能となる。
【００１４】
図３は、図２に示した本発明に先立って本発明者等により検討された半導体集積回路の他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【００１５】
図３には、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)とが示されるとともに、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と周辺回路電源スイッチＰＥＳＷとが示されている。図３に示したように、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)は、セルアレーソース線ａｒｖｓｓと接地電位Ｖｓｓとの間に並列接続された電源スイッチＳＷ１と抵抗ＲＮ１とダイオード接続ＭＯＳトランジスタＭＮ１を含んでいる。制御信号ｒｓの立ち下りに応答して周辺回路電源スイッチＰＥＳＷがオフ状態となって、制御回路(ＲＳＣＮＴ)とワードドライバ以外の周辺回路(ｐｅｒｉｐｈｅｒａｌ)のリーク電流が遮断される一方、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の電源スイッチＳＷ１もオフ状態となる。その結果、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の抵抗ＲＮ１とダイオード接続ＭＯＳトランジスタＭＮ１との電流パスによって、セルアレーソース線ａｒｖｓｓの電位は接地電位Ｖｓｓよりも若干高いレベルの電位に設定され、他のスタティック型ＲＡＭ(ＳＲＡＭ２３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度に、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減される。
【００１６】
図４は、図２に示した本発明に先立って本発明者等により検討された半導体集積回路の他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の各部の動作波形を示す図である。
【００１７】
制御信号ｒｓ２１、２２、２３が立ち上がると制御信号ｒｓｂ２１、２２、２３が立ち下がるので、周辺回路電源スイッチＰＥＳＷ２１、２２、２３がオフ状態になる。このように周辺回路電源スイッチＰＥＳＷ２１、２２、２３がオフ状態になることで、各ＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)から接地電位Ｖｓｓへの電流パスが遮断され、ＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)のローカル電源線ｖｓｓｐ２１、２２、２３の電位は電源電圧Ｖｄｄまたはその付近まで上昇する。ただし、周辺回路電源スイッチＰＥＳＷ２１、２２、２３を制御する制御信号ｒｓｂ２１、ｒｓｂ２２、ｒｓｂ２３を生成する制御回路(ｒｓｃｎｔ、ＲＳＣＮＴ)は、ローレベル信号を出力する必要があるため、ローカル電源線ｖｓｓｐ２１、２２、２３ではなく、他のローカル電源ｖｓｓｌ２１、ｖｓｓｍ２２に直接接続される。また、その他に、ワードドライバのようにローレベル信号を出力する必要のある回路は同様に他のローカル電源ｖｓｓｌ２１、ｖｓｓｍ２２に直接接続される。また、制御信号ｒｓｂ２１、２２、２３が立ち下ることで、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)によって、セルアレーソース線ａｒｖｓｓ２１、２２、２３の電圧が上昇する。ただし、ＳＲＡＭ１、２、３のセルアレーｃｅｌｌ＿ａｒｒａｙの保持データが破壊されない程度の電圧レベルまで(例えば数百ミリボルト)、上昇される。これによって、ＳＲＡＭ１、２、３の保持データを保持しながら、ＳＲＡＭ１、２、３のリーク電流を削減することが可能となる。
【００１８】
更に、論理回路部分のロジック回路(ｌｏｇｉｃ)が動作する必要がない場合には、制御信号ｃｎｔ２１がロー状態になることで、電源スイッチＰＷＳＷ２１がオフ状態となり、ロジック回路(ｌｏｇｉｃ)の電源が遮断される。その結果、ロジック回路(ｌｏｇｉｃ)のローカル電源線ｖｓｓｌ２１は、電源電圧Ｖｄｄまたはその付近まで上昇する。この時に、ローカル電源線ｖｓｓｌ２１に接続されたスタティック型ＲＡＭ(ＳＲＡＭ１)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１も電源電圧Ｖｄｄまたはその付近まで上昇するため、スタティック型ＲＡＭ(ＳＲＡＭ１)は保持データを保持することができない。
【００１９】
更に消費電力を削減するために制御信号ｃｎｔ２２がロー状態と設定されることで、ディープスタンバイ状態とされる。他のスタティック型ＲＡＭ(ＳＲＡＭ２、３)に接続された電源スイッチＰＷＳＷ２２がオフ状態となって、他のローカル電源ｖｓｓｍ２２も電源電圧Ｖｄｄまたはその付近まで上昇する。その結果、他のスタティック型ＲＡＭ(ＳＲＡＭ２、３)のリーク電流を削減することが可能となる。
【００２０】
以上で説明したように、図２乃至図４に示した制御方式によって、システムオンチップ(ＳｏＣ)のように複数のＳＲＡＭモジュールを内蔵する半導体集積回路の消費電流を削減することが可能となる。しかし、図４に示した制御方式によれば、複数のＳＲＡＭモジュールは、一括してディープスタンバイ状態とされる。本発明者等が検討したところ、システムオンチップ(ＳｏＣ)のような半導体集積回路では、複数のＳＲＡＭモジュールでのディープスタンバイ状態の保持データ量は動作状態や動作プログラムによって大きく異なることが判明した。それに対して、図４に示した制御方式は、ディープスタンバイ状態の保持データ量の変化に対応することが不可能であることが、本発明者等による検討によって明らかとされた。
【００２１】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００２２】
従って、本発明の目的とするところは、スタンバイ状態の保持データ量の変化に対応することが可能な半導体集積回路を提供することにある。
【００２３】
また、本発明の他の目的とするところは、半導体集積回路のチップ面積を低減することにある。
【００２４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２５】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２６】
すなわち、本発明の代表的な実施の形態は、ロジック回路(ｌｏｇｉｃ)と、前記ロジック回路に関係するデータを格納可能な複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)とを具備する半導体集積回路である。
【００２７】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)は、前記ロジック回路(ｌｏｇｉｃ)と独立に電源制御が可能とされる。
【００２８】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の間で、独立した電源制御が可能とされることを特徴とするものである(図５、図１１参照)。
【００２９】
具体的には、前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の各ＳＲＡＭモジュールの電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の一方の端子(ａｒｖｓｓ)と他方の端子(ｖｓｓｍ)は前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源線(ｖｓｓｍ)とにそれぞれ接続される。
【００３０】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のＳＲＡＭモジュールのローカル電源線(ｖｓｓｍ)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の他方のＳＲＡＭモジュールのローカル電源線(ｖｓｓｍ)は、共有ローカル電源線(ｖｓｓｍ２２)によって共有されている。
【００３１】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記一方のＳＲＡＭモジュールの電源スイッチ(ＰＷＳＷ２２)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記他方のＳＲＡＭモジュールの電源スイッチ(ＰＷＳＷ２３)とは、前記共有ローカル電源線(ｖｓｓｍ２２)に共通に接続されていることを特徴とするものである(図１１参照)。
【発明の効果】
【００３２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３３】
すなわち、本発明によれば、スタンバイ状態の保持データ量の変化に対応することが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明の実施の形態１乃至実施の形態２３のいずれかによる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)を内蔵する本発明の実施の形態２４による半導体集積回路の構成の一例を示す図である。
【図２】図２は、本発明に先立って本発明者等によって検討された半導体集積回路の構成を示す図である。
【図３】図３は、図２に示した本発明に先立って本発明者等により検討された半導体集積回路の他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【図４】図４は、図２に示した本発明に先立って本発明者等により検討された半導体集積回路の他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の各部の動作波形を示す図である。
【図５】図５は、本発明の実施の形態１による半導体集積回路の構成を示す図である。
【図６】図６は、図５に示した本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【図７】図７は、図５に示す本発明の実施の形態１による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュールのソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【図９】図９は、図５に示す本発明の実施の形態１による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の他の構成を示す図である。
【図１０】図１０は、図５に示す本発明の実施の形態１による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のチップレイアウトの構成を示す図である。
【図１１】図１１は、本発明の実施の形態２による半導体集積回路の構成を示す図である。
【図１２】図１２は、図５に示した本発明の実施の形態１による半導体集積回路または図１１に示した本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の構成を示す図である。
【図１３】図１３は、図５に示した本発明の実施の形態１による半導体集積回路または図１１に示した本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【図１４】図１４は、本発明の実施の形態３による半導体集積回路の構成を示す図である。
【図１５】図１５は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の構成を示す図である。
【図１６】図１６は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【図１７】図１７は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【図１８】図１８は、本発明の実施の形態４による半導体集積回路の構成を示す図である。
【図１９】図１９は、本発明の実施の形態５による半導体集積回路の構成を示す図である。
【図２０】図２０は、本発明の実施の形態６による半導体集積回路の構成を示す図である。
【図２１】図２１は、本発明の実施の形態７による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２２】図２２は、本発明の実施の形態８による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２３】図２３は、本発明の実施の形態９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２４】図２４は、本発明の実施の形態１０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２５】図２５は、本発明の実施の形態１１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２６】図２６は、本発明の実施の形態１２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２７】図２７は、本発明の実施の形態１３による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２８】図２８は、本発明の実施の形態１４による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２９】図２９は、本発明の実施の形態１５による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３０】図３０は、本発明の実施の形態１６による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３１】図３１は、本発明の実施の形態１７による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３２】図３２は、本発明の実施の形態１８による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３３】図３３は、本発明の実施の形態１９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３４】図３４は、本発明の実施の形態２０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３５】図３５は、本発明の実施の形態２１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３６】図３６は、本発明の実施の形態２２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３７】図３７は、本発明の実施の形態２３による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【発明を実施するための形態】
【００３５】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３６】
〔１〕本発明の代表的な実施の形態は、ロジック回路(ｌｏｇｉｃ)と、前記ロジック回路に関係するデータを格納可能な複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)とを具備する半導体集積回路である。
【００３７】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)は、前記ロジック回路(ｌｏｇｉｃ)と独立に電源制御が可能とされる。
【００３８】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の間で、独立した電源制御が可能とされることを特徴とするものである(図５、図１１参照)。
【００３９】
前記実施の形態によれば、スタンバイ状態の保持データ量の変化に対応することができる。
【００４０】
好適な実施の形態による半導体集積回路は、前記ロジック回路(ｌｏｇｉｃ)と共通に電源制御が可能とされる他のＳＲＡＭモジュール(ＳＲＡＭ１)を更に具備するものである。
【００４１】
前記ロジック回路(ｌｏｇｉｃ)と前記他のＳＲＡＭモジュール(ＳＲＡＭ１)は、共通に電源遮断状態に制御可能とされたものである。
【００４２】
前記ロジック回路(ｌｏｇｉｃ)と前記他のＳＲＡＭモジュール(ＳＲＡＭ１)とが共通に前記電源遮断状態に制御される前に、前記他のＳＲＡＭモジュール(ＳＲＡＭ１)のデータは前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の少なくとも一方のＳＲＡＭモジュールに退避可能とされたことを特徴とするものである(図５、図１１参照)。
【００４３】
他の好適な実施の形態による半導体集積回路は、複数の電源スイッチ(ＰＷＳＷ２１、２２、２３)を更に具備するものである。
【００４４】
前記他のＳＲＡＭモジュール(ＳＲＡＭ１)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の各ＳＲＡＭモジュールと前記複数の電源スイッチ(ＰＷＳＷ２１、２２、２３)の各電源スイッチとは、直列に接続されるものである。
【００４５】
前記複数の電源スイッチ(ＰＷＳＷ２１、２２、２３)の前記各電源スイッチがオフ状態に制御されることによって、前記各ＳＲＡＭモジュールは前記電源遮断状態に制御可能とされるものである。
【００４６】
前記複数の電源スイッチ(ＰＷＳＷ２１、２２、２３)の前記各電源スイッチがオン状態に制御されることによって、前記各ＳＲＡＭモジュールはアクティブ状態とスタンバイ状態とに制御可能とされることを特徴とするものである(図５、図１１参照)。
【００４７】
より好適な実施の形態によれば、前記各ＳＲＡＭモジュールは、周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)と電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)とを含む。
【００４８】
前記各ＳＲＡＭモジュールで、前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)と前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)とは直列接続され、前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)と前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)との直列接続と前記周辺回路(ｐｅｒｉｐｈｅｒａｌ)とは並列接続されたことを特徴とするものである。
【００４９】
他のより好適な実施の形態によれば、前記アクティブ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の一方の端子(ａｒｖｓｓ)と他方の端子(ｖｓｓｍ)との間の端子間電圧(ａｒｖｓｓ−ｖｓｓｍ)が低電圧の状態に制御され、電源電圧(Ｖｄｄ−Ｖｓｓ)が前記周辺回路(ｐｅｒｉｐｈｅｒａｌ)に供給される一方、前記電源電圧(Ｖｄｄ−Ｖｓｓ)が前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)に前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)によって供給されるものである。
【００５０】
前記スタンバイ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の前記端子間電圧(ａｒｖｓｓ−ｖｓｓｍ)が前記低電圧より高い高電圧の状態に制御され、前記電源電圧(Ｖｄｄ−Ｖｓｓ)の前記周辺回路(ｐｅｒｉｐｈｅｒａｌ)への供給が停止され、前記電源電圧(Ｖｄｄ−Ｖｓｓ)より低い動作電圧が前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)に前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)によって供給されることを特徴とするものである。
【００５１】
具体的な実施の形態では、前記各ＳＲＡＭモジュールの前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の前記一方の端子(ａｒｖｓｓ)と前記他方の端子(ｖｓｓｍ)は前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源線(ｖｓｓｍ)とにそれぞれ接続される。
【００５２】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のＳＲＡＭモジュールのローカル電源線(ｖｓｓｍ)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の他方のＳＲＡＭモジュールのローカル電源線(ｖｓｓｍ)は、共有ローカル電源線(ｖｓｓｍ２２)によって共有されている。
【００５３】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記一方のＳＲＡＭモジュールの電源スイッチ(ＰＷＳＷ２２)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記他方のＳＲＡＭモジュールの電源スイッチ(ＰＷＳＷ２３)とは、前記共有ローカル電源線(ｖｓｓｍ２２)に共通に接続されていることを特徴とするものである(図１１参照)。
【００５４】
より具体的な実施の形態では、前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記一方のＳＲＡＭモジュールの前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルと、前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記他方のＳＲＡＭモジュールの前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルとは、共通のＰウェルで形成されたことを特徴とするものである(図１１参照)。
【００５５】
他のより具体的な実施の形態では、前記各ＳＲＡＭモジュールの前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の前記一方の端子(ａｒｖｓｓ)と前記他方の端子(ｖｓｓｍ)との間には、前記端子間電圧(ａｒｖｓｓ−ｖｓｓｍ)を前記高電圧の状態とする電圧降下素子(ＲＮ１、ＭＮ１)と前記端子間電圧(ａｒｖｓｓ−ｖｓｓｍ)を前記低電圧の状態とする制御スイッチ(ＳＷ１)とが接続されたことを特徴とするものである(図３参照)。
【００５６】
異なったより具体的な実施の形態では、前記各ＳＲＡＭモジュールの前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)は、１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)と１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)と１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)を含む複数のＳＲＡＭメモリセル(ＭＣ)を有することを特徴とするものである(図１２参照)。
【００５７】
最も具体的な実施の形態による半導体集積回路は、複数のデータ処理ユニット(ＣＰＵ１、ＣＰＵ２、Ｖｉｄｅｏ、Ａｕｄｉｏ)を具備するものである。
【００５８】
前記複数のデータ処理ユニットの各データ処理ユニットは、前記ロジック回路(ｌｏｇｉｃ)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)とを有することを特徴とするものである(図１参照)。
【００５９】
〔２〕本発明の別の観点の代表的な実施の形態は、ロジック回路(ｌｏｇｉｃ)と、前記ロジック回路に関係するデータを格納可能な複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)とを具備する半導体集積回路の動作方法である。この動作方法は、下記のステップを有することをと特徴とするものである(図５、図１１参照)。
【００６０】
前記ロジック回路(ｌｏｇｉｃ)を、前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)と独立に電源制御を可能とするステップ。
【００６１】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の間で、独立した電源制御を可能とするステップ。
【００６２】
前記実施の形態によれば、スタンバイ状態の保持データ量の変化に対応することができる。
【００６３】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６４】
［実施の形態１］
《実施の形態１の半導体集積回路の構成》
図５は、本発明の実施の形態１による半導体集積回路の構成を示す図である。
【００６５】
図５に示す本発明の実施の形態１による半導体集積回路が、図２に示した本発明に先立って本発明者等によって検討された半導体集積回路と相違するのは、次の点である。
【００６６】
すなわち、図５に示す本発明の実施の形態１による半導体集積回路では、ＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源ｖｓｓｍ２２と接地電位Ｖｓｓとの間には電源スイッチＰＷＳＷ２２が接続され、この電源スイッチＰＷＳＷ２２の制御ゲートには制御信号ｃｎｔ２２が供給され、ＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源ｖｓｓｍ２３と接地電位Ｖｓｓとの間には電源スイッチＰＷＳＷ２３が接続され、この電源スイッチＰＷＳＷ２３の制御ゲートには制御信号ｃｎｔ２３が供給される。
【００６７】
図５に示す本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ２)の内部では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)とローカル電源ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＷＳ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源ｖｓｓｍ２２の間にソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ) が接続される。周辺回路電源スイッチＰＥＷＳ２２の制御ゲートとソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の制御入力端子に、周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)の制御信号ｒｓｂ２２が供給される。
【００６８】
図５に示す本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ３)の内部では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)とローカル電源ｖｓｓｍ２３の間に周辺回路電源スイッチＰＥＷＳ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源ｖｓｓｍ２３との間にソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ) が接続される。周辺回路電源スイッチＰＥＷＳ２３の制御ゲートとソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の制御入力端子に、周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)の制御信号ｒｓｂ２３が供給される。
【００６９】
図５に示す本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１)の内部では、図２に示した半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１)と同様に、周辺回路(ｐｅｒｉｐｈｅｒａｌ)とローカル電源ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＷＳ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源ｖｓｓｌ２１の間にソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ) が接続される。周辺回路電源スイッチＰＥＷＳ２１の制御ゲートとソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の制御入力端子には、周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)の制御信号ｒｓｂ２１が供給される。
【００７０】
図５に示した本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源ｖｓｓｌ２１は、図２に示した半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１)と同様に、ロジック回路(ｌｏｇｉｃ)とともに電源スイッチＰＷＳＷ２１に接続されている。
【００７１】
図６は、図５に示した本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【００７２】
図６には、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)とが示されるとともに、電源スイッチＰＷＳＷが示されている。図６に示したようにソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)は、セルアレーソース線ａｒｖｓｓとローカル電源ｖｓｓｍとの間に並列接続された電源スイッチＮＳＷと抵抗ＲＥＳＩとダイオード接続ＭＯＳトランジスタＤＩＯＤを含んでいる。
【００７３】
《アクティブ状態》
図５に示す本発明の実施の形態１による半導体集積回路で、３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のいずれかのＳＲＡＭモジュールに書き込み動作もしくは読み出し動作を実行する際に、３つの制御信号ｃｎｔ２１、ｃｎｔ２２、ｃｎｔ２３のいずれかをハイレベルに設定すると同時に、３つの制御信号ｒｓｂ２１、ｒｓｂ２２、ｒｓｂ２３のいずれかをハイレベルに設定する。
【００７４】
アクティブ状態とされたＳＲＡＭモジュールでは、制御信号ｃｎｔによって電源スイッチＰＷＳＷがオン状態となって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)の制御信号ｒｓｂの立ち上りに応答して、周辺回路電源スイッチＰＥＳＷがオン状態となって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)が活性化される一方、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の電源スイッチＮＳＷもオン状態となる。従って、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)によって、セルアレーソース線ａｒｖｓｓの電位は接地電位Ｖｓｓに設定され、アクティブ状態とされたＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の書き込み動作もしくは読み出し動作の実行が可能となる。
【００７５】
《ディープスタンバイ状態》
図５に示す本発明の実施の形態１による半導体集積回路で、制御信号ｃｎｔ２１をローレベルに設定することによって電源スイッチＰＷＳＷ２１はオフ状態となるので、ロジック回路(ｌｏｇｉｃ)とＳＲＡＭモジュール(ＳＲＡＭ１)とはディープスタンバイ状態とされる。ＳＲＡＭモジュール(ＳＲＡＭ１)のデータを保存する必要が有る場合には、ディープスタンバイ状態とされる前にＳＲＡＭモジュール(ＳＲＡＭ１)のデータは他のＳＲＡＭモジュール(ＳＲＡＭ２、ＳＲＡＭ３)に退避されるものである。また制御信号ｃｎｔ２２をローレベルに設定することによって電源スイッチＰＷＳＷ２２はオフ状態となるので、ＳＲＡＭモジュール(ＳＲＡＭ２)はディープスタンバイ状態とされる。ＳＲＡＭモジュール(ＳＲＡＭ２)のデータを保存する必要が有る場合には、ディープスタンバイ状態とされる前にＳＲＡＭモジュール(ＳＲＡＭ２)のデータは、他のＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ３)に退避される。同様に、制御信号ｃｎｔ２３をローレベルに設定することによって電源スイッチＰＷＳＷ２３はオフ状態となるので、ＳＲＡＭモジュール(ＳＲＡＭ３)はディープスタンバイ状態とされる。ＳＲＡＭモジュール(ＳＲＡＭ３)のデータを保存する必要が有る場合には、ディープスタンバイ状態とされる以前にＳＲＡＭモジュール(ＳＲＡＭ３)のデータは、他のＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ２)に退避される。このようにして、図５に示す本発明の実施の形態１による半導体集積回路によれば、ディープスタンバイ状態の保持データ量を変化することが可能となる。
【００７６】
《スタンバイ状態》
図５に示した発明の実施の形態１の半導体集積回路で、３つの制御信号ｃｎｔ２１、ｃｎｔ２２、ｃｎｔ２３をハイレベルに設定する一方、３つの制御信号ｒｓｂ２１、ｒｓｂ２２、ｒｓｂ２３のいずれかをローレベルに設定することで、３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のいずれかがスタンバイ状態に設定される。スタンバイ状態とされたＳＲＡＭモジュールでは、周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)の制御信号ｒｓｂの立ち下りに応答して、周辺回路電源スイッチＰＥＳＷがオフ状態となって、制御回路(ＲＳＣＮＴ)以外の周辺回路(ｐｅｒｉｐｈｅｒａｌ)のリーク電流が遮断される一方、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の電源スイッチＮＳＷもオフ状態となる。従って、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の抵抗ＲＥＳＩとダイオード接続ＭＯＳトランジスタＤＩＯＤの電流パスによって、セルアレーソース線ａｒｖｓｓの電位は接地電位Ｖｓｓよりも若干高いレベルの電位に設定され、スタンバイ状態とされたＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度に、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減される。
【００７７】
《ＳＲＡＭモジュールの構成》
図７は、図５に示す本発明の実施の形態１による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の構成を示す図である。
【００７８】
図７に示すＳＲＡＭモジュールは、セルアレイ(ＡＲＲＡＹ＿ＢＩＴ［１］…ＡＲＲＡＹ＿ＢＩＴ［ｎ］)と、ソース線電位制御回路(ＡＲＶＳＳ＿ＣＮＴ［１］…ＡＲＶＳＳ＿ＣＮＴ［ｎ］)の他に、制御回路から構成されるコントロールユニット(ＣＯＮＴＲＯＬ)、ワード線を駆動するワードドライバ(ＷＯＲＤ＿ＤＲＩＶＥＲ)、データの入出力を行うＩ／Ｏユニット(ＩＯ［１］…ＩＯ［ｎ］)、電源スイッチ(ＰＷＳＷ［１］…ＰＷＳＷ［ｎ］)を含んでいる。
【００７９】
セルアレイ(ＡＲＲＡＹ＿ＢＩＴ［１］、…、ＡＲＲＡＹ＿ＢＩＴ［ｎ］)は、複数のワード線ｗｌ［１］…ｗｌ［ｍ］と複数の相補ビット線対ｂｂ［１］、ｂｔ［１］、ｂｂ［２］、ｂｔ［２］とに接続された複数のメモリセル(ＭＣ)を含んでいる。ワードドライバ(ＷＯＲＤ＿ＤＲＩＶＥＲ)は、複数のワード線ｗｌ［１］…ｗｌ［ｍ］と接続された複数のＣＭＯＳインバータを含んでいる。Ｉ／Ｏユニット(ＩＯ［１］…ＩＯ［ｎ］)は、複数の相補ビット線対ｂｂ［１］、ｂｔ［１］、ｂｂ［２］、ｂｔ［２］と接続された複数のセレクタ(ＳＥＬＥＣＴＯＲ)と複数のセンスアンプ(ＳＡ)とを含んでいる。ソース線電位制御回路(ＡＲＶＳＳ＿ＣＮＴ［１］…ＡＲＶＳＳ＿ＣＮＴ［ｎ］)は、図６と同様に、セルアレーソース線ａｒｖｓｓとローカル電源ｖｓｓｍとの間に並列接続された電源スイッチＮＳＷと抵抗ＲＥＳＩとダイオード接続ＭＯＳトランジスタＤＩＯＤとを含んでいる。コントロールユニット(ＣＯＮＴＲＯＬ)は、アドレス信号ａ［１］…ａ［ｋ］に応答して、ワードドライバ(ＷＯＲＤ＿ＤＲＩＶＥＲ)の複数のＣＭＯＳインバータとＩ／Ｏユニット(ＩＯ［１］…ＩＯ［ｎ］)の複数のセレクタ(ＳＥＬＥＣＴＯＲ)を駆動するデコーダ(ＤＥＣＯＤＥＲ)とを含んでいる。コントロールユニット(ＣＯＮＴＲＯＬ)は、ソース線電位制御回路(ＡＲＶＳＳ＿ＣＮＴ［１］…ＡＲＶＳＳ＿ＣＮＴ［ｎ］)の電源スイッチＮＳＷの制御ゲートに供給される制御信号ｒｓｂ１を生成するＣＭＯＳインバータと電源スイッチ(ＰＷＳＷ［１］…ＰＷＳＷ［ｎ］) の制御ゲートに供給される制御信号ｃｎｔを生成するＣＭＯＳインバータとを含んでいる。
【００８０】
システムオンチップ(ＳｏＣ)のような半導体集積回路においては、ユーザーの種々の要求に対応するために、ＳＲＡＭの要素部品の様々な組み合わせが可能なコンパイルドラム(ＣＲＡＭ)が使用される。図７に示したコンパイルドラム(ＣＲＡＭ)においては、ソース線電位制御回路(ＡＲＶＳＳ＿ＣＮＴ［１］…ＡＲＶＳＳ＿ＣＮＴ［ｎ］)と電源スイッチ(ＰＷＳＷ［１］…ＰＷＳＷ［ｎ］)がビット単位(［１］…［ｎ］)で配置されている。従って、図７に示すコンパイルドラム(ＣＲＡＭ)では、ユーザーの要求に対応するためのビット数の変化に応じて、メモリセル(ＭＣ)のカラムの数とＩ／Ｏユニット(ＩＯ［１］…ＩＯ［ｎ］)の数を変更することで容易に対応することが可能となる。すなわち、図７のコンパイルドラム(ＣＲＡＭ)では、ソース線電位制御回路(ＡＲＶＳＳ＿ＣＮＴ［１］…ＡＲＶＳＳ＿ＣＮＴ［ｎ］)と電源スイッチ(ＰＷＳＷ［１］…ＰＷＳＷ［ｎ］)がビット単位(［１］…［ｎ］)で配置されているので、コンパイルドラム(ＣＲＡＭ)のビット数が変化した場合にも、トータルメモリセル数の増減に自動的に対応してソース線電位制御回路の数と電源スイッチの数とが増減するので、セルアレーソース線ａｒｖｓｓの電位を適切に保つことが可能となる。
【００８１】
図７に示したコンパイルドラム(ＣＲＡＭ)では、一つのＩ／Ｏ線(ｑ［１］…ｑ［ｎ］)を２本のメモリセルカラムで共有するツーカラムマルチプレックスの方式を採用している。もちろん、カラムマルチプレックスの数は、任意の数とすることが可能である。
【００８２】
図８は、図７に示した本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュールのソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【００８３】
図８に示したソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)は、セルアレーソース線ａｒｖｓｓとローカル電源ｖｓｓｍとの間に接続された抵抗ＲＥＳＩと、ＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷと、制御ＰＭＯＳトランジスタＭＰＧと、制御ＮＭＯＳトランジスタＭＮＧとを含んでいる。ＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷのドレイン・ソース経路は、セルアレーソース線ａｒｖｓｓとローカル電源ｖｓｓｍとの間に接続され、制御ＰＭＯＳトランジスタＭＰＧのソースとゲートとドレインとはそれぞれ電源電圧ｇｃｎｔとスタンバイ信号端子ｒｓとＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷのゲートに接続され、制御ＮＭＯＳトランジスタＭＮＧのドレインとソースとゲートはそれぞれセルアレーソース線ａｒｖｓｓとＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷのゲートとスタンバイ信号端子ｒｓとに接続されている。回路の動作時には、スタンバイ信号端子ｒｓの低レベル信号に応答して、制御ＰＭＯＳトランジスタＭＰＧと制御ＮＭＯＳトランジスタＭＮＧとＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷとがそれぞれオン状態とオフ状態とオン状態となって、セルアレーソース線ａｒｖｓｓがローカル電源ｖｓｓｍに低インピーダンスで接続されるので、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)が通常の動作を実行する。待機時には、スタンバイ信号端子ｒｓの高レベル信号に応答して、制御ＰＭＯＳトランジスタＭＰＧと制御ＮＭＯＳトランジスタＭＮＧがそれぞれオフ状態とオン状態となり、ＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷはセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のリーク電流をバイアス電流としてＭＯＳダイオードのように動作してセルアレーソース線ａｒｖｓｓの電位をローカル電源ｖｓｓｍより高い一定電位に保持して、スタンバイ時のリーク電流が低減される。
【００８４】
図９は、図５に示す本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の他の構成を示す図である。
【００８５】
図９に示すＳＲＡＭモジュールは、図７に示したＳＲＡＭモジュールと相違するのは、図９に示すＳＲＡＭモジュールのソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)が、図６の回路構成ではなく、図８の回路構成を採用していることである。また、図９に示すＳＲＡＭモジュールでは、複数のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)中の複数のＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷを駆動する１個の制御ＰＭＯＳトランジスタＭＰＧと１個の制御ＮＭＯＳトランジスタＭＮＧとが、コントロールユニット(ＣＯＮＴＲＯＬ)の内部に一箇所に配置されていることである。
【００８６】
以上のように、図５乃至図９を参照して説明した本発明の実施の形態１による半導体集積回路によれば、第１のＳＲＡＭモジュール(ＳＲＡＭ１)に接続された第１の電源スイッチＰＷＳＷ２１をローレベルの第１の制御信号ｃｎｔ２１によりオフ状態に制御することで、第１のローカル電源線ｖｓｓｌ２１がハイレベルとなり、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とがディープスタンバイ状態とされる。この状態で、第２のＳＲＡＭモジュール(ＳＲＡＭ２)に接続された第２の電源スイッチＰＷＳＷ２２をハイレベルの第２の制御信号ｃｎｔ２２によりオン状態に制御することで、第２のローカル電源線ｖｓｓｍ２２がローレベルとなり、第２のＳＲＡＭモジュール(ＳＲＡＭ２)は制御信号ｒｓｂ２２によってアクティブ状態またはスタンバイ状態とされることが可能である。また、この状態で、第３のＳＲＡＭモジュール(ＳＲＡＭ３)に接続された第３の電源スイッチＰＷＳＷ２３をハイレベルの第３の制御信号ｃｎｔ２３によりオン状態に制御することで、第３のローカル電源線ｖｓｓｍ２３がローレベルとなって、第３のＳＲＡＭモジュール(ＳＲＡＭ３)は制御信号ｒｓｂ２３によってアクティブ状態またはスタンバイ状態とされることが可能である。従って、図５乃至図９を参照して説明した本発明の実施の形態１による半導体集積回路によれば、ディープスタンバイ状態でのＳＲＡＭ保持データ量の増減の変化に対応することが可能となる。
【００８７】
また図５乃至図９で説明した本発明の実施の形態１による半導体集積回路では、電源スイッチＰＷＳＷ２１、ＰＷＳＷ２２、ＰＷＳＷ２３をＮチャンネルＭＯＳトランジスタからＰチャンネルＭＯＳトランジスタに置換して、電源スイッチＰＷＳＷ２１、ＰＷＳＷ２２、ＰＷＳＷ２３の接続箇所を接地電位Ｖｓｓ側から電源電圧Ｖｄｄ側に変更することが可能である。その際にローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２、ｖｓｓｍ２３も、接地電位Ｖｓｓ側から電源電圧Ｖｄｄ側のローカル電源線ｖｄｄｌ２１、ｖｄｄｍ２２、ｖｄｄｍ２３に変更される。更に周辺回路電源スイッチＰＥＳＷ２１、ＰＥＳＷ２２、ＰＥＳＷ２３もＮチャンネルＭＯＳトランジスタからＰチャンネルＭＯＳトランジスタに置換され、周辺回路電源スイッチＰＥＳＷ２１、ＰＥＳＷ２２、ＰＥＳＷ２３の接続箇所も電源電圧Ｖｄｄ側のローカル電源線ｖｄｄｌ２１、ｖｄｄｍ２２、ｖｄｄｍ２３と周辺回路(ｐｅｒｉｐｈｅｒａｌ)との間に変更される。また、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の接続箇所も電源電圧Ｖｄｄ側のローカル電源線ｖｄｄｌ２１、ｖｄｄｍ２２、ｖｄｄｍ２３とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)との間に変更される。
【００８８】
しかし、図５乃至図９で説明した本発明の実施の形態１による半導体集積回路では、第１のＳＲＡＭモジュール(ＳＲＡＭ１)には第１の電源スイッチＰＷＳＷ２１が専用的に使用され、第２のＳＲＡＭモジュール(ＳＲＡＭ２)には第２の電源スイッチＰＷＳＷ２２が専用的に使用され、第３のＳＲＡＭモジュール(ＳＲＡＭ３)には第３の電源スイッチＰＷＳＷ２３が専用的に使用され、第１のローカル電源線ｖｓｓｌ２１と第２のローカル電源線ｖｓｓｍ２２と第３のローカル電源線ｖｓｓｍ２３とが相互に電気的に分離される必要がある。３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに対して３つの電源スイッチＰＷＳＷ２１、ＰＷＳＷ２２、ＰＷＳＷ２３の各電源スイッチが専用的に使用されるので、各電源スイッチの素子サイズは各ＳＲＡＭモジュールの動作電流に対応して設定される必要が有る。また、第１のローカル電源線ｖｓｓｌ２１と第２のローカル電源線ｖｓｓｍ２２と第３のローカル電源線ｖｓｓｍ２３が相互に電気的に分離される必要があることから、３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの複数のＮチャンネルＭＯＳトランジスタが形成される各Ｐウェル領域は、相互に電気的に分離される必要がある。
【００８９】
《実施の形態１のチップレイアウト》
図１０は、図５に示す本発明の実施の形態１による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のチップレイアウトの構成を示す図である。
【００９０】
図１０に示すように、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のための第１のローカル電源線ｖｓｓｌ２１と、第２のＳＲＡＭモジュール(ＳＲＡＭ２)のための第２のローカル電源線ｖｓｓｍ２２と、第３のＳＲＡＭモジュール(ＳＲＡＭ３)のための第３のローカル電源線ｖｓｓｍ２３が相互に電気的に分離されている。第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓとの間には、第１のＳＲＡＭモジュール(ＳＲＡＭ１)とロジック回路(ｌｏｇｉｃ)とに専用的に使用される第１の電源スイッチＰＷＳＷ２１が接続される。第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間には第２のＳＲＡＭモジュール(ＳＲＡＭ２)に専用的に使用される第２の電源スイッチＰＷＳＷ２２が接続される一方、第３のローカル電源線ｖｓｓｍ２３と接地電位Ｖｓｓの間には第３のＳＲＡＭモジュール(ＳＲＡＭ３)に専用的に使用される第３の電源スイッチＰＷＳＷ２３が接続される。
【００９１】
第１の電源スイッチＰＷＳＷ２１を構成するための複数のＮチャンネルＭＯＳトランジスタは第１の電源スイッチ領域ＰＷＳＷ＿ＡＲＥＡ１に形成され、第２の電源スイッチＰＷＳＷ２２を構成するための複数のＮチャンネルＭＯＳトランジスタは第２の電源スイッチ領域ＰＷＳＷ＿ＡＲＥＡ２に形成され、第３の電源スイッチＰＷＳＷ２３を構成するための複数のＮチャンネルＭＯＳトランジスタは第３の電源スイッチ領域ＰＷＳＷ＿ＡＲＥＡ３に形成される。
【００９２】
第１のローカル電源線ｖｓｓｌ２１に接続されるロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)の複数のＮチャンネルＭＯＳトランジスタは第１のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ１に形成され、第２のローカル電源線ｖｓｓｍ２２に接続される第２のＳＲＡＭモジュール(ＳＲＡＭ２)の複数のＮチャンネルＭＯＳトランジスタは第２のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ２に形成され、第３のローカル電源線ｖｓｓｍ２３に接続される第３のＳＲＡＭモジュール(ＳＲＡＭ３)の複数のＮチャンネルＭＯＳトランジスタは第３のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ３に形成される。図１０に示すように、半導体集積回路の半導体チップの主表面で、第１のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ１と第２のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ２とは最小限の分離スペースｗｓｐａｃｅを有するＮ型領域によって電気的に分離される必要が有り、第２のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ２と第３のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ３も最小限の分離スペースｗｓｐａｃｅを有するＮ型領域によって電気的に分離される必要が有る。従って、図１０に示す本発明の実施の形態１による半導体集積回路は、半導体チップ面積が比較的大きくなると言う欠点を有するものである。
【００９３】
以上は、トリプルウェル構造の半導体集積回路の場合についてである。ダブルウェル構造の半導体集積回路の場合は、電源スイッチによる遮断が電源電圧Ｖｄｄ側となり異なる電源遮断領域のＮウェル領域はＰウェル領域によって分離される必要がある。従って、ダブルウェル構造の半導体集積回路の場合も、トリプルウェル構造の場合と同様に、半導体チップ面積が比較的大きくなると言う欠点を有するものである。
【００９４】
以下に説明する本発明の実施の形態２による半導体集積回路は、この欠点を解消するものである。
【００９５】
［実施の形態２］
《実施の形態２の半導体集積回路の構成》
図１１は、本発明の実施の形態２による半導体集積回路の構成を示す図である。
【００９６】
図１１に示す本発明の実施の形態２による半導体集積回路が、図５に示した本発明の実施の形態１による半導体集積回路と相違するのは、次の点である。
【００９７】
すなわち、図１１に示す本発明の実施の形態２による半導体集積回路では、第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【００９８】
また、図１１に示す本発明の実施の形態２による半導体集積回路では、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。更に共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。
【００９９】
第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１の間にはアクティブ電源スイッチＳＷ２１と抵抗ＲＮ２１とダイオード接続ＭＯＳトランジスタＭＮ２１とスイッチＭＳＷ２１を含むソース線電位制御回路が接続されている。抵抗ＲＮ２１とダイオード接続ＭＯＳトランジスタＭＮ２１との並列接続とスイッチＭＳＷ２１は直列接続され、スイッチＭＳＷ２１と第１の電源スイッチＰＷＳＷ２１とは直列接続されている。
【０１００】
第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２の間にはアクティブ電源スイッチＳＷ２２と抵抗ＲＮ２２とダイオード接続ＭＯＳトランジスタＭＮ２２とスイッチＭＳＷ２２を含むソース線電位制御回路が接続されている。抵抗ＲＮ２２とダイオード接続ＭＯＳトランジスタＭＮ２２との並列接続とスイッチＭＳＷ２２は直列接続され、スイッチＭＳＷ２２と第２の電源スイッチＰＷＳＷ２２とは直列接続されている。
【０１０１】
第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２の間にはアクティブ電源スイッチＳＷ２３と抵抗ＲＮ２３とダイオード接続ＭＯＳトランジスタＭＮ２３とスイッチＭＳＷ２３を含むソース線電位制御回路が接続されている。抵抗ＲＮ２３とダイオード接続ＭＯＳトランジスタＭＮ２３との並列接続とスイッチＭＳＷ２３は直列接続され、スイッチＭＳＷ２３と第３の電源スイッチＰＷＳＷ２３とは直列接続されている。
【０１０２】
ソース線電位制御回路のスイッチＭＳＷ１、２２、２３はスタンバイ時の微小なリーク電流を流すことができればよいため、スイッチサイズを小さくすることが可能であり、半導体チップ占有面積のオーバヘッドを抑制することが可能となる。
【０１０３】
《ロジックと第１のＳＲＡＭのアクティブ状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをアクティブ状態とするために制御信号ｃｎｔ２１がハイレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオン状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２１がハイレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１がオン状態となるので、第１のＳＲＡＭモジュール(ＳＲＡＭ１)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)とがアクティブ状態とされる。従って、このアクティブ状態で、ロジック回路(ｌｏｇｉｃ)が論理動作を実行することが可能となる一方、第１のＳＲＡＭモジュール(ＳＲＡＭ１)の書き込み動作もしくは読み出し動作の実行が可能となる。
【０１０４】
《ロジックと第１のＳＲＡＭのスタンバイ状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをスタンバイ状態とするために制御信号ｃｎｔ２１がハイレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオン状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は接地電位Ｖｓｓに設定される。制御信号ｒｓｂ２１がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１がオフ状態となる。更に制御信号ｒｓ２１がハイレベルに設定されて、ソース線電位制御回路のスイッチＭＳＷ２１がオン状態となる。従って、第１のＳＲＡＭモジュール(ＳＲＡＭ１)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１の電位は接地電位Ｖｓｓよりも若干高いレベルに設定されて、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減されることが可能となる。
【０１０５】
《ロジックと第１のＳＲＡＭのアレー遮断状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをアレー遮断状態とするために制御信号ｃｎｔ２１がローレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオフ状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は略電源電圧Ｖｄｄに近いレベルに設定される。また制御信号ｒｓｂ２１がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１がオフ状態となる。更に制御信号ｒｓ２１がローレベルに設定されて、ソース線電位制御回路のスイッチＭＳＷ２１がオフ状態となる。
【０１０６】
《第２と第３のＳＲＡＭのアクティブ状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)をアクティブ状態とするために制御信号ｃｎｔ２２、ｃｎｔ２３がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３がオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の少なくとも一方がハイレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の少なくとも一方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の少なくとも一方がオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の少なくとも一方の周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)とがアクティブ状態とされる。従って、このアクティブ状態のＳＲＡＭモジュールで、書き込み動作もしくは読み出し動作の実行が可能となる。
【０１０７】
《第２と第３のＳＲＡＭの一方のスタンバイ状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方をスタンバイ状態とするために制御信号ｃｎｔ２２、ｃｎｔ２３がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３がオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の一方がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の一方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の一方とがオフ状態となる。更に制御信号ｒｓ２２、ｒｓ２３の一方がハイレベルに設定されて、ソース線電位制御回路のスイッチＭＳＷ２２、ＭＳＷ２３の一方がオン状態となる。従って、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２、ａｒｖｓｓ２３の一方の電位は接地電位Ｖｓｓよりも若干高いレベルに設定されて、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減されることが可能となる。尚、この一方のスタンバイ状態では、アクティブ状態のＳＲＡＭモジュールについては、制御信号ｒｓ２２、ｒｓ２３は、ハイレベルとローレベルのいずれに設定されても問題無い。
【０１０８】
《第２と第３のＳＲＡＭの一方のアレー遮断状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のアレイを遮断するために制御信号ｃｎｔ２２、ｃｎｔ２３の一方がローレベルに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の一方もしくは両方がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の一方もしくは両方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の一方もしくは両方がオフ状態となる。更に制御信号ｒｓ２２、ｒｓ２３の一方のみがローレベルに設定されて、ソース線電位制御回路のスイッチＭＳＷ２２、ＭＳＷ２３の一方のみがオフ状態となる。アレー遮断されていないＳＲＡＭモジュールの状態は、スタンバイ状態とアクティブ状態のいずれに設定されても問題無い。
【０１０９】
《第２と第３のＳＲＡＭの両者のアレー遮断状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の両者をアレー遮断状態とするために制御信号ｒｓｂ２２、ｒｓｂ２３の両者がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の両者とアクティブ電源スイッチＳＷ２２、ＳＷ２３の両者がオフ状態となる。更に制御信号ｒｓ２２、ｒｓ２３の両者がローレベルに設定されて、ソース線電位制御回路のディープスタンバイスイッチＭＳＷ２２、ＭＳＷ２３の両者がオフ状態となる。
【０１１０】
《第２と第３のＳＲＡＭのディープスタンバイ状態》
制御信号ｃｎｔ２２、ｃｎｔ２３の両者がローレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３の両者がオフ状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は、第２と第３のＳＲＡＭモジュールのリーク電流により、電源電圧Ｖｄｄに近いレベルに設定される。
【０１１１】
《実施の形態２のチップレイアウト》
従って、図１１に示す本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のチップレイアウトを実行する際には、図１０のレイアウト図に示した第２のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ２と第３のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ３との間の最小限の分離スペースｗｓｐａｃｅを有するＮ型領域を省略することが可能となる。すなわち、図１１に示す本発明の実施の形態２による半導体集積回路では、第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有されているので、第２のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ２と第３のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ３とは電気的に分離される必要が無いためである。その結果、図１１に示す本発明の実施の形態２による半導体集積回路によれば、図１０に示す本発明の実施の形態１による半導体集積回路が有していた半導体チップ面積が比較的大きくなると言う欠点を解消することが可能となるものである。
【０１１２】
更に、図１１に示した本発明の実施の形態２による半導体集積回路によれば、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有されている。従って、第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３との各素子サイズは第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)の各動作電流に対応して設定される必要はない。その結果、図１１に示した本発明の実施の形態２による半導体集積回路での第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３との各素子サイズは、図５に示した本発明の実施の形態１による半導体集積回路と比較して、小さくすることが可能となるものである。
【０１１３】
また更に、図１１に示す本発明の実施の形態２による半導体集積回路では、スイッチＭＳＷ２１、ＭＳＷ２２、ＭＳＷ２３のオン抵抗は比較的大きな値とすることができるので、これらのスイッチＭＳＷ２１、ＭＳＷ２２、ＭＳＷ２３の素子サイズを特別に大きくする必要が無い。従って、このスイッチＭＳＷ２１、ＭＳＷ２２、ＭＳＷ２３の追加による図１１に示した本発明の実施の形態２による半導体集積回路での半導体チップ面積の増大は、無視できる程度となる。尚、実施の形態１の最後の部分で説明したダブルウェル構造の半導体集積回路の場合は、半導体チップ面積の低減の効果は同様である。
【０１１４】
《メモリセル》
図１２は、図５に示した本発明の実施の形態１による半導体集積回路または図１１に示した本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の構成を示す図である。
【０１１５】
図１２に示すように複数のメモリセル(ＭＣ)の各メモリセル(ＭＣ)は、１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)と、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)と、１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)とを含んでいる。１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)のゲートとＰウェルとは、ワード線ｗｌとローカル電源ｖｓｓｍとにそれぞれ接続されている。また、１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)のソースとＰウェルとはセルアレーソース線ａｒｖｓｓとローカル電源ｖｓｓｍとにそれぞれ接続され、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のソースとＮウェルとは電源電圧Ｖｄｄに接続されている。
【０１１６】
左側の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ)のドレインと左側の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ)のドレインと右側の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＲ)のゲートと右側の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＲ)のゲートとは、メモリセル(ＭＣ)の一方の記憶ノードを構成している。メモリセル(ＭＣ)の一方の記憶ノードは、左側の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ)のソース・ドレイン経路を介して非反転ビット線ｂｔに接続されている。
【０１１７】
右側の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＲ)のドレインと右側の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＲ)のドレインと左側の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ)のゲートと左側の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ)のゲートとは、メモリセル(ＭＣ)の他方の記憶ノードを構成している。メモリセル(ＭＣ)の他方の記憶ノードは、右側の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＲ)のソース・ドレイン経路を介して反転ビット線ｂｂに接続されている。
【０１１８】
図１３は、図５に示した本発明の実施の形態１による半導体集積回路または図１１に示した本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【０１１９】
図１３に示すメモリセル(ＭＣ)が図１２に示すメモリセル(ＭＣ)と相違するのは、図１３に示すメモリセル(ＭＣ)では１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)のＰウェルと１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)のＰウェルが、図１２のメモリセル(ＭＣ)のようにローカル電源ｖｓｓｍに接続されるのではなく、セルアレーソース線ａｒｖｓｓに接続されていることである。すなわち、メモリセル(ＭＣ)のリーク成分の大きさによって、図１２に示したメモリセル(ＭＣ)よりも図１３に示したメモリセル(ＭＣ)の方がリーク電流の低減効果が大きくなるものである。具体的には、サブスレショルドリークよりも基板リークの方が支配的である場合に、図１３のメモリセル(ＭＣ)の方がリーク電流の低減の効果が大きくなるものである。
【０１２０】
［実施の形態３］
《実施の形態３の半導体集積回路の構成》
図１４は、本発明の実施の形態３による半導体集積回路の構成を示す図である。
【０１２１】
図１４に示す本発明の実施の形態３による半導体集積回路が、図１１に示す本発明の実施の形態２による半導体集積回路による半導体集積回路と相違するのは、次の点である。
【０１２２】
すなわち、最初の相違点は、図１１に示す本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のソース線電位制御回路のＮチャンネルＭＯＳトランジスタで構成されたスイッチＭＳＷ２１、ＭＳＷ２２、ＭＳＷ２３は、図１４に示す本発明の実施の形態３による半導体集積回路のソース線電位制御回路のＰチャンネルのＭＯＳトランジスタで構成されたスイッチＭＰＳＷ２１、ＭＰＳＷ２２、ＭＰＳＷ２３に置換されていることである。
【０１２３】
次の相違点は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ソース線電位制御回路のスイッチＭＰＳＷ２１、ＭＰＳＷ２２、ＭＰＳＷ２３の接続箇所が、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２との間から、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)と電源電圧Ｖｄｄとの間に変更されたことである。
【０１２４】
読み出し動作時のメモリセル(ＭＣ)の動作電流はビット線から接地電位Ｖｓｓ側のセルアレーソース線ａｒｖｓｓに流れる電流が支配的であり、書き込み動作時のメモリセル(ＭＣ)の動作電流はビット線の駆動によって流れる電流が支配的であり、電源電圧Ｖｄｄ側のセルアレーソース線ａｒｖｄｄに流れる電流は微小である。このために、ソース線電位制御回路のスイッチＭＰＳＷ２１、ＭＰＳＷ２２、ＭＰＳＷ２３は、スタンバイ時の微小なリーク電流を流すことができればよいため、スイッチサイズを小さくすることが可能であり、半導体チップ占有面積のオーバヘッドを抑制することが可能となる。
【０１２５】
《ロジックと第１のＳＲＡＭのアクティブ状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをアクティブ状態とするために制御信号ｃｎｔ２１がハイレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオン状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は接地電位Ｖｓｓに設定される。更に制御信号ｒｓｂ２１がハイレベルに設定され、制御信号ｒｓｐ２１がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１とスイッチＭＰＳＷ２１がオン状態となるので、第１のＳＲＡＭモジュール(ＳＲＡＭ１)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)とがアクティブ状態とされる。従って、このアクティブ状態で、ロジック回路(ｌｏｇｉｃ)が論理動作を実行することが可能となる一方、第１のＳＲＡＭモジュール(ＳＲＡＭ１)の書き込み動作もしくは読み出し動作の実行が可能となる。
【０１２６】
尚、第１のＳＲＡＭモジュール(ＳＲＡＭ１)の書き込み動作を実行する際に、制御信号ｒｓｐ２１をハイレベルの方向に変化させスイッチＭＰＳＷ２１の導通度を低下して第１のＳＲＡＭモジュール(ＳＲＡＭ１)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の旧データの保持機能を低下するライトアシストを実行することが可能である。
【０１２７】
《ロジックと第１のＳＲＡＭのスタンバイ状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをスタンバイ状態とするために制御信号ｃｎｔ２１がハイレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオン状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は接地電位Ｖｓｓに設定される。制御信号ｒｓｂ２１がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１がオフ状態となる。更に、制御信号ｒｓｐ２１がローレベルに設定されて、ソース線電位制御回路のスイッチＭＰＳＷ２１がオン状態となる。従って、第１のＳＲＡＭモジュール(ＳＲＡＭ１)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の一方のセルアレーソース線ａｒｖｓｓ２１の電位は接地電位Ｖｓｓより若干高いレベルに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０１２８】
《ロジックと第１のＳＲＡＭのディープスタンバイ状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをディープスタンバイ状態とするために制御信号ｃｎｔ２１がローレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオフ状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は略電源電圧Ｖｄｄに近いレベルに設定され、第１のＳＲＡＭモジュール(ＳＲＡＭ１)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のメモリセル(ＭＣ)のリーク電流が略ゼロに低減されることが可能となる。
【０１２９】
《第２と第３のＳＲＡＭの一方のアクティブ状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方をアクティブ状態とするために制御信号ｃｎｔ２２、ｃｎｔ２３の一方がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３の一方がオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の一方がハイレベルに設定され、制御信号ｒｓｐ２２、ｒｓｐ２３の一方がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の一方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の一方とディープスタンバイスイッチＭＰＳＷ２２、ＭＰＳＷ２３の一方とがオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方の周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)とがアクティブ状態とされる。従って、このアクティブ状態のＳＲＡＭモジュールにて、書き込み動作もしくは読み出し動作の実行が可能となる。このアクティブ状態のＳＲＡＭモジュールの書き込み動作を実行する際に、第１のＳＲＡＭモジュール(ＳＲＡＭ１)と同様に制御信号ｒｓｐ２２、ｒｓｐ２３の一方をハイレベルの方向に変化させスイッチＭＰＳＷ２２、ＭＰＳＷ２３の一方の導通度を低下させて、アクティブ状態のＳＲＡＭモジュールのセルアレーの旧データの保持機能を低下するライトアシストを実行することが可能である。
【０１３０】
《第２と第３のＳＲＡＭの一方のスタンバイ状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方をスタンバイ状態とするために制御信号ｃｎｔ２２、ｃｎｔ２３の一方がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３の一方がオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の一方がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の一方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の一方がオフ状態となる。更に制御信号ｒｓｐ２２、ｒｓｐ２３がローレベルに設定され、ソース線電位制御回路のスイッチＭＰＳＷ２２、ＭＰＳＷ２３がオン状態となる。
【０１３１】
従って、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２、ａｒｖｓｓ２３の電位は接地電位Ｖｓｓよりも若干高いレベルに設定されて、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減されることが可能となる。
【０１３２】
《第２と第３のＳＲＡＭの一方のみのアレー電源遮断状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のみをアレー電源遮断状態とするために制御信号ｃｎｔ２２、ｃｎｔ２３の一方がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３の一方のみがオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の一方のみがローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の一方のみとアクティブ電源スイッチＳＷ２２、ＳＷ２３の一方のみとがオフ状態となる。更に制御信号ｒｓｐ２２、ｒｓｐ２３の一方のみがハイレベルに設定されて、ソース線電位制御回路のスイッチＭＰＳＷ２２、ＭＰＳＷ２３の一方のみがオフ状態となる。
【０１３３】
スイッチＭＰＳＷ２２もしくはスイッチＭＰＳＷ２３がオフ状態となった一方のＳＲＡＭモジュールは、データを保持するスタンバイ状態と比較してアレー電源遮断状態のメモリセル(ＭＣ)のリーク電流が効果的に低減されることが可能となる。
【０１３４】
《第２と第３のＳＲＡＭの両者のアレイ電源遮断状態》
制御信号ｃｎｔ２２、ｃｎｔ２３の一方がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３の一方のみがオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の両方がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の両方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の両方とがオフ状態となる。更に制御信号ｒｓｐ２２、ｒｓｐ２３の両方がハイレベルに設定されて、ソース線電位制御回路のスイッチＭＰＳＷ２２、ＭＰＳＷ２３の両方がオフ状態となり、データを保持するスタンバイ状態と比較して、第２と第３のＳＲＡＭの両者のアレイ電源遮断状態効果的にリークを削減することが可能となる。また、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３をローレベルの制御信号ｃｎｔ２２、ｃｎｔ２３によってオフに制御するアレイ電源遮断に比較して、遮断状態からの復帰が高速となると言う効果を有するものである。
【０１３５】
《第２と第３のＳＲＡＭの両者のディープスタンバイ状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の両者をディープスタンバイ状態とするために制御信号ｃｎｔ２２がローレベルに設定され、電源スイッチＰＷＳＷ２２がオフ状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は電源電圧Ｖｄｄに近いレベルに設定され、リーク電流は略ゼロに低減することが可能となる。
【０１３６】
《メモリセル》
図１５は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の構成を示す図である。
【０１３７】
図１５に示すメモリセル(ＭＣ)が図１２に示すメモリセル(ＭＣ)と相違するのは、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のソースが、電源電圧Ｖｄｄに接続されるのではなく、ディープスタンバイスイッチＭＰＳＷが接続されるセルアレーソース線ａｒｖｄｄに接続されていることである。
【０１３８】
図１６は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【０１３９】
図１６に示すメモリセル(ＭＣ)が図１５に示すメモリセル(ＭＣ)と相違するのは、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のＮウェルが、電源電圧Ｖｄｄに接続されるのではなくディープスタンバイスイッチＭＰＳＷが接続されるセルアレーソース線ａｒｖｄｄに接続されていることである。
【０１４０】
メモリセル(ＭＣ)のリーク電流の低減の観点では、図１５に示すメモリセル(ＭＣ)よりも、図１６に示すメモリセル(ＭＣ)が有利である。しかし、図１６に示すメモリセル(ＭＣ)では、セルアレーソース線ａｒｖｄｄに接続される１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のＮウェルを、電源電圧Ｖｄｄに接続される周辺回路(ｐｅｒｉｐｈｅｒａｌ)やＳＲＡＭモジュール以外の他のＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のＮウェルと電気的に分離する必要がある。
【０１４１】
例えば、トリプルウェル構造の半導体集積回路では、複数のＰチャンネルＭＯＳトランジスタの複数のＮウェルを電気的に相互に分離するためには、Ｐ型基板中に複数のＮウェルを相互に離間して形成する必要がある。従って、半導体集積回路のチップ面積の削減の観点では、図１６に示すメモリセル(ＭＣ)よりも、図１５に示すメモリセル(ＭＣ)が有利である。その結果、半導体集積回路の設計に際して、半導体集積回路のチップ面積の削減を優先すれば、図１５に示すメモリセル(ＭＣ)が選択され、メモリセル(ＭＣ)のリーク電流の低減を優先されば、図１６に示すメモリセル(ＭＣ)が選択される。
【０１４２】
図１７は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【０１４３】
図１７に示すメモリセル(ＭＣ)が図１５に示すメモリセル(ＭＣ)と相違するのは、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のＮウェルにＰＭＯＳ基板バイアス電圧Ｖｂｐが供給される一方、１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)と１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)とのＰウェルにＮＭＯＳ基板バイアス電圧Ｖｂｎが供給されていることである。ＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳ基板バイアス電圧Ｖｂｎとは基板バイアス発生回路(図示せず)から生成され、基板バイアス発生回路は製造プロセスや温度や電源電圧の変動に応答して適切な電圧値を有するＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳ基板バイアス電圧Ｖｂｎを生成する。従って、メモリセル(ＭＣ)の１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)と１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)とからなるＣＭＯＳインバータのロジックスレッシュホールド電圧が、動作電圧ａｒｖｄｄ−ａｒｖｓｓの略中間の電圧値に設定されるものとなる。その結果、メモリセル(ＭＣ)のリーク電流が低減され、メモリセル(ＭＣ)のデータ保持特性が改善されることが可能となる。
【０１４４】
［実施の形態４］
《実施の形態４の半導体集積回路の構成》
図１８は、本発明の実施の形態４による半導体集積回路の構成を示す図である。
【０１４５】
図１８に示す本発明の実施の形態４による半導体集積回路が、図１４に示す本発明の実施の形態３による半導体集積回路と相違するのは、次の点である。
【０１４６】
すなわち、図１８に示す本発明の実施の形態３による半導体集積回路には、図１１に示す本発明の実施の形態２による半導体集積回路に含まれていたＮチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＳＷＳ２１、ＭＳＷＳ２２、ＭＳＷＳ２３がセルアレーソース線ａｒｖｓｓ２１、２２、２３とローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２との間に追加されている。
【０１４７】
その結果、図１８に示す本発明の実施の形態３による半導体集積回路で、ＰチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＰＳＷＳ２１、ＭＰＳＷＳ２２、ＭＰＳＷＳ２３が電源電圧Ｖｄｄとセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｄｄ２１、２２、２３の間に接続され、ＮチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＳＷＳ２１、ＭＳＷＳ２２、ＭＳＷＳ２３がセルアレーソース線ａｒｖｓｓ２１、２２、２３とローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２との間に接続されている。
【０１４８】
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のディープスタンバイ状態では、制御信号ｃｎｔ２１がローレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオフ状態とされ、制御信号ｒｓｂ２１がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１がオフ状態となる。更に制御信号ｒｓ２１がローレベルに設定され、制御信号ｒｓｐ２１がハイレベルに設定されて、ソース線電位制御回路のスイッチＭＳＷ２１、ＭＰＳＷ２１がオフ状態となる。
【０１４９】
また第２のＳＲＡＭモジュール(ＳＲＡＭ２)のディープスタンバイ状態では、制御信号ｃｎｔ２２がローレベルに設定され、第２の電源スイッチＰＷＳＷ２２がオフ状態とされ、制御信号ｒｓｂ２２がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２とアクティブ電源スイッチＳＷ２２がオフ状態となる。更に制御信号ｒｓ２２がローレベルに設定され、制御信号ｒｓｐ２２がハイレベルに設定され、ソース線電位制御回路のスイッチＭＳＷ２２、ＭＰＳＷ２２がオフ状態となる。
【０１５０】
更に第３のＳＲＡＭモジュール(ＳＲＡＭ３)のディープスタンバイ状態では、制御信号ｃｎｔ２３がローレベルに設定され、第３の電源スイッチＰＷＳＷ２３がオフ状態とされ、制御信号ｒｓｂ２３がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２３とアクティブ電源スイッチＳＷ２３がオフ状態となる。更に制御信号ｒｓ２３がローレベルに設定され、制御信号ｒｓｐ２３がハイレベルに設定され、ソース線電位制御回路のスイッチＭＳＷ２３、ＭＰＳＷ２３がオフ状態となる。
【０１５１】
図１８に示す本発明の実施の形態４による半導体集積回路では、３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)には電源側のＰチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＰＳＷＳ２１、ＭＰＳＷＳ２２、ＭＰＳＷＳ２３と接地側のＮチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＳＷＳ２１、ＭＳＷＳ２２、ＭＳＷＳ２３とが接続されている。ディープスタンバイ状態では、特に電源側ディープスタンバイスイッチＭＰＳＷＳ２１、２２、２３と接地側ディープスタンバイスイッチＭＳＷＳ２１、２２、２３の両者がオフ状態に制御されるので、ディープスタンバイ状態に制御されるセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のリーク電流を確実に低減することが可能となる。従って、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の複数のメモリセル(ＭＣ)で、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のＮウェルに電源電圧Ｖｄｄが供給され、１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)と１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)とのＰウェルにローカル電源線ｖｓｓｍ２２の電位が供給された状態でも、ディープスタンバイ状態のメモリセル(ＭＣ)のリーク電流を低減することが可能となる。このディープスタンバイ状態のリーク電流は、電源電圧Ｖｄｄが供給されるＮウェルとローカル電源線ｖｓｓｍ２２の電位が供給されるＰウェルとの間のＰＮ接合の微弱な逆方向電流となる。
【０１５２】
［実施の形態５］
《実施の形態５の半導体集積回路の構成》
図１９は、本発明の実施の形態５による半導体集積回路の構成を示す図である。
【０１５３】
図１９に示す本発明の実施の形態５による半導体集積回路が、図１１に示す本発明の実施の形態２による半導体集積回路と相違するのは、次の点である。
【０１５４】
すなわち、図１９に示す本発明の実施の形態５による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３のゲートとセルアレーソース線ａｒｖｓｓ２１、２２、２３との間にはＰチャンネルＭＯＳトランジスタＭＣＰ２１、ＭＣＰ２２、ＭＣＰ２３のドレイン・ソース経路が接続される一方、３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３のゲートとローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２との間にはＮチャンネルＭＯＳトランジスタＭＣＮ２１、ＭＣＮ２２、ＭＣＮ２３のドレイン・ソース経路が接続されている。
【０１５５】
最初に、ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のアクティブ状態では、制御信号ｃｎｔ２１、２２、２３がハイレベルに設定され、電源スイッチＰＷＳＷ２１、２２、２３がオン状態とされ、ローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２が接地電位Ｖｓｓに設定される。次に制御信号ｒｓｂ２１、２２、２３がハイレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１、２２、２３とアクティブ電源スイッチＳＷ２１、２２、２３とがオン状態となるので、ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)とがアクティブ状態とされる。
【０１５６】
次にＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のスタンバイ状態では、制御信号ｃｎｔ２１、２２、２３がハイレベルに設定され、電源スイッチＰＷＳＷ２１、２２、２３がオン状態とされる。また制御信号ｒｓｂ２１、２２、２３がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１、２２、２３とアクティブ電源スイッチＳＷ２１、２２、２３とがオフ状態となる。この時には、制御信号ｒｓ２１、２２、２３がローレベルとされ、ＰチャンネルＭＯＳトランジスタＭＣＰ２１、ＭＣＰ２２、ＭＣＰ２３がオン状態とされ、ソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３はダイオードとして動作する。従って、ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１、２２、２３の電位は接地電位Ｖｓｓより若干高いレベルに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０１５７】
ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のディープスタンバイ状態では、制御信号ｃｎｔ２１、２２、２３がローレベルに設定され、電源スイッチＰＷＳＷ２１、２２、２３がオフ状態とされる。また制御信号ｒｓｂ２１、２２、２３がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１、２２、２３とアクティブ電源スイッチＳＷ２１、２２、２３とがオフ状態となる。この時には、制御信号ｒｓ２１、２２、２３がハイレベルとされ、ＮチャンネルＭＯＳトランジスタＭＣＮ２１、ＭＣＮ２２、ＭＣＮ２３がオン状態とされて、ソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３はオフ状態となる。従って、ソース線電位制御回路の抵抗ＲＮ２１、２２、２３の抵抗値を高抵抗に設定することによって、ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０１５８】
［実施の形態６］
《実施の形態６の半導体集積回路の構成》
図２０は、本発明の実施の形態６による半導体集積回路の構成を示す図である。
【０１５９】
図２０に示す本発明の実施の形態６による半導体集積回路が、図１９に示す本発明の実施の形態５による半導体集積回路と相違するのは、次の点である。
【０１６０】
すなわち、図１９に示す本発明の実施の形態５による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のソース線電位制御回路の抵抗ＲＮ２１、２２、２３が、図２０に示す本発明の実施の形態６による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＲＮ２１、２２、２３に置換されていることである。このＮチャンネルＭＯＳトランジスタＭＲＮ２１、２２、２３の制御ゲートにはＣＭＯＳインバータが接続されているので、ＮチャンネルＭＯＳトランジスタＭＲＮ２１、２２、２３の制御ゲートには制御信号ｒｓ２１、２２、２３の反転信号が供給される。
【０１６１】
従って、図２０に示す本発明の実施の形態６による半導体集積回路のディープスタンバイ状態では、ハイレベルの制御信号ｒｓ２１、２２、２３によってソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３がオフ状態とされる際に、ＮチャンネルＭＯＳトランジスタＭＲＮ２１、２２、２３もオフ状態とされ、ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０１６２】
［実施の形態７］
《実施の形態７の半導体集積回路の構成》
図２１は、本発明の実施の形態７による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０１６３】
本発明の実施の形態７による半導体集積回路では、図２１に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０１６４】
また、本発明の実施の形態７による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。
【０１６５】
《ソース線電位制御回路》
図２１に示すように、本発明の実施の形態７による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍとの間に抵抗ＲＮ１とＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１との並列接続を含んでいる。
【０１６６】
電源電圧ＶｄｄとＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１の制御ゲートとの間に２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１、ＭＰ＿Ｌ２のソース・ドレイン経路が直列接続され、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のドレインと制御ゲートとの間に２個のＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ５、ＭＮ＿Ｌ４のドレイン・ソース経路が直列接続されている。
【０１６７】
ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１の制御ゲートとローカル電源線ｖｓｓｍとの間には、制御ゲートに制御信号ｒｓ２が供給されるＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ３のドレイン・ソース経路が接続されている。
【０１６８】
制御信号ｒｓｂ１がＣＭＯＳインバータＩＮＶ＿Ｌ１の入力端子に供給され、ＣＭＯＳインバータＩＮＶ＿Ｌ１の出力信号がＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ２の制御ゲートとＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ４の制御ゲートとに供給される。制御信号ｒｓ２がＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１の制御ゲートとＣＭＯＳインバータＩＮＶ＿Ｌ２の入力端子に供給され、ＣＭＯＳインバータＩＮＶ＿Ｌ２の出力信号がＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ５の制御ゲートに供給される。
【０１６９】
《アクティブ状態》
図２１に示すＳＲＡＭモジュールのアクティブ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となり、直列接続された２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１、ＭＰ＿Ｌ２がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオン状態となる。
【０１７０】
従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定されて、周辺回路電源スイッチＰＥＳＷもオン状態となるので、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。更に、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のオン状態によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２１に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０１７１】
《スタンバイ状態》
図２１に示すＳＲＡＭモジュールのスタンバイ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ローレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となり、直列接続された２個のＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ５、ＭＮ＿Ｌ４がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がダイオードとして動作する。
【０１７２】
従って、周辺回路電源スイッチＰＥＳＷはオフ状態となって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされる。更にＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のダイオード動作によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓより若干高いレベルに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０１７３】
《ディープスタンバイ状態》
図２１に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベル、ハイレベルに設定されるので、チャンネルＭＯＳトランジスタＭＮ＿Ｌ３がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオフ状態となる。従って、ソース線電位制御回路の抵抗ＲＮ１の抵抗値を高抵抗に設定することによって、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０１７４】
［実施の形態８］
《実施の形態８の半導体集積回路の構成》
図２２は、本発明の実施の形態８による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０１７５】
本発明の実施の形態８による半導体集積回路では、図２２に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０１７６】
また、本発明の実施の形態８による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。
【０１７７】
《ソース線電位制御回路》
図２２に示すように、本発明の実施の形態８による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍとの間に抵抗ＲＮ１とＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１との並列接続を含んでいる。
【０１７８】
電源電圧ＶｄｄとＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１の制御ゲートとの間に２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１、ＭＰ＿Ｌ２のソース・ドレイン経路が直列接続され、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のドレインと制御ゲートとの間に２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ５、ＭＰ＿Ｌ４のソース・ドレイン経路が直列接続されている。
【０１７９】
ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１の制御ゲートとローカル電源線ｖｓｓｍとの間には、制御ゲートに制御信号ｒｓ２が供給されるＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ３のドレイン・ソース経路が接続されている。
【０１８０】
制御信号ｒｓｂ１がＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ４の制御ゲートとＣＭＯＳインバータＩＮＶ＿Ｌ１の入力端子に供給され、ＣＭＯＳインバータＩＮＶ＿Ｌ１の出力信号がＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ２の制御ゲートに供給される。制御信号ｒｓ２がＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１の制御ゲートとＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ５の制御ゲートとに供給される。
【０１８１】
《アクティブ状態》
図２２に示すＳＲＡＭモジュールのアクティブ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となり、直列接続された２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１、ＭＰ＿Ｌ２がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオン状態となる。
【０１８２】
従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定されて、周辺回路電源スイッチＰＥＳＷもオン状態となるので、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。更に、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のオン状態によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２２に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０１８３】
《スタンバイ状態》
図２２に示すＳＲＡＭモジュールのスタンバイ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ローレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となり、直列接続された２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ５、ＭＰ＿Ｌ４がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がダイオードとして動作する。
【０１８４】
従って、周辺回路電源スイッチＰＥＳＷはオフ状態となって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされる。更にＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のダイオード動作によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓより若干高いレベルに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０１８５】
《ディープスタンバイ状態》
図２２に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベル、ハイレベルに設定されるので、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ３がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオフ状態となる。従って、ソース線電位制御回路の抵抗ＲＮ１の抵抗値を高抵抗に設定することによって、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０１８６】
［実施の形態９］
《実施の形態９の半導体集積回路の構成》
図２３は、本発明の実施の形態９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０１８７】
本発明の実施の形態９による半導体集積回路では、図２３に図示されていないが、図１４に示した本発明の実施の形態３による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０１８８】
更に、本発明の実施の形態９による半導体集積回路では、図２３に図示されていないが、図１４に示した本発明の実施の形態３による半導体集積回路と同様に、ＰチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＰＳＷＳ２１、ＭＰＳＷＳ２２、ＭＰＳＷＳ２３が電源電圧Ｖｄｄとセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｄｄ２１、２２、２３の間に接続されている。
【０１８９】
また、本発明の実施の形態９による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。
【０１９０】
《電源側のソース線電位制御回路》
図２３に示すように、本発明の実施の形態９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの電源側のソース線電位制御回路は、電源電圧Ｖｄｄと電源側セルアレーソース線ａｒｖｄｄとの間にＰチャンネルＭＯＳトランジスタＭＰ１を含み、ＰチャンネルＭＯＳトランジスタＭＰ１の制御ゲートには制御信号ｒｓ２が供給される。
【０１９１】
《接地側のソース線電位制御回路》
図２３に示すように、本発明の実施の形態９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの地側のソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間に抵抗ＲＮ１とＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１との並列接続を含んでいる。
【０１９２】
電源電圧ＶｄｄとＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１の制御ゲートとの間にＰチャンネルＭＯＳトランジスタＭＰ＿Ｍ１のソース・ドレイン経路が接続され、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のドレインと制御ゲートとの間にはＮチャンネルＭＯＳトランジスタＭＮ＿Ｍ１のドレイン・ソース経路が接続されている。
【０１９３】
制御信号ｒｓｂ１がＣＭＯＳインバータＩＮＶ＿Ｌ１の入力端子に供給され、ＣＭＯＳインバータＩＮＶ＿Ｌ１の出力信号がＰチャンネルＭＯＳトランジスタＭＰ＿Ｍ１の制御ゲートとＮチャンネルＭＯＳトランジスタＭＮ＿Ｍ１の制御ゲートとに供給される。
【０１９４】
《アクティブ状態》
図２３に示すＳＲＡＭモジュールのアクティブ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となる。従って、接地側のソース線電位制御回路では、ＰチャンネルＭＯＳトランジスタＭＰ＿Ｍ１がオン状態となって、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオン状態となる一方、電源側のソース線電位制御回路では、ＰチャンネルＭＯＳトランジスタＭＰ１がオン状態となる。
【０１９５】
従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定されて、周辺回路電源スイッチＰＥＳＷもオン状態となるので、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。更に、ＰチャンネルＭＯＳトランジスタＭＰ１のオン状態によって電源側セルアレーソース線ａｒｖｄｄの電位が電源電圧Ｖｄｄに設定され、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のオン状態によって接地側セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２３に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０１９６】
《スタンバイ状態》
図２３に示すＳＲＡＭモジュールのスタンバイ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ローレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｍ１がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がダイオードとして動作する。
【０１９７】
従って、周辺回路電源スイッチＰＥＳＷはオフ状態となって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされる。また、電源側のソース線電位制御回路では、電源電圧Ｖｄｄと電源側セルアレーソース線ａｒｖｄｄとローカル電源線ｖｓｓｍとの間のＰチャンネルＭＯＳトランジスタＭＰ１は、オン状態に制御される。また更に、接地側のソース線電位制御回路では、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のダイオード動作によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓよりも若干高いレベルに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０１９８】
《ディープスタンバイ状態》
図２３に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベルとハイレベルとに設定される。従って、電源側のソース線電位制御回路のＰチャンネルＭＯＳトランジスタＭＰ１がオフ状態とされる一方、接地側のソース線電位制御回路でＮチャンネルＭＯＳトランジスタＭＮ＿Ｍ１がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオフ状態となる。従って、接地側のソース線電位制御回路の抵抗ＲＮ１の抵抗値を高抵抗に設定することによって、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０１９９】
［実施の形態１０］
《実施の形態１０の半導体集積回路の構成》
図２４は、本発明の実施の形態１０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２００】
本発明の実施の形態１０による半導体集積回路では、図２４に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０２０１】
また本発明の実施の形態１０による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。
【０２０２】
《ソース線電位制御回路》
図２４に示すように本発明の実施の形態１０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間にアクティブ電源スイッチＳＷ１と抵抗ＲＮ１とＮチャンネルＭＯＳトランジスタＭＮＯＰ１とディープスタンバイスイッチＭＮ２を含んでいる。抵抗ＲＮ１とＮチャンネルＭＯＳトランジスタＭＮＯＰ１との並列接続とディープスタンバイスイッチＭＮ２は直列接続され、ディープスタンバイスイッチＭＮ２と電源スイッチＰＷＳＷとは直列接続されている。
【０２０３】
図２４に示す本発明の実施の形態１０による半導体集積回路は特に差動増幅器ＤＡ１を含み、ＮチャンネルＭＯＳトランジスタＭＮＯＰ１のドレインのセルアレーソース線ａｒｖｓｓの電位は差動増幅器ＤＡ１の非反転入力端子(＋)に供給され、基準電圧Ｖｒｅｆが差動増幅器ＤＡ１の反転入力端子(−)に供給され、差動増幅器ＤＡ１の出力信号がＮチャンネルＭＯＳトランジスタＭＮＯＰ１の制御ゲートに供給される。
【０２０４】
《アクティブ状態》
図２４に示すＳＲＡＭモジュールのアクティブ状態では制御信号ｃｎｔ、制御信号ｒｓ１、制御信号ｒｓ２がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となる。従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定されて、周辺回路電源スイッチＰＥＳＷもオン状態となるので、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。更に、アクティブ電源スイッチＳＷ１のオン状態によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定されて、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされ、図２４に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０２０５】
《スタンバイ状態》
図２４に示すＳＲＡＭモジュールのスタンバイ状態では、まず差動増幅器ＤＡ１が活性化され、制御信号ｃｎｔ、制御信号ｒｓ１、制御信号ｒｓ２がそれぞれハイレベル、ローレベル、ハイレベルに設定されて、電源スイッチＰＷＳＷがオン状態となり、周辺回路電源スイッチＰＥＳＷはオフ状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされ、アクティブ電源スイッチＳＷ１はオフ状態とされ、ディープスタンバイスイッチＭＮ２がオン状態となる。更に、差動増幅器ＤＡ１の活性化によってＮチャンネルＭＯＳトランジスタＭＮＯＰ１のドレインのセルアレーソース線ａｒｖｓｓの電位が基準電圧Ｖｒｅｆと略等しくなるように、ＮチャンネルＭＯＳトランジスタＭＮＯＰ１の制御ゲートが、差動増幅器ＤＡ１の出力信号によって制御される。このようにソース線電位制御回路では、差動増幅器ＤＡ１とＮチャンネルＭＯＳトランジスタＭＮＯＰ１の動作によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓよりも若干高い基準電圧Ｖｒｅｆのレベルに設定されるので、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。尚、基準電圧Ｖｒｅｆの値は、製造プロセスや温度や電源電圧の変動に応答して適切な電圧値に設定されるものである。
【０２０６】
《ディープスタンバイ状態》
図２４に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｒｓ１、制御信号ｒｓ２がそれぞれローレベルとローレベルとに設定されて、周辺回路電源スイッチＰＥＳＷとアクティブ電源スイッチＳＷ１とディープスタンバイスイッチＭＮ２がオフ状態となる。従って、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は、大幅に削減されることが可能となる。
【０２０７】
［実施の形態１１］
《実施の形態１１の半導体集積回路の構成》
図２５は、本発明の実施の形態１１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２０８】
本発明の実施の形態１１による半導体集積回路では、図２５に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０２０９】
また本発明の実施の形態１１による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、このソース線電位制御回路には、以下に説明するバイアス回路が接続されている。
【０２１０】
《ソース線電位制御回路》
図２５に示すように本発明の実施の形態１１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間にアクティブ電源スイッチＳＷ１とＮチャンネルＭＯＳトランジスタＭＮＩ１とディープスタンバイスイッチＭＮＩ２を含んでいる。ＮチャンネルＭＯＳトランジスタＭＮＩ１とディープスタンバイスイッチＭＮＩ２とは直列接続され、この直列接続とアクティブ電源スイッチＳＷ１は並列接続されている。
【０２１１】
《バイアス回路》
図２５に示すように本発明の実施の形態１１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路には、電源電圧Ｖｄｄとローカル電源線ｖｓｓｍとの間に直列接続された抵抗ＲＮ２とＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴとＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとを含むバイアス回路が接続されている。
【０２１２】
バイアス回路では、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴのソースは抵抗ＲＮ２を介して電源電圧Ｖｄｄに接続され、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴの制御ゲートには制御信号ｉｂｉａｓｅが供給され、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴのドレインはＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲと接続されている。ＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲのドレインと制御ゲートとが接続されることによって、ＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲはダイオード接続され、バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮＩ１とはカレントミラーを構成する。
【０２１３】
《アクティブ状態》
図２５に示すＳＲＡＭモジュールのアクティブ状態では、制御信号ｃｎｔ、制御信号ｒｓｂ１がそれぞれハイレベル、ハイレベルに設定され、電源スイッチＰＷＳＷがオン状態となる。従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定され、周辺回路電源スイッチＰＥＳＷもオン状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。また更に、アクティブ電源スイッチＳＷ１のオン状態によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２５に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０２１４】
《スタンバイ状態》
図２５に示すＳＲＡＭモジュールのスタンバイ状態では、まず制御信号ｉｂｉａｓｅがローレベルに設定され、バイアス回路にＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴがオン状態に制御される。また制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がハイレベル、ローレベル、ハイレベルとにそれぞれ設定されて、電源スイッチＰＷＳＷがオン状態となり、周辺回路電源スイッチＰＥＳＷはオフ状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされ、ディープスタンバイスイッチＭＮＩ２がオン状態となる。また更に、バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮＩ１から構成されたカレントミラーの動作によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓより若干高いレベルに設定されるので、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０２１５】
《ディープスタンバイ状態》
図２５に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベルとローレベルとに設定され、周辺回路電源スイッチＰＥＳＷはオフ状態となり、ディープスタンバイスイッチＭＮＩ２がオフ状態となる。従って、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は、大幅に削減されることが可能となる。
【０２１６】
［実施の形態１２］
《実施の形態１２の半導体集積回路の構成》
図２６は、本発明の実施の形態１２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２１７】
本発明の実施の形態１２による半導体集積回路では、図２６に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０２１８】
また本発明の実施の形態１２による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、このソース線電位制御回路には、以下に説明するバイアス回路が接続されている。
【０２１９】
《ソース線電位制御回路とバイアス回路》
図２６に示すように本発明の実施の形態１２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間にアクティブ電源スイッチＳＷ１とＮチャンネルＭＯＳトランジスタＭＮＩ２１とディープスタンバイスイッチＭＮ２とＣＭＯＳ転送スイッチＰＡＳＳＴＲとＣＭＯＳインバータＩＮＶ＿ＰＡＳＳとを含んでいる。ソース線電位制御回路で、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間には、アクティブ電源スイッチＳＷ１とＮチャンネルＭＯＳトランジスタＭＮＩ２１とは並列接続されている。ＮチャンネルＭＯＳトランジスタＭＮＩ２１の制御ゲートとローカル電源線ｖｓｓｍとの間に、制御ゲートに制御信号ｒｓ２が供給されるディープスタンバイスイッチＭＮ２のドレイン・ソース経路が接続されている。
【０２２０】
図２６に示すように本発明の実施の形態１２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路には、電源電圧Ｖｄｄとローカル電源線ｖｓｓｍとの間に直列接続された抵抗ＲＮ２とＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴとＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとを含むバイアス回路が接続されている。
【０２２１】
バイアス回路では、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴのソースは抵抗ＲＮ２を介して電源電圧Ｖｄｄに接続され、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴの制御ゲートには制御信号ｉｂｉａｓｅが供給され、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴのドレインはＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲと接続されている。ＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲのドレインと制御ゲートとが接続されることによって、ＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲはダイオード接続されている。バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮＩ２１は、ＣＭＯＳ転送スイッチＰＡＳＳＴＲの並列接続のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタのドレイン・ソース経路を介して接続される。制御信号ｒｓｂ１はＣＭＯＳ転送スイッチＰＡＳＳＴＲのＰチャンネルＭＯＳトランジスタの制御ゲートとＣＭＯＳインバータＩＮＶ＿ＰＡＳＳの入力端子に供給され、ＣＭＯＳインバータＩＮＶ＿ＰＡＳＳの出力信号はＣＭＯＳ転送スイッチＰＡＳＳＴＲのＮチャンネルＭＯＳトランジスタの制御ゲートに供給される。スタンバイ状態では制御信号ｒｓｂ１はローレベルに設定されて、ＣＭＯＳ転送スイッチＰＡＳＳＴＲの並列接続のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの両者がオン状態となり、バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮＩ２１はカレントミラーを構成する。
【０２２２】
《アクティブ状態》
図２６に示すＳＲＡＭモジュールのアクティブ状態では、制御信号ｃｎｔ、制御信号ｒｓｂ１がそれぞれハイレベル、ハイレベルに設定され、電源スイッチＰＷＳＷがオン状態となる。従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定され、周辺回路電源スイッチＰＥＳＷもオン状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。また更に、アクティブ電源スイッチＳＷ１のオン状態によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２６に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０２２３】
《スタンバイ状態》
図２６に示すＳＲＡＭモジュールのスタンバイ状態では、まず制御信号ｉｂｉａｓｅがローレベルに設定され、バイアス回路にＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴがオン状態に制御される。また制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がハイレベル、ローレベル、ローレベルとにそれぞれ設定されて、電源スイッチＰＷＳＷがオン状態となり、周辺回路電源スイッチＰＥＳＷはオフ状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされ、アクティブ電源スイッチＳＷ１がオフ状態となる。更に、バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮＩ２１とから構成されたカレントミラーの動作によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓより若干高いレベルに設定されるので、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０２２４】
《ディープスタンバイ状態》
図２６に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｉｂｉａｓｅがハイレベルに設定され、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベルとハイレベルに設定されて、周辺回路電源スイッチＰＥＳＷはオフ状態に、バイアス回路がオフ状態に、ディープスタンバイスイッチＭＮ２がオン状態に、ＮチャンネルＭＯＳトランジスタＭＮＩ２１がオフ状態になる。従って、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は、大幅に削減されることが可能となる。
【０２２５】
［実施の形態１３］
《実施の形態１３の半導体集積回路の構成》
図２７は、本発明の実施の形態１３による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２２６】
図２７に示す本発明の実施の形態１３による半導体集積回路が、図２６に示した本発明の実施の形態１２による半導体集積回路と相違するのは、下記の点のみである。
【０２２７】
すなわち、相違の第１点は、図２６に示した本発明の実施の形態１２の半導体集積回路のソース線制御回路のアクティブ電源スイッチＳＷ１とＮチャンネルＭＯＳトランジスタＭＮＩ２１との並列接続は、図２７に示す本発明の実施の形態１３による半導体集積回路のソース線制御回路では単一のＮチャンネルＭＯＳトランジスタＭＮ２３に置換されていることである。
【０２２８】
更に、相違の第２点は、図２７に示す本発明の実施の形態１３による半導体集積回路のソース線制御回路にはＰチャンネルＭＯＳトランジスタＭＰ＿ＨＯＬＤが追加され、このＰチャンネルＭＯＳトランジスタＭＰ＿ＨＯＬＤのソースと制御ゲートとドレインとは、電源電圧Ｖｄｄと制御信号ｒｓｂ１とＮチャンネルＭＯＳトランジスタＭＮ２３の制御ゲートにそれぞれ接続されていることである。
【０２２９】
《アクティブ状態》
図２７に示すＳＲＡＭモジュールのアクティブ状態では、制御信号ｃｎｔ、制御信号ｒｓｂ１がそれぞれハイレベル、ハイレベルに設定され、電源スイッチＰＷＳＷがオン状態となる。従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定され、周辺回路電源スイッチＰＥＳＷもオン状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。また更に、ハイレベルの制御信号ｒｓｂ１によってＣＭＯＳインバータＩＮＶ＿ＰＡＳＳの出力信号がローレベルとなり、ＰチャンネルＭＯＳトランジスタＭＰ＿ＨＯＬＤとＮチャンネルＭＯＳトランジスタＭＮ２３とがオン状態となる。その結果、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２７に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０２３０】
《スタンバイ状態》
図２７に示すＳＲＡＭモジュールのスタンバイ状態では、まず制御信号ｉｂｉａｓｅがローレベルに設定され、バイアス回路にＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴがオン状態に制御される。また制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がハイレベル、ローレベル、ローレベルとにそれぞれ設定されて、電源スイッチＰＷＳＷがオン状態となり、周辺回路電源スイッチＰＥＳＷはオフ状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされる。ローレベルの制御信号ｒｓｂ１によってＣＭＯＳインバータＩＮＶ＿ＰＡＳＳの出力信号がハイレベルとなり、ＰチャンネルＭＯＳトランジスタＭＰ＿ＨＯＬＤがオフ状態となり、ＣＭＯＳ転送スイッチＰＡＳＳＴＲの並列接続のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの両者がオン状態となる。従って、バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２３とから構成されたカレントミラーの動作によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓよりも若干高いレベルに設定されるので、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０２３１】
《ディープスタンバイ状態》
図２７に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｉｂｉａｓｅがハイレベルに設定され、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベルとハイレベルに設定されて、周辺回路電源スイッチＰＥＳＷはオフ状態に、バイアス回路がオフ状態に、ディープスタンバイスイッチＭＮ２がオン状態に、ＮチャンネルＭＯＳトランジスタＭＮ２３がオフ状態になる。従って、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は、大幅に削減されることが可能となる。
【０２３２】
［実施の形態１４］
《実施の形態１４の半導体集積回路の構成》
図２８は、本発明の実施の形態１４による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２３３】
図２８に示す本発明の実施の形態１４による半導体集積回路が図２７に示した本発明の実施の形態１３による半導体集積回路と相違するのは、下記の点のみである。
【０２３４】
すなわち、相違点は、図２８に示す本発明の実施の形態１４による半導体集積回路のソース線制御回路には電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)と分圧回路(Ｒｄｄ、Ｒｒｅｆ、Ｒｓｓ)とが追加されることである。
【０２３５】
分圧回路の３個の分圧抵抗Ｒｄｄ、Ｒｒｅｆ、Ｒｓｓは電源電圧Ｖｄｄとローカル電源線ｖｓｓｍとの間に直列接続され、中間の分圧抵抗Ｒｒｅｆの電位差は電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)の一方の差動入力端子に供給される。また更に、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電源電圧Ｖｄｄとセルアレーソース線ａｒｖｓｓとの間の電位差は、電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)の他方の差動入力端子に供給される。
【０２３６】
従って、スタンバイ状態で電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)は、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電源電圧Ｖｄｄとセルアレーソース線ａｒｖｓｓとの間の電位差と中間の分圧抵抗Ｒｒｅｆの電位差とを比較して、両電位差が一致するようにバイアス回路のＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴの制御ゲートの制御信号ｉｂｉａｓｅの電圧レベルを制御するものである。すなわち、電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)の比較出力端子ｏｕｔから生成される出力制御信号ｉｂｉａｓｅが、バイアス回路のＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴの制御ゲートに供給される。
【０２３７】
また更に、電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)は、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電源電圧Ｖｄｄとセルアレーソース線ａｒｖｓｓの間の短絡状態を検出することも可能である。この短絡状態では、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電源電圧Ｖｄｄとセルアレーソース線ａｒｖｓｓとの間の電位差は中間の分圧抵抗Ｒｒｅｆの電位差よりも著しく低下するものである。短絡状態の検出結果は、電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)の他の出力端子Ｖｏｕｔから生成されることが可能である。
【０２３８】
［実施の形態１５］
《実施の形態１５の半導体集積回路の構成》
図２９は、本発明の実施の形態１５による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２３９】
図２９に示す本発明の実施の形態１５による半導体集積回路が、図２８に示した本発明の実施の形態１４による半導体集積回路と相違するのは、下記の点のみである。
【０２４０】
すなわち、相違点は、図２９に示す本発明の実施の形態１５による半導体集積回路のソース線制御回路では、図２８に示した本発明の実施の形態１４による半導体集積回路のソース線制御回路の分圧回路の下側の分圧抵抗ＲｓｓがＮチャンネルＭＯＳトランジスタＳＷ＿ＲＥＦとＣＭＯＳインバータＩＮＶ＿ＲＥＦとに置換されていることである。
【０２４１】
すなわち、図２９に示した本発明の実施の形態１５による半導体集積回路のソース線制御回路では、分圧回路の中間の分圧抵抗Ｒｒｅｆとローカル電源線ｖｓｓｍとの間にはＮチャンネルＭＯＳトランジスタＳＷ＿ＲＥＦのドレイン・ソース経路が接続されている。ＮチャンネルＭＯＳトランジスタＳＷ＿ＲＥＦの制御ゲートはＣＭＯＳインバータＩＮＶ＿ＲＥＦの出力端子に接続され、ＣＭＯＳインバータＩＮＶ＿ＲＥＦの入力端子は制御信号ｒｓｂ１が供給される。
【０２４２】
従って、図２９に示すＳＲＡＭモジュールのアクティブ状態では、制御信号ｒｓｂ１がハイレベルに設定され、ＮチャンネルＭＯＳトランジスタＳＷ＿ＲＥＦがオフ状態となり、分圧回路の消費電流を削減する。スタンバイ状態とディープスタンバイ状態では、制御信号ｒｓｂ１がローレベルに設定され、ＮチャンネルＭＯＳトランジスタＳＷ＿ＲＥＦがオン状態となり、分圧回路の中間の分圧抵抗Ｒｒｅｆに動作電流が供給される。
【０２４３】
［実施の形態１６］
《実施の形態１６の半導体集積回路の構成》
図３０は、本発明の実施の形態１６による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２４４】
図３０に示す本発明の実施の形態１６による半導体集積回路が、図２５に示した本発明の実施の形態１１による半導体集積回路と相違するのは、下記の点のみである。
【０２４５】
すなわち、相違点は、図３０に示す本発明の実施の形態１６による半導体集積回路では、電源電圧Ｖｄｄとローカル電源線ｖｓｓｍとの間に直列接続された抵抗ＲＮ２とＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴとＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲを含むバイアス回路が、複数のＳＲＡＭモジュールＭｏｄｕｌｅ１、２の複数のソース線制御回路によって共有されていることである。尚、複数のＳＲＡＭモジュールＭｏｄｕｌｅ１、２は、第１と第２のＳＲＡＭモジュール(ＳＲＡＭ１、２)であったり、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)であったり、第１と第３のＳＲＡＭモジュール(ＳＲＡＭ１、３)であったりすることが可能である。
【０２４６】
図３０に示す本発明の実施の形態１６による半導体集積回路では、複数のＳＲＡＭモジュールＭｏｄｕｌｅ１、２の複数のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の複数のセルアレーソース線ａｒｖｓｓ１、２とローカル電源線ｖｓｓｍとの間にはＮチャンネルＭＯＳトランジスタＭＮＩ１とディープスタンバイスイッチＭＮＩ２とが直列接続されている。この直列接続のＮチャンネルＭＯＳトランジスタＭＮＩ１とディープスタンバイスイッチＭＮＩ２とは、複数のＳＲＡＭモジュールＭｏｄｕｌｅ１、２の複数のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の複数のソース線制御回路によって共有されている。この共有のＮチャンネルＭＯＳトランジスタＭＮＩ１の制御ゲートは、カレントミラーの形態でバイアス回路のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲと接続されている。このように、図３０に示す本発明の実施の形態１６による半導体集積回路では、バイアス回路が複数のＳＲＡＭモジュールが共有されているので、バイアス回路の回路数とバイアス電流とが削減されることができる。
【０２４７】
［実施の形態１７］
《実施の形態１７の半導体集積回路の構成》
図３１は、本発明の実施の形態１７による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２４８】
図３１に示す本発明の実施の形態１７による半導体集積回路が、図３０に示す本発明の実施の形態１６による半導体集積回路と相違するのは、下記の点のみである。
【０２４９】
すなわち、第１の相違点は、図３１に示す本発明の実施の形態１７による半導体集積回路のソース線制御回路では、図３０のソース線制御回路のディープスタンバイスイッチＭＮＩ２が削除されて、ＮチャンネルＭＯＳトランジスタＭＮＩ１のソースがローカル電源線ｖｓｓｍに直接接続されていることである。
【０２５０】
第２の相違点は、図３１に示す本発明の実施の形態１７による半導体集積回路では、第１のＳＲＡＭモジュールＭｏｄｕｌｅ１のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ１とＮチャンネルＭＯＳトランジスタＭＮＩ１のドレインの間に第１のディープスタンバイスイッチＭＮＳ＿Ｍ１のドレイン・ソース経路が接続され、第２のＳＲＡＭモジュールＭｏｄｕｌｅ２のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２とＮチャンネルＭＯＳトランジスタＭＮＩ１のドレインの間に第２のディープスタンバイスイッチＭＮＳ＿Ｍ２のドレイン・ソース経路が接続されていることである。
【０２５１】
第１のＳＲＡＭモジュールＭｏｄｕｌｅ１のディープスタンバイ状態では制御信号ｒｓｂ２がローレベルに設定され、第１のＳＲＡＭモジュールＭｏｄｕｌｅ１のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ１とＮチャンネルＭＯＳトランジスタＭＮＩ１のドレインの間に接続された第１のディープスタンバイスイッチＭＮＳ＿Ｍ１がオフ状態となる。第２のＳＲＡＭモジュールＭｏｄｕｌｅ２のディープスタンバイ状態では制御信号ｒｓｂ３がローレベルに設定され、第２のＳＲＡＭモジュールＭｏｄｕｌｅ２のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２とＮチャンネルＭＯＳトランジスタＭＮＩ１のドレインの間に接続された第２のディープスタンバイスイッチＭＮＳ＿Ｍ２がオフ状態となる。
【０２５２】
［実施の形態１８］
《実施の形態１８の半導体集積回路の構成》
図３２は、本発明の実施の形態１８による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２５３】
図３２に示す本発明の実施の形態１８による半導体集積回路が、図１４に示した本発明の実施の形態３による半導体集積回路と相違するのは、下記の点のみである。
【０２５４】
すなわち、第１の相違点は、電源電圧Ｖｄｄとセルアレー(ｃｅｌｌ＿ａｒｒａｙ)との間に接続されたＰチャンネルＭＯＳトランジスタで構成されるディープスタンバイスイッチが、複数個のＰチャンネルＭＯＳトランジスタＭＰＳＷ１…ＭＰＳＷｍで構成されていることである。
【０２５５】
第２の相違点は、ディープスタンバイスイッチを構成する複数個のＰチャンネルＭＯＳトランジスタＭＰＳＷ１…ＭＰＳＷｍは、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のカラム方向(相補ビット線対方向)に配置された複数のセルアレーソース線ａｒｖｄｄ１…ａｒｖｄｄｍに、それぞれ接続されていることである。複数のセルアレーソース線ａｒｖｄｄ１…ａｒｖｄｄｍの各セルアレーソース線は、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のカラム方向(相補ビット線対方向)に配置された複数のメモリセル(ＭＣ)と接続されている。
【０２５６】
第３の相違点は、複数のＰチャンネルＭＯＳトランジスタＭＰＳＷ１…ＭＰＳＷｍの複数の制御ゲートには、複数の制御信号ｒｓｐｂ１…ｒｓｐｂｍが供給されている。
【０２５７】
１個のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)に含まれた全メモリセル(ＭＣ)のスタンバイ時の電流は、ソース線制御回路の１個の抵抗ＲＮ１と１個のダイオード接続ＭＯＳトランジスタＭＮ１によって制限されることが可能である。
【０２５８】
ディープスタンバイ時には、複数の制御信号ｒｓｐｂ１…ｒｓｐｂｍのハイレベルの制御信号により複数のＰチャンネルＭＯＳトランジスタＭＰＳＷ１…ＭＰＳＷｍのオフ状態のＰチャンネルＭＯＳトランジスタに接続されたセルアレーソース線のメモリセル(ＭＣ)の電流が遮断されることが可能となる。
【０２５９】
［実施の形態１９］
《実施の形態１９の半導体集積回路の構成》
図３３は、本発明の実施の形態１９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２６０】
図３３に示す本発明の実施の形態１９による半導体集積回路が、図３２に示した本発明の実施の形態１８による半導体集積回路と相違するのは、下記の点のみである。
【０２６１】
すなわち、その相違点は、図３３に示す本発明の実施の形態１９による半導体集積回路の各ＳＲＡＭモジュールは、図７に示した本発明の実施の形態１による半導体集積回路の各ＳＲＡＭモジュールと同様にツーカラムマルチプレックス方式が採用されている。従って、図３３に示す各ＳＲＡＭモジュールでは、各セレクター(ＳＥＬＥＣＴＯＲ［１］…［ｎ］)には２対の相補ビット線対が接続されている。
【０２６２】
各セレクター(ＳＥＬＥＣＴＯＲ［１］…［ｎ］)に接続された左側の第１の相補ビット線対に接続されたメモリセル(ＭＣ)の第１のセルアレーソース線ａｒｖｄｄ１と電源電圧Ｖｄｄとの間には、制御ゲートに第１の制御信号ｒｓｐｂ１が供給されるディープスタンバイスイッチの第１のＰチャンネルＭＯＳトランジスタＭＰＳＷ１のドレイン・ソース経路が接続されている。第１の制御信号ｒｓｐｂ１がローレベルに設定されると第１のＰチャンネルＭＯＳトランジスタＭＰＳＷ１はオン状態となり、第１の制御信号ｒｓｐｂ１がハイレベルに設定されると第１のＰチャンネルＭＯＳトランジスタＭＰＳＷ１はオフ状態となる。また、各セレクター(ＳＥＬＥＣＴＯＲ［１］…［ｎ］)に接続された右側の第２の相補ビット線対に接続されたメモリセル(ＭＣ)の第２のセルアレーソース線ａｒｖｄｄ２と電源電圧Ｖｄｄとの間には、制御ゲートに第２の制御信号ｒｓｐｂ２が供給されるディープスタンバイスイッチの第２のＰチャンネルＭＯＳトランジスタＭＰＳＷ２のドレイン・ソース経路が接続されている。第２の制御信号ｒｓｐｂ２がローレベルに設定されると第２のＰチャンネルＭＯＳトランジスタＭＰＳＷ２はオン状態となり、第２の制御信号ｒｓｐｂ２がハイレベルに設定されると第２のＰチャンネルＭＯＳトランジスタＭＰＳＷ２はオフ状態となる。
【０２６３】
しかし、図３３に示す本発明の実施の形態１９でも、図３２に示した本発明の実施の形態１８と同様に、１個のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)に含まれた全メモリセル(ＭＣ)のスタンバイ時の電流は、ソース線制御回路の１個の抵抗ＲＮ１と１個のダイオード接続ＭＯＳトランジスタＭＮ１によって制限されることが可能である。
【０２６４】
［実施の形態２０］
《実施の形態２０の半導体集積回路の構成》
図３４は、本発明の実施の形態２０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２６５】
本発明の実施の形態２０による半導体集積回路では、図３４に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０２６６】
また本発明の実施の形態２０による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。
【０２６７】
《ソース線電位制御回路》
図３４に示すように、本発明の実施の形態２０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、第１のソース線電位制御回路と第２のソース線電位制御回路とを含んでいる。
【０２６８】
第１のソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍとの間に抵抗ＲＮ１とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１とディープスタンバイスイッチＭＮ２とを含む。抵抗ＲＮ１とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１との並列接続とディープスタンバイスイッチＭＮ２とは直列接続され、ディープスタンバイスイッチＭＮ２の制御ゲートにはディープスタンバイ制御信号ｒｃｕｔ１が供給される。ディープスタンバイ状態では、ディープスタンバイ制御信号ｒｃｕｔ１がローレベルに設定されて、ディープスタンバイスイッチＭＮ２はオフ状態となる。尚、ダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１のＰウェルは、ソースに接続されている。
【０２６９】
第２のソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍとの間に抵抗ＲＮ２とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ３とディープスタンバイスイッチＭＮ４とを含む。抵抗ＲＮ２とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ３との並列接続とディープスタンバイスイッチＭＮ４とは直列接続され、ディープスタンバイスイッチＭＮ４の制御ゲートにはディープスタンバイ制御信号ｒｃｕｔ２が供給される。ディープスタンバイ状態では、ディープスタンバイ制御信号ｒｃｕｔ２がローレベルに設定されて、ディープスタンバイスイッチＭＮ４はオフ状態となる。尚、ダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ３のＰウェルは、ローカル電源線Ｖｓｓｍに接続されている。
【０２７０】
［実施の形態２１］
《実施の形態２１の半導体集積回路の構成》
図３５は、本発明の実施の形態２１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２７１】
本発明の実施の形態２１による半導体集積回路では、図３５に図示されていないが、図１１に示した本発明の実施の形態２の半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０２７２】
また、図３５に示す本発明の実施の形態２１による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、アクティブ電源スイッチＳＷ２１と以下に説明する接地側のソース線電位制御回路とが接続されている。また第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、アクティブ電源スイッチＳＷ２２と以下に説明する接地側のソース線電位制御回路とが接続されている。更に第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、アクティブ電源スイッチＳＷ２３と以下に説明する接地側のソース線電位制御回路とが接続されている。
【０２７３】
また更に、図３５に示す本発明の実施の形態２１による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｄｄ２１と電源電圧Ｖｄｄとの間には、アクティブ電源スイッチＳＷＰ２１と以下に説明する電源側のソース線電位制御回路とが接続されている。また第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｄｄ２２と電源電圧Ｖｄｄとの間には、アクティブ電源スイッチＳＷＰ２２と以下に説明する電源側のソース線電位制御回路とが接続されている。更に第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｄｄ２３と電源電圧Ｖｄｄとの間には、アクティブ電源スイッチＳＷＰ２３と以下に説明する電源側のソース線電位制御回路とが接続されている。
【０２７４】
《接地側のソース線電位制御回路》
図３５に示すように、本発明の実施の形態２１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの接地側のソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍとの間に抵抗ＲＮ１とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１とディープスタンバイスイッチＭＮ２とを含む。抵抗ＲＮ１とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１との並列接続とディープスタンバイスイッチＭＮ２とは直列接続され、ディープスタンバイスイッチＭＮ２の制御ゲートには制御信号ｒｓ２が供給される。ディープスタンバイ状態では、制御信号ｒｓ２がローレベルに設定されて、ディープスタンバイスイッチＭＮ２はオフ状態となる。尚、ダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１のＰウェルは、ローカル電源線ｖｓｓｍに接続されている。
【０２７５】
《電源側のソース線電位制御回路》
図３５に示すように、本発明の実施の形態２１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの電源側のソース線電位制御回路は、セルアレーソース線ａｒｖｄｄと電源電圧Ｖｄｄとの間に抵抗ＲＰ１とダイオード接続ＰチャンネルＭＯＳトランジスタＭＰ１とディープスタンバイスイッチＭＰ２とを含む。抵抗ＲＰ１とダイオード接続ＰチャンネルＭＯＳトランジスタＭＰ１との並列接続とディープスタンバイスイッチＭＰ２とは直列接続され、ディープスタンバイスイッチＭＰ２の制御ゲートには制御信号ｒｓｐ２が供給される。ディープスタンバイ状態では、制御信号ｒｓｐ２がハイレベルに設定され、ディープスタンバイスイッチＭＰ２はオフ状態となる。尚、ダイオード接続ＰチャンネルＭＯＳトランジスタＭＰ１のＮウェルは、電源電圧Ｖｄｄに接続されている。
【０２７６】
《アクティブ状態》
図３５に示すＳＲＡＭモジュールのアクティブ状態では制御信号ｃｎｔ、制御信号ｒｓ１、制御信号ｒｓ２、制御信号ｒｓｐ１、制御信号ｒｓｐ２がそれぞれハイレベル、ハイレベル、ハイレベル、ローレベル、ローレベルに設定される。
【０２７７】
従って、電源スイッチＰＷＳＷと周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ１、ＳＷＰ１とがオン状態に、接地側のソース線電位制御回路のディープスタンバイスイッチＭＮ２がオン状態に、電源側のソース線電位制御回路のディープスタンバイスイッチＭＰ２がオン状態にされる。
【０２７８】
従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定されて、周辺回路電源スイッチＰＥＳＷもオン状態となるので、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。更に、電源側セルアレーソース線ａｒｖｄｄの電位が電源電圧Ｖｄｄに設定され、接地側セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図３５に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０２７９】
《スタンバイ状態》
図３５に示すＳＲＡＭモジュールのスタンバイ状態では制御信号ｃｎｔ、制御信号ｒｓ１、制御信号ｒｓ２、制御信号ｒｓｐ１、制御信号ｒｓｐ２がそれぞれハイレベル、ローレベル、ハイレベル、ハイレベル、ローレベルに設定される。
【０２８０】
従って、電源スイッチＰＷＳＷと周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ１、ＳＷＰ１とがオフ状態になって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされる。また、接地側のソース線電位制御回路のディープスタンバイスイッチＭＮ２がオン状態に、電源側のソース線電位制御回路のディープスタンバイスイッチＭＰ２がオン状態にされる。更に接地側のソース線電位制御回路ではＮチャンネルＭＯＳトランジスタＭＮ１のダイオード動作によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓよりも若干高いレベルに設定され、電源側のソース線電位制御回路ではＰチャンネルＭＯＳトランジスタＭＰ１のダイオード動作によってセルアレーソース線ａｒｖｄｄの電位が電源電圧Ｖｄｄよりも若干低いレベルに設定されセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０２８１】
《ディープスタンバイ状態》
図３５に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｃｎｔ、制御信号ｒｓ１、制御信号ｒｓ２、制御信号ｒｓｐ１、制御信号ｒｓｐ２がそれぞれハイレベル、ローレベル、ローレベル、ハイレベル、ハイレベルに設定される。
【０２８２】
従って、電源スイッチＰＷＳＷと周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ１、ＳＷＰ１が、オフ状態とされる。また接地側のソース線電位制御回路のディープスタンバイスイッチＭＮ２がオフ状態に、電源側のソース線電位制御回路のディープスタンバイスイッチＭＰ２がオフ状態にされる。その結果、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０２８３】
［実施の形態２２］
《実施の形態２２の半導体集積回路の構成》
図３６は、本発明の実施の形態２２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２８４】
図３６に示す本発明の実施の形態２２による半導体集積回路が、図３４に示した本発明の実施の形態２０による半導体集積回路と相違するのは、下記の点のみである。
【０２８５】
すなわち、その相違点は、図３６に示す本発明の実施の形態２０による半導体集積回路の各ＳＲＡＭモジュールでは、図３４に示した本発明の実施の形態２０による半導体集積回路の各ＳＲＡＭモジュールのセルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間に接続された第２のソース線電位制御回路の抵抗ＲＮ２とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ３とディープスタンバイスイッチＭＮ４とが省略されている。
【０２８６】
［実施の形態２３］
《実施の形態２３の半導体集積回路の構成》
図３７は、本発明の実施の形態２３による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２８７】
図３７に示す本発明の実施の形態２３による半導体集積回路が、図３６に示した本発明の実施の形態２２による半導体集積回路と相違するのは、下記の点のみである。
【０２８８】
すなわち、その相違点は、図３７に示す本発明の実施の形態２３による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路のダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１のＰウェルが、ソースではなく、ローカル電源線ｖｓｓｍに接続されていることである。
【０２８９】
［実施の形態２４］
《実施の形態２４の半導体集積回路の構成》
図１は、本発明の実施の形態１乃至実施の形態２３のいずれかによる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)を内蔵する本発明の実施の形態２４による半導体集積回路の構成の一例を示す図である。
【０２９０】
図１に示した半導体集積回路の半導体チップには、マルチプロセッサを構成する第１の中央処理ユニット(ＣＰＵ１)および第２の中央処理ユニット(ＣＰＵ２)と、ＭＰＥＧ(Moving Picture Expert Group)２の動画像符号化・復号処理のための映像処理ユニット(Video)および音声処理ユニット(Audio)とが含まれている。
【０２９１】
第１の中央処理ユニット(ＣＰＵ１)および第２の中央処理ユニット(ＣＰＵ２)と映像処理ユニット(Video)および音声処理ユニット(Audio)の各ユニットは、上述の本発明の実施の形態１乃至本発明の実施の形態２３のいずれかによる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)を内蔵するものであって、各ユニットは各ユニットの動作状態によって各ユニットの内蔵ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のディープスタンバイ状態の保存データ量が変化するものである。
【０２９２】
図１に示した本発明の実施の形態２４による半導体集積回路によれば、このようなディープスタンバイ状態の保存データ量の変化に好適に対応することが可能となる。
【０２９３】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることは、言うまでもない。
【０２９４】
例えば、図１１に示した本発明の実施の形態２または図１８に示した本発明の実施の形態４による半導体集積回路において、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)に共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３のいずれか一方は、省略されることが可能である。
【０２９５】
また更に例えば、本発明は、図１に示した動画像符号化・復号処理に使用される半導体集積回路以外に、自動車のエンジン制御のためのマルチプロセッサを構成する複数の中央処理ユニットやＡ／Ｄ変換器やＤ／Ａ変換器を内蔵するマイクロコントローラ等の種々の用途に使用可能な種々のシステムオンチップ(ＳｏＣ)等に適用することが可能である。
【符号の説明】
【０２９６】
ｌｏｇｉｃ…ロジック回路
ｐｅｒｉｐｈｅｒａｌ…周辺回路
ｃｅｌｌ＿ａｒｒａｙ…メモリセルアレイ
ａｒｖｓｓ、ａｒｖｄｄ…セルアレイソース線
Ｖｄｄ…電源電圧
Ｖｓｓ…接地電位
Ｖｓｓｍ…ローカル電源線
ａｒｖｓｓ＿ｃｏｎｔｒｏｌ…セルアレイソース電位制御回路
ＰＷＳＷ…電源スイッチ
ＰＥＳＷ…周辺回路電源スイッチ
ＳＷ１…電源スイッチ
ＲＮ…抵抗
ＭＮ…ＭＯＳトランジスタ
ＭＳＷ、ＭＰＳＷ…ディープスタンバイスイッチ
ＳＲＡＭ１、２、３…ＳＲＡＭモジュール
ＲＳＣＮＴ…制御レジスタ
ＣＯＮＴＲＯＬ…コントロールユニット
ＷＯＲＤ＿ＤＲＩＶＥＲ…ワードドライバ
ｂｂ、ｂｔ…相補ビット線対
ｗｌ…ワード線
ＭＣ…メモリセル
ＳＥＬＥＣＴＯＲ…セレクタ
ＳＡ…センスアンプ
ＭＮＤＬ、ＭＮＤＲ…駆動トランジスタ
ＭＰＵＬ、ＭＰＵＲ…負荷トランジスタ
ＭＮＳＬ、ＭＮＳＲ…転送トランジスタ
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関し、特にスタンバイ状態の保持データ量の変化に対応するのに有効な技術に関するものである。
【背景技術】
【０００２】
半導体製造プロセスの微細化に従って、単一の大規模集積回路(ＬＳＩ：Large Scale Integrated circuits)に集積化されるＭＯＳＦＥＴの数の増加が可能となって、リーク電流が増加するものである。特にモバイル用途では限定されたバッテリー能力によって、この種のシステムオンチップ(ＳｏＣ：system-on-a-chip)は、厳格なリーク電流の要求を満足する必要がある。下記非特許文献１によれば、このような状況の有効な方法は、必要なＩＰには電源が供給される一方、待機ＩＰでは電源を遮断することである。従って、多数の電源領域を使用するファイングレインド電力ゲーティング方式が、モバイルＳｏＣのための低消費電力ＬＳＩを実現するために必要とされている。
【０００３】
下記特許文献１には、電源遮断による低いスタンバイ電流と割り込みによるスタンバイからの高速復帰を両立させるため、第１領域は中央処理装置と周辺回路モジュールとを含み、第２領域は内部メモリとバックアップレジスタを含み、第１領域は第１電源スイッチにより電流の供給が制御され、第２領域は第２電源スイッチにより電流の供給が制御される情報処理装置が記載されている。スタンバイモードに遷移する際に、内部情報は内部メモリまたはバックアップレジスタに退避された後、第１電源スイッチはオフ状態とされ、第１領域への電流の供給は停止され、第２電源スイッチはオフ状態とされ、第２領域に退避された内部情報は保持されることが可能となる。
【０００４】
下記特許文献２には、ＳＲＡＭ回路のリーク電流を低減するために駆動ＭＯＳトランジスタのソース電極が接続されるソース線と接地電位線との間にスイッチとダイオード接続ＭＯＳトランジスタと抵抗とを並列に接続することが記載されている。スタンバイ時には、ソース線と接地電位線との間に接続されたスイッチがオフ状態に制御され、メモリセルのリーク電流とダイオード接続ＭＯＳトランジスタおよび抵抗との関係でソース線の電位が接地電位よりも高く設定され、リーク電流が低減される。ワードドライバを除いたＳＲＡＭの周辺回路の接地電位側電源線と接地電位との間にスイッチＭＯＳトランジスタが接続され、このスイッチＭＯＳトランジスタはスタンバイ時に制御信号によってオフ状態に制御される。従って、ＳＲＡＭの周辺回路の接地電位側電源線は上昇して、スタンバイ時の周辺回路のリーク電流が低減される。
【０００５】
下記特許文献３には、ＣＭＯＳで構成されたラッチ回路もしくはＳＲＡＭセルの低電位端子と接地電位との間にリーク電流低減回路が接続されることが記載されている。リーク電流低減回路は、ＮＭＯＳスイッチングトランジスタと制御ＰＭＯＳトランジスタと制御ＮＭＯＳトランジスタを含み、ＮＭＯＳスイッチングトランジスタのドレイン・ソース経路は低電位端子と接地電位の間に接続され、制御ＰＭＯＳトランジスタのソースとゲートとドレインとはそれぞれ電源電圧とスタンバイ信号端子とＮＭＯＳスイッチングトランジスタのゲートに接続され、制御ＮＭＯＳトランジスタのドレインとゲートとソースとはそれぞれ低電位端子とＮＭＯＳスイッチングトランジスタのゲートとスタンバイ信号端子に接続されている。回路の動作時には、スタンバイ信号端子の低レベル信号に応答して、制御ＰＭＯＳトランジスタと制御ＮＭＯＳトランジスタとＮＭＯＳスイッチングトランジスタとがそれぞれオン状態とオフ状態とオン状態となり、低電位端子が接地電位に低インピーダンスで接続されるので、ＣＭＯＳで構成されたラッチ回路もしくはＳＲＡＭセルが通常動作を実行する。待機時には、スタンバイ信号端子の高レベル信号に応答して、制御ＰＭＯＳトランジスタと制御ＮＭＯＳトランジスタとがそれぞれオフ状態とオン状態となり、ＮＭＯＳスイッチングトランジスタはＣＭＯＳで構成されたラッチ回路もしくはＳＲＡＭセルのリーク電流をバイアス電流としてＭＯＳダイオードのように動作して低電位端子の電位を接地電位より高い一定電位に保持して、スタンバイ時のリーク電流が低減される。
【０００６】
下記特許文献４には、スタティック型ＲＡＭにおいて低電源電圧でもスタティックノイズマージンと書き込みマージンとを両立させるために、電源電圧線とメモリセル電源線との間に電圧供給回路が接続することが記載されている。書き込み時には、電圧供給回路のＰチャンネルＭＯＳＦＥＴのゲートにハイレベル制御信号が供給され、ＰチャンネルＭＯＳＦＥＴがオフ状態にされ、メモリセル電源線の電圧が低下され、スタティックノイズマージンが低下され、書き込みマージンが向上される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−０１１１６６号 公報
【特許文献２】特開２００４−２０６７４５号 公報
【特許文献３】特開２００７−１５０７６１号 公報
【特許文献４】特開２００６−０８５７８６号 公報
【非特許文献】
【０００８】
【非特許文献１】Ｙｕｓｕｋｅ Ｋａｎｎｏ ｅｔ ａｌ， “Ｈｉｅｒａｒｃｈｉｃａｌ Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｗｉｔｈ Ｐｏｗｅｒ Ｔｒｅｅ ｉｎ Ｄｏｚｅｎｓ ｏｆ Ｐｏｗｅｒ Ｄｏｍａｉｎｓ ｆｏｒ ９０−ｎｍ Ｌｏｗ−Ｐｏｗｅｒ Ｍｕｌｔｉ−ＣＰＵ ＳｏＣｓ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．４２， ＮＯ．１， ＪＡＮＵＡＲＹ ２００７， ＰＰ．７４−８３．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者等は本発明に先立って、低消費電力の半導体集積回路の研究・開発に従事した。
【００１０】
図２は、本発明に先立って本発明者等によって検討された半導体集積回路の構成を示す図である。
【００１１】
図２に示す半導体集積回路は、ロジック回路(ｌｏｇｉｃ)と、スタティック型ＲＡＭ(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)と、電源スイッチＰＷＳＷ２１、ＰＷＳＷ２２とを含んでいる。スタティック型ＲＡＭ(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)は、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)と、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)と、周辺回路電源スイッチＰＥＳＷ２１、ＰＥＳＷ２２、ＰＥＳＷ２３とを含んでいる。
【００１２】
電源遮断時には、制御信号ｃｎｔ＿２１が立ち下がるので、ロジック回路(ｌｏｇｉｃ)とスタティック型ＲＡＭ(ＳＲＡＭ１)に接続された電源スイッチＰＷＳＷ２１がオフ状態となる。従って、電源ドメイン内部のローカル電源ｖｓｓｌ２１の電位が電源電位Ｖｄｄまで上昇して、ローカル電源ｖｓｓｌ２１に接続されているロジック回路(ｌｏｇｉｃ)とスタティック型ＲＡＭ(ＳＲＡＭ１)とは遮断状態とされる。従って、ローカル電源ｖｓｓｌ２１に接続されたスタティック型ＲＡＭ(ＳＲＡＭ１)の格納データは、全て破棄される。従って、保存される必要が有るデータは、他のローカル電源ｖｓｓｍ２２に接続された他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)に格納され、電源遮断時にも他の電源スイッチＰＷＳＷ２２はオン状態に維持されている。その結果、他のローカル電源ｖｓｓｍ２２は接地電位Ｖｓｓに維持される。
【００１３】
一方、電源遮断時には、他のローカル電源ｖｓｓｍ２２に接続された他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)によって、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３はオフ状態に制御される一方、ソース線電位制御回路ａｒｖｓｓ＿ｃｏｎｔｒｏｌは他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２、ａｒｖｓｓ２３の電位を接地電位Ｖｓｓよりも若干高いレベルに設定する。従って、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３のオフによって、制御回路(ＲＳＣＮＴ)とワードドライバ等の一部の回路以外の周辺回路(ｐｅｒｉｐｈｅｒａｌ)のリーク電流が遮断されることが可能となる。また更に、セルアレーソース線ａｒｖｓｓ２２、ａｒｖｓｓ２３の接地電位Ｖｓｓよりも若干高いレベルの電位によって、他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度に、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減されることが可能となる。
【００１４】
図３は、図２に示した本発明に先立って本発明者等により検討された半導体集積回路の他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【００１５】
図３には、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)とが示されるとともに、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と周辺回路電源スイッチＰＥＳＷとが示されている。図３に示したように、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)は、セルアレーソース線ａｒｖｓｓと接地電位Ｖｓｓとの間に並列接続された電源スイッチＳＷ１と抵抗ＲＮ１とダイオード接続ＭＯＳトランジスタＭＮ１を含んでいる。制御信号ｒｓの立ち下りに応答して周辺回路電源スイッチＰＥＳＷがオフ状態となって、制御回路(ＲＳＣＮＴ)とワードドライバ以外の周辺回路(ｐｅｒｉｐｈｅｒａｌ)のリーク電流が遮断される一方、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の電源スイッチＳＷ１もオフ状態となる。その結果、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の抵抗ＲＮ１とダイオード接続ＭＯＳトランジスタＭＮ１との電流パスによって、セルアレーソース線ａｒｖｓｓの電位は接地電位Ｖｓｓよりも若干高いレベルの電位に設定され、他のスタティック型ＲＡＭ(ＳＲＡＭ２３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度に、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減される。
【００１６】
図４は、図２に示した本発明に先立って本発明者等により検討された半導体集積回路の他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の各部の動作波形を示す図である。
【００１７】
制御信号ｒｓ２１、２２、２３が立ち上がると制御信号ｒｓｂ２１、２２、２３が立ち下がるので、周辺回路電源スイッチＰＥＳＷ２１、２２、２３がオフ状態になる。このように周辺回路電源スイッチＰＥＳＷ２１、２２、２３がオフ状態になることで、各ＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)から接地電位Ｖｓｓへの電流パスが遮断され、ＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)のローカル電源線ｖｓｓｐ２１、２２、２３の電位は電源電圧Ｖｄｄまたはその付近まで上昇する。ただし、周辺回路電源スイッチＰＥＳＷ２１、２２、２３を制御する制御信号ｒｓｂ２１、ｒｓｂ２２、ｒｓｂ２３を生成する制御回路(ｒｓｃｎｔ、ＲＳＣＮＴ)は、ローレベル信号を出力する必要があるため、ローカル電源線ｖｓｓｐ２１、２２、２３ではなく、他のローカル電源ｖｓｓｌ２１、ｖｓｓｍ２２に直接接続される。また、その他に、ワードドライバのようにローレベル信号を出力する必要のある回路は同様に他のローカル電源ｖｓｓｌ２１、ｖｓｓｍ２２に直接接続される。また、制御信号ｒｓｂ２１、２２、２３が立ち下ることで、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)によって、セルアレーソース線ａｒｖｓｓ２１、２２、２３の電圧が上昇する。ただし、ＳＲＡＭ１、２、３のセルアレーｃｅｌｌ＿ａｒｒａｙの保持データが破壊されない程度の電圧レベルまで(例えば数百ミリボルト)、上昇される。これによって、ＳＲＡＭ１、２、３の保持データを保持しながら、ＳＲＡＭ１、２、３のリーク電流を削減することが可能となる。
【００１８】
更に、論理回路部分のロジック回路(ｌｏｇｉｃ)が動作する必要がない場合には、制御信号ｃｎｔ２１がロー状態になることで、電源スイッチＰＷＳＷ２１がオフ状態となり、ロジック回路(ｌｏｇｉｃ)の電源が遮断される。その結果、ロジック回路(ｌｏｇｉｃ)のローカル電源線ｖｓｓｌ２１は、電源電圧Ｖｄｄまたはその付近まで上昇する。この時に、ローカル電源線ｖｓｓｌ２１に接続されたスタティック型ＲＡＭ(ＳＲＡＭ１)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１も電源電圧Ｖｄｄまたはその付近まで上昇するため、スタティック型ＲＡＭ(ＳＲＡＭ１)は保持データを保持することができない。
【００１９】
更に消費電力を削減するために制御信号ｃｎｔ２２がロー状態と設定されることで、ディープスタンバイ状態とされる。他のスタティック型ＲＡＭ(ＳＲＡＭ２、３)に接続された電源スイッチＰＷＳＷ２２がオフ状態となって、他のローカル電源ｖｓｓｍ２２も電源電圧Ｖｄｄまたはその付近まで上昇する。その結果、他のスタティック型ＲＡＭ(ＳＲＡＭ２、３)のリーク電流を削減することが可能となる。
【００２０】
以上で説明したように、図２乃至図４に示した制御方式によって、システムオンチップ(ＳｏＣ)のように複数のＳＲＡＭモジュールを内蔵する半導体集積回路の消費電流を削減することが可能となる。しかし、図４に示した制御方式によれば、複数のＳＲＡＭモジュールは、一括してディープスタンバイ状態とされる。本発明者等が検討したところ、システムオンチップ(ＳｏＣ)のような半導体集積回路では、複数のＳＲＡＭモジュールでのディープスタンバイ状態の保持データ量は動作状態や動作プログラムによって大きく異なることが判明した。それに対して、図４に示した制御方式は、ディープスタンバイ状態の保持データ量の変化に対応することが不可能であることが、本発明者等による検討によって明らかとされた。
【００２１】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００２２】
従って、本発明の目的とするところは、スタンバイ状態の保持データ量の変化に対応することが可能な半導体集積回路を提供することにある。
【００２３】
また、本発明の他の目的とするところは、半導体集積回路のチップ面積を低減することにある。
【００２４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２５】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２６】
すなわち、本発明の代表的な実施の形態は、ロジック回路(ｌｏｇｉｃ)と、前記ロジック回路に関係するデータを格納可能な複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)とを具備する半導体集積回路である。
【００２７】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)は、前記ロジック回路(ｌｏｇｉｃ)と独立に電源制御が可能とされる。
【００２８】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の間で、独立した電源制御が可能とされることを特徴とするものである(図５、図１１参照)。
【００２９】
具体的には、前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の各ＳＲＡＭモジュールの電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の一方の端子(ａｒｖｓｓ)と他方の端子(ｖｓｓｍ)は前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源線(ｖｓｓｍ)とにそれぞれ接続される。
【００３０】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のＳＲＡＭモジュールのローカル電源線(ｖｓｓｍ)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の他方のＳＲＡＭモジュールのローカル電源線(ｖｓｓｍ)は、共有ローカル電源線(ｖｓｓｍ２２)によって共有されている。
【００３１】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記一方のＳＲＡＭモジュールの電源スイッチ(ＰＷＳＷ２２)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記他方のＳＲＡＭモジュールの電源スイッチ(ＰＷＳＷ２３)とは、前記共有ローカル電源線(ｖｓｓｍ２２)に共通に接続されていることを特徴とするものである(図１１参照)。
【発明の効果】
【００３２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３３】
すなわち、本発明によれば、スタンバイ状態の保持データ量の変化に対応することが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明の実施の形態１乃至実施の形態２３のいずれかによる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)を内蔵する本発明の実施の形態２４による半導体集積回路の構成の一例を示す図である。
【図２】図２は、本発明に先立って本発明者等によって検討された半導体集積回路の構成を示す図である。
【図３】図３は、図２に示した本発明に先立って本発明者等により検討された半導体集積回路の他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【図４】図４は、図２に示した本発明に先立って本発明者等により検討された半導体集積回路の他のスタティック型ＲＡＭ(ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の各部の動作波形を示す図である。
【図５】図５は、本発明の実施の形態１による半導体集積回路の構成を示す図である。
【図６】図６は、図５に示した本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【図７】図７は、図５に示す本発明の実施の形態１による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュールのソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【図９】図９は、図５に示す本発明の実施の形態１による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の他の構成を示す図である。
【図１０】図１０は、図５に示す本発明の実施の形態１による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のチップレイアウトの構成を示す図である。
【図１１】図１１は、本発明の実施の形態２による半導体集積回路の構成を示す図である。
【図１２】図１２は、図５に示した本発明の実施の形態１による半導体集積回路または図１１に示した本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の構成を示す図である。
【図１３】図１３は、図５に示した本発明の実施の形態１による半導体集積回路または図１１に示した本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【図１４】図１４は、本発明の実施の形態３による半導体集積回路の構成を示す図である。
【図１５】図１５は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の構成を示す図である。
【図１６】図１６は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【図１７】図１７は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【図１８】図１８は、本発明の実施の形態４による半導体集積回路の構成を示す図である。
【図１９】図１９は、本発明の実施の形態５による半導体集積回路の構成を示す図である。
【図２０】図２０は、本発明の実施の形態６による半導体集積回路の構成を示す図である。
【図２１】図２１は、本発明の実施の形態７による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２２】図２２は、本発明の実施の形態８による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２３】図２３は、本発明の実施の形態９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２４】図２４は、本発明の実施の形態１０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２５】図２５は、本発明の実施の形態１１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２６】図２６は、本発明の実施の形態１２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２７】図２７は、本発明の実施の形態１３による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２８】図２８は、本発明の実施の形態１４による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図２９】図２９は、本発明の実施の形態１５による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３０】図３０は、本発明の実施の形態１６による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３１】図３１は、本発明の実施の形態１７による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３２】図３２は、本発明の実施の形態１８による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３３】図３３は、本発明の実施の形態１９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３４】図３４は、本発明の実施の形態２０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３５】図３５は、本発明の実施の形態２１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３６】図３６は、本発明の実施の形態２２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【図３７】図３７は、本発明の実施の形態２３による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【発明を実施するための形態】
【００３５】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３６】
〔１〕本発明の代表的な実施の形態は、ロジック回路(ｌｏｇｉｃ)と、前記ロジック回路に関係するデータを格納可能な複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)とを具備する半導体集積回路である。
【００３７】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)は、前記ロジック回路(ｌｏｇｉｃ)と独立に電源制御が可能とされる。
【００３８】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の間で、独立した電源制御が可能とされることを特徴とするものである(図５、図１１参照)。
【００３９】
前記実施の形態によれば、スタンバイ状態の保持データ量の変化に対応することができる。
【００４０】
好適な実施の形態による半導体集積回路は、前記ロジック回路(ｌｏｇｉｃ)と共通に電源制御が可能とされる他のＳＲＡＭモジュール(ＳＲＡＭ１)を更に具備するものである。
【００４１】
前記ロジック回路(ｌｏｇｉｃ)と前記他のＳＲＡＭモジュール(ＳＲＡＭ１)は、共通に電源遮断状態に制御可能とされたものである。
【００４２】
前記ロジック回路(ｌｏｇｉｃ)と前記他のＳＲＡＭモジュール(ＳＲＡＭ１)とが共通に前記電源遮断状態に制御される前に、前記他のＳＲＡＭモジュール(ＳＲＡＭ１)のデータは前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の少なくとも一方のＳＲＡＭモジュールに退避可能とされたことを特徴とするものである(図５、図１１参照)。
【００４３】
他の好適な実施の形態による半導体集積回路は、複数の電源スイッチ(ＰＷＳＷ２１、２２、２３)を更に具備するものである。
【００４４】
前記他のＳＲＡＭモジュール(ＳＲＡＭ１)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の各ＳＲＡＭモジュールと前記複数の電源スイッチ(ＰＷＳＷ２１、２２、２３)の各電源スイッチとは、直列に接続されるものである。
【００４５】
前記複数の電源スイッチ(ＰＷＳＷ２１、２２、２３)の前記各電源スイッチがオフ状態に制御されることによって、前記各ＳＲＡＭモジュールは前記電源遮断状態に制御可能とされるものである。
【００４６】
前記複数の電源スイッチ(ＰＷＳＷ２１、２２、２３)の前記各電源スイッチがオン状態に制御されることによって、前記各ＳＲＡＭモジュールはアクティブ状態とスタンバイ状態とに制御可能とされることを特徴とするものである(図５、図１１参照)。
【００４７】
より好適な実施の形態によれば、前記各ＳＲＡＭモジュールは、周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)と電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)とを含む。
【００４８】
前記各ＳＲＡＭモジュールで、前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)と前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)とは直列接続され、前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)と前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)との直列接続と前記周辺回路(ｐｅｒｉｐｈｅｒａｌ)とは並列接続されたことを特徴とするものである。
【００４９】
他のより好適な実施の形態によれば、前記アクティブ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の一方の端子(ａｒｖｓｓ)と他方の端子(ｖｓｓｍ)との間の端子間電圧(ａｒｖｓｓ−ｖｓｓｍ)が低電圧の状態に制御され、電源電圧(Ｖｄｄ−Ｖｓｓ)が前記周辺回路(ｐｅｒｉｐｈｅｒａｌ)に供給される一方、前記電源電圧(Ｖｄｄ−Ｖｓｓ)が前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)に前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)によって供給されるものである。
【００５０】
前記スタンバイ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の前記端子間電圧(ａｒｖｓｓ−ｖｓｓｍ)が前記低電圧より高い高電圧の状態に制御され、前記電源電圧(Ｖｄｄ−Ｖｓｓ)の前記周辺回路(ｐｅｒｉｐｈｅｒａｌ)への供給が停止され、前記電源電圧(Ｖｄｄ−Ｖｓｓ)より低い動作電圧が前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)に前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)によって供給されることを特徴とするものである。
【００５１】
具体的な実施の形態では、前記各ＳＲＡＭモジュールの前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の前記一方の端子(ａｒｖｓｓ)と前記他方の端子(ｖｓｓｍ)は前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源線(ｖｓｓｍ)とにそれぞれ接続される。
【００５２】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のＳＲＡＭモジュールのローカル電源線(ｖｓｓｍ)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の他方のＳＲＡＭモジュールのローカル電源線(ｖｓｓｍ)は、共有ローカル電源線(ｖｓｓｍ２２)によって共有されている。
【００５３】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記一方のＳＲＡＭモジュールの電源スイッチ(ＰＷＳＷ２２)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記他方のＳＲＡＭモジュールの電源スイッチ(ＰＷＳＷ２３)とは、前記共有ローカル電源線(ｖｓｓｍ２２)に共通に接続されていることを特徴とするものである(図１１参照)。
【００５４】
より具体的な実施の形態では、前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記一方のＳＲＡＭモジュールの前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルと、前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の前記他方のＳＲＡＭモジュールの前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルとは、共通のＰウェルで形成されたことを特徴とするものである(図１１参照)。
【００５５】
他のより具体的な実施の形態では、前記各ＳＲＡＭモジュールの前記電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の前記一方の端子(ａｒｖｓｓ)と前記他方の端子(ｖｓｓｍ)との間には、前記端子間電圧(ａｒｖｓｓ−ｖｓｓｍ)を前記高電圧の状態とする電圧降下素子(ＲＮ１、ＭＮ１)と前記端子間電圧(ａｒｖｓｓ−ｖｓｓｍ)を前記低電圧の状態とする制御スイッチ(ＳＷ１)とが接続されたことを特徴とするものである(図３参照)。
【００５６】
異なったより具体的な実施の形態では、前記各ＳＲＡＭモジュールの前記セルアレー(ｃｅｌｌ＿ａｒｒａｙ)は、１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)と１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)と１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)を含む複数のＳＲＡＭメモリセル(ＭＣ)を有することを特徴とするものである(図１２参照)。
【００５７】
最も具体的な実施の形態による半導体集積回路は、複数のデータ処理ユニット(ＣＰＵ１、ＣＰＵ２、Ｖｉｄｅｏ、Ａｕｄｉｏ)を具備するものである。
【００５８】
前記複数のデータ処理ユニットの各データ処理ユニットは、前記ロジック回路(ｌｏｇｉｃ)と前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)とを有することを特徴とするものである(図１参照)。
【００５９】
〔２〕本発明の別の観点の代表的な実施の形態は、ロジック回路(ｌｏｇｉｃ)と、前記ロジック回路に関係するデータを格納可能な複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)とを具備する半導体集積回路の動作方法である。この動作方法は、下記のステップを有することをと特徴とするものである(図５、図１１参照)。
【００６０】
前記ロジック回路(ｌｏｇｉｃ)を、前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)と独立に電源制御を可能とするステップ。
【００６１】
前記複数のＳＲＡＭモジュール(ＳＲＡＭ２、３)の間で、独立した電源制御を可能とするステップ。
【００６２】
前記実施の形態によれば、スタンバイ状態の保持データ量の変化に対応することができる。
【００６３】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６４】
［実施の形態１］
《実施の形態１の半導体集積回路の構成》
図５は、本発明の実施の形態１による半導体集積回路の構成を示す図である。
【００６５】
図５に示す本発明の実施の形態１による半導体集積回路が、図２に示した本発明に先立って本発明者等によって検討された半導体集積回路と相違するのは、次の点である。
【００６６】
すなわち、図５に示す本発明の実施の形態１による半導体集積回路では、ＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源ｖｓｓｍ２２と接地電位Ｖｓｓとの間には電源スイッチＰＷＳＷ２２が接続され、この電源スイッチＰＷＳＷ２２の制御ゲートには制御信号ｃｎｔ２２が供給され、ＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源ｖｓｓｍ２３と接地電位Ｖｓｓとの間には電源スイッチＰＷＳＷ２３が接続され、この電源スイッチＰＷＳＷ２３の制御ゲートには制御信号ｃｎｔ２３が供給される。
【００６７】
図５に示す本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ２)の内部では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)とローカル電源ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＷＳ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源ｖｓｓｍ２２の間にソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ) が接続される。周辺回路電源スイッチＰＥＷＳ２２の制御ゲートとソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の制御入力端子に、周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)の制御信号ｒｓｂ２２が供給される。
【００６８】
図５に示す本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ３)の内部では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)とローカル電源ｖｓｓｍ２３の間に周辺回路電源スイッチＰＥＷＳ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源ｖｓｓｍ２３との間にソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ) が接続される。周辺回路電源スイッチＰＥＷＳ２３の制御ゲートとソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の制御入力端子に、周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)の制御信号ｒｓｂ２３が供給される。
【００６９】
図５に示す本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１)の内部では、図２に示した半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１)と同様に、周辺回路(ｐｅｒｉｐｈｅｒａｌ)とローカル電源ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＷＳ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源ｖｓｓｌ２１の間にソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ) が接続される。周辺回路電源スイッチＰＥＷＳ２１の制御ゲートとソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の制御入力端子には、周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)の制御信号ｒｓｂ２１が供給される。
【００７０】
図５に示した本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源ｖｓｓｌ２１は、図２に示した半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１)と同様に、ロジック回路(ｌｏｇｉｃ)とともに電源スイッチＰＷＳＷ２１に接続されている。
【００７１】
図６は、図５に示した本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３)のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【００７２】
図６には、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)とが示されるとともに、電源スイッチＰＷＳＷが示されている。図６に示したようにソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)は、セルアレーソース線ａｒｖｓｓとローカル電源ｖｓｓｍとの間に並列接続された電源スイッチＮＳＷと抵抗ＲＥＳＩとダイオード接続ＭＯＳトランジスタＤＩＯＤを含んでいる。
【００７３】
《アクティブ状態》
図５に示す本発明の実施の形態１による半導体集積回路で、３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のいずれかのＳＲＡＭモジュールに書き込み動作もしくは読み出し動作を実行する際に、３つの制御信号ｃｎｔ２１、ｃｎｔ２２、ｃｎｔ２３のいずれかをハイレベルに設定すると同時に、３つの制御信号ｒｓｂ２１、ｒｓｂ２２、ｒｓｂ２３のいずれかをハイレベルに設定する。
【００７４】
アクティブ状態とされたＳＲＡＭモジュールでは、制御信号ｃｎｔによって電源スイッチＰＷＳＷがオン状態となって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)の制御信号ｒｓｂの立ち上りに応答して、周辺回路電源スイッチＰＥＳＷがオン状態となって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)が活性化される一方、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の電源スイッチＮＳＷもオン状態となる。従って、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)によって、セルアレーソース線ａｒｖｓｓの電位は接地電位Ｖｓｓに設定され、アクティブ状態とされたＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の書き込み動作もしくは読み出し動作の実行が可能となる。
【００７５】
《ディープスタンバイ状態》
図５に示す本発明の実施の形態１による半導体集積回路で、制御信号ｃｎｔ２１をローレベルに設定することによって電源スイッチＰＷＳＷ２１はオフ状態となるので、ロジック回路(ｌｏｇｉｃ)とＳＲＡＭモジュール(ＳＲＡＭ１)とはディープスタンバイ状態とされる。ＳＲＡＭモジュール(ＳＲＡＭ１)のデータを保存する必要が有る場合には、ディープスタンバイ状態とされる前にＳＲＡＭモジュール(ＳＲＡＭ１)のデータは他のＳＲＡＭモジュール(ＳＲＡＭ２、ＳＲＡＭ３)に退避されるものである。また制御信号ｃｎｔ２２をローレベルに設定することによって電源スイッチＰＷＳＷ２２はオフ状態となるので、ＳＲＡＭモジュール(ＳＲＡＭ２)はディープスタンバイ状態とされる。ＳＲＡＭモジュール(ＳＲＡＭ２)のデータを保存する必要が有る場合には、ディープスタンバイ状態とされる前にＳＲＡＭモジュール(ＳＲＡＭ２)のデータは、他のＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ３)に退避される。同様に、制御信号ｃｎｔ２３をローレベルに設定することによって電源スイッチＰＷＳＷ２３はオフ状態となるので、ＳＲＡＭモジュール(ＳＲＡＭ３)はディープスタンバイ状態とされる。ＳＲＡＭモジュール(ＳＲＡＭ３)のデータを保存する必要が有る場合には、ディープスタンバイ状態とされる以前にＳＲＡＭモジュール(ＳＲＡＭ３)のデータは、他のＳＲＡＭモジュール(ＳＲＡＭ１、ＳＲＡＭ２)に退避される。このようにして、図５に示す本発明の実施の形態１による半導体集積回路によれば、ディープスタンバイ状態の保持データ量を変化することが可能となる。
【００７６】
《スタンバイ状態》
図５に示した発明の実施の形態１の半導体集積回路で、３つの制御信号ｃｎｔ２１、ｃｎｔ２２、ｃｎｔ２３をハイレベルに設定する一方、３つの制御信号ｒｓｂ２１、ｒｓｂ２２、ｒｓｂ２３のいずれかをローレベルに設定することで、３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のいずれかがスタンバイ状態に設定される。スタンバイ状態とされたＳＲＡＭモジュールでは、周辺回路(ｐｅｒｉｐｈｅｒａｌ)の制御回路(ＲＳＣＮＴ)の制御信号ｒｓｂの立ち下りに応答して、周辺回路電源スイッチＰＥＳＷがオフ状態となって、制御回路(ＲＳＣＮＴ)以外の周辺回路(ｐｅｒｉｐｈｅｒａｌ)のリーク電流が遮断される一方、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の電源スイッチＮＳＷもオフ状態となる。従って、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の抵抗ＲＥＳＩとダイオード接続ＭＯＳトランジスタＤＩＯＤの電流パスによって、セルアレーソース線ａｒｖｓｓの電位は接地電位Ｖｓｓよりも若干高いレベルの電位に設定され、スタンバイ状態とされたＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度に、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減される。
【００７７】
《ＳＲＡＭモジュールの構成》
図７は、図５に示す本発明の実施の形態１による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の構成を示す図である。
【００７８】
図７に示すＳＲＡＭモジュールは、セルアレイ(ＡＲＲＡＹ＿ＢＩＴ［１］…ＡＲＲＡＹ＿ＢＩＴ［ｎ］)と、ソース線電位制御回路(ＡＲＶＳＳ＿ＣＮＴ［１］…ＡＲＶＳＳ＿ＣＮＴ［ｎ］)の他に、制御回路から構成されるコントロールユニット(ＣＯＮＴＲＯＬ)、ワード線を駆動するワードドライバ(ＷＯＲＤ＿ＤＲＩＶＥＲ)、データの入出力を行うＩ／Ｏユニット(ＩＯ［１］…ＩＯ［ｎ］)、電源スイッチ(ＰＷＳＷ［１］…ＰＷＳＷ［ｎ］)を含んでいる。
【００７９】
セルアレイ(ＡＲＲＡＹ＿ＢＩＴ［１］、…、ＡＲＲＡＹ＿ＢＩＴ［ｎ］)は、複数のワード線ｗｌ［１］…ｗｌ［ｍ］と複数の相補ビット線対ｂｂ［１］、ｂｔ［１］、ｂｂ［２］、ｂｔ［２］とに接続された複数のメモリセル(ＭＣ)を含んでいる。ワードドライバ(ＷＯＲＤ＿ＤＲＩＶＥＲ)は、複数のワード線ｗｌ［１］…ｗｌ［ｍ］と接続された複数のＣＭＯＳインバータを含んでいる。Ｉ／Ｏユニット(ＩＯ［１］…ＩＯ［ｎ］)は、複数の相補ビット線対ｂｂ［１］、ｂｔ［１］、ｂｂ［２］、ｂｔ［２］と接続された複数のセレクタ(ＳＥＬＥＣＴＯＲ)と複数のセンスアンプ(ＳＡ)とを含んでいる。ソース線電位制御回路(ＡＲＶＳＳ＿ＣＮＴ［１］…ＡＲＶＳＳ＿ＣＮＴ［ｎ］)は、図６と同様に、セルアレーソース線ａｒｖｓｓとローカル電源ｖｓｓｍとの間に並列接続された電源スイッチＮＳＷと抵抗ＲＥＳＩとダイオード接続ＭＯＳトランジスタＤＩＯＤとを含んでいる。コントロールユニット(ＣＯＮＴＲＯＬ)は、アドレス信号ａ［１］…ａ［ｋ］に応答して、ワードドライバ(ＷＯＲＤ＿ＤＲＩＶＥＲ)の複数のＣＭＯＳインバータとＩ／Ｏユニット(ＩＯ［１］…ＩＯ［ｎ］)の複数のセレクタ(ＳＥＬＥＣＴＯＲ)を駆動するデコーダ(ＤＥＣＯＤＥＲ)とを含んでいる。コントロールユニット(ＣＯＮＴＲＯＬ)は、ソース線電位制御回路(ＡＲＶＳＳ＿ＣＮＴ［１］…ＡＲＶＳＳ＿ＣＮＴ［ｎ］)の電源スイッチＮＳＷの制御ゲートに供給される制御信号ｒｓｂ１を生成するＣＭＯＳインバータと電源スイッチ(ＰＷＳＷ［１］…ＰＷＳＷ［ｎ］) の制御ゲートに供給される制御信号ｃｎｔを生成するＣＭＯＳインバータとを含んでいる。
【００８０】
システムオンチップ(ＳｏＣ)のような半導体集積回路においては、ユーザーの種々の要求に対応するために、ＳＲＡＭの要素部品の様々な組み合わせが可能なコンパイルドラム(ＣＲＡＭ)が使用される。図７に示したコンパイルドラム(ＣＲＡＭ)においては、ソース線電位制御回路(ＡＲＶＳＳ＿ＣＮＴ［１］…ＡＲＶＳＳ＿ＣＮＴ［ｎ］)と電源スイッチ(ＰＷＳＷ［１］…ＰＷＳＷ［ｎ］)がビット単位(［１］…［ｎ］)で配置されている。従って、図７に示すコンパイルドラム(ＣＲＡＭ)では、ユーザーの要求に対応するためのビット数の変化に応じて、メモリセル(ＭＣ)のカラムの数とＩ／Ｏユニット(ＩＯ［１］…ＩＯ［ｎ］)の数を変更することで容易に対応することが可能となる。すなわち、図７のコンパイルドラム(ＣＲＡＭ)では、ソース線電位制御回路(ＡＲＶＳＳ＿ＣＮＴ［１］…ＡＲＶＳＳ＿ＣＮＴ［ｎ］)と電源スイッチ(ＰＷＳＷ［１］…ＰＷＳＷ［ｎ］)がビット単位(［１］…［ｎ］)で配置されているので、コンパイルドラム(ＣＲＡＭ)のビット数が変化した場合にも、トータルメモリセル数の増減に自動的に対応してソース線電位制御回路の数と電源スイッチの数とが増減するので、セルアレーソース線ａｒｖｓｓの電位を適切に保つことが可能となる。
【００８１】
図７に示したコンパイルドラム(ＣＲＡＭ)では、一つのＩ／Ｏ線(ｑ［１］…ｑ［ｎ］)を２本のメモリセルカラムで共有するツーカラムマルチプレックスの方式を採用している。もちろん、カラムマルチプレックスの数は、任意の数とすることが可能である。
【００８２】
図８は、図７に示した本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュールのソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の構成を示す図である。
【００８３】
図８に示したソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)は、セルアレーソース線ａｒｖｓｓとローカル電源ｖｓｓｍとの間に接続された抵抗ＲＥＳＩと、ＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷと、制御ＰＭＯＳトランジスタＭＰＧと、制御ＮＭＯＳトランジスタＭＮＧとを含んでいる。ＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷのドレイン・ソース経路は、セルアレーソース線ａｒｖｓｓとローカル電源ｖｓｓｍとの間に接続され、制御ＰＭＯＳトランジスタＭＰＧのソースとゲートとドレインとはそれぞれ電源電圧ｇｃｎｔとスタンバイ信号端子ｒｓとＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷのゲートに接続され、制御ＮＭＯＳトランジスタＭＮＧのドレインとソースとゲートはそれぞれセルアレーソース線ａｒｖｓｓとＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷのゲートとスタンバイ信号端子ｒｓとに接続されている。回路の動作時には、スタンバイ信号端子ｒｓの低レベル信号に応答して、制御ＰＭＯＳトランジスタＭＰＧと制御ＮＭＯＳトランジスタＭＮＧとＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷとがそれぞれオン状態とオフ状態とオン状態となって、セルアレーソース線ａｒｖｓｓがローカル電源ｖｓｓｍに低インピーダンスで接続されるので、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)が通常の動作を実行する。待機時には、スタンバイ信号端子ｒｓの高レベル信号に応答して、制御ＰＭＯＳトランジスタＭＰＧと制御ＮＭＯＳトランジスタＭＮＧがそれぞれオフ状態とオン状態となり、ＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷはセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のリーク電流をバイアス電流としてＭＯＳダイオードのように動作してセルアレーソース線ａｒｖｓｓの電位をローカル電源ｖｓｓｍより高い一定電位に保持して、スタンバイ時のリーク電流が低減される。
【００８４】
図９は、図５に示す本発明の実施の形態１による半導体集積回路のＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の他の構成を示す図である。
【００８５】
図９に示すＳＲＡＭモジュールは、図７に示したＳＲＡＭモジュールと相違するのは、図９に示すＳＲＡＭモジュールのソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)が、図６の回路構成ではなく、図８の回路構成を採用していることである。また、図９に示すＳＲＡＭモジュールでは、複数のソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)中の複数のＮＭＯＳスイッチングトランジスタＭＤＩＯＤ＿ＳＷを駆動する１個の制御ＰＭＯＳトランジスタＭＰＧと１個の制御ＮＭＯＳトランジスタＭＮＧとが、コントロールユニット(ＣＯＮＴＲＯＬ)の内部に一箇所に配置されていることである。
【００８６】
以上のように、図５乃至図９を参照して説明した本発明の実施の形態１による半導体集積回路によれば、第１のＳＲＡＭモジュール(ＳＲＡＭ１)に接続された第１の電源スイッチＰＷＳＷ２１をローレベルの第１の制御信号ｃｎｔ２１によりオフ状態に制御することで、第１のローカル電源線ｖｓｓｌ２１がハイレベルとなり、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とがディープスタンバイ状態とされる。この状態で、第２のＳＲＡＭモジュール(ＳＲＡＭ２)に接続された第２の電源スイッチＰＷＳＷ２２をハイレベルの第２の制御信号ｃｎｔ２２によりオン状態に制御することで、第２のローカル電源線ｖｓｓｍ２２がローレベルとなり、第２のＳＲＡＭモジュール(ＳＲＡＭ２)は制御信号ｒｓｂ２２によってアクティブ状態またはスタンバイ状態とされることが可能である。また、この状態で、第３のＳＲＡＭモジュール(ＳＲＡＭ３)に接続された第３の電源スイッチＰＷＳＷ２３をハイレベルの第３の制御信号ｃｎｔ２３によりオン状態に制御することで、第３のローカル電源線ｖｓｓｍ２３がローレベルとなって、第３のＳＲＡＭモジュール(ＳＲＡＭ３)は制御信号ｒｓｂ２３によってアクティブ状態またはスタンバイ状態とされることが可能である。従って、図５乃至図９を参照して説明した本発明の実施の形態１による半導体集積回路によれば、ディープスタンバイ状態でのＳＲＡＭ保持データ量の増減の変化に対応することが可能となる。
【００８７】
また図５乃至図９で説明した本発明の実施の形態１による半導体集積回路では、電源スイッチＰＷＳＷ２１、ＰＷＳＷ２２、ＰＷＳＷ２３をＮチャンネルＭＯＳトランジスタからＰチャンネルＭＯＳトランジスタに置換して、電源スイッチＰＷＳＷ２１、ＰＷＳＷ２２、ＰＷＳＷ２３の接続箇所を接地電位Ｖｓｓ側から電源電圧Ｖｄｄ側に変更することが可能である。その際にローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２、ｖｓｓｍ２３も、接地電位Ｖｓｓ側から電源電圧Ｖｄｄ側のローカル電源線ｖｄｄｌ２１、ｖｄｄｍ２２、ｖｄｄｍ２３に変更される。更に周辺回路電源スイッチＰＥＳＷ２１、ＰＥＳＷ２２、ＰＥＳＷ２３もＮチャンネルＭＯＳトランジスタからＰチャンネルＭＯＳトランジスタに置換され、周辺回路電源スイッチＰＥＳＷ２１、ＰＥＳＷ２２、ＰＥＳＷ２３の接続箇所も電源電圧Ｖｄｄ側のローカル電源線ｖｄｄｌ２１、ｖｄｄｍ２２、ｖｄｄｍ２３と周辺回路(ｐｅｒｉｐｈｅｒａｌ)との間に変更される。また、ソース線電位制御回路(ａｒｖｓｓ＿ｃｏｎｔｒｏｌ)の接続箇所も電源電圧Ｖｄｄ側のローカル電源線ｖｄｄｌ２１、ｖｄｄｍ２２、ｖｄｄｍ２３とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)との間に変更される。
【００８８】
しかし、図５乃至図９で説明した本発明の実施の形態１による半導体集積回路では、第１のＳＲＡＭモジュール(ＳＲＡＭ１)には第１の電源スイッチＰＷＳＷ２１が専用的に使用され、第２のＳＲＡＭモジュール(ＳＲＡＭ２)には第２の電源スイッチＰＷＳＷ２２が専用的に使用され、第３のＳＲＡＭモジュール(ＳＲＡＭ３)には第３の電源スイッチＰＷＳＷ２３が専用的に使用され、第１のローカル電源線ｖｓｓｌ２１と第２のローカル電源線ｖｓｓｍ２２と第３のローカル電源線ｖｓｓｍ２３とが相互に電気的に分離される必要がある。３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに対して３つの電源スイッチＰＷＳＷ２１、ＰＷＳＷ２２、ＰＷＳＷ２３の各電源スイッチが専用的に使用されるので、各電源スイッチの素子サイズは各ＳＲＡＭモジュールの動作電流に対応して設定される必要が有る。また、第１のローカル電源線ｖｓｓｌ２１と第２のローカル電源線ｖｓｓｍ２２と第３のローカル電源線ｖｓｓｍ２３が相互に電気的に分離される必要があることから、３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの複数のＮチャンネルＭＯＳトランジスタが形成される各Ｐウェル領域は、相互に電気的に分離される必要がある。
【００８９】
《実施の形態１のチップレイアウト》
図１０は、図５に示す本発明の実施の形態１による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のチップレイアウトの構成を示す図である。
【００９０】
図１０に示すように、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のための第１のローカル電源線ｖｓｓｌ２１と、第２のＳＲＡＭモジュール(ＳＲＡＭ２)のための第２のローカル電源線ｖｓｓｍ２２と、第３のＳＲＡＭモジュール(ＳＲＡＭ３)のための第３のローカル電源線ｖｓｓｍ２３が相互に電気的に分離されている。第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓとの間には、第１のＳＲＡＭモジュール(ＳＲＡＭ１)とロジック回路(ｌｏｇｉｃ)とに専用的に使用される第１の電源スイッチＰＷＳＷ２１が接続される。第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間には第２のＳＲＡＭモジュール(ＳＲＡＭ２)に専用的に使用される第２の電源スイッチＰＷＳＷ２２が接続される一方、第３のローカル電源線ｖｓｓｍ２３と接地電位Ｖｓｓの間には第３のＳＲＡＭモジュール(ＳＲＡＭ３)に専用的に使用される第３の電源スイッチＰＷＳＷ２３が接続される。
【００９１】
第１の電源スイッチＰＷＳＷ２１を構成するための複数のＮチャンネルＭＯＳトランジスタは第１の電源スイッチ領域ＰＷＳＷ＿ＡＲＥＡ１に形成され、第２の電源スイッチＰＷＳＷ２２を構成するための複数のＮチャンネルＭＯＳトランジスタは第２の電源スイッチ領域ＰＷＳＷ＿ＡＲＥＡ２に形成され、第３の電源スイッチＰＷＳＷ２３を構成するための複数のＮチャンネルＭＯＳトランジスタは第３の電源スイッチ領域ＰＷＳＷ＿ＡＲＥＡ３に形成される。
【００９２】
第１のローカル電源線ｖｓｓｌ２１に接続されるロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)の複数のＮチャンネルＭＯＳトランジスタは第１のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ１に形成され、第２のローカル電源線ｖｓｓｍ２２に接続される第２のＳＲＡＭモジュール(ＳＲＡＭ２)の複数のＮチャンネルＭＯＳトランジスタは第２のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ２に形成され、第３のローカル電源線ｖｓｓｍ２３に接続される第３のＳＲＡＭモジュール(ＳＲＡＭ３)の複数のＮチャンネルＭＯＳトランジスタは第３のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ３に形成される。図１０に示すように、半導体集積回路の半導体チップの主表面で、第１のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ１と第２のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ２とは最小限の分離スペースｗｓｐａｃｅを有するＮ型領域によって電気的に分離される必要が有り、第２のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ２と第３のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ３も最小限の分離スペースｗｓｐａｃｅを有するＮ型領域によって電気的に分離される必要が有る。従って、図１０に示す本発明の実施の形態１による半導体集積回路は、半導体チップ面積が比較的大きくなると言う欠点を有するものである。
【００９３】
以上は、トリプルウェル構造の半導体集積回路の場合についてである。ダブルウェル構造の半導体集積回路の場合は、電源スイッチによる遮断が電源電圧Ｖｄｄ側となり異なる電源遮断領域のＮウェル領域はＰウェル領域によって分離される必要がある。従って、ダブルウェル構造の半導体集積回路の場合も、トリプルウェル構造の場合と同様に、半導体チップ面積が比較的大きくなると言う欠点を有するものである。
【００９４】
以下に説明する本発明の実施の形態２による半導体集積回路は、この欠点を解消するものである。
【００９５】
［実施の形態２］
《実施の形態２の半導体集積回路の構成》
図１１は、本発明の実施の形態２による半導体集積回路の構成を示す図である。
【００９６】
図１１に示す本発明の実施の形態２による半導体集積回路が、図５に示した本発明の実施の形態１による半導体集積回路と相違するのは、次の点である。
【００９７】
すなわち、図１１に示す本発明の実施の形態２による半導体集積回路では、第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【００９８】
また、図１１に示す本発明の実施の形態２による半導体集積回路では、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。更に共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。
【００９９】
第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１の間にはアクティブ電源スイッチＳＷ２１と抵抗ＲＮ２１とダイオード接続ＭＯＳトランジスタＭＮ２１とスイッチＭＳＷ２１を含むソース線電位制御回路が接続されている。抵抗ＲＮ２１とダイオード接続ＭＯＳトランジスタＭＮ２１との並列接続とスイッチＭＳＷ２１は直列接続され、スイッチＭＳＷ２１と第１の電源スイッチＰＷＳＷ２１とは直列接続されている。
【０１００】
第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２の間にはアクティブ電源スイッチＳＷ２２と抵抗ＲＮ２２とダイオード接続ＭＯＳトランジスタＭＮ２２とスイッチＭＳＷ２２を含むソース線電位制御回路が接続されている。抵抗ＲＮ２２とダイオード接続ＭＯＳトランジスタＭＮ２２との並列接続とスイッチＭＳＷ２２は直列接続され、スイッチＭＳＷ２２と第２の電源スイッチＰＷＳＷ２２とは直列接続されている。
【０１０１】
第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２の間にはアクティブ電源スイッチＳＷ２３と抵抗ＲＮ２３とダイオード接続ＭＯＳトランジスタＭＮ２３とスイッチＭＳＷ２３を含むソース線電位制御回路が接続されている。抵抗ＲＮ２３とダイオード接続ＭＯＳトランジスタＭＮ２３との並列接続とスイッチＭＳＷ２３は直列接続され、スイッチＭＳＷ２３と第３の電源スイッチＰＷＳＷ２３とは直列接続されている。
【０１０２】
ソース線電位制御回路のスイッチＭＳＷ１、２２、２３はスタンバイ時の微小なリーク電流を流すことができればよいため、スイッチサイズを小さくすることが可能であり、半導体チップ占有面積のオーバヘッドを抑制することが可能となる。
【０１０３】
《ロジックと第１のＳＲＡＭのアクティブ状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをアクティブ状態とするために制御信号ｃｎｔ２１がハイレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオン状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２１がハイレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１がオン状態となるので、第１のＳＲＡＭモジュール(ＳＲＡＭ１)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)とがアクティブ状態とされる。従って、このアクティブ状態で、ロジック回路(ｌｏｇｉｃ)が論理動作を実行することが可能となる一方、第１のＳＲＡＭモジュール(ＳＲＡＭ１)の書き込み動作もしくは読み出し動作の実行が可能となる。
【０１０４】
《ロジックと第１のＳＲＡＭのスタンバイ状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをスタンバイ状態とするために制御信号ｃｎｔ２１がハイレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオン状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は接地電位Ｖｓｓに設定される。制御信号ｒｓｂ２１がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１がオフ状態となる。更に制御信号ｒｓ２１がハイレベルに設定されて、ソース線電位制御回路のスイッチＭＳＷ２１がオン状態となる。従って、第１のＳＲＡＭモジュール(ＳＲＡＭ１)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１の電位は接地電位Ｖｓｓよりも若干高いレベルに設定されて、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減されることが可能となる。
【０１０５】
《ロジックと第１のＳＲＡＭのアレー遮断状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをアレー遮断状態とするために制御信号ｃｎｔ２１がローレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオフ状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は略電源電圧Ｖｄｄに近いレベルに設定される。また制御信号ｒｓｂ２１がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１がオフ状態となる。更に制御信号ｒｓ２１がローレベルに設定されて、ソース線電位制御回路のスイッチＭＳＷ２１がオフ状態となる。
【０１０６】
《第２と第３のＳＲＡＭのアクティブ状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)をアクティブ状態とするために制御信号ｃｎｔ２２、ｃｎｔ２３がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３がオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の少なくとも一方がハイレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の少なくとも一方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の少なくとも一方がオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の少なくとも一方の周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)とがアクティブ状態とされる。従って、このアクティブ状態のＳＲＡＭモジュールで、書き込み動作もしくは読み出し動作の実行が可能となる。
【０１０７】
《第２と第３のＳＲＡＭの一方のスタンバイ状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方をスタンバイ状態とするために制御信号ｃｎｔ２２、ｃｎｔ２３がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３がオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の一方がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の一方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の一方とがオフ状態となる。更に制御信号ｒｓ２２、ｒｓ２３の一方がハイレベルに設定されて、ソース線電位制御回路のスイッチＭＳＷ２２、ＭＳＷ２３の一方がオン状態となる。従って、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２、ａｒｖｓｓ２３の一方の電位は接地電位Ｖｓｓよりも若干高いレベルに設定されて、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減されることが可能となる。尚、この一方のスタンバイ状態では、アクティブ状態のＳＲＡＭモジュールについては、制御信号ｒｓ２２、ｒｓ２３は、ハイレベルとローレベルのいずれに設定されても問題無い。
【０１０８】
《第２と第３のＳＲＡＭの一方のアレー遮断状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のアレイを遮断するために制御信号ｃｎｔ２２、ｃｎｔ２３の一方がローレベルに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の一方もしくは両方がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の一方もしくは両方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の一方もしくは両方がオフ状態となる。更に制御信号ｒｓ２２、ｒｓ２３の一方のみがローレベルに設定されて、ソース線電位制御回路のスイッチＭＳＷ２２、ＭＳＷ２３の一方のみがオフ状態となる。アレー遮断されていないＳＲＡＭモジュールの状態は、スタンバイ状態とアクティブ状態のいずれに設定されても問題無い。
【０１０９】
《第２と第３のＳＲＡＭの両者のアレー遮断状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の両者をアレー遮断状態とするために制御信号ｒｓｂ２２、ｒｓｂ２３の両者がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の両者とアクティブ電源スイッチＳＷ２２、ＳＷ２３の両者がオフ状態となる。更に制御信号ｒｓ２２、ｒｓ２３の両者がローレベルに設定されて、ソース線電位制御回路のディープスタンバイスイッチＭＳＷ２２、ＭＳＷ２３の両者がオフ状態となる。
【０１１０】
《第２と第３のＳＲＡＭのディープスタンバイ状態》
制御信号ｃｎｔ２２、ｃｎｔ２３の両者がローレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３の両者がオフ状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は、第２と第３のＳＲＡＭモジュールのリーク電流により、電源電圧Ｖｄｄに近いレベルに設定される。
【０１１１】
《実施の形態２のチップレイアウト》
従って、図１１に示す本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のチップレイアウトを実行する際には、図１０のレイアウト図に示した第２のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ２と第３のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ３との間の最小限の分離スペースｗｓｐａｃｅを有するＮ型領域を省略することが可能となる。すなわち、図１１に示す本発明の実施の形態２による半導体集積回路では、第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有されているので、第２のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ２と第３のＰウェル領域ＷＥＬＬ＿ＡＲＥＡ３とは電気的に分離される必要が無いためである。その結果、図１１に示す本発明の実施の形態２による半導体集積回路によれば、図１０に示す本発明の実施の形態１による半導体集積回路が有していた半導体チップ面積が比較的大きくなると言う欠点を解消することが可能となるものである。
【０１１２】
更に、図１１に示した本発明の実施の形態２による半導体集積回路によれば、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有されている。従って、第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３との各素子サイズは第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)の各動作電流に対応して設定される必要はない。その結果、図１１に示した本発明の実施の形態２による半導体集積回路での第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３との各素子サイズは、図５に示した本発明の実施の形態１による半導体集積回路と比較して、小さくすることが可能となるものである。
【０１１３】
また更に、図１１に示す本発明の実施の形態２による半導体集積回路では、スイッチＭＳＷ２１、ＭＳＷ２２、ＭＳＷ２３のオン抵抗は比較的大きな値とすることができるので、これらのスイッチＭＳＷ２１、ＭＳＷ２２、ＭＳＷ２３の素子サイズを特別に大きくする必要が無い。従って、このスイッチＭＳＷ２１、ＭＳＷ２２、ＭＳＷ２３の追加による図１１に示した本発明の実施の形態２による半導体集積回路での半導体チップ面積の増大は、無視できる程度となる。尚、実施の形態１の最後の部分で説明したダブルウェル構造の半導体集積回路の場合は、半導体チップ面積の低減の効果は同様である。
【０１１４】
《メモリセル》
図１２は、図５に示した本発明の実施の形態１による半導体集積回路または図１１に示した本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の構成を示す図である。
【０１１５】
図１２に示すように複数のメモリセル(ＭＣ)の各メモリセル(ＭＣ)は、１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)と、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)と、１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)とを含んでいる。１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)のゲートとＰウェルとは、ワード線ｗｌとローカル電源ｖｓｓｍとにそれぞれ接続されている。また、１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)のソースとＰウェルとはセルアレーソース線ａｒｖｓｓとローカル電源ｖｓｓｍとにそれぞれ接続され、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のソースとＮウェルとは電源電圧Ｖｄｄに接続されている。
【０１１６】
左側の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ)のドレインと左側の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ)のドレインと右側の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＲ)のゲートと右側の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＲ)のゲートとは、メモリセル(ＭＣ)の一方の記憶ノードを構成している。メモリセル(ＭＣ)の一方の記憶ノードは、左側の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ)のソース・ドレイン経路を介して非反転ビット線ｂｔに接続されている。
【０１１７】
右側の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＲ)のドレインと右側の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＲ)のドレインと左側の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ)のゲートと左側の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ)のゲートとは、メモリセル(ＭＣ)の他方の記憶ノードを構成している。メモリセル(ＭＣ)の他方の記憶ノードは、右側の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＲ)のソース・ドレイン経路を介して反転ビット線ｂｂに接続されている。
【０１１８】
図１３は、図５に示した本発明の実施の形態１による半導体集積回路または図１１に示した本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【０１１９】
図１３に示すメモリセル(ＭＣ)が図１２に示すメモリセル(ＭＣ)と相違するのは、図１３に示すメモリセル(ＭＣ)では１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)のＰウェルと１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)のＰウェルが、図１２のメモリセル(ＭＣ)のようにローカル電源ｖｓｓｍに接続されるのではなく、セルアレーソース線ａｒｖｓｓに接続されていることである。すなわち、メモリセル(ＭＣ)のリーク成分の大きさによって、図１２に示したメモリセル(ＭＣ)よりも図１３に示したメモリセル(ＭＣ)の方がリーク電流の低減効果が大きくなるものである。具体的には、サブスレショルドリークよりも基板リークの方が支配的である場合に、図１３のメモリセル(ＭＣ)の方がリーク電流の低減の効果が大きくなるものである。
【０１２０】
［実施の形態３］
《実施の形態３の半導体集積回路の構成》
図１４は、本発明の実施の形態３による半導体集積回路の構成を示す図である。
【０１２１】
図１４に示す本発明の実施の形態３による半導体集積回路が、図１１に示す本発明の実施の形態２による半導体集積回路による半導体集積回路と相違するのは、次の点である。
【０１２２】
すなわち、最初の相違点は、図１１に示す本発明の実施の形態２による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のソース線電位制御回路のＮチャンネルＭＯＳトランジスタで構成されたスイッチＭＳＷ２１、ＭＳＷ２２、ＭＳＷ２３は、図１４に示す本発明の実施の形態３による半導体集積回路のソース線電位制御回路のＰチャンネルのＭＯＳトランジスタで構成されたスイッチＭＰＳＷ２１、ＭＰＳＷ２２、ＭＰＳＷ２３に置換されていることである。
【０１２３】
次の相違点は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ソース線電位制御回路のスイッチＭＰＳＷ２１、ＭＰＳＷ２２、ＭＰＳＷ２３の接続箇所が、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)とローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２との間から、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)と電源電圧Ｖｄｄとの間に変更されたことである。
【０１２４】
読み出し動作時のメモリセル(ＭＣ)の動作電流はビット線から接地電位Ｖｓｓ側のセルアレーソース線ａｒｖｓｓに流れる電流が支配的であり、書き込み動作時のメモリセル(ＭＣ)の動作電流はビット線の駆動によって流れる電流が支配的であり、電源電圧Ｖｄｄ側のセルアレーソース線ａｒｖｄｄに流れる電流は微小である。このために、ソース線電位制御回路のスイッチＭＰＳＷ２１、ＭＰＳＷ２２、ＭＰＳＷ２３は、スタンバイ時の微小なリーク電流を流すことができればよいため、スイッチサイズを小さくすることが可能であり、半導体チップ占有面積のオーバヘッドを抑制することが可能となる。
【０１２５】
《ロジックと第１のＳＲＡＭのアクティブ状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをアクティブ状態とするために制御信号ｃｎｔ２１がハイレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオン状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は接地電位Ｖｓｓに設定される。更に制御信号ｒｓｂ２１がハイレベルに設定され、制御信号ｒｓｐ２１がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１とスイッチＭＰＳＷ２１がオン状態となるので、第１のＳＲＡＭモジュール(ＳＲＡＭ１)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)とがアクティブ状態とされる。従って、このアクティブ状態で、ロジック回路(ｌｏｇｉｃ)が論理動作を実行することが可能となる一方、第１のＳＲＡＭモジュール(ＳＲＡＭ１)の書き込み動作もしくは読み出し動作の実行が可能となる。
【０１２６】
尚、第１のＳＲＡＭモジュール(ＳＲＡＭ１)の書き込み動作を実行する際に、制御信号ｒｓｐ２１をハイレベルの方向に変化させスイッチＭＰＳＷ２１の導通度を低下して第１のＳＲＡＭモジュール(ＳＲＡＭ１)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の旧データの保持機能を低下するライトアシストを実行することが可能である。
【０１２７】
《ロジックと第１のＳＲＡＭのスタンバイ状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをスタンバイ状態とするために制御信号ｃｎｔ２１がハイレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオン状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は接地電位Ｖｓｓに設定される。制御信号ｒｓｂ２１がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１がオフ状態となる。更に、制御信号ｒｓｐ２１がローレベルに設定されて、ソース線電位制御回路のスイッチＭＰＳＷ２１がオン状態となる。従って、第１のＳＲＡＭモジュール(ＳＲＡＭ１)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の一方のセルアレーソース線ａｒｖｓｓ２１の電位は接地電位Ｖｓｓより若干高いレベルに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０１２８】
《ロジックと第１のＳＲＡＭのディープスタンバイ状態》
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とをディープスタンバイ状態とするために制御信号ｃｎｔ２１がローレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオフ状態となるので、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)が接続された第１のローカル電源線ｖｓｓｌ２１の電位は略電源電圧Ｖｄｄに近いレベルに設定され、第１のＳＲＡＭモジュール(ＳＲＡＭ１)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のメモリセル(ＭＣ)のリーク電流が略ゼロに低減されることが可能となる。
【０１２９】
《第２と第３のＳＲＡＭの一方のアクティブ状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方をアクティブ状態とするために制御信号ｃｎｔ２２、ｃｎｔ２３の一方がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３の一方がオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の一方がハイレベルに設定され、制御信号ｒｓｐ２２、ｒｓｐ２３の一方がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の一方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の一方とディープスタンバイスイッチＭＰＳＷ２２、ＭＰＳＷ２３の一方とがオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方の周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)とがアクティブ状態とされる。従って、このアクティブ状態のＳＲＡＭモジュールにて、書き込み動作もしくは読み出し動作の実行が可能となる。このアクティブ状態のＳＲＡＭモジュールの書き込み動作を実行する際に、第１のＳＲＡＭモジュール(ＳＲＡＭ１)と同様に制御信号ｒｓｐ２２、ｒｓｐ２３の一方をハイレベルの方向に変化させスイッチＭＰＳＷ２２、ＭＰＳＷ２３の一方の導通度を低下させて、アクティブ状態のＳＲＡＭモジュールのセルアレーの旧データの保持機能を低下するライトアシストを実行することが可能である。
【０１３０】
《第２と第３のＳＲＡＭの一方のスタンバイ状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方をスタンバイ状態とするために制御信号ｃｎｔ２２、ｃｎｔ２３の一方がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３の一方がオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の一方がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の一方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の一方がオフ状態となる。更に制御信号ｒｓｐ２２、ｒｓｐ２３がローレベルに設定され、ソース線電位制御回路のスイッチＭＰＳＷ２２、ＭＰＳＷ２３がオン状態となる。
【０１３１】
従って、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２、ａｒｖｓｓ２３の電位は接地電位Ｖｓｓよりも若干高いレベルに設定されて、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電流が低減されることが可能となる。
【０１３２】
《第２と第３のＳＲＡＭの一方のみのアレー電源遮断状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の一方のみをアレー電源遮断状態とするために制御信号ｃｎｔ２２、ｃｎｔ２３の一方がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３の一方のみがオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の一方のみがローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の一方のみとアクティブ電源スイッチＳＷ２２、ＳＷ２３の一方のみとがオフ状態となる。更に制御信号ｒｓｐ２２、ｒｓｐ２３の一方のみがハイレベルに設定されて、ソース線電位制御回路のスイッチＭＰＳＷ２２、ＭＰＳＷ２３の一方のみがオフ状態となる。
【０１３３】
スイッチＭＰＳＷ２２もしくはスイッチＭＰＳＷ２３がオフ状態となった一方のＳＲＡＭモジュールは、データを保持するスタンバイ状態と比較してアレー電源遮断状態のメモリセル(ＭＣ)のリーク電流が効果的に低減されることが可能となる。
【０１３４】
《第２と第３のＳＲＡＭの両者のアレイ電源遮断状態》
制御信号ｃｎｔ２２、ｃｎｔ２３の一方がハイレベルに設定され、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３の一方のみがオン状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は接地電位Ｖｓｓに設定される。更に、制御信号ｒｓｂ２２、ｒｓｂ２３の両方がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２、ＰＥＳＷ２３の両方とアクティブ電源スイッチＳＷ２２、ＳＷ２３の両方とがオフ状態となる。更に制御信号ｒｓｐ２２、ｒｓｐ２３の両方がハイレベルに設定されて、ソース線電位制御回路のスイッチＭＰＳＷ２２、ＭＰＳＷ２３の両方がオフ状態となり、データを保持するスタンバイ状態と比較して、第２と第３のＳＲＡＭの両者のアレイ電源遮断状態効果的にリークを削減することが可能となる。また、第２と第３の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３をローレベルの制御信号ｃｎｔ２２、ｃｎｔ２３によってオフに制御するアレイ電源遮断に比較して、遮断状態からの復帰が高速となると言う効果を有するものである。
【０１３５】
《第２と第３のＳＲＡＭの両者のディープスタンバイ状態》
第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)の両者をディープスタンバイ状態とするために制御信号ｃｎｔ２２がローレベルに設定され、電源スイッチＰＷＳＷ２２がオフ状態となるので、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)が接続された第２のローカル電源線ｖｓｓｍ２２の電位は電源電圧Ｖｄｄに近いレベルに設定され、リーク電流は略ゼロに低減することが可能となる。
【０１３６】
《メモリセル》
図１５は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の構成を示す図である。
【０１３７】
図１５に示すメモリセル(ＭＣ)が図１２に示すメモリセル(ＭＣ)と相違するのは、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のソースが、電源電圧Ｖｄｄに接続されるのではなく、ディープスタンバイスイッチＭＰＳＷが接続されるセルアレーソース線ａｒｖｄｄに接続されていることである。
【０１３８】
図１６は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【０１３９】
図１６に示すメモリセル(ＭＣ)が図１５に示すメモリセル(ＭＣ)と相違するのは、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のＮウェルが、電源電圧Ｖｄｄに接続されるのではなくディープスタンバイスイッチＭＰＳＷが接続されるセルアレーソース線ａｒｖｄｄに接続されていることである。
【０１４０】
メモリセル(ＭＣ)のリーク電流の低減の観点では、図１５に示すメモリセル(ＭＣ)よりも、図１６に示すメモリセル(ＭＣ)が有利である。しかし、図１６に示すメモリセル(ＭＣ)では、セルアレーソース線ａｒｖｄｄに接続される１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のＮウェルを、電源電圧Ｖｄｄに接続される周辺回路(ｐｅｒｉｐｈｅｒａｌ)やＳＲＡＭモジュール以外の他のＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のＮウェルと電気的に分離する必要がある。
【０１４１】
例えば、トリプルウェル構造の半導体集積回路では、複数のＰチャンネルＭＯＳトランジスタの複数のＮウェルを電気的に相互に分離するためには、Ｐ型基板中に複数のＮウェルを相互に離間して形成する必要がある。従って、半導体集積回路のチップ面積の削減の観点では、図１６に示すメモリセル(ＭＣ)よりも、図１５に示すメモリセル(ＭＣ)が有利である。その結果、半導体集積回路の設計に際して、半導体集積回路のチップ面積の削減を優先すれば、図１５に示すメモリセル(ＭＣ)が選択され、メモリセル(ＭＣ)のリーク電流の低減を優先されば、図１６に示すメモリセル(ＭＣ)が選択される。
【０１４２】
図１７は、図１４に示した本発明の実施の形態３による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールに含まれる複数のメモリセル(ＭＣ)の他の構成を示す図である。
【０１４３】
図１７に示すメモリセル(ＭＣ)が図１５に示すメモリセル(ＭＣ)と相違するのは、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のＮウェルにＰＭＯＳ基板バイアス電圧Ｖｂｐが供給される一方、１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)と１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)とのＰウェルにＮＭＯＳ基板バイアス電圧Ｖｂｎが供給されていることである。ＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳ基板バイアス電圧Ｖｂｎとは基板バイアス発生回路(図示せず)から生成され、基板バイアス発生回路は製造プロセスや温度や電源電圧の変動に応答して適切な電圧値を有するＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳ基板バイアス電圧Ｖｂｎを生成する。従って、メモリセル(ＭＣ)の１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)と１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)とからなるＣＭＯＳインバータのロジックスレッシュホールド電圧が、動作電圧ａｒｖｄｄ−ａｒｖｓｓの略中間の電圧値に設定されるものとなる。その結果、メモリセル(ＭＣ)のリーク電流が低減され、メモリセル(ＭＣ)のデータ保持特性が改善されることが可能となる。
【０１４４】
［実施の形態４］
《実施の形態４の半導体集積回路の構成》
図１８は、本発明の実施の形態４による半導体集積回路の構成を示す図である。
【０１４５】
図１８に示す本発明の実施の形態４による半導体集積回路が、図１４に示す本発明の実施の形態３による半導体集積回路と相違するのは、次の点である。
【０１４６】
すなわち、図１８に示す本発明の実施の形態３による半導体集積回路には、図１１に示す本発明の実施の形態２による半導体集積回路に含まれていたＮチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＳＷＳ２１、ＭＳＷＳ２２、ＭＳＷＳ２３がセルアレーソース線ａｒｖｓｓ２１、２２、２３とローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２との間に追加されている。
【０１４７】
その結果、図１８に示す本発明の実施の形態３による半導体集積回路で、ＰチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＰＳＷＳ２１、ＭＰＳＷＳ２２、ＭＰＳＷＳ２３が電源電圧Ｖｄｄとセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｄｄ２１、２２、２３の間に接続され、ＮチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＳＷＳ２１、ＭＳＷＳ２２、ＭＳＷＳ２３がセルアレーソース線ａｒｖｓｓ２１、２２、２３とローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２との間に接続されている。
【０１４８】
ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のディープスタンバイ状態では、制御信号ｃｎｔ２１がローレベルに設定され、第１の電源スイッチＰＷＳＷ２１がオフ状態とされ、制御信号ｒｓｂ２１がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ２１がオフ状態となる。更に制御信号ｒｓ２１がローレベルに設定され、制御信号ｒｓｐ２１がハイレベルに設定されて、ソース線電位制御回路のスイッチＭＳＷ２１、ＭＰＳＷ２１がオフ状態となる。
【０１４９】
また第２のＳＲＡＭモジュール(ＳＲＡＭ２)のディープスタンバイ状態では、制御信号ｃｎｔ２２がローレベルに設定され、第２の電源スイッチＰＷＳＷ２２がオフ状態とされ、制御信号ｒｓｂ２２がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２２とアクティブ電源スイッチＳＷ２２がオフ状態となる。更に制御信号ｒｓ２２がローレベルに設定され、制御信号ｒｓｐ２２がハイレベルに設定され、ソース線電位制御回路のスイッチＭＳＷ２２、ＭＰＳＷ２２がオフ状態となる。
【０１５０】
更に第３のＳＲＡＭモジュール(ＳＲＡＭ３)のディープスタンバイ状態では、制御信号ｃｎｔ２３がローレベルに設定され、第３の電源スイッチＰＷＳＷ２３がオフ状態とされ、制御信号ｒｓｂ２３がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２３とアクティブ電源スイッチＳＷ２３がオフ状態となる。更に制御信号ｒｓ２３がローレベルに設定され、制御信号ｒｓｐ２３がハイレベルに設定され、ソース線電位制御回路のスイッチＭＳＷ２３、ＭＰＳＷ２３がオフ状態となる。
【０１５１】
図１８に示す本発明の実施の形態４による半導体集積回路では、３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)には電源側のＰチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＰＳＷＳ２１、ＭＰＳＷＳ２２、ＭＰＳＷＳ２３と接地側のＮチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＳＷＳ２１、ＭＳＷＳ２２、ＭＳＷＳ２３とが接続されている。ディープスタンバイ状態では、特に電源側ディープスタンバイスイッチＭＰＳＷＳ２１、２２、２３と接地側ディープスタンバイスイッチＭＳＷＳ２１、２２、２３の両者がオフ状態に制御されるので、ディープスタンバイ状態に制御されるセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のリーク電流を確実に低減することが可能となる。従って、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の複数のメモリセル(ＭＣ)で、１対の負荷ＰチャンネルＭＯＳトランジスタ(ＭＰＵＬ、ＭＰＵＲ)のＮウェルに電源電圧Ｖｄｄが供給され、１対の駆動ＮチャンネルＭＯＳトランジスタ(ＭＮＤＬ、ＭＮＤＲ)と１対の転送ＮチャンネルＭＯＳトランジスタ(ＭＮＳＬ、ＭＮＳＲ)とのＰウェルにローカル電源線ｖｓｓｍ２２の電位が供給された状態でも、ディープスタンバイ状態のメモリセル(ＭＣ)のリーク電流を低減することが可能となる。このディープスタンバイ状態のリーク電流は、電源電圧Ｖｄｄが供給されるＮウェルとローカル電源線ｖｓｓｍ２２の電位が供給されるＰウェルとの間のＰＮ接合の微弱な逆方向電流となる。
【０１５２】
［実施の形態５］
《実施の形態５の半導体集積回路の構成》
図１９は、本発明の実施の形態５による半導体集積回路の構成を示す図である。
【０１５３】
図１９に示す本発明の実施の形態５による半導体集積回路が、図１１に示す本発明の実施の形態２による半導体集積回路と相違するのは、次の点である。
【０１５４】
すなわち、図１９に示す本発明の実施の形態５による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３のゲートとセルアレーソース線ａｒｖｓｓ２１、２２、２３との間にはＰチャンネルＭＯＳトランジスタＭＣＰ２１、ＭＣＰ２２、ＭＣＰ２３のドレイン・ソース経路が接続される一方、３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３のゲートとローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２との間にはＮチャンネルＭＯＳトランジスタＭＣＮ２１、ＭＣＮ２２、ＭＣＮ２３のドレイン・ソース経路が接続されている。
【０１５５】
最初に、ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のアクティブ状態では、制御信号ｃｎｔ２１、２２、２３がハイレベルに設定され、電源スイッチＰＷＳＷ２１、２２、２３がオン状態とされ、ローカル電源線ｖｓｓｌ２１、ｖｓｓｍ２２が接地電位Ｖｓｓに設定される。次に制御信号ｒｓｂ２１、２２、２３がハイレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１、２２、２３とアクティブ電源スイッチＳＷ２１、２２、２３とがオン状態となるので、ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の周辺回路(ｐｅｒｉｐｈｅｒａｌ)とセルアレー(ｃｅｌｌ＿ａｒｒａｙ)とがアクティブ状態とされる。
【０１５６】
次にＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のスタンバイ状態では、制御信号ｃｎｔ２１、２２、２３がハイレベルに設定され、電源スイッチＰＷＳＷ２１、２２、２３がオン状態とされる。また制御信号ｒｓｂ２１、２２、２３がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１、２２、２３とアクティブ電源スイッチＳＷ２１、２２、２３とがオフ状態となる。この時には、制御信号ｒｓ２１、２２、２３がローレベルとされ、ＰチャンネルＭＯＳトランジスタＭＣＰ２１、ＭＣＰ２２、ＭＣＰ２３がオン状態とされ、ソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３はダイオードとして動作する。従って、ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１、２２、２３の電位は接地電位Ｖｓｓより若干高いレベルに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０１５７】
ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のディープスタンバイ状態では、制御信号ｃｎｔ２１、２２、２３がローレベルに設定され、電源スイッチＰＷＳＷ２１、２２、２３がオフ状態とされる。また制御信号ｒｓｂ２１、２２、２３がローレベルに設定され、周辺回路電源スイッチＰＥＳＷ２１、２２、２３とアクティブ電源スイッチＳＷ２１、２２、２３とがオフ状態となる。この時には、制御信号ｒｓ２１、２２、２３がハイレベルとされ、ＮチャンネルＭＯＳトランジスタＭＣＮ２１、ＭＣＮ２２、ＭＣＮ２３がオン状態とされて、ソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３はオフ状態となる。従って、ソース線電位制御回路の抵抗ＲＮ２１、２２、２３の抵抗値を高抵抗に設定することによって、ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０１５８】
［実施の形態６］
《実施の形態６の半導体集積回路の構成》
図２０は、本発明の実施の形態６による半導体集積回路の構成を示す図である。
【０１５９】
図２０に示す本発明の実施の形態６による半導体集積回路が、図１９に示す本発明の実施の形態５による半導体集積回路と相違するのは、次の点である。
【０１６０】
すなわち、図１９に示す本発明の実施の形態５による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のソース線電位制御回路の抵抗ＲＮ２１、２２、２３が、図２０に示す本発明の実施の形態６による半導体集積回路の３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＲＮ２１、２２、２３に置換されていることである。このＮチャンネルＭＯＳトランジスタＭＲＮ２１、２２、２３の制御ゲートにはＣＭＯＳインバータが接続されているので、ＮチャンネルＭＯＳトランジスタＭＲＮ２１、２２、２３の制御ゲートには制御信号ｒｓ２１、２２、２３の反転信号が供給される。
【０１６１】
従って、図２０に示す本発明の実施の形態６による半導体集積回路のディープスタンバイ状態では、ハイレベルの制御信号ｒｓ２１、２２、２３によってソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３がオフ状態とされる際に、ＮチャンネルＭＯＳトランジスタＭＲＮ２１、２２、２３もオフ状態とされ、ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０１６２】
［実施の形態７］
《実施の形態７の半導体集積回路の構成》
図２１は、本発明の実施の形態７による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０１６３】
本発明の実施の形態７による半導体集積回路では、図２１に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０１６４】
また、本発明の実施の形態７による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。
【０１６５】
《ソース線電位制御回路》
図２１に示すように、本発明の実施の形態７による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍとの間に抵抗ＲＮ１とＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１との並列接続を含んでいる。
【０１６６】
電源電圧ＶｄｄとＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１の制御ゲートとの間に２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１、ＭＰ＿Ｌ２のソース・ドレイン経路が直列接続され、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のドレインと制御ゲートとの間に２個のＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ５、ＭＮ＿Ｌ４のドレイン・ソース経路が直列接続されている。
【０１６７】
ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１の制御ゲートとローカル電源線ｖｓｓｍとの間には、制御ゲートに制御信号ｒｓ２が供給されるＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ３のドレイン・ソース経路が接続されている。
【０１６８】
制御信号ｒｓｂ１がＣＭＯＳインバータＩＮＶ＿Ｌ１の入力端子に供給され、ＣＭＯＳインバータＩＮＶ＿Ｌ１の出力信号がＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ２の制御ゲートとＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ４の制御ゲートとに供給される。制御信号ｒｓ２がＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１の制御ゲートとＣＭＯＳインバータＩＮＶ＿Ｌ２の入力端子に供給され、ＣＭＯＳインバータＩＮＶ＿Ｌ２の出力信号がＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ５の制御ゲートに供給される。
【０１６９】
《アクティブ状態》
図２１に示すＳＲＡＭモジュールのアクティブ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となり、直列接続された２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１、ＭＰ＿Ｌ２がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオン状態となる。
【０１７０】
従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定されて、周辺回路電源スイッチＰＥＳＷもオン状態となるので、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。更に、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のオン状態によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２１に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０１７１】
《スタンバイ状態》
図２１に示すＳＲＡＭモジュールのスタンバイ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ローレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となり、直列接続された２個のＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ５、ＭＮ＿Ｌ４がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がダイオードとして動作する。
【０１７２】
従って、周辺回路電源スイッチＰＥＳＷはオフ状態となって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされる。更にＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のダイオード動作によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓより若干高いレベルに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０１７３】
《ディープスタンバイ状態》
図２１に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベル、ハイレベルに設定されるので、チャンネルＭＯＳトランジスタＭＮ＿Ｌ３がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオフ状態となる。従って、ソース線電位制御回路の抵抗ＲＮ１の抵抗値を高抵抗に設定することによって、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０１７４】
［実施の形態８］
《実施の形態８の半導体集積回路の構成》
図２２は、本発明の実施の形態８による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０１７５】
本発明の実施の形態８による半導体集積回路では、図２２に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０１７６】
また、本発明の実施の形態８による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。
【０１７７】
《ソース線電位制御回路》
図２２に示すように、本発明の実施の形態８による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍとの間に抵抗ＲＮ１とＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１との並列接続を含んでいる。
【０１７８】
電源電圧ＶｄｄとＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１の制御ゲートとの間に２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１、ＭＰ＿Ｌ２のソース・ドレイン経路が直列接続され、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のドレインと制御ゲートとの間に２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ５、ＭＰ＿Ｌ４のソース・ドレイン経路が直列接続されている。
【０１７９】
ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１の制御ゲートとローカル電源線ｖｓｓｍとの間には、制御ゲートに制御信号ｒｓ２が供給されるＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ３のドレイン・ソース経路が接続されている。
【０１８０】
制御信号ｒｓｂ１がＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ４の制御ゲートとＣＭＯＳインバータＩＮＶ＿Ｌ１の入力端子に供給され、ＣＭＯＳインバータＩＮＶ＿Ｌ１の出力信号がＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ２の制御ゲートに供給される。制御信号ｒｓ２がＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１の制御ゲートとＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ５の制御ゲートとに供給される。
【０１８１】
《アクティブ状態》
図２２に示すＳＲＡＭモジュールのアクティブ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となり、直列接続された２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ１、ＭＰ＿Ｌ２がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオン状態となる。
【０１８２】
従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定されて、周辺回路電源スイッチＰＥＳＷもオン状態となるので、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。更に、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のオン状態によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２２に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０１８３】
《スタンバイ状態》
図２２に示すＳＲＡＭモジュールのスタンバイ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ローレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となり、直列接続された２個のＰチャンネルＭＯＳトランジスタＭＰ＿Ｌ５、ＭＰ＿Ｌ４がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がダイオードとして動作する。
【０１８４】
従って、周辺回路電源スイッチＰＥＳＷはオフ状態となって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされる。更にＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のダイオード動作によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓより若干高いレベルに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０１８５】
《ディープスタンバイ状態》
図２２に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベル、ハイレベルに設定されるので、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ３がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオフ状態となる。従って、ソース線電位制御回路の抵抗ＲＮ１の抵抗値を高抵抗に設定することによって、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０１８６】
［実施の形態９］
《実施の形態９の半導体集積回路の構成》
図２３は、本発明の実施の形態９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０１８７】
本発明の実施の形態９による半導体集積回路では、図２３に図示されていないが、図１４に示した本発明の実施の形態３による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０１８８】
更に、本発明の実施の形態９による半導体集積回路では、図２３に図示されていないが、図１４に示した本発明の実施の形態３による半導体集積回路と同様に、ＰチャンネルＭＯＳトランジスタで構成されたディープスタンバイスイッチＭＰＳＷＳ２１、ＭＰＳＷＳ２２、ＭＰＳＷＳ２３が電源電圧Ｖｄｄとセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｄｄ２１、２２、２３の間に接続されている。
【０１８９】
また、本発明の実施の形態９による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。
【０１９０】
《電源側のソース線電位制御回路》
図２３に示すように、本発明の実施の形態９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの電源側のソース線電位制御回路は、電源電圧Ｖｄｄと電源側セルアレーソース線ａｒｖｄｄとの間にＰチャンネルＭＯＳトランジスタＭＰ１を含み、ＰチャンネルＭＯＳトランジスタＭＰ１の制御ゲートには制御信号ｒｓ２が供給される。
【０１９１】
《接地側のソース線電位制御回路》
図２３に示すように、本発明の実施の形態９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの地側のソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間に抵抗ＲＮ１とＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１との並列接続を含んでいる。
【０１９２】
電源電圧ＶｄｄとＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１の制御ゲートとの間にＰチャンネルＭＯＳトランジスタＭＰ＿Ｍ１のソース・ドレイン経路が接続され、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のドレインと制御ゲートとの間にはＮチャンネルＭＯＳトランジスタＭＮ＿Ｍ１のドレイン・ソース経路が接続されている。
【０１９３】
制御信号ｒｓｂ１がＣＭＯＳインバータＩＮＶ＿Ｌ１の入力端子に供給され、ＣＭＯＳインバータＩＮＶ＿Ｌ１の出力信号がＰチャンネルＭＯＳトランジスタＭＰ＿Ｍ１の制御ゲートとＮチャンネルＭＯＳトランジスタＭＮ＿Ｍ１の制御ゲートとに供給される。
【０１９４】
《アクティブ状態》
図２３に示すＳＲＡＭモジュールのアクティブ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となる。従って、接地側のソース線電位制御回路では、ＰチャンネルＭＯＳトランジスタＭＰ＿Ｍ１がオン状態となって、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオン状態となる一方、電源側のソース線電位制御回路では、ＰチャンネルＭＯＳトランジスタＭＰ１がオン状態となる。
【０１９５】
従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定されて、周辺回路電源スイッチＰＥＳＷもオン状態となるので、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。更に、ＰチャンネルＭＯＳトランジスタＭＰ１のオン状態によって電源側セルアレーソース線ａｒｖｄｄの電位が電源電圧Ｖｄｄに設定され、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のオン状態によって接地側セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２３に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０１９６】
《スタンバイ状態》
図２３に示すＳＲＡＭモジュールのスタンバイ状態では制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれハイレベル、ローレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｍ１がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がダイオードとして動作する。
【０１９７】
従って、周辺回路電源スイッチＰＥＳＷはオフ状態となって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされる。また、電源側のソース線電位制御回路では、電源電圧Ｖｄｄと電源側セルアレーソース線ａｒｖｄｄとローカル電源線ｖｓｓｍとの間のＰチャンネルＭＯＳトランジスタＭＰ１は、オン状態に制御される。また更に、接地側のソース線電位制御回路では、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１のダイオード動作によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓよりも若干高いレベルに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０１９８】
《ディープスタンバイ状態》
図２３に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベルとハイレベルとに設定される。従って、電源側のソース線電位制御回路のＰチャンネルＭＯＳトランジスタＭＰ１がオフ状態とされる一方、接地側のソース線電位制御回路でＮチャンネルＭＯＳトランジスタＭＮ＿Ｍ１がオン状態となり、ＮチャンネルＭＯＳトランジスタＭＮ＿Ｌ１がオフ状態となる。従って、接地側のソース線電位制御回路の抵抗ＲＮ１の抵抗値を高抵抗に設定することによって、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０１９９】
［実施の形態１０］
《実施の形態１０の半導体集積回路の構成》
図２４は、本発明の実施の形態１０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２００】
本発明の実施の形態１０による半導体集積回路では、図２４に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０２０１】
また本発明の実施の形態１０による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。
【０２０２】
《ソース線電位制御回路》
図２４に示すように本発明の実施の形態１０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間にアクティブ電源スイッチＳＷ１と抵抗ＲＮ１とＮチャンネルＭＯＳトランジスタＭＮＯＰ１とディープスタンバイスイッチＭＮ２を含んでいる。抵抗ＲＮ１とＮチャンネルＭＯＳトランジスタＭＮＯＰ１との並列接続とディープスタンバイスイッチＭＮ２は直列接続され、ディープスタンバイスイッチＭＮ２と電源スイッチＰＷＳＷとは直列接続されている。
【０２０３】
図２４に示す本発明の実施の形態１０による半導体集積回路は特に差動増幅器ＤＡ１を含み、ＮチャンネルＭＯＳトランジスタＭＮＯＰ１のドレインのセルアレーソース線ａｒｖｓｓの電位は差動増幅器ＤＡ１の非反転入力端子(＋)に供給され、基準電圧Ｖｒｅｆが差動増幅器ＤＡ１の反転入力端子(−)に供給され、差動増幅器ＤＡ１の出力信号がＮチャンネルＭＯＳトランジスタＭＮＯＰ１の制御ゲートに供給される。
【０２０４】
《アクティブ状態》
図２４に示すＳＲＡＭモジュールのアクティブ状態では制御信号ｃｎｔ、制御信号ｒｓ１、制御信号ｒｓ２がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチＰＷＳＷがオン状態となる。従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定されて、周辺回路電源スイッチＰＥＳＷもオン状態となるので、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。更に、アクティブ電源スイッチＳＷ１のオン状態によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定されて、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされ、図２４に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０２０５】
《スタンバイ状態》
図２４に示すＳＲＡＭモジュールのスタンバイ状態では、まず差動増幅器ＤＡ１が活性化され、制御信号ｃｎｔ、制御信号ｒｓ１、制御信号ｒｓ２がそれぞれハイレベル、ローレベル、ハイレベルに設定されて、電源スイッチＰＷＳＷがオン状態となり、周辺回路電源スイッチＰＥＳＷはオフ状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされ、アクティブ電源スイッチＳＷ１はオフ状態とされ、ディープスタンバイスイッチＭＮ２がオン状態となる。更に、差動増幅器ＤＡ１の活性化によってＮチャンネルＭＯＳトランジスタＭＮＯＰ１のドレインのセルアレーソース線ａｒｖｓｓの電位が基準電圧Ｖｒｅｆと略等しくなるように、ＮチャンネルＭＯＳトランジスタＭＮＯＰ１の制御ゲートが、差動増幅器ＤＡ１の出力信号によって制御される。このようにソース線電位制御回路では、差動増幅器ＤＡ１とＮチャンネルＭＯＳトランジスタＭＮＯＰ１の動作によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓよりも若干高い基準電圧Ｖｒｅｆのレベルに設定されるので、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。尚、基準電圧Ｖｒｅｆの値は、製造プロセスや温度や電源電圧の変動に応答して適切な電圧値に設定されるものである。
【０２０６】
《ディープスタンバイ状態》
図２４に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｒｓ１、制御信号ｒｓ２がそれぞれローレベルとローレベルとに設定されて、周辺回路電源スイッチＰＥＳＷとアクティブ電源スイッチＳＷ１とディープスタンバイスイッチＭＮ２がオフ状態となる。従って、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は、大幅に削減されることが可能となる。
【０２０７】
［実施の形態１１］
《実施の形態１１の半導体集積回路の構成》
図２５は、本発明の実施の形態１１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２０８】
本発明の実施の形態１１による半導体集積回路では、図２５に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０２０９】
また本発明の実施の形態１１による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、このソース線電位制御回路には、以下に説明するバイアス回路が接続されている。
【０２１０】
《ソース線電位制御回路》
図２５に示すように本発明の実施の形態１１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間にアクティブ電源スイッチＳＷ１とＮチャンネルＭＯＳトランジスタＭＮＩ１とディープスタンバイスイッチＭＮＩ２を含んでいる。ＮチャンネルＭＯＳトランジスタＭＮＩ１とディープスタンバイスイッチＭＮＩ２とは直列接続され、この直列接続とアクティブ電源スイッチＳＷ１は並列接続されている。
【０２１１】
《バイアス回路》
図２５に示すように本発明の実施の形態１１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路には、電源電圧Ｖｄｄとローカル電源線ｖｓｓｍとの間に直列接続された抵抗ＲＮ２とＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴとＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとを含むバイアス回路が接続されている。
【０２１２】
バイアス回路では、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴのソースは抵抗ＲＮ２を介して電源電圧Ｖｄｄに接続され、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴの制御ゲートには制御信号ｉｂｉａｓｅが供給され、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴのドレインはＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲと接続されている。ＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲのドレインと制御ゲートとが接続されることによって、ＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲはダイオード接続され、バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮＩ１とはカレントミラーを構成する。
【０２１３】
《アクティブ状態》
図２５に示すＳＲＡＭモジュールのアクティブ状態では、制御信号ｃｎｔ、制御信号ｒｓｂ１がそれぞれハイレベル、ハイレベルに設定され、電源スイッチＰＷＳＷがオン状態となる。従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定され、周辺回路電源スイッチＰＥＳＷもオン状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。また更に、アクティブ電源スイッチＳＷ１のオン状態によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２５に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０２１４】
《スタンバイ状態》
図２５に示すＳＲＡＭモジュールのスタンバイ状態では、まず制御信号ｉｂｉａｓｅがローレベルに設定され、バイアス回路にＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴがオン状態に制御される。また制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がハイレベル、ローレベル、ハイレベルとにそれぞれ設定されて、電源スイッチＰＷＳＷがオン状態となり、周辺回路電源スイッチＰＥＳＷはオフ状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされ、ディープスタンバイスイッチＭＮＩ２がオン状態となる。また更に、バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮＩ１から構成されたカレントミラーの動作によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓより若干高いレベルに設定されるので、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０２１５】
《ディープスタンバイ状態》
図２５に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベルとローレベルとに設定され、周辺回路電源スイッチＰＥＳＷはオフ状態となり、ディープスタンバイスイッチＭＮＩ２がオフ状態となる。従って、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は、大幅に削減されることが可能となる。
【０２１６】
［実施の形態１２］
《実施の形態１２の半導体集積回路の構成》
図２６は、本発明の実施の形態１２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２１７】
本発明の実施の形態１２による半導体集積回路では、図２６に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０２１８】
また本発明の実施の形態１２による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、このソース線電位制御回路には、以下に説明するバイアス回路が接続されている。
【０２１９】
《ソース線電位制御回路とバイアス回路》
図２６に示すように本発明の実施の形態１２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間にアクティブ電源スイッチＳＷ１とＮチャンネルＭＯＳトランジスタＭＮＩ２１とディープスタンバイスイッチＭＮ２とＣＭＯＳ転送スイッチＰＡＳＳＴＲとＣＭＯＳインバータＩＮＶ＿ＰＡＳＳとを含んでいる。ソース線電位制御回路で、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間には、アクティブ電源スイッチＳＷ１とＮチャンネルＭＯＳトランジスタＭＮＩ２１とは並列接続されている。ＮチャンネルＭＯＳトランジスタＭＮＩ２１の制御ゲートとローカル電源線ｖｓｓｍとの間に、制御ゲートに制御信号ｒｓ２が供給されるディープスタンバイスイッチＭＮ２のドレイン・ソース経路が接続されている。
【０２２０】
図２６に示すように本発明の実施の形態１２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路には、電源電圧Ｖｄｄとローカル電源線ｖｓｓｍとの間に直列接続された抵抗ＲＮ２とＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴとＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとを含むバイアス回路が接続されている。
【０２２１】
バイアス回路では、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴのソースは抵抗ＲＮ２を介して電源電圧Ｖｄｄに接続され、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴの制御ゲートには制御信号ｉｂｉａｓｅが供給され、ＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴのドレインはＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲと接続されている。ＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲのドレインと制御ゲートとが接続されることによって、ＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲはダイオード接続されている。バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮＩ２１は、ＣＭＯＳ転送スイッチＰＡＳＳＴＲの並列接続のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタのドレイン・ソース経路を介して接続される。制御信号ｒｓｂ１はＣＭＯＳ転送スイッチＰＡＳＳＴＲのＰチャンネルＭＯＳトランジスタの制御ゲートとＣＭＯＳインバータＩＮＶ＿ＰＡＳＳの入力端子に供給され、ＣＭＯＳインバータＩＮＶ＿ＰＡＳＳの出力信号はＣＭＯＳ転送スイッチＰＡＳＳＴＲのＮチャンネルＭＯＳトランジスタの制御ゲートに供給される。スタンバイ状態では制御信号ｒｓｂ１はローレベルに設定されて、ＣＭＯＳ転送スイッチＰＡＳＳＴＲの並列接続のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの両者がオン状態となり、バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮＩ２１はカレントミラーを構成する。
【０２２２】
《アクティブ状態》
図２６に示すＳＲＡＭモジュールのアクティブ状態では、制御信号ｃｎｔ、制御信号ｒｓｂ１がそれぞれハイレベル、ハイレベルに設定され、電源スイッチＰＷＳＷがオン状態となる。従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定され、周辺回路電源スイッチＰＥＳＷもオン状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。また更に、アクティブ電源スイッチＳＷ１のオン状態によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２６に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０２２３】
《スタンバイ状態》
図２６に示すＳＲＡＭモジュールのスタンバイ状態では、まず制御信号ｉｂｉａｓｅがローレベルに設定され、バイアス回路にＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴがオン状態に制御される。また制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がハイレベル、ローレベル、ローレベルとにそれぞれ設定されて、電源スイッチＰＷＳＷがオン状態となり、周辺回路電源スイッチＰＥＳＷはオフ状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされ、アクティブ電源スイッチＳＷ１がオフ状態となる。更に、バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮＩ２１とから構成されたカレントミラーの動作によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓより若干高いレベルに設定されるので、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０２２４】
《ディープスタンバイ状態》
図２６に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｉｂｉａｓｅがハイレベルに設定され、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベルとハイレベルに設定されて、周辺回路電源スイッチＰＥＳＷはオフ状態に、バイアス回路がオフ状態に、ディープスタンバイスイッチＭＮ２がオン状態に、ＮチャンネルＭＯＳトランジスタＭＮＩ２１がオフ状態になる。従って、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は、大幅に削減されることが可能となる。
【０２２５】
［実施の形態１３］
《実施の形態１３の半導体集積回路の構成》
図２７は、本発明の実施の形態１３による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２２６】
図２７に示す本発明の実施の形態１３による半導体集積回路が、図２６に示した本発明の実施の形態１２による半導体集積回路と相違するのは、下記の点のみである。
【０２２７】
すなわち、相違の第１点は、図２６に示した本発明の実施の形態１２の半導体集積回路のソース線制御回路のアクティブ電源スイッチＳＷ１とＮチャンネルＭＯＳトランジスタＭＮＩ２１との並列接続は、図２７に示す本発明の実施の形態１３による半導体集積回路のソース線制御回路では単一のＮチャンネルＭＯＳトランジスタＭＮ２３に置換されていることである。
【０２２８】
更に、相違の第２点は、図２７に示す本発明の実施の形態１３による半導体集積回路のソース線制御回路にはＰチャンネルＭＯＳトランジスタＭＰ＿ＨＯＬＤが追加され、このＰチャンネルＭＯＳトランジスタＭＰ＿ＨＯＬＤのソースと制御ゲートとドレインとは、電源電圧Ｖｄｄと制御信号ｒｓｂ１とＮチャンネルＭＯＳトランジスタＭＮ２３の制御ゲートにそれぞれ接続されていることである。
【０２２９】
《アクティブ状態》
図２７に示すＳＲＡＭモジュールのアクティブ状態では、制御信号ｃｎｔ、制御信号ｒｓｂ１がそれぞれハイレベル、ハイレベルに設定され、電源スイッチＰＷＳＷがオン状態となる。従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定され、周辺回路電源スイッチＰＥＳＷもオン状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。また更に、ハイレベルの制御信号ｒｓｂ１によってＣＭＯＳインバータＩＮＶ＿ＰＡＳＳの出力信号がローレベルとなり、ＰチャンネルＭＯＳトランジスタＭＰ＿ＨＯＬＤとＮチャンネルＭＯＳトランジスタＭＮ２３とがオン状態となる。その結果、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図２７に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０２３０】
《スタンバイ状態》
図２７に示すＳＲＡＭモジュールのスタンバイ状態では、まず制御信号ｉｂｉａｓｅがローレベルに設定され、バイアス回路にＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴがオン状態に制御される。また制御信号ｃｎｔ、制御信号ｒｓｂ１、制御信号ｒｓ２がハイレベル、ローレベル、ローレベルとにそれぞれ設定されて、電源スイッチＰＷＳＷがオン状態となり、周辺回路電源スイッチＰＥＳＷはオフ状態となり、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされる。ローレベルの制御信号ｒｓｂ１によってＣＭＯＳインバータＩＮＶ＿ＰＡＳＳの出力信号がハイレベルとなり、ＰチャンネルＭＯＳトランジスタＭＰ＿ＨＯＬＤがオフ状態となり、ＣＭＯＳ転送スイッチＰＡＳＳＴＲの並列接続のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの両者がオン状態となる。従って、バイアス回路のダイオード接続のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲとソース線電位制御回路のＮチャンネルＭＯＳトランジスタＭＮ２３とから構成されたカレントミラーの動作によって、セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓよりも若干高いレベルに設定されるので、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０２３１】
《ディープスタンバイ状態》
図２７に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｉｂｉａｓｅがハイレベルに設定され、制御信号ｒｓｂ１、制御信号ｒｓ２がそれぞれローレベルとハイレベルに設定されて、周辺回路電源スイッチＰＥＳＷはオフ状態に、バイアス回路がオフ状態に、ディープスタンバイスイッチＭＮ２がオン状態に、ＮチャンネルＭＯＳトランジスタＭＮ２３がオフ状態になる。従って、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は、大幅に削減されることが可能となる。
【０２３２】
［実施の形態１４］
《実施の形態１４の半導体集積回路の構成》
図２８は、本発明の実施の形態１４による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２３３】
図２８に示す本発明の実施の形態１４による半導体集積回路が図２７に示した本発明の実施の形態１３による半導体集積回路と相違するのは、下記の点のみである。
【０２３４】
すなわち、相違点は、図２８に示す本発明の実施の形態１４による半導体集積回路のソース線制御回路には電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)と分圧回路(Ｒｄｄ、Ｒｒｅｆ、Ｒｓｓ)とが追加されることである。
【０２３５】
分圧回路の３個の分圧抵抗Ｒｄｄ、Ｒｒｅｆ、Ｒｓｓは電源電圧Ｖｄｄとローカル電源線ｖｓｓｍとの間に直列接続され、中間の分圧抵抗Ｒｒｅｆの電位差は電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)の一方の差動入力端子に供給される。また更に、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電源電圧Ｖｄｄとセルアレーソース線ａｒｖｓｓとの間の電位差は、電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)の他方の差動入力端子に供給される。
【０２３６】
従って、スタンバイ状態で電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)は、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電源電圧Ｖｄｄとセルアレーソース線ａｒｖｓｓとの間の電位差と中間の分圧抵抗Ｒｒｅｆの電位差とを比較して、両電位差が一致するようにバイアス回路のＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴの制御ゲートの制御信号ｉｂｉａｓｅの電圧レベルを制御するものである。すなわち、電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)の比較出力端子ｏｕｔから生成される出力制御信号ｉｂｉａｓｅが、バイアス回路のＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴの制御ゲートに供給される。
【０２３７】
また更に、電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)は、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電源電圧Ｖｄｄとセルアレーソース線ａｒｖｓｓの間の短絡状態を検出することも可能である。この短絡状態では、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)の電源電圧Ｖｄｄとセルアレーソース線ａｒｖｓｓとの間の電位差は中間の分圧抵抗Ｒｒｅｆの電位差よりも著しく低下するものである。短絡状態の検出結果は、電圧モニタ回路(ｖｏｌｔａｇｅ＿ｍｏｎｏｔｏｒ)の他の出力端子Ｖｏｕｔから生成されることが可能である。
【０２３８】
［実施の形態１５］
《実施の形態１５の半導体集積回路の構成》
図２９は、本発明の実施の形態１５による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２３９】
図２９に示す本発明の実施の形態１５による半導体集積回路が、図２８に示した本発明の実施の形態１４による半導体集積回路と相違するのは、下記の点のみである。
【０２４０】
すなわち、相違点は、図２９に示す本発明の実施の形態１５による半導体集積回路のソース線制御回路では、図２８に示した本発明の実施の形態１４による半導体集積回路のソース線制御回路の分圧回路の下側の分圧抵抗ＲｓｓがＮチャンネルＭＯＳトランジスタＳＷ＿ＲＥＦとＣＭＯＳインバータＩＮＶ＿ＲＥＦとに置換されていることである。
【０２４１】
すなわち、図２９に示した本発明の実施の形態１５による半導体集積回路のソース線制御回路では、分圧回路の中間の分圧抵抗Ｒｒｅｆとローカル電源線ｖｓｓｍとの間にはＮチャンネルＭＯＳトランジスタＳＷ＿ＲＥＦのドレイン・ソース経路が接続されている。ＮチャンネルＭＯＳトランジスタＳＷ＿ＲＥＦの制御ゲートはＣＭＯＳインバータＩＮＶ＿ＲＥＦの出力端子に接続され、ＣＭＯＳインバータＩＮＶ＿ＲＥＦの入力端子は制御信号ｒｓｂ１が供給される。
【０２４２】
従って、図２９に示すＳＲＡＭモジュールのアクティブ状態では、制御信号ｒｓｂ１がハイレベルに設定され、ＮチャンネルＭＯＳトランジスタＳＷ＿ＲＥＦがオフ状態となり、分圧回路の消費電流を削減する。スタンバイ状態とディープスタンバイ状態では、制御信号ｒｓｂ１がローレベルに設定され、ＮチャンネルＭＯＳトランジスタＳＷ＿ＲＥＦがオン状態となり、分圧回路の中間の分圧抵抗Ｒｒｅｆに動作電流が供給される。
【０２４３】
［実施の形態１６］
《実施の形態１６の半導体集積回路の構成》
図３０は、本発明の実施の形態１６による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２４４】
図３０に示す本発明の実施の形態１６による半導体集積回路が、図２５に示した本発明の実施の形態１１による半導体集積回路と相違するのは、下記の点のみである。
【０２４５】
すなわち、相違点は、図３０に示す本発明の実施の形態１６による半導体集積回路では、電源電圧Ｖｄｄとローカル電源線ｖｓｓｍとの間に直列接続された抵抗ＲＮ２とＰチャンネルＭＯＳトランジスタＭＰ＿ＩＣＮＴとＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲを含むバイアス回路が、複数のＳＲＡＭモジュールＭｏｄｕｌｅ１、２の複数のソース線制御回路によって共有されていることである。尚、複数のＳＲＡＭモジュールＭｏｄｕｌｅ１、２は、第１と第２のＳＲＡＭモジュール(ＳＲＡＭ１、２)であったり、第２と第３のＳＲＡＭモジュール(ＳＲＡＭ２、３)であったり、第１と第３のＳＲＡＭモジュール(ＳＲＡＭ１、３)であったりすることが可能である。
【０２４６】
図３０に示す本発明の実施の形態１６による半導体集積回路では、複数のＳＲＡＭモジュールＭｏｄｕｌｅ１、２の複数のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の複数のセルアレーソース線ａｒｖｓｓ１、２とローカル電源線ｖｓｓｍとの間にはＮチャンネルＭＯＳトランジスタＭＮＩ１とディープスタンバイスイッチＭＮＩ２とが直列接続されている。この直列接続のＮチャンネルＭＯＳトランジスタＭＮＩ１とディープスタンバイスイッチＭＮＩ２とは、複数のＳＲＡＭモジュールＭｏｄｕｌｅ１、２の複数のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の複数のソース線制御回路によって共有されている。この共有のＮチャンネルＭＯＳトランジスタＭＮＩ１の制御ゲートは、カレントミラーの形態でバイアス回路のＮチャンネルＭＯＳトランジスタＭＮ＿ＭＩＲと接続されている。このように、図３０に示す本発明の実施の形態１６による半導体集積回路では、バイアス回路が複数のＳＲＡＭモジュールが共有されているので、バイアス回路の回路数とバイアス電流とが削減されることができる。
【０２４７】
［実施の形態１７］
《実施の形態１７の半導体集積回路の構成》
図３１は、本発明の実施の形態１７による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２４８】
図３１に示す本発明の実施の形態１７による半導体集積回路が、図３０に示す本発明の実施の形態１６による半導体集積回路と相違するのは、下記の点のみである。
【０２４９】
すなわち、第１の相違点は、図３１に示す本発明の実施の形態１７による半導体集積回路のソース線制御回路では、図３０のソース線制御回路のディープスタンバイスイッチＭＮＩ２が削除されて、ＮチャンネルＭＯＳトランジスタＭＮＩ１のソースがローカル電源線ｖｓｓｍに直接接続されていることである。
【０２５０】
第２の相違点は、図３１に示す本発明の実施の形態１７による半導体集積回路では、第１のＳＲＡＭモジュールＭｏｄｕｌｅ１のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ１とＮチャンネルＭＯＳトランジスタＭＮＩ１のドレインの間に第１のディープスタンバイスイッチＭＮＳ＿Ｍ１のドレイン・ソース経路が接続され、第２のＳＲＡＭモジュールＭｏｄｕｌｅ２のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２とＮチャンネルＭＯＳトランジスタＭＮＩ１のドレインの間に第２のディープスタンバイスイッチＭＮＳ＿Ｍ２のドレイン・ソース経路が接続されていることである。
【０２５１】
第１のＳＲＡＭモジュールＭｏｄｕｌｅ１のディープスタンバイ状態では制御信号ｒｓｂ２がローレベルに設定され、第１のＳＲＡＭモジュールＭｏｄｕｌｅ１のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ１とＮチャンネルＭＯＳトランジスタＭＮＩ１のドレインの間に接続された第１のディープスタンバイスイッチＭＮＳ＿Ｍ１がオフ状態となる。第２のＳＲＡＭモジュールＭｏｄｕｌｅ２のディープスタンバイ状態では制御信号ｒｓｂ３がローレベルに設定され、第２のＳＲＡＭモジュールＭｏｄｕｌｅ２のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２とＮチャンネルＭＯＳトランジスタＭＮＩ１のドレインの間に接続された第２のディープスタンバイスイッチＭＮＳ＿Ｍ２がオフ状態となる。
【０２５２】
［実施の形態１８］
《実施の形態１８の半導体集積回路の構成》
図３２は、本発明の実施の形態１８による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２５３】
図３２に示す本発明の実施の形態１８による半導体集積回路が、図１４に示した本発明の実施の形態３による半導体集積回路と相違するのは、下記の点のみである。
【０２５４】
すなわち、第１の相違点は、電源電圧Ｖｄｄとセルアレー(ｃｅｌｌ＿ａｒｒａｙ)との間に接続されたＰチャンネルＭＯＳトランジスタで構成されるディープスタンバイスイッチが、複数個のＰチャンネルＭＯＳトランジスタＭＰＳＷ１…ＭＰＳＷｍで構成されていることである。
【０２５５】
第２の相違点は、ディープスタンバイスイッチを構成する複数個のＰチャンネルＭＯＳトランジスタＭＰＳＷ１…ＭＰＳＷｍは、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のカラム方向(相補ビット線対方向)に配置された複数のセルアレーソース線ａｒｖｄｄ１…ａｒｖｄｄｍに、それぞれ接続されていることである。複数のセルアレーソース線ａｒｖｄｄ１…ａｒｖｄｄｍの各セルアレーソース線は、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のカラム方向(相補ビット線対方向)に配置された複数のメモリセル(ＭＣ)と接続されている。
【０２５６】
第３の相違点は、複数のＰチャンネルＭＯＳトランジスタＭＰＳＷ１…ＭＰＳＷｍの複数の制御ゲートには、複数の制御信号ｒｓｐｂ１…ｒｓｐｂｍが供給されている。
【０２５７】
１個のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)に含まれた全メモリセル(ＭＣ)のスタンバイ時の電流は、ソース線制御回路の１個の抵抗ＲＮ１と１個のダイオード接続ＭＯＳトランジスタＭＮ１によって制限されることが可能である。
【０２５８】
ディープスタンバイ時には、複数の制御信号ｒｓｐｂ１…ｒｓｐｂｍのハイレベルの制御信号により複数のＰチャンネルＭＯＳトランジスタＭＰＳＷ１…ＭＰＳＷｍのオフ状態のＰチャンネルＭＯＳトランジスタに接続されたセルアレーソース線のメモリセル(ＭＣ)の電流が遮断されることが可能となる。
【０２５９】
［実施の形態１９］
《実施の形態１９の半導体集積回路の構成》
図３３は、本発明の実施の形態１９による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２６０】
図３３に示す本発明の実施の形態１９による半導体集積回路が、図３２に示した本発明の実施の形態１８による半導体集積回路と相違するのは、下記の点のみである。
【０２６１】
すなわち、その相違点は、図３３に示す本発明の実施の形態１９による半導体集積回路の各ＳＲＡＭモジュールは、図７に示した本発明の実施の形態１による半導体集積回路の各ＳＲＡＭモジュールと同様にツーカラムマルチプレックス方式が採用されている。従って、図３３に示す各ＳＲＡＭモジュールでは、各セレクター(ＳＥＬＥＣＴＯＲ［１］…［ｎ］)には２対の相補ビット線対が接続されている。
【０２６２】
各セレクター(ＳＥＬＥＣＴＯＲ［１］…［ｎ］)に接続された左側の第１の相補ビット線対に接続されたメモリセル(ＭＣ)の第１のセルアレーソース線ａｒｖｄｄ１と電源電圧Ｖｄｄとの間には、制御ゲートに第１の制御信号ｒｓｐｂ１が供給されるディープスタンバイスイッチの第１のＰチャンネルＭＯＳトランジスタＭＰＳＷ１のドレイン・ソース経路が接続されている。第１の制御信号ｒｓｐｂ１がローレベルに設定されると第１のＰチャンネルＭＯＳトランジスタＭＰＳＷ１はオン状態となり、第１の制御信号ｒｓｐｂ１がハイレベルに設定されると第１のＰチャンネルＭＯＳトランジスタＭＰＳＷ１はオフ状態となる。また、各セレクター(ＳＥＬＥＣＴＯＲ［１］…［ｎ］)に接続された右側の第２の相補ビット線対に接続されたメモリセル(ＭＣ)の第２のセルアレーソース線ａｒｖｄｄ２と電源電圧Ｖｄｄとの間には、制御ゲートに第２の制御信号ｒｓｐｂ２が供給されるディープスタンバイスイッチの第２のＰチャンネルＭＯＳトランジスタＭＰＳＷ２のドレイン・ソース経路が接続されている。第２の制御信号ｒｓｐｂ２がローレベルに設定されると第２のＰチャンネルＭＯＳトランジスタＭＰＳＷ２はオン状態となり、第２の制御信号ｒｓｐｂ２がハイレベルに設定されると第２のＰチャンネルＭＯＳトランジスタＭＰＳＷ２はオフ状態となる。
【０２６３】
しかし、図３３に示す本発明の実施の形態１９でも、図３２に示した本発明の実施の形態１８と同様に、１個のセルアレー(ｃｅｌｌ＿ａｒｒａｙ)に含まれた全メモリセル(ＭＣ)のスタンバイ時の電流は、ソース線制御回路の１個の抵抗ＲＮ１と１個のダイオード接続ＭＯＳトランジスタＭＮ１によって制限されることが可能である。
【０２６４】
［実施の形態２０］
《実施の形態２０の半導体集積回路の構成》
図３４は、本発明の実施の形態２０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２６５】
本発明の実施の形態２０による半導体集積回路では、図３４に図示されていないが、図１１に示した本発明の実施の形態２による半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０２６６】
また本発明の実施の形態２０による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、以下に説明するソース線電位制御回路が接続されている。また、第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。更に、第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、以下に説明するソース線電位制御回路が接続されている。
【０２６７】
《ソース線電位制御回路》
図３４に示すように、本発明の実施の形態２０による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路は、第１のソース線電位制御回路と第２のソース線電位制御回路とを含んでいる。
【０２６８】
第１のソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍとの間に抵抗ＲＮ１とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１とディープスタンバイスイッチＭＮ２とを含む。抵抗ＲＮ１とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１との並列接続とディープスタンバイスイッチＭＮ２とは直列接続され、ディープスタンバイスイッチＭＮ２の制御ゲートにはディープスタンバイ制御信号ｒｃｕｔ１が供給される。ディープスタンバイ状態では、ディープスタンバイ制御信号ｒｃｕｔ１がローレベルに設定されて、ディープスタンバイスイッチＭＮ２はオフ状態となる。尚、ダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１のＰウェルは、ソースに接続されている。
【０２６９】
第２のソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍとの間に抵抗ＲＮ２とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ３とディープスタンバイスイッチＭＮ４とを含む。抵抗ＲＮ２とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ３との並列接続とディープスタンバイスイッチＭＮ４とは直列接続され、ディープスタンバイスイッチＭＮ４の制御ゲートにはディープスタンバイ制御信号ｒｃｕｔ２が供給される。ディープスタンバイ状態では、ディープスタンバイ制御信号ｒｃｕｔ２がローレベルに設定されて、ディープスタンバイスイッチＭＮ４はオフ状態となる。尚、ダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ３のＰウェルは、ローカル電源線Ｖｓｓｍに接続されている。
【０２７０】
［実施の形態２１］
《実施の形態２１の半導体集積回路の構成》
図３５は、本発明の実施の形態２１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２７１】
本発明の実施の形態２１による半導体集積回路では、図３５に図示されていないが、図１１に示した本発明の実施の形態２の半導体集積回路と同様に、ロジック回路(ｌｏｇｉｃ)のローカル電源線と第１のＳＲＡＭモジュール(ＳＲＡＭ１)のローカル電源線とは第１のローカル電源線ｖｓｓｌ２１で共有される。第２のＳＲＡＭモジュール(ＳＲＡＭ２)のローカル電源線と第３のＳＲＡＭモジュール(ＳＲＡＭ３)のローカル電源線とは第２のローカル電源線ｖｓｓｍ２２で共有される。共有された第１のローカル電源線ｖｓｓｌ２１と接地電位Ｖｓｓの間に接続された第１の電源スイッチＰＷＳＷ２１は、ロジック回路(ｌｏｇｉｃ)と第１のＳＲＡＭモジュール(ＳＲＡＭ１)とで共有される。更に、共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３は、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)とで共有される。
【０２７２】
また、図３５に示す本発明の実施の形態２１による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第１のローカル電源線ｖｓｓｌ２１との間に周辺回路電源スイッチＰＥＳＷ２１が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２１と第１のローカル電源線ｖｓｓｌ２１との間には、アクティブ電源スイッチＳＷ２１と以下に説明する接地側のソース線電位制御回路とが接続されている。また第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２２が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２２と第２のローカル電源線ｖｓｓｍ２２との間には、アクティブ電源スイッチＳＷ２２と以下に説明する接地側のソース線電位制御回路とが接続されている。更に第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、周辺回路(ｐｅｒｉｐｈｅｒａｌ)と第２のローカル電源線ｖｓｓｍ２２との間に周辺回路電源スイッチＰＥＳＷ２３が接続され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｓｓ２３と第２のローカル電源線ｖｓｓｍ２２との間には、アクティブ電源スイッチＳＷ２３と以下に説明する接地側のソース線電位制御回路とが接続されている。
【０２７３】
また更に、図３５に示す本発明の実施の形態２１による半導体集積回路の第１のＳＲＡＭモジュール(ＳＲＡＭ１)では、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｄｄ２１と電源電圧Ｖｄｄとの間には、アクティブ電源スイッチＳＷＰ２１と以下に説明する電源側のソース線電位制御回路とが接続されている。また第２のＳＲＡＭモジュール(ＳＲＡＭ２)でも、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｄｄ２２と電源電圧Ｖｄｄとの間には、アクティブ電源スイッチＳＷＰ２２と以下に説明する電源側のソース線電位制御回路とが接続されている。更に第３のＳＲＡＭモジュール(ＳＲＡＭ３)でも、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)のセルアレーソース線ａｒｖｄｄ２３と電源電圧Ｖｄｄとの間には、アクティブ電源スイッチＳＷＰ２３と以下に説明する電源側のソース線電位制御回路とが接続されている。
【０２７４】
《接地側のソース線電位制御回路》
図３５に示すように、本発明の実施の形態２１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの接地側のソース線電位制御回路は、セルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍとの間に抵抗ＲＮ１とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１とディープスタンバイスイッチＭＮ２とを含む。抵抗ＲＮ１とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１との並列接続とディープスタンバイスイッチＭＮ２とは直列接続され、ディープスタンバイスイッチＭＮ２の制御ゲートには制御信号ｒｓ２が供給される。ディープスタンバイ状態では、制御信号ｒｓ２がローレベルに設定されて、ディープスタンバイスイッチＭＮ２はオフ状態となる。尚、ダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１のＰウェルは、ローカル電源線ｖｓｓｍに接続されている。
【０２７５】
《電源側のソース線電位制御回路》
図３５に示すように、本発明の実施の形態２１による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの電源側のソース線電位制御回路は、セルアレーソース線ａｒｖｄｄと電源電圧Ｖｄｄとの間に抵抗ＲＰ１とダイオード接続ＰチャンネルＭＯＳトランジスタＭＰ１とディープスタンバイスイッチＭＰ２とを含む。抵抗ＲＰ１とダイオード接続ＰチャンネルＭＯＳトランジスタＭＰ１との並列接続とディープスタンバイスイッチＭＰ２とは直列接続され、ディープスタンバイスイッチＭＰ２の制御ゲートには制御信号ｒｓｐ２が供給される。ディープスタンバイ状態では、制御信号ｒｓｐ２がハイレベルに設定され、ディープスタンバイスイッチＭＰ２はオフ状態となる。尚、ダイオード接続ＰチャンネルＭＯＳトランジスタＭＰ１のＮウェルは、電源電圧Ｖｄｄに接続されている。
【０２７６】
《アクティブ状態》
図３５に示すＳＲＡＭモジュールのアクティブ状態では制御信号ｃｎｔ、制御信号ｒｓ１、制御信号ｒｓ２、制御信号ｒｓｐ１、制御信号ｒｓｐ２がそれぞれハイレベル、ハイレベル、ハイレベル、ローレベル、ローレベルに設定される。
【０２７７】
従って、電源スイッチＰＷＳＷと周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ１、ＳＷＰ１とがオン状態に、接地側のソース線電位制御回路のディープスタンバイスイッチＭＮ２がオン状態に、電源側のソース線電位制御回路のディープスタンバイスイッチＭＰ２がオン状態にされる。
【０２７８】
従って、ローカル電源線ｖｓｓｍは接地電位Ｖｓｓに設定されて、周辺回路電源スイッチＰＥＳＷもオン状態となるので、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がアクティブ状態とされる。更に、電源側セルアレーソース線ａｒｖｄｄの電位が電源電圧Ｖｄｄに設定され、接地側セルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓに設定され、セルアレー(ｃｅｌｌ＿ａｒｒａｙ)もアクティブ状態とされて、図３５に示すＳＲＡＭモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
【０２７９】
《スタンバイ状態》
図３５に示すＳＲＡＭモジュールのスタンバイ状態では制御信号ｃｎｔ、制御信号ｒｓ１、制御信号ｒｓ２、制御信号ｒｓｐ１、制御信号ｒｓｐ２がそれぞれハイレベル、ローレベル、ハイレベル、ハイレベル、ローレベルに設定される。
【０２８０】
従って、電源スイッチＰＷＳＷと周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ１、ＳＷＰ１とがオフ状態になって、周辺回路(ｐｅｒｉｐｈｅｒａｌ)がスタンバイ状態とされる。また、接地側のソース線電位制御回路のディープスタンバイスイッチＭＮ２がオン状態に、電源側のソース線電位制御回路のディープスタンバイスイッチＭＰ２がオン状態にされる。更に接地側のソース線電位制御回路ではＮチャンネルＭＯＳトランジスタＭＮ１のダイオード動作によってセルアレーソース線ａｒｖｓｓの電位が接地電位Ｖｓｓよりも若干高いレベルに設定され、電源側のソース線電位制御回路ではＰチャンネルＭＯＳトランジスタＭＰ１のダイオード動作によってセルアレーソース線ａｒｖｄｄの電位が電源電圧Ｖｄｄよりも若干低いレベルに設定されセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の保持データが破壊されない程度にセルアレーの電流が低減される。
【０２８１】
《ディープスタンバイ状態》
図３５に示すＳＲＡＭモジュールのディープスタンバイ状態では、制御信号ｃｎｔ、制御信号ｒｓ１、制御信号ｒｓ２、制御信号ｒｓｐ１、制御信号ｒｓｐ２がそれぞれハイレベル、ローレベル、ローレベル、ハイレベル、ハイレベルに設定される。
【０２８２】
従って、電源スイッチＰＷＳＷと周辺回路電源スイッチＰＥＳＷ２１とアクティブ電源スイッチＳＷ１、ＳＷＰ１が、オフ状態とされる。また接地側のソース線電位制御回路のディープスタンバイスイッチＭＮ２がオフ状態に、電源側のソース線電位制御回路のディープスタンバイスイッチＭＰ２がオフ状態にされる。その結果、ＳＲＡＭモジュールのセルアレー(ｃｅｌｌ＿ａｒｒａｙ)の動作電流は大幅に削減されることが可能となる。
【０２８３】
［実施の形態２２］
《実施の形態２２の半導体集積回路の構成》
図３６は、本発明の実施の形態２２による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２８４】
図３６に示す本発明の実施の形態２２による半導体集積回路が、図３４に示した本発明の実施の形態２０による半導体集積回路と相違するのは、下記の点のみである。
【０２８５】
すなわち、その相違点は、図３６に示す本発明の実施の形態２０による半導体集積回路の各ＳＲＡＭモジュールでは、図３４に示した本発明の実施の形態２０による半導体集積回路の各ＳＲＡＭモジュールのセルアレーソース線ａｒｖｓｓとローカル電源線ｖｓｓｍの間に接続された第２のソース線電位制御回路の抵抗ＲＮ２とダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ３とディープスタンバイスイッチＭＮ４とが省略されている。
【０２８６】
［実施の形態２３］
《実施の形態２３の半導体集積回路の構成》
図３７は、本発明の実施の形態２３による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールの構成を示す図である。
【０２８７】
図３７に示す本発明の実施の形態２３による半導体集積回路が、図３６に示した本発明の実施の形態２２による半導体集積回路と相違するのは、下記の点のみである。
【０２８８】
すなわち、その相違点は、図３７に示す本発明の実施の形態２３による半導体集積回路に含まれる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)の各ＳＲＡＭモジュールのソース線電位制御回路のダイオード接続ＮチャンネルＭＯＳトランジスタＭＮ１のＰウェルが、ソースではなく、ローカル電源線ｖｓｓｍに接続されていることである。
【０２８９】
［実施の形態２４］
《実施の形態２４の半導体集積回路の構成》
図１は、本発明の実施の形態１乃至実施の形態２３のいずれかによる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)を内蔵する本発明の実施の形態２４による半導体集積回路の構成の一例を示す図である。
【０２９０】
図１に示した半導体集積回路の半導体チップには、マルチプロセッサを構成する第１の中央処理ユニット(ＣＰＵ１)および第２の中央処理ユニット(ＣＰＵ２)と、ＭＰＥＧ(Moving Picture Expert Group)２の動画像符号化・復号処理のための映像処理ユニット(Video)および音声処理ユニット(Audio)とが含まれている。
【０２９１】
第１の中央処理ユニット(ＣＰＵ１)および第２の中央処理ユニット(ＣＰＵ２)と映像処理ユニット(Video)および音声処理ユニット(Audio)の各ユニットは、上述の本発明の実施の形態１乃至本発明の実施の形態２３のいずれかによる３つのＳＲＡＭモジュール(ＳＲＡＭ１、２、３)を内蔵するものであって、各ユニットは各ユニットの動作状態によって各ユニットの内蔵ＳＲＡＭモジュール(ＳＲＡＭ１、２、３)のディープスタンバイ状態の保存データ量が変化するものである。
【０２９２】
図１に示した本発明の実施の形態２４による半導体集積回路によれば、このようなディープスタンバイ状態の保存データ量の変化に好適に対応することが可能となる。
【０２９３】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることは、言うまでもない。
【０２９４】
例えば、図１１に示した本発明の実施の形態２または図１８に示した本発明の実施の形態４による半導体集積回路において、第２のＳＲＡＭモジュール(ＳＲＡＭ２)と第３のＳＲＡＭモジュール(ＳＲＡＭ３)に共有された第２のローカル電源線ｖｓｓｍ２２と接地電位Ｖｓｓの間に接続された第２の電源スイッチＰＷＳＷ２２と第３の電源スイッチＰＷＳＷ２３のいずれか一方は、省略されることが可能である。
【０２９５】
また更に例えば、本発明は、図１に示した動画像符号化・復号処理に使用される半導体集積回路以外に、自動車のエンジン制御のためのマルチプロセッサを構成する複数の中央処理ユニットやＡ／Ｄ変換器やＤ／Ａ変換器を内蔵するマイクロコントローラ等の種々の用途に使用可能な種々のシステムオンチップ(ＳｏＣ)等に適用することが可能である。
【符号の説明】
【０２９６】
ｌｏｇｉｃ…ロジック回路
ｐｅｒｉｐｈｅｒａｌ…周辺回路
ｃｅｌｌ＿ａｒｒａｙ…メモリセルアレイ
ａｒｖｓｓ、ａｒｖｄｄ…セルアレイソース線
Ｖｄｄ…電源電圧
Ｖｓｓ…接地電位
Ｖｓｓｍ…ローカル電源線
ａｒｖｓｓ＿ｃｏｎｔｒｏｌ…セルアレイソース電位制御回路
ＰＷＳＷ…電源スイッチ
ＰＥＳＷ…周辺回路電源スイッチ
ＳＷ１…電源スイッチ
ＲＮ…抵抗
ＭＮ…ＭＯＳトランジスタ
ＭＳＷ、ＭＰＳＷ…ディープスタンバイスイッチ
ＳＲＡＭ１、２、３…ＳＲＡＭモジュール
ＲＳＣＮＴ…制御レジスタ
ＣＯＮＴＲＯＬ…コントロールユニット
ＷＯＲＤ＿ＤＲＩＶＥＲ…ワードドライバ
ｂｂ、ｂｔ…相補ビット線対
ｗｌ…ワード線
ＭＣ…メモリセル
ＳＥＬＥＣＴＯＲ…セレクタ
ＳＡ…センスアンプ
ＭＮＤＬ、ＭＮＤＲ…駆動トランジスタ
ＭＰＵＬ、ＭＰＵＲ…負荷トランジスタ
ＭＮＳＬ、ＭＮＳＲ…転送トランジスタ
【特許請求の範囲】
【請求項１】
ロジック回路と、
前記ロジック回路に関係するデータを格納可能な複数のＳＲＡＭモジュールと
を具備する半導体集積回路であって、
前記複数のＳＲＡＭモジュールは、前記ロジック回路と独立に電源制御が可能とされ、
前記複数のＳＲＡＭモジュールの間で、独立した電源制御が可能とされる
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記ロジック回路と共通に電源制御が可能とされる他のＳＲＡＭモジュールを更に具備するものであり、
前記ロジック回路と前記他のＳＲＡＭモジュールは、共通に電源遮断状態に制御可能とされたものであり、
前記ロジック回路と前記他のＳＲＡＭモジュールとが共通に前記電源遮断状態に制御される前に、前記他のＳＲＡＭモジュールのデータは前記複数のＳＲＡＭモジュールの少なくとも一方のＳＲＡＭモジュールに退避可能とされる
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
複数の電源スイッチを更に具備するものであり、
前記他のＳＲＡＭモジュールと前記複数のＳＲＡＭモジュールの各ＳＲＡＭモジュールと前記複数の電源スイッチの各電源スイッチとは、直列に接続されるものであり、
前記複数の電源スイッチの前記各電源スイッチがオフ状態に制御されることによって、前記各ＳＲＡＭモジュールは前記電源遮断状態に制御可能とされるものであり、
前記複数の電源スイッチの前記各電源スイッチがオン状態に制御されることによって、前記各ＳＲＡＭモジュールはアクティブ状態とスタンバイ状態とに制御可能とされる
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記各ＳＲＡＭモジュールは、周辺回路とセルアレーと電位制御回路とを含み、
前記各ＳＲＡＭモジュールで、前記セルアレーと前記電位制御回路とは直列接続され、前記セルアレーと前記電位制御回路との直列接続と前記周辺回路とは並列接続される
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記アクティブ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路の一方の端子と他方の端子との間の端子間電圧が低電圧の状態に制御され、電源電圧が前記周辺回路に供給される一方、前記電源電圧が前記セルアレーに前記電位制御回路によって供給されるものであり、
前記スタンバイ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路の前記端子間電圧が前記低電圧より高い高電圧の状態に制御され、前記電源電圧の前記周辺回路への供給が停止され、前記電源電圧より低い動作電圧が前記セルアレーに前記電位制御回路によって供給される
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記各ＳＲＡＭモジュールの前記電位制御回路の前記一方の端子と前記他方の端子は前記セルアレーとローカル電源線とにそれぞれ接続され、
前記複数のＳＲＡＭモジュールの一方のＳＲＡＭモジュールのローカル電源線と前記複数のＳＲＡＭモジュールの他方のＳＲＡＭモジュールのローカル電源線は、共有ローカル電源線によって共有され、
前記複数のＳＲＡＭモジュールの前記一方のＳＲＡＭモジュールの電源スイッチと前記複数のＳＲＡＭモジュールの前記他方のＳＲＡＭモジュールの電源スイッチとは、前記共有ローカル電源線に共通に接続されている
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記複数のＳＲＡＭモジュールの前記一方のＳＲＡＭモジュールの前記セルアレーの複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルと、前記複数のＳＲＡＭモジュールの前記他方のＳＲＡＭモジュールの前記セルアレーの複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルとは、共通のＰウェルで形成される
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記各ＳＲＡＭモジュールの前記電位制御回路の前記一方の端子と前記他方の端子との間には、前記端子間電圧を前記高電圧の状態とする電圧降下素子と前記端子間電圧を前記低電圧の状態とする制御スイッチとが接続される
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記各ＳＲＡＭモジュールの前記セルアレーは、１対の駆動ＮチャンネルＭＯＳトランジスタと１対の負荷ＰチャンネルＭＯＳトランジスタと１対の転送ＮチャンネルＭＯＳトランジスタを含む複数のＳＲＡＭメモリセルを有する
ことを特徴とする半導体集積回路。
【請求項１０】
請求項１において、
複数のデータ処理ユニットを具備するものであって、
前記複数のデータ処理ユニットの各データ処理ユニットは、前記ロジック回路と前記複数のＳＲＡＭモジュールとを有する
ことを特徴とする半導体集積回路。
【請求項１１】
ロジック回路と、前記ロジック回路に関係するデータを格納可能な複数のＳＲＡＭモジュールとを具備する半導体集積回路の動作方法であって、
前記ロジック回路を、前記複数のＳＲＡＭモジュールと独立に電源制御を可能とするステップと、
前記複数のＳＲＡＭモジュールの間で、独立した電源制御を可能とするステップと
を有することを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記ロジック回路と共通に電源制御が可能とされる他のＳＲＡＭモジュールを更に具備するものであり、
前記ロジック回路と前記他のＳＲＡＭモジュールは、共通に電源遮断状態に制御可能とされたものであり、
前記ロジック回路と前記他のＳＲＡＭモジュールとが共通に前記電源遮断状態に制御される前に、前記他のＳＲＡＭモジュールのデータは前記複数のＳＲＡＭモジュールの少なくとも一方のＳＲＡＭモジュールに退避可能とされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記半導体集積回路は、複数の電源スイッチを更に具備するものであり、
前記他のＳＲＡＭモジュールと前記複数のＳＲＡＭモジュールの各ＳＲＡＭモジュールと前記複数の電源スイッチの各電源スイッチとは、直列に接続されるものであり、
前記複数の電源スイッチの前記各電源スイッチがオフ状態に制御されることによって、前記各ＳＲＡＭモジュールは前記電源遮断状態に制御可能とされるものであり、
前記複数の電源スイッチの前記各電源スイッチがオン状態に制御されることによって、前記各ＳＲＡＭモジュールはアクティブ状態とスタンバイ状態とに制御可能とされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記各ＳＲＡＭモジュールは、周辺回路とセルアレーと電位制御回路とを含み、
前記各ＳＲＡＭモジュールで、前記セルアレーと前記電位制御回路とは直列接続され、前記セルアレーと前記電位制御回路との直列接続と前記周辺回路とは並列接続される
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記アクティブ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路の一方の端子と他方の端子との間の端子間電圧が低電圧の状態に制御され、電源電圧が前記周辺回路に供給される一方、前記電源電圧が前記セルアレーに前記電位制御回路によって供給されるものであり、
前記スタンバイ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路の前記端子間電圧が前記低電圧より高い高電圧の状態に制御され、前記電源電圧の前記周辺回路への供給が停止され、前記電源電圧より低い動作電圧が前記セルアレーに前記電位制御回路によって供給される
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記各ＳＲＡＭモジュールの前記電位制御回路の前記一方の端子と前記他方の端子は前記セルアレーとローカル電源線とにそれぞれ接続され、
前記複数のＳＲＡＭモジュールの一方のＳＲＡＭモジュールのローカル電源線と前記複数のＳＲＡＭモジュールの他方のＳＲＡＭモジュールのローカル電源線は、共有ローカル電源線によって共有され、
前記複数のＳＲＡＭモジュールの前記一方のＳＲＡＭモジュールの電源スイッチと前記複数のＳＲＡＭモジュールの前記他方のＳＲＡＭモジュールの電源スイッチとは、前記共有ローカル電源線に共通に接続されている
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記複数のＳＲＡＭモジュールの前記一方のＳＲＡＭモジュールの前記セルアレーの複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルと、前記複数のＳＲＡＭモジュールの前記他方のＳＲＡＭモジュールの前記セルアレーの複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルとは、共通のＰウェルで形成される
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記各ＳＲＡＭモジュールの前記電位制御回路の前記一方の端子と前記他方の端子との間には、前記端子間電圧を前記高電圧の状態とする電圧降下素子と前記端子間電圧を前記低電圧の状態とする制御スイッチとが接続される
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記各ＳＲＡＭモジュールの前記セルアレーは、１対の駆動ＮチャンネルＭＯＳトランジスタと１対の負荷ＰチャンネルＭＯＳトランジスタと１対の転送ＮチャンネルＭＯＳトランジスタを含む複数のＳＲＡＭメモリセルを有する
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１１において、
前記半導体集積回路は、複数のデータ処理ユニットを具備するものであって、
前記複数のデータ処理ユニットの各データ処理ユニットは、前記ロジック回路と前記複数のＳＲＡＭモジュールとを有する
ことを特徴とする半導体集積回路の動作方法。
【請求項１】
ロジック回路と、
前記ロジック回路に関係するデータを格納可能な複数のＳＲＡＭモジュールと
を具備する半導体集積回路であって、
前記複数のＳＲＡＭモジュールは、前記ロジック回路と独立に電源制御が可能とされ、
前記複数のＳＲＡＭモジュールの間で、独立した電源制御が可能とされる
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記ロジック回路と共通に電源制御が可能とされる他のＳＲＡＭモジュールを更に具備するものであり、
前記ロジック回路と前記他のＳＲＡＭモジュールは、共通に電源遮断状態に制御可能とされたものであり、
前記ロジック回路と前記他のＳＲＡＭモジュールとが共通に前記電源遮断状態に制御される前に、前記他のＳＲＡＭモジュールのデータは前記複数のＳＲＡＭモジュールの少なくとも一方のＳＲＡＭモジュールに退避可能とされる
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
複数の電源スイッチを更に具備するものであり、
前記他のＳＲＡＭモジュールと前記複数のＳＲＡＭモジュールの各ＳＲＡＭモジュールと前記複数の電源スイッチの各電源スイッチとは、直列に接続されるものであり、
前記複数の電源スイッチの前記各電源スイッチがオフ状態に制御されることによって、前記各ＳＲＡＭモジュールは前記電源遮断状態に制御可能とされるものであり、
前記複数の電源スイッチの前記各電源スイッチがオン状態に制御されることによって、前記各ＳＲＡＭモジュールはアクティブ状態とスタンバイ状態とに制御可能とされる
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記各ＳＲＡＭモジュールは、周辺回路とセルアレーと電位制御回路とを含み、
前記各ＳＲＡＭモジュールで、前記セルアレーと前記電位制御回路とは直列接続され、前記セルアレーと前記電位制御回路との直列接続と前記周辺回路とは並列接続される
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記アクティブ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路の一方の端子と他方の端子との間の端子間電圧が低電圧の状態に制御され、電源電圧が前記周辺回路に供給される一方、前記電源電圧が前記セルアレーに前記電位制御回路によって供給されるものであり、
前記スタンバイ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路の前記端子間電圧が前記低電圧より高い高電圧の状態に制御され、前記電源電圧の前記周辺回路への供給が停止され、前記電源電圧より低い動作電圧が前記セルアレーに前記電位制御回路によって供給される
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記各ＳＲＡＭモジュールの前記電位制御回路の前記一方の端子と前記他方の端子は前記セルアレーとローカル電源線とにそれぞれ接続され、
前記複数のＳＲＡＭモジュールの一方のＳＲＡＭモジュールのローカル電源線と前記複数のＳＲＡＭモジュールの他方のＳＲＡＭモジュールのローカル電源線は、共有ローカル電源線によって共有され、
前記複数のＳＲＡＭモジュールの前記一方のＳＲＡＭモジュールの電源スイッチと前記複数のＳＲＡＭモジュールの前記他方のＳＲＡＭモジュールの電源スイッチとは、前記共有ローカル電源線に共通に接続されている
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記複数のＳＲＡＭモジュールの前記一方のＳＲＡＭモジュールの前記セルアレーの複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルと、前記複数のＳＲＡＭモジュールの前記他方のＳＲＡＭモジュールの前記セルアレーの複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルとは、共通のＰウェルで形成される
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記各ＳＲＡＭモジュールの前記電位制御回路の前記一方の端子と前記他方の端子との間には、前記端子間電圧を前記高電圧の状態とする電圧降下素子と前記端子間電圧を前記低電圧の状態とする制御スイッチとが接続される
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記各ＳＲＡＭモジュールの前記セルアレーは、１対の駆動ＮチャンネルＭＯＳトランジスタと１対の負荷ＰチャンネルＭＯＳトランジスタと１対の転送ＮチャンネルＭＯＳトランジスタを含む複数のＳＲＡＭメモリセルを有する
ことを特徴とする半導体集積回路。
【請求項１０】
請求項１において、
複数のデータ処理ユニットを具備するものであって、
前記複数のデータ処理ユニットの各データ処理ユニットは、前記ロジック回路と前記複数のＳＲＡＭモジュールとを有する
ことを特徴とする半導体集積回路。
【請求項１１】
ロジック回路と、前記ロジック回路に関係するデータを格納可能な複数のＳＲＡＭモジュールとを具備する半導体集積回路の動作方法であって、
前記ロジック回路を、前記複数のＳＲＡＭモジュールと独立に電源制御を可能とするステップと、
前記複数のＳＲＡＭモジュールの間で、独立した電源制御を可能とするステップと
を有することを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記ロジック回路と共通に電源制御が可能とされる他のＳＲＡＭモジュールを更に具備するものであり、
前記ロジック回路と前記他のＳＲＡＭモジュールは、共通に電源遮断状態に制御可能とされたものであり、
前記ロジック回路と前記他のＳＲＡＭモジュールとが共通に前記電源遮断状態に制御される前に、前記他のＳＲＡＭモジュールのデータは前記複数のＳＲＡＭモジュールの少なくとも一方のＳＲＡＭモジュールに退避可能とされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記半導体集積回路は、複数の電源スイッチを更に具備するものであり、
前記他のＳＲＡＭモジュールと前記複数のＳＲＡＭモジュールの各ＳＲＡＭモジュールと前記複数の電源スイッチの各電源スイッチとは、直列に接続されるものであり、
前記複数の電源スイッチの前記各電源スイッチがオフ状態に制御されることによって、前記各ＳＲＡＭモジュールは前記電源遮断状態に制御可能とされるものであり、
前記複数の電源スイッチの前記各電源スイッチがオン状態に制御されることによって、前記各ＳＲＡＭモジュールはアクティブ状態とスタンバイ状態とに制御可能とされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記各ＳＲＡＭモジュールは、周辺回路とセルアレーと電位制御回路とを含み、
前記各ＳＲＡＭモジュールで、前記セルアレーと前記電位制御回路とは直列接続され、前記セルアレーと前記電位制御回路との直列接続と前記周辺回路とは並列接続される
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記アクティブ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路の一方の端子と他方の端子との間の端子間電圧が低電圧の状態に制御され、電源電圧が前記周辺回路に供給される一方、前記電源電圧が前記セルアレーに前記電位制御回路によって供給されるものであり、
前記スタンバイ状態に制御された前記各ＳＲＡＭモジュールでは、前記電位制御回路の前記端子間電圧が前記低電圧より高い高電圧の状態に制御され、前記電源電圧の前記周辺回路への供給が停止され、前記電源電圧より低い動作電圧が前記セルアレーに前記電位制御回路によって供給される
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記各ＳＲＡＭモジュールの前記電位制御回路の前記一方の端子と前記他方の端子は前記セルアレーとローカル電源線とにそれぞれ接続され、
前記複数のＳＲＡＭモジュールの一方のＳＲＡＭモジュールのローカル電源線と前記複数のＳＲＡＭモジュールの他方のＳＲＡＭモジュールのローカル電源線は、共有ローカル電源線によって共有され、
前記複数のＳＲＡＭモジュールの前記一方のＳＲＡＭモジュールの電源スイッチと前記複数のＳＲＡＭモジュールの前記他方のＳＲＡＭモジュールの電源スイッチとは、前記共有ローカル電源線に共通に接続されている
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記複数のＳＲＡＭモジュールの前記一方のＳＲＡＭモジュールの前記セルアレーの複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルと、前記複数のＳＲＡＭモジュールの前記他方のＳＲＡＭモジュールの前記セルアレーの複数のＮチャンネルＭＯＳトランジスタが形成されるＰウェルとは、共通のＰウェルで形成される
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記各ＳＲＡＭモジュールの前記電位制御回路の前記一方の端子と前記他方の端子との間には、前記端子間電圧を前記高電圧の状態とする電圧降下素子と前記端子間電圧を前記低電圧の状態とする制御スイッチとが接続される
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記各ＳＲＡＭモジュールの前記セルアレーは、１対の駆動ＮチャンネルＭＯＳトランジスタと１対の負荷ＰチャンネルＭＯＳトランジスタと１対の転送ＮチャンネルＭＯＳトランジスタを含む複数のＳＲＡＭメモリセルを有する
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１１において、
前記半導体集積回路は、複数のデータ処理ユニットを具備するものであって、
前記複数のデータ処理ユニットの各データ処理ユニットは、前記ロジック回路と前記複数のＳＲＡＭモジュールとを有する
ことを特徴とする半導体集積回路の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２０１１−６０４０１（Ｐ２０１１−６０４０１Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２１１３３５（Ｐ２００９−２１１３３５）
【出願日】平成２１年９月１４日（２００９．９．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月１４日（２００９．９．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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