【課題】１つの実施形態は、例えば、電源オフ時における消費電力を低減することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルは、第１の駆動トランジスタと第１の負荷トランジスタと第１の読み出し転送トランジスタと第１の書き込み転送トランジスタと第２の駆動トランジスタと第２の負荷トランジスタと第２の読み出し転送トランジスタと第２の書き込み転送トランジスタと１以上の抵抗変化素子とを有する。１以上の抵抗変化素子は、両端に印加されるバイアスの方向に依存して抵抗が変化する。１以上の抵抗変化素子は、第１の記憶ノード及び第１の書き込み転送トランジスタの間と第２の記憶ノード及び第２の書き込み転送トランジスタの間との少なくとも一方に配される。 （もっと読む）

【課題】先端プロセスではＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷Ｐ型ＭＯＳ及び駆動Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態から待機状態への変更に伴い、前記ソース線の電位を第１の電圧から当該第１の電位より高い第２の電位に変更する。前記電圧制御回路が前記ソース線の電位を前記第２の電位に変更したとき、前記スタティック型メモリセルの第１及び第２の記憶ノードのうちの一方は前記電源線の電位を保持し、前記第１及び第２の記憶ノードのうちの他方は前記第２の電位を保持する
【選択図】図５
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【課題】効果的に消費電力を低減することができるＳＲＡＭ及び半導体集積回路を提供すること。
【解決手段】ＳＲＡＭ１００は、メモリセルアレイ２、ビット線ＢＬＴ及びＢＬＢ、イコライズ制御回路３、イコライズ回路４を有する。ビット線ＢＬＴ及びＢＬＢは、メモリセルアレイ２と接続される。イコライズ回路４は、ビット線ＢＬＴとビット線ＢＬＢとの間を電気的に接続又は切断する。イコライズ制御回路３は、電源電圧ＶＤＤ及びグランド電圧ＧＮＤと接続され、イコライズ回路４のオン／オフを制御するイコライズ信号ＥＱを出力する。イコライズ回路４は、イコライズ信号ＥＱに応じて、ビット線ＢＬＴとビット線ＢＬＢが電源電圧ＶＤＤ及びグランド電圧ＧＮＤと電気的に切断されている場合に、ビット線ＢＬＴとビット線ＢＬＢとの間を電気的に接続する。 （もっと読む）

【課題】
断熱的ＳＲＡＭ回路の回路構造と制御方法を改良し、さらなる低消費電力化を実現するためのＳＲＡＭ回路を提供すること。
【解決手段】
従来の断熱的ＳＲＡＭで記憶保持として用いられているインバータからなるフリップフロップ回路を抵抗負荷型のＭＯＳトランジスタに置き換え、かつ読み込み・書き込み選択線の切り替えにＣＭＯＳトランスミッションゲートを配置することで、書き込み時における消費電力の増加を解決できる。 （もっと読む）

【課題】低電源電圧でもＳＮＭと書き込みマージンを両立させたＳＲＡＭを備える。
【解決手段】ＳＲＡＭは、複数列に対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。メモリセルの各々は、第１及び第２のＰチャネル型トランジスタと、第１ないし第４のＮチャネル型トランジスタと第１及び第２の記憶ノードとを有するＣＭＯＳラッチ回路で構成される。電源回路は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、 （もっと読む）

【課題】消費電流を低減させる。
【解決手段】半導体装置は、外部端子から供給された外部電源電圧より低い第１内部電圧を第１出力端子から出力する第１降圧回路、外部電源電圧より低い第２内部電圧を第２出力端子から出力する第１モードと第２出力端子から第１及び第２内部電圧より低い第３内部電圧を出力する第２モードとが切替えられる第２降圧回路、第１出力端子に接続され接地電圧が供給される第１ＳＲＡＭを含む第１内部回路、第２出力端子に接続され接地電圧が供給される第２ＳＲＡＭを含む第２内部回路とを備え、スタンバイ時に第２降圧回路は第２モードに制御され、第１内部回路の高位電源電圧として第１降圧回路から第１内部電圧が供給されて第１ＳＲＡＭの記憶内容は保持され、第２内部回路の高位電源電圧として第２降圧回路から第３内部電圧が供給されて第２ＳＲＡＭの記憶内容は消失される。 （もっと読む）

【課題】複数のメモリモジュールに対する低消費電力モードの解除に際して突入電流の発生を緩和する。
【解決手段】制御信号により低消費電力モードの設定と解除が制御される複数個のメモリモジュール（ＭＤＬｉｊ）の全部または一部がメモリブロック（ＢＬＫ０〜ＢＬＫｍ）に属し、同じメモリブロックに属する複数個のメモリモジュールに並列的に前記制御信号を入力してモジュール内経路を伝播させ、その一部のメモリモジュールが前記モジュール内経路から後段のモジュール外経路（ＥＸＲ＿０〜ＥＸＲ＿ｍ）に前記制御信号を出力させるように、制御信号の伝播経路を構成する。このとき、前記一部のメモリモジュールは、これと同一メモリブロック内における他のメモリモジュールよりも大きな記憶容量を有するメモリモジュールとする。 （もっと読む）

【課題】従来の半導体装置は、消費電力が大きくなる問題があった。
【解決手段】半導体装置１は、プログラムとプログラムによって利用されるデータとの少なくとも一方が格納される記憶領域部１６と、プログラムを実行して記憶領域部１６にバスを介してアクセス要求を発行する機能ブロック１１と、バス２３上に流れる、記憶領域部１６に対するアクセス要求を示す第１の信号ＲＥＱと、記憶領域部１６によるバス２３の占有状態を示す第２の信号ＧＮＴと、を監視して記憶領域部１６へのアクセスが発生していない期間は記憶領域部１６をスタンバイ状態に制御し、記憶領域部１６へのアクセスが発生している期間は記憶領域部１６を活性状態に制御するバス状態監視回路２０と、を有し、記憶領域部１６は、プログラム又はデータを記憶する記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差を前記スタンバイ状態において活性状態よりも小さくする。 （もっと読む）

【課題】待機時のリーク電流が少なく、かつ、データ保持特性に優れたＳＲＡＭセルを備えた半導体装置を提供する。
【解決手段】それぞれ負荷ＭＯＳトランジスタを備えた複数のＳＲＡＭセルがマトリクス状に配置されたメモリセルアレイ１１０と、メモリセルアレイの第１の電源端子ＶＤＤＭと第２の電源端子ＶＳＳＭとの間に電源を供給する電源回路１３０と、負荷ＭＯＳトランジスタに基板バイアス電圧を与える基板バイアス発生回路１４０と、動作時より待機時の方が、第１の電源端子と第２の電源端子との間の電位差が小さく、かつ、負荷ＭＯＳトランジスタの基板バイアス電圧が浅くなるように電源回路と基板バイアス発生回路とを制御する電圧制御回路２００と、を備える。 （もっと読む）

【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。 （もっと読む）

【課題】メモリセルからデータを読み出す際にメモリセルの保持しているデータの破壊を抑制する。
【解決手段】半導体記憶装置は、複数のメモリセルが行列状に配列されたメモリセルアレイと、前記複数のメモリセルの行方向に接続された複数のワード線と、前記複数のメモリセルの列方向に接続された複数のビット線と、前記複数のワード線を多重選択する行選択部とを備え、前記複数のビット線のそれぞれに接続されたメモリセルの数をＮ_ｃｅｌｌとし、前記行選択部により多重選択されるワード線の本数の単位をＮ_ＷＬとし、前記ビット線の静電容量をＮ_ｃｅｌｌで割った値をＣ_ｂｌとし、電源電圧をＶ_ＤＤとし、前記複数のメモリセルのそれぞれの動作周波数をＴ_ｃｙｃとし、前記複数のビット線のそれぞれを介して読み出される電流の目標値をＩ_ｃｅｌｌとするとき、Ｎ_ｃｅｌｌ／Ｎ_ＷＬ≦（４×Ｃ_ｂｌ×Ｖ_ＤＤ）／（Ｉ_ｃｅｌｌ×Ｔ_ｃｙｃ）を満たす。 （もっと読む）

【課題】ＭＯＳトランジスタのしきい値電圧のばらつきに係らず、低電源電圧下においても安定かつ高速なデータ読出、スタンバイ電流の低減およびリテンション特性の向上を可能とする半導体装置を提供する。
【解決手段】半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むＳＲＡＭブロックと、ＦＧＴブロックと、ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するための接続ブロックとから構成される。ＦＧＴブロックは、ＦＧＴ（フローティングゲートトランジスタ）５０と、ＳＲＡＭセルを構成するＭＯＳトランジスタのしきい値電圧のばらつきに応じて、ＦＧＴ５０のしきい値電圧をチューニングするためのプログラム回路とを有する。ＦＧＴ５０は、ＳＲＡＭブロックのスタンバイ時、ダイオード接続され、ＳＲＡＭ＿ＶＳＳ線と電気的に接続される。 （もっと読む）

【課題】ワード線コンタクトが隣接セルと共有されるＳＲＡＭセルを有する半導体記憶装置において、ビット線対の充放電による消費電力を抑える。
【解決手段】半導体記憶装置は、ワード線ＷＬＡ、ＷＬＢと、ＳＲＡＭセルＭＣ１、ＭＣ２と、仲介セルＤＣとを備える。ＳＲＡＭセルＭＣ１はワード線ＷＬＡ、ＷＬＢを有し、ワード線ＷＬＡが接続されている。ＳＲＡＭセルＭＣ２はワード線ＷＬＡ、ＷＬＢを有し、ワード線ＷＬＢが接続されている。仲介セルＤＣは、ＳＲＡＭセルＭＣ１とＳＲＡＭセルＭＣ２とに隣接して設けられ、ワード線ＷＬＡ、ＷＬＢが接続されている。複数のＳＲＡＭセルＭＣ１及び仲介セルＤＣの隣接するセル同士がワード線ＷＬＡ用のコンタクトを共有している。複数のＳＲＡＭセルＭＣ２及び仲介セルＤＣの隣接するセル同士がワード線ＷＬＢ用のコンタクトを共有している。 （もっと読む）

【課題】センサの分解能を高めることなく、充電量が均等化に近づくよう調整することを可能とする。
【解決手段】 アクセス判定記憶回路(38)は電源が供給されていないラインへのデータの書き込みを示すアドレス(300)およびコマンド(301)が入力されたとき、この書き込み先アドレスに対応するメモリセルのライン(41)に電源を供給するライン電源回路(37)へ電源回路イネーブル信号(304)をアサートし、ライン電源回路(37)を起動し、このラインについてのステータスデータを＜有効なデータが記憶されている＞に更新する。また同時に、アクセス判定記憶回路(38)は、書き込みアクセスバッファ(39)に書き込み先アドレスと書き込まれるべきデータを格納させる。ライン電源回路(37)は、書き込み先のライン(41)へ電源を供給する。このデータがラインへ書き込まれたことを確認したら、書き込みアクセスバッファ(39)からこのデータを削除する。 （もっと読む）

【課題】高速動作可能なメモリセルにも適用できる、読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬの信号を発生させるサブワードドライバーを有する半導体記憶装置を提供する。
【解決手段】読み出しワード線と、書き込みワード線と、メーンワード信号と反転読み出しブロック信号とにより前記読み出しワード線を選択し、前記メーンワード信号と反転書き込みブロック信号とにより前記書き込みワード線を選択するサブワードドライバーとを有することを特徴とする半導体記憶装置。 （もっと読む）

【課題】高速動作可能なメモリセルにも適用できる高速動作可能なセンスアンプを有する半導体記憶装置を提供する。
【解決手段】 センスアンプを有する半導体記憶装置において、前記センスアンプは、メモリセルとのデータ伝達を行う読み出しビット線及び書き込みビット線と、入出力回路とのデータ伝達を行うデータ線と、前記読み出しビット線を入力とするインバータ回路と、該インバータ回路の出力を前記データ線に伝達するデータ読み出し手段と、書き込みイネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達する第１のデータ書き込み手段と、反転書き込みイネーブル信号により前記データ線からのデータを反転させて前記書き込みビット線に伝達する第２のデータ書き込み手段と、を備えたことを特徴とする半導体記憶装置。 （もっと読む）

【課題】スタンバイモードでのリーク電流の制御を安定して行なうことができる半導体装置を提供する。
【解決手段】グランド制御用ビット線ＣＢＴ，ＣＢＢは、ＳＲＡＭセルＣＬに接続される。電源線ＡＲＶＳＳは、グランド制御用ビット線ＣＢＴ，ＣＢＢに接続される。ＮチャネルＭＯＳトランジスタＮ５１およびＮ５２は、制御線ＣＴに接続される制御電極を有し、接地電源と電源線ＡＲＶＳＳとの間に設けられ、スタンバイ制御回路から供給されるグランド制御信号ＣＮＴ＿ＡＲＶＳＳによって制御される。ＮチャネルＭＯＳトランジスタＮ１は、電源線上ＡＲＶＳＳでダイオード接続される。ロウデコーダＲＤの電源は、スタンバイ制御回路から供給されるスタンバイ信号ＳＴＤＢＹに従って制御される。ＮチャネルＭＯＳトランジスタＮ１は、ワード線ＷＬをプルダウンし、スタンバイ信号ＳＴＤＢＹに従って制御される。 （もっと読む）

【課題】書き込み回数に制限がなく、回路規模の増加に対して消費電力を抑制することができる半導体集積回路を提供する。
【解決手段】ルックアップテーブル１０１とフリップフロップ１０２Ａのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル１０１とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ１０９及び電源制御回路１１１を備える。 （もっと読む）

【課題】スタンバイ時の保持データ量の変化に対応すること。
【解決手段】半導体集積回路は、ロジック回路ｌｏｇｉｃと、複数のＳＲＡＭモジュール２、３を具備する。複数のＳＲＡＭモジュールは、ロジック回路と独立に電源制御が可能とされ、複数のＳＲＡＭモジュールの間で独立した電源制御が可能とされる。具体的には、各ＳＲＡＭモジュールの電位制御回路の一方の端子ａｒｖｓｓと他方の端子ｖｓｓｍはセルアレーｃｅｌｌ＿ａｒｒａｙとローカル電源線ｖｓｓｍに接続される。一方のＳＲＡＭモジュール２と他方のＳＲＡＭモジュール３とのローカル電源線ｖｓｓｍは、共有ローカル電源線ｖｓｓｍ２２によって共有されている。一方と他方のＳＲＡＭモジュール２、３の一方と他方の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３とは、共有ローカル電源線ｖｓｓｍ２２に共通に接続される。 （もっと読む）

ＳＲＡＭセルが複数のセクタに配置されたＳＲＡＭにおけるリーク低減のためのソースバイアス機構。スタンバイモードでは、複数のセクタ内のセクタ内のＳＲＡＭセルは非選択状態にされ、ソースバイアス電位が複数のセクタのＳＲＡＭセルに供給される。動作モードでは、複数のセクタ内の選択されたセクタのＳＲＡＭセルに供給されるソースバイアス電位は非アクティブにされ、選択されないセクタ内の残りのＳＲＡＭセルはソースバイアスされ続けながら、選択されたセクタ内の物理行内のＳＲＡＭセルは読み出される。スタンバイモードにあるＳＲＡＭセルに供給されるソースバイアス電位は、制御信号の論理状態に基づいて異なる電圧に設定することができる。
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