【課題】低電源電圧下においても、安定にデータの書込／読出を行なうことのできるスタティック型半導体記憶装置を実現する。
【解決手段】メモリセル列毎に、セル電源線（ＡＰＶＬ０−ＡＰＶＬｎ）を配設するとともに書込補助回路（ＢＰＣＫ０−ＢＰＣＫｎ）を配設する。この書込み補助回路（ＰＣＫ）は、書込み回路から出力される前記相補なデジタル信号に応答して、その応答信号を出力する論理回路（ＶＣＴ，１０）と、第１の電源電圧よりも低い第２の電源電圧を供給する供給線（ＶＬ）とセル電源線（ＶＤＭ）との間に接続され、論理回路の出力する応答信号に応答してオンすることによってセル電源線の電圧を降圧させる第１のスイッチ素子（ＮＴ１）とを有する。 （もっと読む）

【課題】先端プロセスではＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷Ｐ型ＭＯＳ及び駆動Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態から待機状態への変更に伴い、前記ソース線の電位を第１の電圧から当該第１の電位より高い第２の電位に変更する。前記電圧制御回路が前記ソース線の電位を前記第２の電位に変更したとき、前記スタティック型メモリセルの第１及び第２の記憶ノードのうちの一方は前記電源線の電位を保持し、前記第１及び第２の記憶ノードのうちの他方は前記第２の電位を保持する
【選択図】図５
（もっと読む）

【課題】ＳＲＡＭ面積の増加を抑制しつつ、サブスレッショルド電流を削減しながらデータ保持が可能となる技術を提供する。
【解決手段】上記の課題を解決するために、メモリセル（３）と、メモリセル（３）のデータを伝達するディジット線（ＤＴ０、ＤＢ０）と、メモリセル（３）にデータを書き込む書込み回路（１７、１８）と、書込み回路（１７、１８）の動作を制御する制御回路（９、１１）と、メモリセル（３）のドライバトランジスタのソースに接続されるソース線（ＳＬ）と、ディジット線（ＤＴ０、ＤＢ０）とソース線（ＳＬ）との間に設けられたスイッチ回路（２１、２２）とを具備する半導体記憶装置を構成する。そして、書込み回路（１７、１８）を、ＧＮＤ電圧を供給する接地線とソース線（ＳＬ）と間のダイオードとして機能させる。 （もっと読む）

【課題】従来の半導体装置は、消費電力が大きくなる問題があった。
【解決手段】半導体装置１は、プログラムとプログラムによって利用されるデータとの少なくとも一方が格納される記憶領域部１６と、プログラムを実行して記憶領域部１６にバスを介してアクセス要求を発行する機能ブロック１１と、バス２３上に流れる、記憶領域部１６に対するアクセス要求を示す第１の信号ＲＥＱと、記憶領域部１６によるバス２３の占有状態を示す第２の信号ＧＮＴと、を監視して記憶領域部１６へのアクセスが発生していない期間は記憶領域部１６をスタンバイ状態に制御し、記憶領域部１６へのアクセスが発生している期間は記憶領域部１６を活性状態に制御するバス状態監視回路２０と、を有し、記憶領域部１６は、プログラム又はデータを記憶する記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差を前記スタンバイ状態において活性状態よりも小さくする。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１乃至第４のノードを有する論理回路と、第１のノード、第２のノード、及び第３のノードと接続された第１の制御回路と、第１のノード、第２のノード、及び第４のノードと接続された第２の制御回路と、第１のノード、第１の制御回路、及び第２の制御回路に接続された第１の記憶回路と、第２のノード、第１の制御回路、及び第２の制御回路に接続された第２の記憶回路と、を有する記憶装置である。 （もっと読む）

【課題】消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路を提供する。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。例えば、容量素子の一方の電極を位相反転素子の入力あるいは出力に接続し、他方の電極をスイッチング素子に接続する。上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。 （もっと読む）

【課題】ＳＲＡＭ回路の製品信頼性が低下する問題があった。
【解決手段】セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置。 （もっと読む）

【課題】低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置を提供すること。
【解決手段】行列状に配置される複数のメモリセルとメモリセルの列に対応して配置される複数のビットラインの対とを備えている。メモリセルは、クロスカップル接続され、各々の出力がビットラインの各々に至る経路に接続される一対のインバータと、各々のインバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、を含む。メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、電源スイッチは、カラムラインが活性化される場合であってライト動作の場合には、非導通にされる。 （もっと読む）

【課題】スタンバイモードでのリーク電流の制御を安定して行なうことができる半導体装置を提供する。
【解決手段】グランド制御用ビット線ＣＢＴ，ＣＢＢは、ＳＲＡＭセルＣＬに接続される。電源線ＡＲＶＳＳは、グランド制御用ビット線ＣＢＴ，ＣＢＢに接続される。ＮチャネルＭＯＳトランジスタＮ５１およびＮ５２は、制御線ＣＴに接続される制御電極を有し、接地電源と電源線ＡＲＶＳＳとの間に設けられ、スタンバイ制御回路から供給されるグランド制御信号ＣＮＴ＿ＡＲＶＳＳによって制御される。ＮチャネルＭＯＳトランジスタＮ１は、電源線上ＡＲＶＳＳでダイオード接続される。ロウデコーダＲＤの電源は、スタンバイ制御回路から供給されるスタンバイ信号ＳＴＤＢＹに従って制御される。ＮチャネルＭＯＳトランジスタＮ１は、ワード線ＷＬをプルダウンし、スタンバイ信号ＳＴＤＢＹに従って制御される。 （もっと読む）

【課題】書き込み時の記憶ノードの電位の反転性を保証しつつ、記憶ノードのプルアップを高速化する。
【解決手段】ウェル電位制御部１３は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＰチャンネル電界効果トランジスタＭ１、Ｍ２のＮウェル電位を下降または電源電位を上昇させる。 （もっと読む）

【課題】スタンバイ時の保持データ量の変化に対応すること。
【解決手段】半導体集積回路は、ロジック回路ｌｏｇｉｃと、複数のＳＲＡＭモジュール２、３を具備する。複数のＳＲＡＭモジュールは、ロジック回路と独立に電源制御が可能とされ、複数のＳＲＡＭモジュールの間で独立した電源制御が可能とされる。具体的には、各ＳＲＡＭモジュールの電位制御回路の一方の端子ａｒｖｓｓと他方の端子ｖｓｓｍはセルアレーｃｅｌｌ＿ａｒｒａｙとローカル電源線ｖｓｓｍに接続される。一方のＳＲＡＭモジュール２と他方のＳＲＡＭモジュール３とのローカル電源線ｖｓｓｍは、共有ローカル電源線ｖｓｓｍ２２によって共有されている。一方と他方のＳＲＡＭモジュール２、３の一方と他方の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３とは、共有ローカル電源線ｖｓｓｍ２２に共通に接続される。 （もっと読む）

【課題】メモリセルに書込み動作時に流れる電流を電圧の細かな制御なしに安定して測定する。
【解決手段】メモリセルは、駆動ＭＯＳトランジスタ、負荷ＭＯＳトランジスタで構成され、各々の入出力端子が交差接続された第１、第２ＣＭＯＳインバータと、ゲート端子にワード線が接続された第１、第２転送ＭＯＳトランジスタとを有し、第１、第２ＣＭＯＳインバータと第１、第２ビット線とが第１、第２転送ＭＯＳトランジスタを介して接続され、第１、第２ＣＭＯＳインバータの電源線が分離される。一方のＣＭＯＳインバータの電源線を電源電圧に設定し、他方のＣＭＯＳインバータの電源線を接地電圧に設定し、第１、第２ビット線を接地電圧に設定し、ワード線を電源電圧に設定し、一方のＣＭＯＳインバータの電源線から一方のＣＭＯＳインバータの負荷ＭＯＳトランジスタと一方の転送ＭＯＳトランジスタと一方のビット線とを介して流れる書込み電流を測定する。 （もっと読む）

【課題】追加の回路を過度に増やすことなく、かつ他の隣接する記憶セルの安定性に過度に影響を与えることなく、記憶セルへの整合した書き込みを実現するデータストア及びデータを記憶する方法を提供する。
【解決手段】データストア１０は、データストアに電力を供給するための電圧源３０を備え、電圧源３０は高電圧レベル及び低電圧レベルを出力し、また電圧源３０及び少なくとも一つの記憶セル２２の間に配置された書き込み支援回路４０を備え、書き込み支援回路４０は、パルス信号に応答して、高電圧レベル及び低電圧レベルの間の放電経路を提供し、パルス信号の幅に応じた期間の間、高電圧レベルより低い中間電圧レベルを生成し、フィードバックループは、パルス幅により決定される期間の間、低い中間電圧レベルを高電圧として受信し、それ以外の時間は高電圧レベルを受信するように、またパルス信号を生成するためのパルス信号生成回路５０を備える。 （もっと読む）

【課題】スタティック型半導体メモリの動作マージン不良をメモリセル特性に応じて最適に調整する。
【解決手段】各ワード線ドライバ（ＷＤＲｉ）に対応してドライバ電源電圧選択回路（ＶＳＷｉ）を設定する。このドライバ電源電圧選択回路（ＶＳＷｉ）は、そのメモリセル特定情報を格納する回路（３２ａ，３２ｂ）に格納される。記憶データに従って複数の電圧（ＶＤＤ１，ＶＤＤ２，ＶＤＤ３）の１つを選択してドライバ電源ノード１２に伝達する。この電圧選択においてメモリセル特性に応じて読出マージン不良、または書込マージン不良対策を施すことができる。 （もっと読む）

仮想電圧レールに結合された複数のメモリセルを備えたメモリ回路が開示される。複数のメモリセルは、例えば、ＳＲＡＭアレイのサブアレイを形成する。仮想電圧レールと電圧供給ノードとの間にはスイッチング回路が結合され、そして仮想電圧レールに存在する電圧レベルを基準電圧と比較して、その比較に基づいて出力信号を発生するために、比較器が結合される。スイッチング回路は、その出力信号に基づいて仮想電圧レールを電圧供給ノードに電気的に結合するように構成される。ある実施形態では、スイッチング回路は、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのいずれかを使用して実施されるが、他の実施形態では、他のスイッチング回路が使用されてもよい。 （もっと読む）

【課題】ラッチ型メモリセルのラッチ部のサイズを増大させることなく、データ保持特性を改善する。
【解決手段】ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。ゲート電極配線と導電線の交差部において容量を形成し、導電線を固定電位に維持する。 （もっと読む）

メモリアレイのそれぞれメモリビットセル（ＭＣ）は、レベルシフタ（１１２）を有する。それぞれメモリビットセルは、ｐ型電界効果書込トランジスタ（１２５，１２６）およびｎ型電界効果書込トランジスタ（１２１，１２３）を有するパスゲートを有する書込ポート（１２０）を有する。ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタの制御電極は、共通のノード（ＷＬＢ）の一部として相互に接続している。さらにｐ型電界効果トランジスタの電流電極とｎ型電界効果トランジスタの電流電極とは、相互に接続し合い、共通のノード（１３５，１３６）を形成している。
（もっと読む）