半導体集積回路装置
【課題】ラッチ型メモリセルのラッチ部のサイズを増大させることなく、データ保持特性を改善する。
【解決手段】ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。ゲート電極配線と導電線の交差部において容量を形成し、導電線を固定電位に維持する。
【解決手段】ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。ゲート電極配線と導電線の交差部において容量を形成し、導電線を固定電位に維持する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、特に、データを保持する部分を有する半導体集積回路装置に関する。より特定的には、この発明は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメモリセルのデータ保持特性を改善するための構成に関する。
【背景技術】
【０００２】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、メモリセルがデータラッチ（フリップフロップ）と、１対のアクセストランジスタとで構成される。データラッチは、通常、インバータラッチで構成され、内部の記憶ノードに相補データが保持される。このインバータラッチにより相補データが保持されるため、ＳＲＡＭにおいては、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と異なり、データの再書込を行なうリフレッシュ動作は要求されない。また、ＳＲＡＭは、スタティックに動作するため、信号線のプリチャージを行なうプリチャージサイクルが不要であり、ＤＲＡＭに比べてアクセス時間が短い。このような特長を有するＳＲＡＭは、キャッシュメモリなどの高速処理が要求される用途に広く用いられている。
【０００３】
近年、システムＬＳＩ（大規模集積回路）においては、１つの半導体チップ上に、プロセッサなどのロジック回路および複数種類のメモリが集積化され、１つの処理システムが実現される。このような１つの半導体チップ上にシステムを構成するＳＯＣ（システム・オン・チップ）等においては、消費電力の低減およびチップサイズ（システムサイズ）の低減の観点から、各デバイスは、低電源電圧および小占有面積が求められる。
【０００４】
一方において、プロセスの微細化が進むにつれ、ＳＲＡＭにおいては、メモリセルの内部記憶ノードの容量が減少する。この場合、アルファ線などにより記憶ノードのデータの反転が生じるソフトエラーに対する耐性が低下し、データ保持の安定性が損なわれる問題が生じる。
【０００５】
このソフトエラー耐性を改善する構成の一例が、たとえば特許文献１（特開２００８−１３５４６１号公報）に示されている。この特許文献１に示される構成においては、フラッシュメモリセルは、フローティングゲートおよびコントロールゲートを有する積層ゲートトランジスタで構成される。フラッシュメモリセルのフローティングゲートおよびコントロールゲートを製造する工程を利用して、ＳＲＡＭセルの記憶ノードに容量素子を接続する。具体的に、一例として、ＳＲＡＭセルの負荷トランジスタおよびドライブトランジスタのゲート電極をフローティングゲートと同一配線層の配線で形成し、コントロールゲートと同一の配線層の配線を負荷トランジスタおよびドライバトランジスタのゲート電極と整列して配置してキャパシタ電極として利用する。このキャパシタ電極をセルの記憶ノードに接続する。
【０００６】
ＳＲＡＭセルにおいて、内部の記憶ノードにさらに追加的に容量を接続することにより、記憶ノードの微細化による容量低減を補償し、データ保持特性の改善を図る。
【特許文献１】特開２００８−１３５４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の特許文献１に示される構成においては、同一半導体基板（チップ）上にプロセッサとともにフラッシュメモリおよびＳＲＡＭが集積化される。フラッシュメモリのメモリセルのフローティングゲートおよびコントロールゲートの製造工程を利用して、容量を形成して、記憶ノードにこの容量を接続する。フラッシュメモリセルのゲート製造工程を利用することにより、容量形成による製造工程の追加を回避する。
【０００８】
しかしながら、この特許文献１のＳＲＡＭセル構造においては、ドライバトランジスタおよび／または負荷トランジスタのゲート電極に対向して容量電極が配置され、この容量電極が、内部のセル記憶ノードに接続される。したがって、容量を各メモリセル毎に設け、容量電極をメモリセル毎にパターニングするとともに、容量電極を内部の記憶ノードに接続する配線をパターニングする必要がある。したがって、ＳＲＡＭセルのレイアウト面積を低減および製造プロセスの簡略化の観点からは、この特許文献１のＳＲＡＭセルの構造については、未だ改善の余地があるといえる。
【０００９】
また、半導体集積回路装置においては、ラッチ回路が利用されることが多い。例えば、ロジック回路等においては、データをクロック信号に同期してデータを転送することにより処理速度を高速化するために、ラッチ回路が利用される。また、データを一時的に保持するためにレジスタ回路などにおいてラッチ回路が利用される。このようなラッチ回路においても、微細化につれて、データ保持特性が劣化する問題が生じる。
【００１０】
それゆえ、この発明の目的は、製造工程の増加をもたらすことなくデータ保持部のデータ保持ノードの容量を増大させることのできる半導体集積回路装置を提供することである。
【００１１】
この発明の他の目的は、セル占有面積の増大および製造工程の増加をもたらすことなくＳＲＡＭセルのデータ記憶ノードの容量を増大させることのできる半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る半導体集積回路装置においては、同一半導体チップ上に形成されるフラッシュメモリセルの固有の配線層の配線と同一配線層の導電線をメモリセルのデータ保持トランジスタのゲート電極と対向するように配置する。
【００１３】
この発明に係る半導体集積回路装置は、一実施の形態において、メモリセルの記憶ノードに結合されるセルトランジスタのゲート電極の延在方向と交差する方向に整列して配置されるメモリセルに共通に導電線をゲート電極と対向するように配置する。
【００１４】
また、別の実施の形態においては、不揮発性メモリおよびデータ保持部を有する装置において、データ保持ノードに結合されるゲート電極を有するトランジスタと交差するように、不揮発性メモリセルの固有の配線と同一配線層の配線を配置する。
【発明の効果】
【００１５】
フラッシュメモリセルの製造工程を利用して、フラッシュメモリセル固有の配線層を用いて連続的に延在する導電線を形成して対向ゲート電極配線との間で容量を形成する。ゲート電極配線は、データ保持ノードに結合されているため、導電線と保持ノードとの間に接続配線を設ける必要がなく、製造工程の増加およびレイアウト面積の増加を回避してデータ保持モードの容量を増大させることができる。
【００１６】
特に、一実施の形態において、ＳＲＡＭセルトランジスタのゲート電極に対向してかつこのメモリセルのゲート電極延在方向に整列するメモリセルに共通に導電線を配置しており、各メモリセル毎に容量電極をパターニングする必要がなく製造工程が簡略化される。また、導電線は、各メモリセル毎に記憶ノードと接続する必要がないため、各セルにおいて容量電極とのコンタクトが不要となり、セルのレイアウト面積の増大を抑制することができる。
【００１７】
また、データ保持部に対しては、そのレイアウトを変更することなくまた、製造工程数を増大させることなく記憶ノードの容量を増大させることができ、安定にデータを保持することができる。
【発明を実施するための最良の形態】
【００１８】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置（ＳＲＡＭ）が適用される半導体集積回路装置の全体の構成の一例を概略的に示す図である。図１において、半導体集積回路装置１は、プロセッサ２と、フラッシュメモリ４と、スタティックＲＡＭ（ＳＲＡＭ）６とを含む。これらのプロセッサ２、フラッシュメモリ４およびスタティックＲＡＭ６は、内部バス８を介して相互に結合される。
【００１９】
フラッシュメモリ４は、このプロセッサ２の利用するＯＳ（オペレーティングシステム）、画像／音声などのデータおよびこの半導体集積回路装置の固有情報（識別情報、ＩＤ情報）等を記憶する。スタティックＲＡＭ（ＳＲＡＭ）６は、プロセッサ２が利用するデータを記憶する。
【００２０】
この図１に示す半導体集積回路装置１は、システムＬＳＩであり、１つの半導体基板（チップ）上に集積化される。プロセッサ２、フラッシュメモリ４、およびスタティックＲＡＭは、同一の製造工程を利用して並行して形成される。
【００２１】
図２は、フラッシュメモリ４のメモリセルの断面構造を概略的に示す図である。図２において、フラッシュメモリセルは、半導体基板領域１０表面に間をおいて形成される不純物領域１２ａおよび１２ｂと、不純物領域１２ａおよび１２ｂの間の半導体基板領域１０表面の一部の領域に形成されるゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されるコントロールゲート電極１４と、ゲート絶縁膜１３に隣接して半導体基板領域１０表面上およびコントロールゲート電極１４側壁にＬ字型に形成される多層絶縁膜１６と、この多層絶縁膜１６上に形成されるメモリゲート電極１８とを含む。
【００２２】
多層絶縁膜１６は、酸化膜、窒化膜、酸化膜で構成される、いわゆるＯＮＯ膜であり、この窒化膜（Ｎ膜）中に電荷を蓄積することにより、情報を不揮発的に記憶する。
【００２３】
コントロールゲート電極１４は、コントロールゲート線ＣＧに結合され、メモリゲート電極１８はメモリゲート線ＭＧに結合される。不純物領域１２ａはビット線ＢＬに結合され、不純物領域１２ｂはソース線ＳＬに結合される。
【００２４】
このフラッシュメモリセルにおいては、コントロールゲート電極１４、不純物領域１２ａ、ゲート絶縁膜１３、およびゲート絶縁膜１３下部の半導体基板領域１０とで選択トランジスタ（アクセストランジスタ）が形成され、メモリゲート電極１８、不純物領域１２ｂ、多層絶縁膜１６、および多層絶縁膜１６下部の半導体基板領域１０とでメモリトランジスタが形成される。
【００２５】
この図２に示すフラッシュメモリセルにおいて、データの書込、消去および読出は以下のようにして行なわれる。すなわち、データ書込時においては、ソース線ＳＬに正の書込高電圧が印加され、コントロールゲート線ＣＧには、ゲート絶縁膜１３下部に弱いチャネル（弱い反転層）が形成される程度の電圧が印加される。メモリゲート線ＭＧにおいても、正の書込高電圧が印加される。この条件下においては、選択メモリセルにおいて、ソース線ＳＬからビット線ＢＬに向かって電流が流れる。コントロールゲート電極１４へコントロールゲート線ＣＧから供給される電圧は比較的低く、ゲート絶縁膜１３下部に形成される反転層は弱い反転層であり、その抵抗値は比較的高い。したがって、ソース線ＳＬとビット線ＢＬとの間の電圧は、ほぼゲート絶縁膜１３下部の領域の間に印加され、この多層絶縁膜１６とゲート絶縁膜１３の境界領域において大きな電界が発生する。応じて、この高電界によりソース線ＳＬから注入された電流からホットエレクトロンが生成され、生成されたホットエレクトロンが、メモリゲート電極１８の正の電圧により、メモリゲート電極方向に引き付けられ、多層絶縁膜１６に含まれる窒化膜に格納される。書込状態においては、メモリトランジスタのしきい値電圧は高い状態である。
【００２６】
非選択メモリセルにおいては、ビット線ＢＬおよびコントロールゲート線ＣＧが同一電圧レベルであり、このゲート絶縁膜１３下部にはチャネルは形成されず、ソース線ＳＬとビット線ＢＬの間には電流は流れず、データの書込は行なわれない。
【００２７】
消去時においては、ソース線ＳＬが正の消去高電圧レベルに設定され、ビット線ＢＬおよびコントロールゲート線ＣＧは０Ｖに設定される。メモリゲート線ＭＧは、負の電圧レベルに設定される。この場合、不純物領域１２ｂとコントロールゲート電極１８との間の高電界によりホットホールが生成され、バンド間トンネリングにより、生成されたホットホールが多層絶縁膜１６の窒化膜に注入され、それまでに蓄積されたエレクトロンとホールの結合により、この多層絶縁膜１６の窒化膜の電子濃度が中和される。この消去状態においては、メモリトランジスタのしきい値電圧は、低い状態である。
【００２８】
データの読出時においては、ソース線ＳＬは接地電圧レベルに設定され、ビット線ＢＬは、正の読出電圧が印加され、コントロールゲート線ＣＧには、書込時よりも高い正の電圧が供給される。メモリゲート線ＭＧは、消去状態と書込状態のしきい値電圧の間の電圧レベルに設定される。
【００２９】
このメモリセルが、多層絶縁膜１６の窒化膜に電子が注入されている場合、書込状態であり、しきい値電圧が高い状態であり、ビット線ＢＬに流れる電流は少ない。一方、このメモリセルが消去状態にある場合には、すなわち多層絶縁膜１６の窒化膜が中性状態のときにはしきい値電圧は低い状態であり、ビット線ＢＬからソース線ＳＬへ比較的多くの電流が流れる。このビット線ＢＬを流れる電流を検知することにより、メモリセルの記憶データの読出を行なう。
【００３０】
図３は、この発明の実施の形態１に従うスタティックＲＡＭ（以下、ＳＲＡＭと称す）６のメモリセルの電気的等価回路の一例を示す図である。図３において、ＳＲＡＭセルは、２つのＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１およびＰＱ２と、４つのＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ４とを含む。ＭＯＳトランジスタＰＱ１およびＮＱ１が、ＣＭＯＳインバータを構成し、ＭＯＳトランジスタＰＱ２およびＮＱ２が、別のＣＭＯＳインバータを構成する。これらのＭＯＳトランジスタＮＱ１およびＰＱ１のゲートが、記憶ノードＮＤ１に結合され、ＭＯＳトランジスタＰＱ２およびＮＱ２のゲートが、記憶ノードＮＤ２に結合される。ＭＯＳトランジスタＮＱ３およびＮＱ４は、それぞれ、ワード線ＷＬ上の信号電位に従って選択的に導通し、導通時、記憶ノードＮＤ１およびＮＤ２をビット線ＢＬおよび／ＢＬにそれぞれ結合する。
【００３１】
記憶ノードＮＤ１およびＮＤ２は、したがって、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１、およびＮＱ２により構成されるインバータラッチにより、相補データを保持する。
【００３２】
列方向（ビット線延在方向）に整列するＳＲＡＭセルに対して共通に、導電線１９が設けられる。ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２のゲート電極を、図２に示すフラッシュメモリセルのコントロールゲート線ＣＧ（コントロールゲート電極）と同一配線層の配線で形成し、この導電線１９を、メモリゲート線ＭＧと同一配線層の配線で構成する。なお、フラッシュメモリセルにおいては、ゲートは、非階層構造であり、コントロールゲート電極１４が、コントロールゲート電極線ＣＧの一部を構成し、メモリゲート電極１８が、メモリゲート線ＭＧの一部を構成する。フラッシュメモリセルにおいてゲートが、高抵抗電極配線と上層の低抵抗のメタル配線とで構成される場合には、下層のメモリセルのトランジスタのコントロールゲート電極１４およびメモリゲート電極１８と同一配線層の配線で、ＳＲＡＭセルトランジスタのゲート電極および導電線がそれぞれ形成される。
【００３３】
ＭＯＳトランジスタＰＱ１およびＰＱ２のゲートと導電線１９が交差するように配置され、この交差領域において寄生容量Ｃｐが形成される。寄生容量Ｃｐは、ＭＯＳトランジスタ（負荷トランジスタ）ＰＱ１およびＰＱ２のゲート電極を介してそれぞれ記憶ノードＮＤ１およびＮＤ２に結合される。導電線１９がたとえば接地ノードに結合され、一定電圧レベルに維持され、この記憶ノードＮＤ１およびＮＤ２の電位変動を抑制する。
【００３４】
導電線１９がメモリゲート線ＭＧ（メモリゲート電極）と同一配線層の配線で構成され、ＭＯＳトランジスタＰＱ１、ＰＱ２のゲート電極をコントロールゲート線ＣＧと同一配線層の配線で形成する。フラッシュメモリセル製造工程時に並行して、ＳＲＡＭセルに導電線１９を形成することができ、製造工程数が増加するのが抑制される。また、導電線１９は、列方向に整列するＳＲＡＭセルに共通に設けられており、ＳＲＡＭセル形成領域内には、この容量に対する接続ノード（コンタクト）は設けられない。したがって、導電線１９の寄生容量Ｃｐの追加時、ＳＲＡＭセルのレイアウトパターンの変更は要求されず、直線的な導電線１９を利用するだけであり、パターンレイアウトの複雑化を抑制でき、製造プロセスを簡略化することができる。また導電線１９を接地電圧などの固定電位に維持することにより、容量電極を一定電圧レベルに設定することができ、記憶ノードＮＤ１およびＮＤ２の電位変動を確実に抑制することができる。
【００３５】
図４は、図３に示すＳＲＡＭセルの平面レイアウトを概略的に示す図である。図４においては、活性領域から第１メタル配線までのレイアウトを示す。図４において、ＰウェルＰＷａおよびＰＷｂ、各々において、ＮチャネルＭＯＳトランジスタが形成され、これらのＰウェルＰＷａおよびＰＷｂの間に、ＰチャネルＭＯＳトランジスタを形成するＮウェルＮＷが配置される。これらのウェルＰＷａ、ＰＷｂおよびＮＷは、Ｙ方向に連続的に延在するように形成される。
【００３６】
ＰウェルＰＷａおよびＰＷｂそれぞれにおいて活性領域２０ａおよび２０ｂが配置される。これらの活性領域２０ａおよび２０ｂは、各々、Ｘ方向の長さが広い領域とＸ方向の長さが狭い領域とを有する。
【００３７】
ＮウェルＮＷにおいて、Ｙ方向に長い矩形形状の活性領域２０ｃおよび２０ｄが対向してかつＹ方向において位置をずらせて配置される。活性領域２０ａのＸ方向の幅の広い領域および活性領域２０ｃを横切るようにゲート電極配線２１ａが配置される。このゲート電極配線２１ａは、ＳＲＡＭセル内においてＸ方向に延在して活性領域２０ｄまで延在するように配置される。
【００３８】
また、活性領域２０ａの幅の狭い領域をＸ方向に沿って横切るようにゲート電極配線２１ｂが配置される。ゲート電極配線２１ｂは、ＰウェルＰＷａ境界まで延びるように形成される。活性領域２０ａのＹ方向の下側端部に対しＸ方向に長い矩形形状の第１メタル配線２４ａが配置される。この第１メタル配線２４ａは、コンタクト２３ａを介して活性領域２０ａのＹ方向の下側端部に電気的に接続され、他方端のメモリセル境界領域部分において上層配線との接続をとるための第１ビア２４ａが設けられる。
【００３９】
ゲート電極配線２１ｂのセル境界部分に対し、Ｙ方向に長い矩形形状の第１メタル配線２２ｂが配置される。この第１メタル配線２２ｂは、コンタクトを介してゲート電極配線２１ｂに電気的に接続され、また、コンタクト形成部と異なる位置に上層配線との接続のための第１ビア２４ｂが設けられる。
【００４０】
活性領域２０ａの幅の狭い領域に対し、さらに、ゲート電極配線２１ｂに隣接してゲート電極配線２１ｂ上層に、第１メタル配線２２ｃが配置される。この第１メタル配線２２ｃは、コンタクト２３ｃを介して下層に形成される活性領域２０ａの幅の狭い領域に電気的に接続される。この第１メタル配線２２ｃに対しては、また上層配線との電気的接続をとるための第１ビア２４ｃが設けられる。
【００４１】
ＮウェルＮＷにおいても、活性領域２０ｃのＹ方向の下側端部に対し第１メタル配線２２ｄが配置される。この第１メタル配線２２ｄは、図示しないコンタクトを介して活性領域２０ｃに結合される。第１メタル配線２２ｄには、また、上層配線との接続のための第１ビア２４ｄが設けられる。活性領域２０ａおよび２０ｃに対し横Ｌ字型の第１メタル配線２２ｅが設けられる。この第１メタル配線２２ｅは、そのＸ方向に長い領域において活性領域２０ｃおよびゲート電極配線２１ｃにシェアードコンタクト２５ａを介して電気的に接続される。
【００４２】
活性領域２０ｄに対しても、第１メタル配線２２ｄと点対称な位置に第１メタル配線２２ｆが設けられる。この第１メタル配線２２ｆは図示しないコンタクトを介して活性領域２０ｄのＹ方向の上側端部に電気的に接続され、また、上層配線との接続のための第１ビア２４ｅが設けられる。
【００４３】
活性領域２０ｂの幅の広い端部において第１メタル配線２２ｇが設けられる。この第１メタル配線２２ｇは、コンタクト２３ｅを介して活性領域２０ｂに電気的に接続される。また、第１メタル配線２２ｇには、上層配線との接続のための第１ビア２４ｆが設けられる。
【００４４】
第１メタル配線２２ｇとゲート電極配線２１ｃに関して対向して、第１メタル配線２２ｅと点対称な形状に第１メタル配線２２ｉが配置される。この第１メタル配線２２ｉは、コンタクト２３ｆを介して活性領域２０ｂのゲート電極配線２１ｃおよび２１ｄの間の領域に電気的に接続され、かつシェアードコンタクト２５ｂを介して活性領域２０ｄおよびゲート電極配線２１ａに電気的に接続される。
【００４５】
ゲート電極配線２１ｄに対し、メモリセル境界部において第１メタル配線２２ｊが設けられる。この第１メタル配線２２ｊはコンタクト２３ｇを介してゲート電極配線２１ｄに電気的に接続され、また、コンタクト２３ｇの形成位置と異なる端部において上層配線との接続のための第１ビア２４ｈが設けられる。
【００４６】
この活性領域２０ｂのＹ方向の下側端部の幅の狭い領域に対し第１メタル配線２２ｈが設けられる。この第１メタル配線２２ｈは、図示しないコンタクトを介して下部の活性領域２０ｂに電気的に接続され、また、上層配線との接続のための第１ビア２４ｇが設けられる。
【００４７】
ＮウェルＮＷとＰウェルＰＷａおよびＰＷｂとの境界領域において、メモリゲート線（ＭＧ）と同一配線層の導電配線２６ａおよび２６ｂが連続的にＹ方向に延在するように設けられる。これらの導電配線２６ａおよび２６ｂは、図３に示す導電線１９に対応する。これらの導電配線２６ａおよび２６ｂは、ゲート電極配線２１ａ−２１ｄよりも上層の配線であり、また、第１メタル配線２２ａ−２２ｊよりも下層の配線である。
【００４８】
ゲート電極配線２１ａ−２１ｄは、ＳＲＡＭセル内においてＸ方向に延在して整列して配置されフラッシュメモリセルのコントロールゲート線（ＣＧ）と同一配線層の配線で形成され、メモリゲート線（ＭＧ）よりも先に形成される。これは、通常、メモリゲート線ＭＧが、コントロールゲート線ＣＧを形成した後、自己整合的にいわゆるＭＯＳトランジスタのサイドウォール絶縁膜形成工程と同様の工程により、メモリゲート線が形成されるためである。これらの導電線２６ａおよび２６ｂとゲート電極配線２１ａおよび２１ｃの交差部において容量素子を形成する。
【００４９】
フラッシュメモリセルの固有の配線、すなわち、ＳＲＡＭセルの形成お呼びは位置に使用される配線層の配線以外の配線を利用して導電配線２６ａおよび２６Ｂを形成することにより、容量形成のための配線の配置に余分の製造工程を利用する必要がなく、製造工程の増加を回避することができる。
【００５０】
この図４に示すレイアウトにおいて、ゲート電極配線２１ａと活性領域２０ａとによりドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）ＮＱ１が形成され、ゲート電極配線２１ａと活性領域２０ｃにより負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）ＰＱ１が形成される。活性領域２０ａとゲート電極配線２１ｂとにより、アクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＮＱ３が形成される。活性領域２０ｄとゲート電極配線２１ｃとにより、負荷トランジスタＰＱ２が形成され、活性領域２０ｂとゲート電極配線２１ｃとによりドライバトランジスタＮＱ２が形成される。活性領域２０ｂとゲート電極配線２１ｄとによりアクセストランジスタＮＱ４が形成される。
【００５１】
第１メタル配線２２ｂおよび２２ｊがワード線ＷＬの一部を構成し、第１メタル配線２２ｄおよび２２ｆは、電源電圧（セルハイ側電源電圧ＶＤＤ）を供給するハイ側電源線の一部を構成する。第１メタル配線２２ａおよび２２ｇは、接地電圧（セルロー側電源電圧ＧＮＤ）を伝達するロー側セル電源線の一部を構成する。
【００５２】
第１メタル配線２２ｃおよび２２ｅは、それぞれビット線ＢＬおよび／ＢＬの一部を構成する。ゲート電極配線２１ａ−２１ｄは、それぞれ、対応の活性領域との交差部においてＭＯＳトランジスタのゲート電極を構成する。
【００５３】
図５は、図４に示す平面レイアウトの上層配線の平面レイアウトを概略的に示す図である。図５においては、図４に示す第１ビアの配置を併せて示す。図５において、Ｙ方向に連続的に延在して第２メタル配線３０ａ、３０ｂ、３０ｃが、互いに間をおいて配置される。第２メタル配線３０ａはビット線ＢＬを構成し、第１ビア２４ｃを介して図４に示す活性領域２０ａに形成されるアクセストランジスタＮＱ３に結合される。第２メタル配線３０ｂは、電源電圧ＶＤＤを供給するハイ側電源線を構成し、図４に示す第１ビア２４ｄおよび２４ｅにそれぞれ接続される突出部を有する。これらの突出部は、メモリセル形成領域の中央位置にかんして点対称に配置される。
【００５４】
第２メタル配線３０ｃは、補のビット線／ＢＬを構成し、第１ビア２４ｇを介して図４に示すアクセストランジスタＮＱ４（活性領域２０ｂ）に結合される。
【００５５】
第２メタル配線３０ａ外部に、矩形形状の第２メタル中間配線３０ｅおよび３０ｆがそれぞれＹ方向において離れて配置される。第２メタル中間配線３０ｅは、図４に示す第１ビア２４ｂ（図５には示さず）に電気的に接続され、応じて、図４に示すアクセストランジスタＮＱ３のゲート電極に結合される。第２メタル中間配線３０ｆは、図４に示す第１ビア２２ａに電気的に接続され、図４に示す活性領域２０ａのドライバトランジスタＮＱ１に電気的に接続される。
【００５６】
第２メタル配線３０ｃの外部に、第２メタル中間配線３０ｈおよび３０ｇが配置される。第２メタル中間配線３０ｈは、図４に示す第１ビア２４ｇに結合され、ドライバトランジスタＮＱ２のソースノードに結合される。第２メタル中間配線３０ｇは、図４に示す第１ビア２４ｈに結合され、アクセストランジスタＮＱ４のゲートに接続される。
【００５７】
さらに、Ｘ方向に沿って連続的に延在してかつ互いに間をおいて第３メタル配線３２ａ、３２ｂおよび３２ｃが配置される。第３メタル配線３２ａは、第２メタル配線３０ｈに図示しない第２ビアを介して電気的に接続される。第２メタル配線３２ｂは、第２ビア３７ａおよび３７ｂを介してそれぞれ第２メタル中間配線３０ｅおよび３０ｇに電気的に接続される。第２メタル配線３２ｃは、第２メタル中間配線３０ｆに第２ビア（図５には示さず）を介して電気的に接続される。
【００５８】
第２メタル配線３２ａおよび３２ｃは接地電圧ＧＮＤを伝達するロー側電源線の一部を構成し、第３メタル配線３２ｂが、ワード線ＷＬの一部を構成する。第２メタル配線３２ａおよび３２ｃを利用することにより、ロー側電源線をさらに上層のメインロー側電源線とでメッシュ形状にロー側電源線を配置することができ、電源線の強化を図り、また、ロー側電源線の抵抗を低減する。
【００５９】
第２メタル配線３０ａおよび３０ｃ外部に、すなわち、メモリセル形成領域境界に、幅の広い第４メタル配線３４ａおよび３４ｂがＹ方向に沿って連続的に延在して配置される。この第４メタル配線３４ａは第３ビア３６ａを介して第３メタル配線３２ａに電気的に接続され、また、第３ビア３６ｂを介して第３メタル配線３２ｃに電気的に接続される。
【００６０】
第４メタル配線３４ｂは、第３ビアｃを介して第３メタル配線３２ａに電気的に接続され、かつ第３ビア３６ｄを介して第３メタル配線３２ｃに電気的に接続される。この接地電圧ＧＮＤを伝達する第４メタル配線３４ａおよび３４ｂをメモリセルＭＣの境界領域に配置し、また第３メタル配線とそれぞれ電気的に接続することにより、上述のように、ロー側電源線の強化を図り、接地電圧を安定化する。
【００６１】
図４および図５に示すように、導電線１９を構成する導電配線２６ａおよび２６ｂをＹ方向に連続的に延在して配置しても、これらの導電線２６ａおよび２６ｂは、第１メタル配線よりも下層の配線層でありかつメモリセルトランジスタのゲートを形成するゲート電極配線よりも上層の配線であり、ＳＲＡＭセルＭＣのレイアウト面積の増大は十分に抑制される。また、単にゲート電極配線と導電配線２６ａおよび２６ｂの交差部で容量を形成するだけであり、容量を記憶ノードに接続するためのコンタクトは不要であり、レイアウトが複雑化するのが回避される。また、ウェル境界領域に導電配線が配置されるだけであり、この領域にはＳＲＡＭセルトランジスタは形成されない。従って、ＳＲＡＭセルトランジスタの配置に影響を及ぼすことなく、導電配線２６ａおよび２６ｂを配置することができ、ＳＲＡＭセルレイアウト面積の増大および配線レイアウトの複雑化を回避することができる。
【００６２】
図６は、図４に示すゲート電極配線２１ａと導電配線２６ａのＹ方向に沿った断面構造を概略的に示す図である。図６において、基板領域４０上に素子分離膜（シャロー・トレンチ・アイソレーション膜：ＳＴＩ膜）４２が設けられる。素子分離膜４２上にゲート電極配線４４（２１ａ）が配置される。ゲート電極配線４４（２１ａ）は、フラッシュメモリセルのコントロールゲート電極（１４）およびコントロールゲート線（ＣＧ）と同一配線層の配線で形成される。ゲート電極配線４４上に層間絶縁膜４６が設けられ、この絶縁膜４６上に導電線４８（２６ａ）が配置される。導電線４８（導電配線２６ａ）は、フラッシュメモリセルのメモリゲート電極（１８）およびメモリゲート線（ＭＧ）と同一配線層の配線で形成される。
【００６３】
層間絶縁膜４６は、したがって、多層絶縁膜（ＯＮＯ膜）であってもよく、また単層の絶縁膜（ゲート絶縁膜）であってもよい。導電線４８とゲート電極配線４４の対向部において容量Ｃｐが形成される。導電線４８は、固定電圧源を介して電源電圧ＶＤＤまたは接地電圧ＧＮＤに維持される。ゲート電極配線４４（２１ａ）は、ＳＲＡＭセルの記憶ノードに結合されるため、記憶ノードに、電極が固定電圧に設定された容量が付加される。
【００６４】
図７は、図４に示すＳＲＡＭセル（メモリセル）ＭＣが、３行２列に配置される場合の平面レイアウトを概略的に示す図である。図７においては、メモリセルＭＣ０−ＭＣ５のレイアウトを示す。これらのメモリセルＭＣ０−ＭＣ５の平面レイアウトは、Ｘ方向およびＹ方向に関して鏡映対称な配置である。したがって、図７においては、メモリセルＭＣ０に対し、図４に示すメモリセルの構成要素と対応する部分に同一参照番号を付し、その詳細説明は省略する。
【００６５】
なお、図７においては、第１メタル配線２２ｆは、メモリセル境界領域において活性領域２０ｄに対しコンタクト２３ｋを介して電気的に接続され、また、第１メタル配線２２ｄは、コンタクト２３ｍを介して活性領域２０ｃにメモリセル境界領域において電気的に接続される。
【００６６】
図７に示すように、活性領域２０ａおよび２０ｂは、Ｙ方向に連続的に延在して配置され、アクセストランジスタ形成領域およびドライバトランジスタ形成領域が交互に設けられる。また、Ｘ方向およびＹ方向における鏡映対称なレイアウトにより、隣接メモリセル（ＳＲＡＭセル）において、コンタクトおよびビアを共有することができ、メモリセルレイアウト面積を低減することができる。
【００６７】
導電配線２６ａおよび２６ｂは、ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）を形成するＰＭＯＳ形成領域（ＮウェルＮＷ）およびＮチャネルＭＯＳトランジスタ（アクセストランジスタおよびドライバトランジスタ）を形成するＮＭＯＳ形成領域（ＰウェルＰＷａ，ＰＷｂ）の境界領域に配置される。ＭＯＳ形成領域の境界領域においては、トランジスタ（活性領域）は配置されない。また、導電配線２６ａおよび２６ｂは、フラッシュメモリセルの固有の配線層の配線であり、ＳＲＡＭセルにおいては、このメモリゲート配線と同一配線層の配線は、トランジスタの形成およびトランジスタ間接続のためには利用されない。したがって、メモリセルのトランジスタの配置に影響を及ぼすことなく、容量付加用の導電配線２６ａおよび２６ｂを配置することができる。
【００６８】
図８は、図７に示す平面レイアウトの上層の第２メタル配線の平面レイアウトを活性領域およびゲート電極配線のレイアウトとともに概略的に示す図である。図８においても、メモリセルＭＣ０−ＭＣ５において、メモリセルＭＣ０の構成要素のうち第２メタル配線に関連する構成要素と、活性領域およびゲート電極配線に参照番号を付す。
【００６９】
第２メタル配線についても、第２メタル配線３０ｅ、３０ｆ、３０ｈおよび３０ｇは、メモリセル（ＳＲＡＭセル）ＭＣの境界領域に配置され、これらのメタル配線も、Ｘ方向およびＹ方向に沿って鏡映対称に配置される。第２メタル配線３０ｅは第１ビア２４ｂを介して下層の第１メタル配線（２２ｂ）に電気的に接続され、第２メタル配線３０ｆは、第１ビア２４ａを介して下層の第１メタル配線（２２ａ）に電気的に接続される。
【００７０】
第２メタル配線３０ａは、第１ビア２４ｃを介して下層の第１メタル配線（２２ｃ）に接続されかつさらに下層のコンタクト（２０ｃ）を介してアクセストランジスタの活性領域に電気的に接続される。第２メタル配線３０ｂは、第１ビア２４ｄおよび２４ｅを介してそれぞれ下層の第１メタル配線２２ｄおよび２２ｆに電気的に接続され、さらに図示しないコンタクトを介して活性領域２０ｃおよび２０ｄに、メモリセル形成領域境界において接続される。
【００７１】
第２メタル配線３０ｃは、第１ビア２４ｇを介して下層の第１メタル配線（２２ｈ）に電気的に接続される。第２メタル配線３０ｈおよび３０ｇは、それぞれ、第１ビア２４ｆおよび２４ｈを介して下層の第１メタル配線２２ｇおよび２２ｊに電気的に接続される。
【００７２】
第２メタル配線３０ａおよび３０ｃは、導電配線２６ａおよび２６ｂよりも上層の配線である。また、導電配線２６ａおよび２６ｂは、第１メタル配線よりも下層の配線であり、第１ビア２４ａ−２４ｈの配置には何ら影響を及ぼさない。
【００７３】
したがって、導電配線２６ａおよび２６ａは、第１および第２メタル配線の配置に対し何ら影響を及ぼさないため、メモリセル（ＳＲＡＭセル）ＭＣ０−ＭＣ５の平面レイアウトは、この導電配線２６ａおよび２６ｂが設けられない場合の平面レイアウトと同じレイアウトに設定することができる。
【００７４】
図９は、第３メタル配線のレイアウトを活性領域およびゲート電極配線のレイアウトとともに示す図である。図９においても、メモリセル（ＳＲＡＭセル）ＭＣ０−ＭＣ５が鏡映対称なレイアウトで配置され、同一のレイアウトであり、メモリセル（ＳＲＡＭセル）ＭＣ０に対する第３メタル配線に関連する部分の構成要素および活性領域に対して参照番号を付す。
【００７５】
図９において、第３メタル配線３２ａ、３２ｂおよび３２ｃが、図５に示す平面レイアウトと同様、Ｘ方向に連続的に延在してかつ互いに間をおいて配置される。第３メタル配線３２ａは、第２ビア３７ｄを介して下層の第２メタル配線（３０ｈ）に電気的に接続され、さらに、図示しない第２ビア（２４ｆ）を介して下層の第２メタル配線（３０ｈ）に電気的に接続される。この第３メタル配線３０ａは、接地電圧（ロー側セル電源電圧）ＧＮＤを伝達するローカル接地線を構成する。
【００７６】
第３メタル配線３２ｂは、メモリセルＭＣ０のＸ方向に沿った境界領域に対向して配置される第２ビア３７ａおよび３７ｂを介して下層の第２メタル配線（３０ｅおよび３０ｇ）にそれぞれ電気的に接続される。この第３メタル配線３２ｂは、さらに、下層のゲート電極配線（２２ｂおよび２２ｊ）にコンタクトおよび中間メタル配線を介して電気的に接続される。この第３メタル配線３０ｂは、Ｘ方向に整列するＳＲＡＭセルに共通に設けられ、ワード線を構成する。
【００７７】
第３メタル配線３２ｃは、第２ビア３７ｃを介して下層の第２メタル配線（３０ｆ）に電気的に接続される。ビット線に対するコンタクトがメモリセル形成領域において鏡映対称に配置されており、接地電圧用のコンタクトも鏡映対象にメモリセル形成領域において配置される。従って、メモリセル形成領域境界の一方側において、１つのビット線コンタクトおよび接地電圧用コンタクトを余裕を持って配置することができる。また、２本の第３メタル配線を３２ａおよび３２ｃを利用することにより、鏡映対称に配置されるメモリセルに対して接地電圧用コンタクトを鏡映対称に配置して接地電圧をメモリセルに供給することができる。
【００７８】
この第３メタル配線の配置においても、ビアはメモリセル形成領域境界に配置されており、導電配線２６ａおよび２６ｂの配置は、何ら第３メタル配線の配置に対して影響は及ぼさない。
【００７９】
図１０は、図９に示す平面レイアウトの上層の第４メタル配線の配置を概略的に示す図である。図１０においても、メモリセルＭＣ０−ＭＣ５のうち、メモリセルＭＣ０に対して配置される第４メタル配線に関連する部分の構成要素および活性領域に対して参照番号を付す。
【００８０】
第４メタル配線３４ａおよび３４ｂが、メモリセル形成領域各Ｘ方向に沿った境界領域においてＹ方向に連続的に延在して配置される。第４メタル配線３４ａは、第３ビア３６ａおよび３６ｂを介して図９に示す下層の第３メタル配線３２ａおよび３２ｃに電気的に接続される。第４メタル配線３４ｂは、第３ビア３６ｃおよび３６ｄを介して図９に示す第２メタル配線３２ａおよび３２ｃに電気的に接続される。
【００８１】
図７から図１０の示す平面レイアウトにおいて、導電配線２６ａおよび２６ｂは、Ｙ方向に延在する配線との重なりが回避されている。したがって、導電配線２６ａおよび２６ｂの配置によるメモリセルの高さが高くなるのを抑制され、コンタクト／ビアおよび配線の配置に対する悪影響は防止される。
【００８２】
［導電線の電源固定態様１］
図１１は、この発明の実施の形態１に従うＳＲＡＭのアレイ部の構成を概略的に示す図である。図１１において、メモリセルアレイは、サブアレイ５０ａおよび５０ｂに分割され、これらのサブアレイ５０ａおよび５０ｂの間にタップ領域５２が設けられる。サブアレイ５０ａおよび５０ｂ各々においては、ＳＲＡＭセル（メモリセル）ＭＣが行列状に配列される。図１１においては、ＳＲＡＭセルのゲート電極配線２１だけ代表的に参照番号を付す。負荷トランジスタおよびドライバトランジスタに対するゲート電極配線２１は、Ｘ方向にＳＲＡＭセル内において延在する。アクセストランジスタに対するゲート電極配線は、Ｘ方向において隣接する２つのＳＲＡＭセルにより共有される。
【００８３】
サブアレイ５０ａおよび５０ｂとタップ領域５２を横切るようにＹ方向に連続的に延在して、導電配線２６ａおよび２６ｂが、各ＳＲＡＭセル列に対応して配置される。導電配線２６ａおよび２６ｂは、ウェル境界に対応して配置される。ウェルは、ＮチャネルＭＯＳトランジスタ（アクセストランジスタおよびドライバトランジスタ）が配置されるＰウェルＰＷａおよびＰＷｂと、ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）が配置されるＮウェルＮＷとが交互に配置される。ＰウェルＰＷａおよびＰＷｂは、Ｘ方向において隣接するメモリセルにより共有される。
【００８４】
タップ領域５２においては、ＮウェルＮＷに対しては、バイアス電圧印加用のＮ型の高濃度不純物領域５４が配置され、ＰウェルＰＷａおよびＰＷｂ対しては、バイアス電圧印加用の高濃度のＰ型不純物領域５６が配置される。これらの不純物領域５４および５６がＸ方向に整列して配置され、これらの不純物領域５４および５６のＹ方向における両側に、Ｘ方向に連続的に延在する第１メタル配線６０ａおよび６０ｂが配置される。これらの第１メタル配線６０ａおよび６０ｂは、それぞれ接地電圧ＧＮＤを伝達する配線である。
【００８５】
先の図１０に示すように、ＳＲＡＭセル列境界領域に第４メタル配線（３４ａ、３４ｂ）を用いて接地電圧を伝達する接地線（ロー側電源線）が配置される。この第４メタル配線の接地線（第４メタル接地線）は、図９に示すようにＸ方向に延在する第３メタル配線に電気的に接続され、最終的に、ＳＲＡＭセルのドライバトランジスタのソース領域（活性領域）に接地電圧を供給する。
【００８６】
このタップ領域５２においてＸ方向に延在する第１メタル配線６０ａおよび６０ｂに、上層の第３メタル配線から第２メタル配線（図示せず）を介して接地電圧が供給される。第１メタル配線６０ａおよび６０ｂと導電配線２６ａおよび２６ｂとの交差部においてビア６３を設け、導電線２６ａおよび２６ｂに接地電圧ＧＮＤを供給する。タップ領域５２においては、第１メタル配線で構成される中間配線６４および６５が設けられ、不純物領域５６およびＹ方向に隣接するダミートランジスタのゲート電極および活性領域に接地電圧を供給する。
【００８７】
タップ領域５２の両側に整列して配置されるＳＲＡＭセルトランジスタは、形状ダミーセルであり、ＳＲＡＭセルのパターンの繰返しの規則性を維持するために配置され、これらの形状ダミーセルのゲート電極および活性領域が接地電圧レベルに固定される。不純物領域５６は、コンタクト６６を介して第１メタル配線６５および６４に結合され接地電圧を受ける。
【００８８】
一方、不純物領域５４に関しては、導電配線２６ａおよび２６ｂの間のＮウェルＮＷ上に第２メタル配線の電源線（３０ａ、３０ｂ）が配置され、この第２メタル配線に結合される第１メタル配線６１およびコンタクト６２を介して電源電圧ＶＤＤが供給される。これにより、タップ領域５２において、ＰウェルＰＷａおよびＰＷｂには接地電圧ＧＮＤが供給され、ＮウェルＮＷには電源電圧ＶＤＤが供給される。このタップ領域５２においてウェルバイアス電圧を供給する配線を用いて、容量電極を構成する導電配線２６ａおよび２６ｂを、接地電圧ＧＮＤレベルに固定する。
【００８９】
このタップ領域５２は、メモリセルアレイにおいてＹ方向における所定の間隔毎に配置される（メモリセルアレイがサブアレイブロックに分割される場合、サブアレイブロック境界領域にこのタップ領域５２が設けられる）。また、メモリセルサブアレイのＹ方向の端部においても、同様、タップ領域により、ウェルバイアス電圧が供給される。
【００９０】
ウェルバイアス印加用のタップ領域において、導電配線の電圧をウェルバイアス電圧に固定することにより、導電配線（導電線）の電位固定用の別の領域を新たに配置する必要がなく、アレイ面積の増加は抑制され、また、製造工程の増加も回避される。
【００９１】
［導電線の電源固定態様２］
図１２は、この発明の実施の形態１に従うＳＲＡＭの容量電極の固定電位供給態様の変更例を概略的に示す図である。図１２に示す配置は、不純物領域５４および５６に対する第１メタル配線の配置が、図１１に示す配置と異なる。
【００９２】
すなわち、タップ領域５２において、ＮウェルＮＷに対して不純物領域５４が設けられ、ＰウェルＰＷａおよびＰＷｂに対し、不純物領域５６が設けられる。不純物領域５４には、第１メタル中間配線７０およびコンタクト６２を介して電源電圧ＶＤＤが供給される。この第１メタル中間配線７０は、上層の第２メタル配線で構成されるハイ側電源線と結合され、また、導電配線２６ａおよび２６ｂ端部にまで延在して配置される。
【００９３】
この第１メタル中間配線７０と導電配線２６ａおよび２６ｂの交差部において第１ビア７２ａおよび７２ｂをそれぞれ設け、第１中間配線７０と導電配線２６ａおよび２６ｂを電気的に結合する。これにより、上層の第２メタル配線で構成されるハイ側電源線から電源電圧ＶＤＤが導電配線線２６ａおよび２６ｂに第１メタル中間配線７０を介して供給される。したがって、この図１２に示す構成においては、容量電極は、電源電圧ＶＤＤに固定される。
【００９４】
不純物領域５６に対しては、第１メタル配線６４および６５が、それぞれ第１メタル配線６０ａおよび６０ｂに結合されており、接地電圧ＧＮＤが供給される。これらの第１メタル配線６４および６５は、導電配線２６ａおよび２６ｂと分離される。
【００９５】
図１２のメモリアレイおよびタップ領域の他の構成は、図１１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９６】
図１１および図１２に示すように、タップ領域のタップ（基板バイアス印加用不純物領域）へバイアス電圧（ＶＤＤまたはＧＮＤ）を供給する第１メタル配線を利用して、第１メタル配線下層の導電配線２６ａおよび２６ｂに対し所望の電圧（ＶＤＤまたはＧＮＤ）を供給している。従って、タップ領域の配線レイアウトに対しては何ら影響は及ぼさず、また、メモリセルアレイ全体のレイアウトに対しても悪影響を及ぼすことなく、導電線１９（導電配線２６ａ、２６ｂ）を固定電位に設定することができ、ＳＲＡＭセルの記憶ノードに安定に容量を負荷することができる。
【００９７】
［変更例］
図１３は、この発明の実施の形態１に従う半導体集積回路装置の変更例のフラッシュメモリセルの断面構造を概略的に示す図である。図１３において、フラッシュメモリセルは、基板領域８０表面に間をおいて形成される不純物領域８２ａおよび８２ｂと、これらの不純物領域８２ａおよび８２ｂの間の基板領域８０表面上に形成されるフローティングゲート電極８４と、フローティングゲート電極８４上に層間絶縁膜を介して形成されるコントロールゲート電極８６を含む。
【００９８】
不純物領域８２ａが、ビット線ＢＬに接続され、不純物領域８２ｂが、ソース線ＳＬに結合される。コントロールゲート電極８６は、コントロールゲート線ＣＧに接続される。フローティングゲート電極８４は、各フラッシュメモリセル毎に分離して配置され、電気的にフローティング状態にある。
【００９９】
この図１３に示すフラッシュメモリセルは、フローティングゲート型トランジスタでメモリトランジスタが構成される。このフローティングゲート電極８４に蓄積される電荷（電子）の量に応じて、メモリトランジスタのしきい値電圧が異なり、このしきい値電圧情報に応じてデータを記憶する。
【０１００】
この図１３に示すフラッシュメモリセルにおいて、データ書込時には、ビット線ＢＬが高電圧レベルに設定され、また、コントロールゲート線ＣＧも正の書込高電圧レベルに設定される。ソース線ＳＬは接地電圧レベルに設定される。この場合、ビット線ＢＬからソース線ＳＬに電流が流れ、不純物領域８２ａおよびコントロールゲート電極８６間の高電界によりチャネルホットエレクトロン（ＣＨＥ）が発生し、このチャネルホットエレクトロンが、フローティングゲート電極８４に注入され、メモリトランジスタのしきい値電圧が上昇する。
【０１０１】
消去時においては、一例として、ビット線ＢＬはフローティング状態に設定され、ソース線ＳＬが正の電圧レベルに設定され、コントロールゲート線ＣＧが負の電圧レベルに設定される。この場合、フローティングゲート電極８４と不純物領域８２ｂの間にファウラー−ノルドハイムトンネル電流（ＦＮトンネル電流）が流れ、フローティングゲート電極８４から電子が流出し、このメモリトランジスタのしきい値電圧が低い電圧方向にシフトする。なお、消去時において、ビット線ＢＬおよびソース線ＳＬをフローティング状態として、フローティングゲートから基板領域８０に電子が引き抜かれてもよい。
【０１０２】
データ読出時においては、コントロールゲート線ＣＧに、書込状態および消去状態のしきい値電圧の間の読出電圧を印加し、ビット線ＢＬに正の読出電圧を供給し、ソース線ＳＬを接地電圧レベルに設定する。高しきい値電圧状態（書込状態）のときには、ビット線ＢＬからソース線ＳＬへ流れる電流量は少なく、一方、低しきい値電圧状態（消去状態）のときには、ビット線ＢＬからソース線ＳＬへ大きな電流が流れる。このビット線ＢＬを流れる電流を検出することにより、データの読出を行なう。
【０１０３】
このフローティングゲートおよびコントロールゲートの積層ゲート構造を有するメモリセルトランジスタをフラッシュメモリセルとして利用する場合においても、同様、ＳＲＡＭセルの記憶ノードの容量を大きくすることができる。
【０１０４】
図１４は、この発明の実施の形態１の変更例のＳＲＡＭセルの電気的等価回路を概略的に示す図である。図１４において、ＳＲＡＭセルは、図３に示すＳＲＡＭセルと同様、２つのＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、４つのＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ４を含む。この図１４に示すＳＲＡＭセルのトランジスタの配置は、図３に示すＳＲＡＭセルのトランジスタの配置と同じであり、ワード線ＷＬの信号電位に従ってアクセストランジスタＮＱ３およびＮＱ４が導通し、ビット線ＢＬおよび／ＢＬが記憶ノードＮＤ１およびＮＤ２にそれぞれ結合され、記憶ノードＮＤ１およびＮＤ２に相補データが保持される。
【０１０５】
このＳＲＡＭセルに対し導電線９０が配置される。このＳＲＡＭセルのトランジスタＰＱ１およびＰＱ２およびＮＱ１−ＮＱ４のゲート電極は、図１３に示すフラッシュメモリセルのコントロールゲート電極８６と同一配線工程で形成され、同一配線層の配線で構成される。一方、導電線９０は、図１３に示すフラッシュメモリセルのフローティングゲート電極８４（ＦＧ）と同一配線層の配線で構成される。このコントロールゲート電極８６は、フローティングゲート電極８４よりも、上層配線であり、その電気的特性はフローティングゲートよりも優れており、ＳＲＡＭセルのアクセス動作を高速化する。
【０１０６】
図１４に示すＳＲＡＭセルの配線レイアウトは、図４に示す配線レイアウトと同じであり、導電線２６ａおよび２６ｂに代えてフローティングゲート電極層と同一配線層の導電線９０が設けられる点が異なる。
【０１０７】
図１５は、発明の実施の形態１の変更例のＳＲＡＭセルの活性領域から第１メタル配線の平面レイアウトを概略的に示す図である。この図１５に示すＳＲＡＭセルは、図４に示すＳＲＡＭセルの平面レイアウトと同じである。すなわち、活性領域２０ａ−２０ｄが図４に示す配置と同様に配置され、また、第１メタル配線２２ａ−２２ｊがそれぞれ対応して配置される。コンタクト２２ａ−２３ｇが各活性領域およびゲート電極配線に対応して配置され活性領域と第１メタル配線またはゲート電極配線と第１メタル配線の電気的接続を行なう。このコンタクトおよび第１メタル配線の配置も図４に示すＳＲＡＭセルの配置と同じである。従って、対応する部分に対して同一参照番号を付し、その詳細説明は省略する。
【０１０８】
導電配線９２ａおよび９２ｂが、このＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が形成されるＮウェルとＮチャネルＭＯＳトランジスタＮＱ１，ＮＱ３が形成されるＰウェルおよびＭＯＳトランジスタＮＱ４およびＮＱ２が形成されるＰウェルの境界領域に配置される。この導電配線９２ａおよび９２ｂは、図１３に示すフローティング型フラッシュメモリセルのフローティングゲート電極８４（ＦＧ）と同一配線層の配線で構成される。
【０１０９】
一方、図４に示すゲート電極配線２１ａ−２１ｄに対応するゲート電極配線９４ａ−９４ｄは、図１３に示すフローティングゲート型フラッシュメモリセルのコントロールゲート電極８６（ＣＧ）と同一配線層の配線で形成される。したがって、この配置においては、導電線９２ａおよび９２ｂの上層に、ゲート電極配線９４ａおよび９４ｃが配置される。この配線の配置される配線層を除いて、図１５に示すＳＲＡＭセルのレイアウトは図４に示すレイアウトと同じである。
【０１１０】
図１６は、図１５に示す線Ｌ１６−Ｌ１６に沿った導電線９２ａとゲート電極配線９２ａの断面構造を概略的に示す図である。図１６において、基板領域（ウェル領域）１００上に素子分離領域１０２が形成され、この素子分離領域１０２上にフローティングゲート電極（ＦＧ）と同一配線層の導電配線９２ａが配置される。基板領域１００は、その表面に素子分離膜が浅く形成されるウェルである。導電配線９２ａ上にゲート絶縁膜１０４を介してゲート電極配線９４ａが配置される。ゲート電極配線９４ａはフラッシュメモリセルのコントロールゲート電極配線（ＣＧ）と同一配線層の配線である。
【０１１１】
したがって、導電配線９２ａが、下地の素子分離膜（シャロー・トレンチ・アイソレーション膜：ＳＴＩ膜）１０２上に形成されており、その上にゲート絶縁膜１０４を介してゲート電極配線９４ａが配置される構成となる。導電配線９２ａ上にゲート絶縁膜１０４を介してゲート電極配線９４ａが配置されても、この領域においては活性領域は形成されていないため、ＳＲＡＭセルのトランジスタのしきい値電圧等には影響は及ぼさない。活性領域上においてゲート電極配線がゲート絶縁膜を介して配置されていればよい。
【０１１２】
図１７は、図１５に示した線Ｌ１７−Ｌ１７に沿った断面構造を概略的に示す図である。図１７において、このフローティングゲート電極と同一配線層の導電配線９２ａが配置される。この導電配線９２ａを覆うようにゲート絶縁膜１０４が形成され、このゲート絶縁膜１０４上にゲート電極配線９４ａが配置される。
【０１１３】
フローティングゲート構造のフラッシュメモリセルを利用する場合、フローティングゲート電極（ＦＧ）がコントロールゲート電極（ＣＧ）よりも下層の配線であり、ＳＲＡＭセルにおいて、ＭＯＳトランジスタのゲート電極配線をフラッシュメモリセルのコントロールゲート電極と同一配線層の配線を利用する場合、素子分離領域上においてゲート電極配線９４ａに段差が生じる。しかしながら、この領域は、活性領域から離れており、このゲート電極配線９４ａの下部のゲート絶縁膜１０４により、活性領域表面とゲート電極配線９４ａの間の距離はゲート絶縁膜１０４が規定する厚さに設定することができ、しきい値電圧などのトランジスタ特性の劣化は抑制される。
【０１１４】
またこの導電配線９２ａおよび９２ｂが配置される領域は、ウェル境界領域であり、トランジスタおよび配線が配置されない領域であり、上層配線のレイアウトは、先の実施の形態１の図７から図１０において示した平面レイアウトと同じである。この領域において段差が生じても、何らトランジスタ特性および配線の配置には悪影響は及ぼさない（先のゲート電極配線と導電配線２６ａ、２６ｂを利用する場合と同程度の段差である）。また、素子分離膜としてＳＴＩ膜を利用し、ＳＴＩ膜の表面が平坦化されていれば、ＬＯＣＯＳ膜（熱酸化膜）と同様の段差でゲート電極配線を配置することが可能となる。これは、フラッシュメモリセルとしてＯＮＯ膜を電荷蓄積膜として利用するセル構造においても、同様である。
【０１１５】
このＳＲＡＭセルとトランジスタのゲート電極配線として、フローティングゲート型フラッシュメモリセルのコントロールゲート（８５）と同一配線層の配線を利用することにより、膜質が優れた（電気的特性が優れた）配線をゲート電極に利用することができ、トランジスタのゲート電位を高速で変化させることができ、ＳＲＡＭセルトランジスタを高速動作させることができる。
【０１１６】
以上のように、この発明の実施の形態１に従えば、ＳＲＡＭセル列において、フラッシュメモリセルの固有の電極配線と同一層の配線を用いてトランジスタのゲート電極配線と交差するように導電線を配置して、容量を記憶ノードに付加している。導電線は単に列方向に連続的に延在するだけであり、コンタクトをＳＲＡＭセル内に余分に設ける必要なく、ＳＲＡＭセルのレイアウト面積の増大および個製造工程数の増加を回避して、記憶ノードに容量を付加して、確実にＳＲＡＭセルのデータ保持特性を改善することができる。また、単に直線的に導電線が配置されるだけであり、内部でＳＲＡＭセル内部において容量とＳＲＡＭセルのトランジスタのゲートまたは活性領域との間の接続をとる必要がなく、配線レイアウトが簡略化される。
【０１１７】
［実施の形態２］
図１８は、この発明の実施の形態２に従う半導体集積回路装置の全体の構成を概略的に示す図である。図１８において、半導体集積回路装置２００は、ロジック回路２０２と、フラッシュメモリ２０４とを含む。ロジック回路２０２およびフラッシュメモリ２０４は内部バス２０６を介して相互接続される。ロジック回路２０２は、プログラムを実行するプロセッサ、汎用のＤＳＰ（デジタル・シグナル・プロセッサ）、またはコントローラのいずれであってもよい。ロジック回路２０２においては、内部にラッチ回路２０８が設けられる。このラッチ回路２０８は、信号／データを保持する。このラッチ回路２０８は、データを転送するゲートとして利用されてもよく、また、処理データを一時的に格納するレジスタとして利用されてもよい。ラッチ回路２０８は、データ／信号を保持する機能を有していればよい。
【０１１８】
フラッシュメモリ２０４は、不揮発的にデータを記憶するフラッシュメモリセルを有していればよく、フラッシュメモリセルは、図２に示すセル構造または図１３に示すセル構造のいずれを有していてもよい。
【０１１９】
図１９は、図１８に示すラッチ回路２０８に含まれる１つのラッチの構成の一例を概略的に示す図である。図１９において、ラッチ回路２０８に含まれるラッチは、クロック信号ＣＬＫを反転するインバータ２０９と、クロック信号ＣＬＫおよびインバータ２０９からの反転クロック信号に従って選択的に導通するトランスミッションゲート２１０および２１１と、トランスミッションゲート２１０から内部配線２１２に伝達された信号を受ける２段の縦続接続されるインバータ２１４および２１６と、インバータ２１４から内部配線２１７に伝達された信号を反転するインバータ２１９とを含む。
【０１２０】
トランスミッションゲート２１０は、クロック信号ＣＬＫがＨレベルのとき導通し、入力データＤＩＮを内部配線２１２に伝達する。インバータ２１４は、ＰチャネルＭＯＳトランジスタＰＴ１およびＮチャネルＭＯＳトランジスタＮＴ１を含み、内部配線２１２上の信号／データを反転して内部配線２１７に伝達する。インバータ２１６は、ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャネルＭＯＳトランジスタＮＴ２を含み、内部配線２１７上の信号／データを反転して出力信号／データ（以下、単にデータと称す）ＤＯＵＴを生成する。
【０１２１】
インバータ２１９は、内部配線２１７から内部配線２１８を介して伝達されるデータを反転する。トランスミッションゲート２１１は、トランスミッションゲート２１０と相補的に導通し、導通時、インバータ２１９の出力データを内部配線２１２に伝達する。
【０１２２】
この内部配線２１８に、導電線２２０を用いて、容量Ｃを付加する。この導電線２２０は、フラッシュメモリ２０４に含まれるメモリゲート線ＭＧまたはフローティングゲートＦＧと同一配線層の配線を用いて形成され、一例として、接地ノードに結合される。したがって、この容量Ｃにより、内部配線２１７および２１８に容量を増加することにより、内部配線２１７上のデータの反転／ノイズを防止することができ、安定にデータを保持することができる。
【０１２３】
図１９に示すラッチにおいても、導電線２２０は、フラッシュメモリセルの製造工程時にフラッシュメモリセルに利用される固有の配線を用いて形成しており、何らこのラッチ回路の構成要素の配置に悪影響を及ぼすことなく導電線２２０を配置することができる。「固有の配線」は、フラッシュメモリセルにおいて利用され、ラッチにおいては利用されない配線層の配線を示す。この規定は、実施の形態１においても同様である。
【０１２４】
図２０は、図１９に示すインバータ２１４および２１６の平面レイアウトを概略的に示す図である。図２０において、ゲート電極配線２３０ａおよび２３０ｂが間をおいてＹ方向に延びるようにかつ間をおいて配置される。図２０においては、トランジスタが形成される活性領域は示していない。
【０１２５】
ゲート電極配線２３０ａに対し、その中央部において第１メタル配線２３６ａが配置される。この第１メタル配線２３６ａは、突出部においてゲート電極配線２３０ａに電気的に接続される。ゲート電極配線２３０ａを横切りかつゲート電極配線２３０ａおよび２３０ｂの間を蛇行するように第１メタル配線２３６ｂが配置される。この第１メタル配線２３６ｂは、上部においてコンタクトＣＴ２を介してＰチャネルＭＯＳトランジスタＰＴ１のドレインノード（ドレイン不純物領域）に結合され、中央部において、コンタクトＣＴ３を介してゲート電極配線２３０ｂに電気的に接続され、さらに下部においてコンタクトＣＴ４を介してＮチャネルＭＯＳトランジスタＮＴ１のドレインノード（ドレイン不純物領域）に接続される。
【０１２６】
ゲート電極配線２３０ｂに隣接して、ほぼ直線的にＹ方向に延びるように第１メタル配線２３６ｃが配置される。第１メタル配線２３６ｃは、インバータ２１６の出力ノードを構成し、コンタクトＣＴ５を介してＰチャネルＭＯＳトランジスタＰＴ２のドレインノード（ドレイン不純物領域）に接続され、コンタクトＣＴ６を介してＮチャネルＭＯＳトランジスタＮＴ２のドレインノード（ドレイン不純物領域）に接続される。
【０１２７】
ゲート電極配線２３０ａおよび２３０ｂの間に配置される突出部を有するＴ字型の第１メタル配線２３３および２３４が互いに対向して、第１メタル配線２３６ｂ外部に配置される。第１メタル配線２３３は、突出部２３３ａおよび頂部２３３ｂとを有する。頂部２３３ｂが電源電圧ＶＤＤを伝達する。この頂部２３３ｂは、ビアを介して図示しない電源線に結合されてもよく、また、電源線自体を構成してもよい。突出部２３３ａは、コンタクトＣＴ７を介してＭＯＳトランジスタＰＴ１およびＰＴ２のソースノード（ソース不純物領域）に結合され、頂部２３３ｂの電源電圧ＶＤＤをソースノードへ供給する。
【０１２８】
第１メタル配線２３４は、突出部２３４ａおよび底部２３４ｂを有し、突出部２３４ａがコンタクトＣＴ８を介してＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２のソースノード（ソース不純物領域）に結合され、底部２３４ｂから伝達される接地電圧ＶＳＳをソースノードに供給する。この底部２３４ｂは、図示しない接地線にビアを介して結合されてもよく、また、接地線自体を構成してもよい。
【０１２９】
図２０において、破線で囲まれる第１メタル配線２３６ｂおよびゲート電極配線２３０ｂの領域２４０は、図１９に示す内部配線２１７および２１８で構成される記憶ノードに相当する。この記憶ノード２４０に対し、図１９に示す領域ＳＣにおいて容量Ｃを配置する。
【０１３０】
なお、図２０においては、第１メタル配線２３６ｂからインバータ２１９へデータをフィードバックする経路の配線は示していないが、このフィードバック用の配線は、上層の例えば第２メタル配線を用いて形成される。
【０１３１】
図２１は、この発明の実施の形態２に従うラッチの平面レイアウトを付加容量Ｃとともに概略的に示す図である。図２１に示すラッチの平面レイアウトは、図１９に示すインバータ２１４および２１６と導電線２２０を含む部分の配置を示す。この図２１に示す平面レイアウトは、以下の点で、図２４に示す平面レイアウトとその構成が異なる。すなわち、接地電圧ＶＳＳを供給する第１メタル配線２３４の底部２３４ｂを越えて、ゲート電極配線２３０ｂが配置される。この第１メタル配線２３４の底部２３４ｂの下部に、導電線２２０が配置される。
【０１３２】
この導電線２２０は、フラッシュメモリセル固有の配線と同一配線層の配線であり、すなわち、フラッシュメモリセルトランジスタのトランジスタＰＴ１、ＰＴ２、ＮＴ１およびＮＴ２において利用されない配線層の配線であり、たとえばフローティングゲート電極またはメモリゲート電極と同一配線層の配線である。単に導電線２２０は、第１メタル配線２３４下部にゲート電極配線２３０ｂと交差するように配置されるだけである。したがって、導電線２２０は、インバータ２１４および２１６を構成するトランジスタＰＴ１、ＰＴ２、ＮＴ１およびＮＴ２を配置する配線および活性領域のレイアウトに影響を及ぼさない領域に配置されればよい。
【０１３３】
図２０および図２１の配線レイアウトを比較すれば明らかなように、記憶ノード２４０において、容量Ｃを、このインバータ２１４および２１６のトランジスタのレイアウトに何ら影響を及ぼすことなく配置することができ、記憶ノード２４０の負荷容量を増大させることができる。
【０１３４】
なお、図２１に示す配置において、図示しない領域において、第１メタル配線２３４に接地電圧ＶＳＳを供給する上層のメタル配線または第１メタル配線２３４の底部２３４ｂと導電線２２０とが、ビアを介して電気的に接続されればよい。
【０１３５】
また、導電線２２０は、ハイ側電源線（第１メタル配線２３３）側においてゲート電極２３０ｂと交差するように配置されて、電源電圧ＶＤＤに固定されてもよい。
【０１３６】
なお、上述の説明においては、このラッチ回路２０８は、フラッシュメモリと同一半導体基板上に集積化されるロジック回路（２０２）に含まれるように示している。しかしながら、たとえばフラッシュメモリ内において書込データをラッチするレジスタ回路などが設けられており、そのレジスタ回路のラッチの記憶ノードに対し、フラッシュメモリセルの電極配線と同一配線層の配線を付加容量として利用してもよい。
【０１３７】
以上のように、この発明の実施の形態２に従えば、フラッシュメモリセルのトランジスタの固有の電極配線を利用して、ラッチの記憶ノードの容量を、ラッチトランジスタのゲート電極配線との交差部にも形成している。したがって、コンタクトをこのラッチ用トランジスタの活性領域または内部ノードとの間で設ける必要がなく、ラッチのレイアウト面積および製造工程数を増大させることなく、記憶ノードの容量を増大させることができ、安定にデータを保持することができる。
【産業上の利用可能性】
【０１３８】
この発明に従う半導体集積回路装置は、フラッシュメモリとデータ保持を行う回路とが同一半導体チップ（基板）上に集積化される装置であればよい。特に、フラッシュ搭載マイクロコンピュータ（フラッシュマイコン）などのプロセッサに利用することにより、そのレイアウトチップ面積を増大させることなく、ＳＲＡＭの記憶データを安定に保持することができる。
【０１３９】
また、フラッシュメモリセルと同一半導体チップ上に形成されるラッチ回路を有する半導体集積回路装置に対して本発明を適用することにより、ラッチのレイアウト面積を増大させることなく、記憶ノード（ラッチノード）の容量を増大させることができ、データ保持特性をラッチのサイズを増大させることなく改善することができる。
【図面の簡単な説明】
【０１４０】
【図１】この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図２】図２に示すフラッシュメモリのメモリセルの断面構造を概略的に示す図である。
【図３】図１に示すスタティックＲＡＭのメモリセルの電気的等価回路を概略的に示す図である。
【図４】図３に示すＳＲＡＭセルの平面レイアウトを概略的に示す図である。
【図５】図４に示す平面レイアウトの上層配線のレイアウトを概略的に示す図である。
【図６】図４に示す導電線およびゲート電極配線の交差部の断面構造を概略的に示す図である。
【図７】この発明の実施の形態１に従うＳＲＡＭセルアレイの平面レイアウトを第１メタル配線層までの平面レイアウトを概略的に示す図である。
【図８】この発明の実施の形態１に従うＳＲＡＭセルアレイの第２メタル配線のレイアウトを活性領域およびゲート電極配線のレイアウトとともに示す図である。
【図９】この発明の実施の形態１に従うＳＲＡＭセルアレイの第３メタル配線のレイアウトを下部の活性領域およびゲート電極配線および導電線のレイアウトとともに示す図である。
【図１０】この発明の実施の形態１に従うＳＲＡＭセルアレイの第４メタル配線のレイアウトを下部の活性領域、ゲート電極配線およびビアとともに示す図である。
【図１１】この発明の実施の形態１に従うＳＲＡＭの導電線の電圧印加部の配置を概略的に示す図である。
【図１２】この発明の実施の形態１に従うＳＲＡＭの導電線の電圧固定の変更例の配置を概略的に示す図である。
【図１３】この発明の実施の形態１の変更例のフラッシュメモリセルの断面構造を概略的に示す図である。
【図１４】この発明の実施の形態１の変更例のＳＲＡＭセルの電気的等価回路を概略的に示す図である。
【図１５】図１４に示すＳＲＡＭセルの平面レイアウトを第１メタル配線までの平面レイアウトを概略的に示す図である。
【図１６】図１５に示す線Ｌ１６−Ｌ１６に沿った断面構造を概略的に示す図である。
【図１７】図１５に示す線Ｌ１７−Ｌ１７に沿った断面構造を概略的に示す図である。
【図１８】この発明の実施の形態２に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図１９】図１８に示すラッチ回路のラッチの構成の一例を示す図である。
【図２０】図１９に示す２段のインバータの平面レイアウトを概略的に示す図である。
【図２１】図１９に示す２段のインバータおよび導電線（負荷容量）の平面レイアウトを概略的に示す図である。
【符号の説明】
【０１４１】
１ 半導体集積回路装置、２ プロセッサ、６ スタティックＲＡＭ（ＳＲＡＭ）、９４ コントロールゲート電極線、１８ メモリゲート電極配線、ＰＱ１，ＰＱ２ ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）、ＮＱ１，ＮＱ２ ＮチャネルＭＯＳトランジスタ（ドライバトランジスタ）、ＮＱ３，ＮＱ４ ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）、１９ 導電線、２０ａ−２０ｄ 活性領域、２１ａ−２１ｄ ゲート電極配線、２６ａ，２６ｂ 導電配線、４４ コントロールゲート電極配線、４８ メモリゲート電極配線、ＭＣ，ＭＣ０−ＭＣ５ メモリセル、５０ａ，５０ｂ メモリサブアレイ、５２ タップ領域、５４，５６ 不純物領域、６０ａ，６０ｂ，６４，６５，６１ 第１メタル配線、６２，６６ コンタクト、６３，７２ａ，７２ｂ ビア、ＮＷ Ｎウェル、ＰＷａ，ＰＷｂ Ｐウェル、７０ 第１メタル配線、７２ａ，７２ｂ コンタクト、９２ａ，９２ｂ 導電線、９４ａ−９４ｄ ゲート電極配線、２００ 半導体集積回路装置、２０２ ロジック回路、２０４ フラッシュメモリ、２０８ ラッチ回路、２１４，２１６ インバータ、２１７，２１８ 内部配線（記憶ノード）、２２０ 導電線、２３０ａ，２３０ｂ ゲート電極配線、２４０ 記憶ノード。
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、特に、データを保持する部分を有する半導体集積回路装置に関する。より特定的には、この発明は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメモリセルのデータ保持特性を改善するための構成に関する。
【背景技術】
【０００２】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、メモリセルがデータラッチ（フリップフロップ）と、１対のアクセストランジスタとで構成される。データラッチは、通常、インバータラッチで構成され、内部の記憶ノードに相補データが保持される。このインバータラッチにより相補データが保持されるため、ＳＲＡＭにおいては、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と異なり、データの再書込を行なうリフレッシュ動作は要求されない。また、ＳＲＡＭは、スタティックに動作するため、信号線のプリチャージを行なうプリチャージサイクルが不要であり、ＤＲＡＭに比べてアクセス時間が短い。このような特長を有するＳＲＡＭは、キャッシュメモリなどの高速処理が要求される用途に広く用いられている。
【０００３】
近年、システムＬＳＩ（大規模集積回路）においては、１つの半導体チップ上に、プロセッサなどのロジック回路および複数種類のメモリが集積化され、１つの処理システムが実現される。このような１つの半導体チップ上にシステムを構成するＳＯＣ（システム・オン・チップ）等においては、消費電力の低減およびチップサイズ（システムサイズ）の低減の観点から、各デバイスは、低電源電圧および小占有面積が求められる。
【０００４】
一方において、プロセスの微細化が進むにつれ、ＳＲＡＭにおいては、メモリセルの内部記憶ノードの容量が減少する。この場合、アルファ線などにより記憶ノードのデータの反転が生じるソフトエラーに対する耐性が低下し、データ保持の安定性が損なわれる問題が生じる。
【０００５】
このソフトエラー耐性を改善する構成の一例が、たとえば特許文献１（特開２００８−１３５４６１号公報）に示されている。この特許文献１に示される構成においては、フラッシュメモリセルは、フローティングゲートおよびコントロールゲートを有する積層ゲートトランジスタで構成される。フラッシュメモリセルのフローティングゲートおよびコントロールゲートを製造する工程を利用して、ＳＲＡＭセルの記憶ノードに容量素子を接続する。具体的に、一例として、ＳＲＡＭセルの負荷トランジスタおよびドライブトランジスタのゲート電極をフローティングゲートと同一配線層の配線で形成し、コントロールゲートと同一の配線層の配線を負荷トランジスタおよびドライバトランジスタのゲート電極と整列して配置してキャパシタ電極として利用する。このキャパシタ電極をセルの記憶ノードに接続する。
【０００６】
ＳＲＡＭセルにおいて、内部の記憶ノードにさらに追加的に容量を接続することにより、記憶ノードの微細化による容量低減を補償し、データ保持特性の改善を図る。
【特許文献１】特開２００８−１３５４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の特許文献１に示される構成においては、同一半導体基板（チップ）上にプロセッサとともにフラッシュメモリおよびＳＲＡＭが集積化される。フラッシュメモリのメモリセルのフローティングゲートおよびコントロールゲートの製造工程を利用して、容量を形成して、記憶ノードにこの容量を接続する。フラッシュメモリセルのゲート製造工程を利用することにより、容量形成による製造工程の追加を回避する。
【０００８】
しかしながら、この特許文献１のＳＲＡＭセル構造においては、ドライバトランジスタおよび／または負荷トランジスタのゲート電極に対向して容量電極が配置され、この容量電極が、内部のセル記憶ノードに接続される。したがって、容量を各メモリセル毎に設け、容量電極をメモリセル毎にパターニングするとともに、容量電極を内部の記憶ノードに接続する配線をパターニングする必要がある。したがって、ＳＲＡＭセルのレイアウト面積を低減および製造プロセスの簡略化の観点からは、この特許文献１のＳＲＡＭセルの構造については、未だ改善の余地があるといえる。
【０００９】
また、半導体集積回路装置においては、ラッチ回路が利用されることが多い。例えば、ロジック回路等においては、データをクロック信号に同期してデータを転送することにより処理速度を高速化するために、ラッチ回路が利用される。また、データを一時的に保持するためにレジスタ回路などにおいてラッチ回路が利用される。このようなラッチ回路においても、微細化につれて、データ保持特性が劣化する問題が生じる。
【００１０】
それゆえ、この発明の目的は、製造工程の増加をもたらすことなくデータ保持部のデータ保持ノードの容量を増大させることのできる半導体集積回路装置を提供することである。
【００１１】
この発明の他の目的は、セル占有面積の増大および製造工程の増加をもたらすことなくＳＲＡＭセルのデータ記憶ノードの容量を増大させることのできる半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る半導体集積回路装置においては、同一半導体チップ上に形成されるフラッシュメモリセルの固有の配線層の配線と同一配線層の導電線をメモリセルのデータ保持トランジスタのゲート電極と対向するように配置する。
【００１３】
この発明に係る半導体集積回路装置は、一実施の形態において、メモリセルの記憶ノードに結合されるセルトランジスタのゲート電極の延在方向と交差する方向に整列して配置されるメモリセルに共通に導電線をゲート電極と対向するように配置する。
【００１４】
また、別の実施の形態においては、不揮発性メモリおよびデータ保持部を有する装置において、データ保持ノードに結合されるゲート電極を有するトランジスタと交差するように、不揮発性メモリセルの固有の配線と同一配線層の配線を配置する。
【発明の効果】
【００１５】
フラッシュメモリセルの製造工程を利用して、フラッシュメモリセル固有の配線層を用いて連続的に延在する導電線を形成して対向ゲート電極配線との間で容量を形成する。ゲート電極配線は、データ保持ノードに結合されているため、導電線と保持ノードとの間に接続配線を設ける必要がなく、製造工程の増加およびレイアウト面積の増加を回避してデータ保持モードの容量を増大させることができる。
【００１６】
特に、一実施の形態において、ＳＲＡＭセルトランジスタのゲート電極に対向してかつこのメモリセルのゲート電極延在方向に整列するメモリセルに共通に導電線を配置しており、各メモリセル毎に容量電極をパターニングする必要がなく製造工程が簡略化される。また、導電線は、各メモリセル毎に記憶ノードと接続する必要がないため、各セルにおいて容量電極とのコンタクトが不要となり、セルのレイアウト面積の増大を抑制することができる。
【００１７】
また、データ保持部に対しては、そのレイアウトを変更することなくまた、製造工程数を増大させることなく記憶ノードの容量を増大させることができ、安定にデータを保持することができる。
【発明を実施するための最良の形態】
【００１８】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置（ＳＲＡＭ）が適用される半導体集積回路装置の全体の構成の一例を概略的に示す図である。図１において、半導体集積回路装置１は、プロセッサ２と、フラッシュメモリ４と、スタティックＲＡＭ（ＳＲＡＭ）６とを含む。これらのプロセッサ２、フラッシュメモリ４およびスタティックＲＡＭ６は、内部バス８を介して相互に結合される。
【００１９】
フラッシュメモリ４は、このプロセッサ２の利用するＯＳ（オペレーティングシステム）、画像／音声などのデータおよびこの半導体集積回路装置の固有情報（識別情報、ＩＤ情報）等を記憶する。スタティックＲＡＭ（ＳＲＡＭ）６は、プロセッサ２が利用するデータを記憶する。
【００２０】
この図１に示す半導体集積回路装置１は、システムＬＳＩであり、１つの半導体基板（チップ）上に集積化される。プロセッサ２、フラッシュメモリ４、およびスタティックＲＡＭは、同一の製造工程を利用して並行して形成される。
【００２１】
図２は、フラッシュメモリ４のメモリセルの断面構造を概略的に示す図である。図２において、フラッシュメモリセルは、半導体基板領域１０表面に間をおいて形成される不純物領域１２ａおよび１２ｂと、不純物領域１２ａおよび１２ｂの間の半導体基板領域１０表面の一部の領域に形成されるゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されるコントロールゲート電極１４と、ゲート絶縁膜１３に隣接して半導体基板領域１０表面上およびコントロールゲート電極１４側壁にＬ字型に形成される多層絶縁膜１６と、この多層絶縁膜１６上に形成されるメモリゲート電極１８とを含む。
【００２２】
多層絶縁膜１６は、酸化膜、窒化膜、酸化膜で構成される、いわゆるＯＮＯ膜であり、この窒化膜（Ｎ膜）中に電荷を蓄積することにより、情報を不揮発的に記憶する。
【００２３】
コントロールゲート電極１４は、コントロールゲート線ＣＧに結合され、メモリゲート電極１８はメモリゲート線ＭＧに結合される。不純物領域１２ａはビット線ＢＬに結合され、不純物領域１２ｂはソース線ＳＬに結合される。
【００２４】
このフラッシュメモリセルにおいては、コントロールゲート電極１４、不純物領域１２ａ、ゲート絶縁膜１３、およびゲート絶縁膜１３下部の半導体基板領域１０とで選択トランジスタ（アクセストランジスタ）が形成され、メモリゲート電極１８、不純物領域１２ｂ、多層絶縁膜１６、および多層絶縁膜１６下部の半導体基板領域１０とでメモリトランジスタが形成される。
【００２５】
この図２に示すフラッシュメモリセルにおいて、データの書込、消去および読出は以下のようにして行なわれる。すなわち、データ書込時においては、ソース線ＳＬに正の書込高電圧が印加され、コントロールゲート線ＣＧには、ゲート絶縁膜１３下部に弱いチャネル（弱い反転層）が形成される程度の電圧が印加される。メモリゲート線ＭＧにおいても、正の書込高電圧が印加される。この条件下においては、選択メモリセルにおいて、ソース線ＳＬからビット線ＢＬに向かって電流が流れる。コントロールゲート電極１４へコントロールゲート線ＣＧから供給される電圧は比較的低く、ゲート絶縁膜１３下部に形成される反転層は弱い反転層であり、その抵抗値は比較的高い。したがって、ソース線ＳＬとビット線ＢＬとの間の電圧は、ほぼゲート絶縁膜１３下部の領域の間に印加され、この多層絶縁膜１６とゲート絶縁膜１３の境界領域において大きな電界が発生する。応じて、この高電界によりソース線ＳＬから注入された電流からホットエレクトロンが生成され、生成されたホットエレクトロンが、メモリゲート電極１８の正の電圧により、メモリゲート電極方向に引き付けられ、多層絶縁膜１６に含まれる窒化膜に格納される。書込状態においては、メモリトランジスタのしきい値電圧は高い状態である。
【００２６】
非選択メモリセルにおいては、ビット線ＢＬおよびコントロールゲート線ＣＧが同一電圧レベルであり、このゲート絶縁膜１３下部にはチャネルは形成されず、ソース線ＳＬとビット線ＢＬの間には電流は流れず、データの書込は行なわれない。
【００２７】
消去時においては、ソース線ＳＬが正の消去高電圧レベルに設定され、ビット線ＢＬおよびコントロールゲート線ＣＧは０Ｖに設定される。メモリゲート線ＭＧは、負の電圧レベルに設定される。この場合、不純物領域１２ｂとコントロールゲート電極１８との間の高電界によりホットホールが生成され、バンド間トンネリングにより、生成されたホットホールが多層絶縁膜１６の窒化膜に注入され、それまでに蓄積されたエレクトロンとホールの結合により、この多層絶縁膜１６の窒化膜の電子濃度が中和される。この消去状態においては、メモリトランジスタのしきい値電圧は、低い状態である。
【００２８】
データの読出時においては、ソース線ＳＬは接地電圧レベルに設定され、ビット線ＢＬは、正の読出電圧が印加され、コントロールゲート線ＣＧには、書込時よりも高い正の電圧が供給される。メモリゲート線ＭＧは、消去状態と書込状態のしきい値電圧の間の電圧レベルに設定される。
【００２９】
このメモリセルが、多層絶縁膜１６の窒化膜に電子が注入されている場合、書込状態であり、しきい値電圧が高い状態であり、ビット線ＢＬに流れる電流は少ない。一方、このメモリセルが消去状態にある場合には、すなわち多層絶縁膜１６の窒化膜が中性状態のときにはしきい値電圧は低い状態であり、ビット線ＢＬからソース線ＳＬへ比較的多くの電流が流れる。このビット線ＢＬを流れる電流を検知することにより、メモリセルの記憶データの読出を行なう。
【００３０】
図３は、この発明の実施の形態１に従うスタティックＲＡＭ（以下、ＳＲＡＭと称す）６のメモリセルの電気的等価回路の一例を示す図である。図３において、ＳＲＡＭセルは、２つのＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１およびＰＱ２と、４つのＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ４とを含む。ＭＯＳトランジスタＰＱ１およびＮＱ１が、ＣＭＯＳインバータを構成し、ＭＯＳトランジスタＰＱ２およびＮＱ２が、別のＣＭＯＳインバータを構成する。これらのＭＯＳトランジスタＮＱ１およびＰＱ１のゲートが、記憶ノードＮＤ１に結合され、ＭＯＳトランジスタＰＱ２およびＮＱ２のゲートが、記憶ノードＮＤ２に結合される。ＭＯＳトランジスタＮＱ３およびＮＱ４は、それぞれ、ワード線ＷＬ上の信号電位に従って選択的に導通し、導通時、記憶ノードＮＤ１およびＮＤ２をビット線ＢＬおよび／ＢＬにそれぞれ結合する。
【００３１】
記憶ノードＮＤ１およびＮＤ２は、したがって、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１、およびＮＱ２により構成されるインバータラッチにより、相補データを保持する。
【００３２】
列方向（ビット線延在方向）に整列するＳＲＡＭセルに対して共通に、導電線１９が設けられる。ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２のゲート電極を、図２に示すフラッシュメモリセルのコントロールゲート線ＣＧ（コントロールゲート電極）と同一配線層の配線で形成し、この導電線１９を、メモリゲート線ＭＧと同一配線層の配線で構成する。なお、フラッシュメモリセルにおいては、ゲートは、非階層構造であり、コントロールゲート電極１４が、コントロールゲート電極線ＣＧの一部を構成し、メモリゲート電極１８が、メモリゲート線ＭＧの一部を構成する。フラッシュメモリセルにおいてゲートが、高抵抗電極配線と上層の低抵抗のメタル配線とで構成される場合には、下層のメモリセルのトランジスタのコントロールゲート電極１４およびメモリゲート電極１８と同一配線層の配線で、ＳＲＡＭセルトランジスタのゲート電極および導電線がそれぞれ形成される。
【００３３】
ＭＯＳトランジスタＰＱ１およびＰＱ２のゲートと導電線１９が交差するように配置され、この交差領域において寄生容量Ｃｐが形成される。寄生容量Ｃｐは、ＭＯＳトランジスタ（負荷トランジスタ）ＰＱ１およびＰＱ２のゲート電極を介してそれぞれ記憶ノードＮＤ１およびＮＤ２に結合される。導電線１９がたとえば接地ノードに結合され、一定電圧レベルに維持され、この記憶ノードＮＤ１およびＮＤ２の電位変動を抑制する。
【００３４】
導電線１９がメモリゲート線ＭＧ（メモリゲート電極）と同一配線層の配線で構成され、ＭＯＳトランジスタＰＱ１、ＰＱ２のゲート電極をコントロールゲート線ＣＧと同一配線層の配線で形成する。フラッシュメモリセル製造工程時に並行して、ＳＲＡＭセルに導電線１９を形成することができ、製造工程数が増加するのが抑制される。また、導電線１９は、列方向に整列するＳＲＡＭセルに共通に設けられており、ＳＲＡＭセル形成領域内には、この容量に対する接続ノード（コンタクト）は設けられない。したがって、導電線１９の寄生容量Ｃｐの追加時、ＳＲＡＭセルのレイアウトパターンの変更は要求されず、直線的な導電線１９を利用するだけであり、パターンレイアウトの複雑化を抑制でき、製造プロセスを簡略化することができる。また導電線１９を接地電圧などの固定電位に維持することにより、容量電極を一定電圧レベルに設定することができ、記憶ノードＮＤ１およびＮＤ２の電位変動を確実に抑制することができる。
【００３５】
図４は、図３に示すＳＲＡＭセルの平面レイアウトを概略的に示す図である。図４においては、活性領域から第１メタル配線までのレイアウトを示す。図４において、ＰウェルＰＷａおよびＰＷｂ、各々において、ＮチャネルＭＯＳトランジスタが形成され、これらのＰウェルＰＷａおよびＰＷｂの間に、ＰチャネルＭＯＳトランジスタを形成するＮウェルＮＷが配置される。これらのウェルＰＷａ、ＰＷｂおよびＮＷは、Ｙ方向に連続的に延在するように形成される。
【００３６】
ＰウェルＰＷａおよびＰＷｂそれぞれにおいて活性領域２０ａおよび２０ｂが配置される。これらの活性領域２０ａおよび２０ｂは、各々、Ｘ方向の長さが広い領域とＸ方向の長さが狭い領域とを有する。
【００３７】
ＮウェルＮＷにおいて、Ｙ方向に長い矩形形状の活性領域２０ｃおよび２０ｄが対向してかつＹ方向において位置をずらせて配置される。活性領域２０ａのＸ方向の幅の広い領域および活性領域２０ｃを横切るようにゲート電極配線２１ａが配置される。このゲート電極配線２１ａは、ＳＲＡＭセル内においてＸ方向に延在して活性領域２０ｄまで延在するように配置される。
【００３８】
また、活性領域２０ａの幅の狭い領域をＸ方向に沿って横切るようにゲート電極配線２１ｂが配置される。ゲート電極配線２１ｂは、ＰウェルＰＷａ境界まで延びるように形成される。活性領域２０ａのＹ方向の下側端部に対しＸ方向に長い矩形形状の第１メタル配線２４ａが配置される。この第１メタル配線２４ａは、コンタクト２３ａを介して活性領域２０ａのＹ方向の下側端部に電気的に接続され、他方端のメモリセル境界領域部分において上層配線との接続をとるための第１ビア２４ａが設けられる。
【００３９】
ゲート電極配線２１ｂのセル境界部分に対し、Ｙ方向に長い矩形形状の第１メタル配線２２ｂが配置される。この第１メタル配線２２ｂは、コンタクトを介してゲート電極配線２１ｂに電気的に接続され、また、コンタクト形成部と異なる位置に上層配線との接続のための第１ビア２４ｂが設けられる。
【００４０】
活性領域２０ａの幅の狭い領域に対し、さらに、ゲート電極配線２１ｂに隣接してゲート電極配線２１ｂ上層に、第１メタル配線２２ｃが配置される。この第１メタル配線２２ｃは、コンタクト２３ｃを介して下層に形成される活性領域２０ａの幅の狭い領域に電気的に接続される。この第１メタル配線２２ｃに対しては、また上層配線との電気的接続をとるための第１ビア２４ｃが設けられる。
【００４１】
ＮウェルＮＷにおいても、活性領域２０ｃのＹ方向の下側端部に対し第１メタル配線２２ｄが配置される。この第１メタル配線２２ｄは、図示しないコンタクトを介して活性領域２０ｃに結合される。第１メタル配線２２ｄには、また、上層配線との接続のための第１ビア２４ｄが設けられる。活性領域２０ａおよび２０ｃに対し横Ｌ字型の第１メタル配線２２ｅが設けられる。この第１メタル配線２２ｅは、そのＸ方向に長い領域において活性領域２０ｃおよびゲート電極配線２１ｃにシェアードコンタクト２５ａを介して電気的に接続される。
【００４２】
活性領域２０ｄに対しても、第１メタル配線２２ｄと点対称な位置に第１メタル配線２２ｆが設けられる。この第１メタル配線２２ｆは図示しないコンタクトを介して活性領域２０ｄのＹ方向の上側端部に電気的に接続され、また、上層配線との接続のための第１ビア２４ｅが設けられる。
【００４３】
活性領域２０ｂの幅の広い端部において第１メタル配線２２ｇが設けられる。この第１メタル配線２２ｇは、コンタクト２３ｅを介して活性領域２０ｂに電気的に接続される。また、第１メタル配線２２ｇには、上層配線との接続のための第１ビア２４ｆが設けられる。
【００４４】
第１メタル配線２２ｇとゲート電極配線２１ｃに関して対向して、第１メタル配線２２ｅと点対称な形状に第１メタル配線２２ｉが配置される。この第１メタル配線２２ｉは、コンタクト２３ｆを介して活性領域２０ｂのゲート電極配線２１ｃおよび２１ｄの間の領域に電気的に接続され、かつシェアードコンタクト２５ｂを介して活性領域２０ｄおよびゲート電極配線２１ａに電気的に接続される。
【００４５】
ゲート電極配線２１ｄに対し、メモリセル境界部において第１メタル配線２２ｊが設けられる。この第１メタル配線２２ｊはコンタクト２３ｇを介してゲート電極配線２１ｄに電気的に接続され、また、コンタクト２３ｇの形成位置と異なる端部において上層配線との接続のための第１ビア２４ｈが設けられる。
【００４６】
この活性領域２０ｂのＹ方向の下側端部の幅の狭い領域に対し第１メタル配線２２ｈが設けられる。この第１メタル配線２２ｈは、図示しないコンタクトを介して下部の活性領域２０ｂに電気的に接続され、また、上層配線との接続のための第１ビア２４ｇが設けられる。
【００４７】
ＮウェルＮＷとＰウェルＰＷａおよびＰＷｂとの境界領域において、メモリゲート線（ＭＧ）と同一配線層の導電配線２６ａおよび２６ｂが連続的にＹ方向に延在するように設けられる。これらの導電配線２６ａおよび２６ｂは、図３に示す導電線１９に対応する。これらの導電配線２６ａおよび２６ｂは、ゲート電極配線２１ａ−２１ｄよりも上層の配線であり、また、第１メタル配線２２ａ−２２ｊよりも下層の配線である。
【００４８】
ゲート電極配線２１ａ−２１ｄは、ＳＲＡＭセル内においてＸ方向に延在して整列して配置されフラッシュメモリセルのコントロールゲート線（ＣＧ）と同一配線層の配線で形成され、メモリゲート線（ＭＧ）よりも先に形成される。これは、通常、メモリゲート線ＭＧが、コントロールゲート線ＣＧを形成した後、自己整合的にいわゆるＭＯＳトランジスタのサイドウォール絶縁膜形成工程と同様の工程により、メモリゲート線が形成されるためである。これらの導電線２６ａおよび２６ｂとゲート電極配線２１ａおよび２１ｃの交差部において容量素子を形成する。
【００４９】
フラッシュメモリセルの固有の配線、すなわち、ＳＲＡＭセルの形成お呼びは位置に使用される配線層の配線以外の配線を利用して導電配線２６ａおよび２６Ｂを形成することにより、容量形成のための配線の配置に余分の製造工程を利用する必要がなく、製造工程の増加を回避することができる。
【００５０】
この図４に示すレイアウトにおいて、ゲート電極配線２１ａと活性領域２０ａとによりドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）ＮＱ１が形成され、ゲート電極配線２１ａと活性領域２０ｃにより負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）ＰＱ１が形成される。活性領域２０ａとゲート電極配線２１ｂとにより、アクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＮＱ３が形成される。活性領域２０ｄとゲート電極配線２１ｃとにより、負荷トランジスタＰＱ２が形成され、活性領域２０ｂとゲート電極配線２１ｃとによりドライバトランジスタＮＱ２が形成される。活性領域２０ｂとゲート電極配線２１ｄとによりアクセストランジスタＮＱ４が形成される。
【００５１】
第１メタル配線２２ｂおよび２２ｊがワード線ＷＬの一部を構成し、第１メタル配線２２ｄおよび２２ｆは、電源電圧（セルハイ側電源電圧ＶＤＤ）を供給するハイ側電源線の一部を構成する。第１メタル配線２２ａおよび２２ｇは、接地電圧（セルロー側電源電圧ＧＮＤ）を伝達するロー側セル電源線の一部を構成する。
【００５２】
第１メタル配線２２ｃおよび２２ｅは、それぞれビット線ＢＬおよび／ＢＬの一部を構成する。ゲート電極配線２１ａ−２１ｄは、それぞれ、対応の活性領域との交差部においてＭＯＳトランジスタのゲート電極を構成する。
【００５３】
図５は、図４に示す平面レイアウトの上層配線の平面レイアウトを概略的に示す図である。図５においては、図４に示す第１ビアの配置を併せて示す。図５において、Ｙ方向に連続的に延在して第２メタル配線３０ａ、３０ｂ、３０ｃが、互いに間をおいて配置される。第２メタル配線３０ａはビット線ＢＬを構成し、第１ビア２４ｃを介して図４に示す活性領域２０ａに形成されるアクセストランジスタＮＱ３に結合される。第２メタル配線３０ｂは、電源電圧ＶＤＤを供給するハイ側電源線を構成し、図４に示す第１ビア２４ｄおよび２４ｅにそれぞれ接続される突出部を有する。これらの突出部は、メモリセル形成領域の中央位置にかんして点対称に配置される。
【００５４】
第２メタル配線３０ｃは、補のビット線／ＢＬを構成し、第１ビア２４ｇを介して図４に示すアクセストランジスタＮＱ４（活性領域２０ｂ）に結合される。
【００５５】
第２メタル配線３０ａ外部に、矩形形状の第２メタル中間配線３０ｅおよび３０ｆがそれぞれＹ方向において離れて配置される。第２メタル中間配線３０ｅは、図４に示す第１ビア２４ｂ（図５には示さず）に電気的に接続され、応じて、図４に示すアクセストランジスタＮＱ３のゲート電極に結合される。第２メタル中間配線３０ｆは、図４に示す第１ビア２２ａに電気的に接続され、図４に示す活性領域２０ａのドライバトランジスタＮＱ１に電気的に接続される。
【００５６】
第２メタル配線３０ｃの外部に、第２メタル中間配線３０ｈおよび３０ｇが配置される。第２メタル中間配線３０ｈは、図４に示す第１ビア２４ｇに結合され、ドライバトランジスタＮＱ２のソースノードに結合される。第２メタル中間配線３０ｇは、図４に示す第１ビア２４ｈに結合され、アクセストランジスタＮＱ４のゲートに接続される。
【００５７】
さらに、Ｘ方向に沿って連続的に延在してかつ互いに間をおいて第３メタル配線３２ａ、３２ｂおよび３２ｃが配置される。第３メタル配線３２ａは、第２メタル配線３０ｈに図示しない第２ビアを介して電気的に接続される。第２メタル配線３２ｂは、第２ビア３７ａおよび３７ｂを介してそれぞれ第２メタル中間配線３０ｅおよび３０ｇに電気的に接続される。第２メタル配線３２ｃは、第２メタル中間配線３０ｆに第２ビア（図５には示さず）を介して電気的に接続される。
【００５８】
第２メタル配線３２ａおよび３２ｃは接地電圧ＧＮＤを伝達するロー側電源線の一部を構成し、第３メタル配線３２ｂが、ワード線ＷＬの一部を構成する。第２メタル配線３２ａおよび３２ｃを利用することにより、ロー側電源線をさらに上層のメインロー側電源線とでメッシュ形状にロー側電源線を配置することができ、電源線の強化を図り、また、ロー側電源線の抵抗を低減する。
【００５９】
第２メタル配線３０ａおよび３０ｃ外部に、すなわち、メモリセル形成領域境界に、幅の広い第４メタル配線３４ａおよび３４ｂがＹ方向に沿って連続的に延在して配置される。この第４メタル配線３４ａは第３ビア３６ａを介して第３メタル配線３２ａに電気的に接続され、また、第３ビア３６ｂを介して第３メタル配線３２ｃに電気的に接続される。
【００６０】
第４メタル配線３４ｂは、第３ビアｃを介して第３メタル配線３２ａに電気的に接続され、かつ第３ビア３６ｄを介して第３メタル配線３２ｃに電気的に接続される。この接地電圧ＧＮＤを伝達する第４メタル配線３４ａおよび３４ｂをメモリセルＭＣの境界領域に配置し、また第３メタル配線とそれぞれ電気的に接続することにより、上述のように、ロー側電源線の強化を図り、接地電圧を安定化する。
【００６１】
図４および図５に示すように、導電線１９を構成する導電配線２６ａおよび２６ｂをＹ方向に連続的に延在して配置しても、これらの導電線２６ａおよび２６ｂは、第１メタル配線よりも下層の配線層でありかつメモリセルトランジスタのゲートを形成するゲート電極配線よりも上層の配線であり、ＳＲＡＭセルＭＣのレイアウト面積の増大は十分に抑制される。また、単にゲート電極配線と導電配線２６ａおよび２６ｂの交差部で容量を形成するだけであり、容量を記憶ノードに接続するためのコンタクトは不要であり、レイアウトが複雑化するのが回避される。また、ウェル境界領域に導電配線が配置されるだけであり、この領域にはＳＲＡＭセルトランジスタは形成されない。従って、ＳＲＡＭセルトランジスタの配置に影響を及ぼすことなく、導電配線２６ａおよび２６ｂを配置することができ、ＳＲＡＭセルレイアウト面積の増大および配線レイアウトの複雑化を回避することができる。
【００６２】
図６は、図４に示すゲート電極配線２１ａと導電配線２６ａのＹ方向に沿った断面構造を概略的に示す図である。図６において、基板領域４０上に素子分離膜（シャロー・トレンチ・アイソレーション膜：ＳＴＩ膜）４２が設けられる。素子分離膜４２上にゲート電極配線４４（２１ａ）が配置される。ゲート電極配線４４（２１ａ）は、フラッシュメモリセルのコントロールゲート電極（１４）およびコントロールゲート線（ＣＧ）と同一配線層の配線で形成される。ゲート電極配線４４上に層間絶縁膜４６が設けられ、この絶縁膜４６上に導電線４８（２６ａ）が配置される。導電線４８（導電配線２６ａ）は、フラッシュメモリセルのメモリゲート電極（１８）およびメモリゲート線（ＭＧ）と同一配線層の配線で形成される。
【００６３】
層間絶縁膜４６は、したがって、多層絶縁膜（ＯＮＯ膜）であってもよく、また単層の絶縁膜（ゲート絶縁膜）であってもよい。導電線４８とゲート電極配線４４の対向部において容量Ｃｐが形成される。導電線４８は、固定電圧源を介して電源電圧ＶＤＤまたは接地電圧ＧＮＤに維持される。ゲート電極配線４４（２１ａ）は、ＳＲＡＭセルの記憶ノードに結合されるため、記憶ノードに、電極が固定電圧に設定された容量が付加される。
【００６４】
図７は、図４に示すＳＲＡＭセル（メモリセル）ＭＣが、３行２列に配置される場合の平面レイアウトを概略的に示す図である。図７においては、メモリセルＭＣ０−ＭＣ５のレイアウトを示す。これらのメモリセルＭＣ０−ＭＣ５の平面レイアウトは、Ｘ方向およびＹ方向に関して鏡映対称な配置である。したがって、図７においては、メモリセルＭＣ０に対し、図４に示すメモリセルの構成要素と対応する部分に同一参照番号を付し、その詳細説明は省略する。
【００６５】
なお、図７においては、第１メタル配線２２ｆは、メモリセル境界領域において活性領域２０ｄに対しコンタクト２３ｋを介して電気的に接続され、また、第１メタル配線２２ｄは、コンタクト２３ｍを介して活性領域２０ｃにメモリセル境界領域において電気的に接続される。
【００６６】
図７に示すように、活性領域２０ａおよび２０ｂは、Ｙ方向に連続的に延在して配置され、アクセストランジスタ形成領域およびドライバトランジスタ形成領域が交互に設けられる。また、Ｘ方向およびＹ方向における鏡映対称なレイアウトにより、隣接メモリセル（ＳＲＡＭセル）において、コンタクトおよびビアを共有することができ、メモリセルレイアウト面積を低減することができる。
【００６７】
導電配線２６ａおよび２６ｂは、ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）を形成するＰＭＯＳ形成領域（ＮウェルＮＷ）およびＮチャネルＭＯＳトランジスタ（アクセストランジスタおよびドライバトランジスタ）を形成するＮＭＯＳ形成領域（ＰウェルＰＷａ，ＰＷｂ）の境界領域に配置される。ＭＯＳ形成領域の境界領域においては、トランジスタ（活性領域）は配置されない。また、導電配線２６ａおよび２６ｂは、フラッシュメモリセルの固有の配線層の配線であり、ＳＲＡＭセルにおいては、このメモリゲート配線と同一配線層の配線は、トランジスタの形成およびトランジスタ間接続のためには利用されない。したがって、メモリセルのトランジスタの配置に影響を及ぼすことなく、容量付加用の導電配線２６ａおよび２６ｂを配置することができる。
【００６８】
図８は、図７に示す平面レイアウトの上層の第２メタル配線の平面レイアウトを活性領域およびゲート電極配線のレイアウトとともに概略的に示す図である。図８においても、メモリセルＭＣ０−ＭＣ５において、メモリセルＭＣ０の構成要素のうち第２メタル配線に関連する構成要素と、活性領域およびゲート電極配線に参照番号を付す。
【００６９】
第２メタル配線についても、第２メタル配線３０ｅ、３０ｆ、３０ｈおよび３０ｇは、メモリセル（ＳＲＡＭセル）ＭＣの境界領域に配置され、これらのメタル配線も、Ｘ方向およびＹ方向に沿って鏡映対称に配置される。第２メタル配線３０ｅは第１ビア２４ｂを介して下層の第１メタル配線（２２ｂ）に電気的に接続され、第２メタル配線３０ｆは、第１ビア２４ａを介して下層の第１メタル配線（２２ａ）に電気的に接続される。
【００７０】
第２メタル配線３０ａは、第１ビア２４ｃを介して下層の第１メタル配線（２２ｃ）に接続されかつさらに下層のコンタクト（２０ｃ）を介してアクセストランジスタの活性領域に電気的に接続される。第２メタル配線３０ｂは、第１ビア２４ｄおよび２４ｅを介してそれぞれ下層の第１メタル配線２２ｄおよび２２ｆに電気的に接続され、さらに図示しないコンタクトを介して活性領域２０ｃおよび２０ｄに、メモリセル形成領域境界において接続される。
【００７１】
第２メタル配線３０ｃは、第１ビア２４ｇを介して下層の第１メタル配線（２２ｈ）に電気的に接続される。第２メタル配線３０ｈおよび３０ｇは、それぞれ、第１ビア２４ｆおよび２４ｈを介して下層の第１メタル配線２２ｇおよび２２ｊに電気的に接続される。
【００７２】
第２メタル配線３０ａおよび３０ｃは、導電配線２６ａおよび２６ｂよりも上層の配線である。また、導電配線２６ａおよび２６ｂは、第１メタル配線よりも下層の配線であり、第１ビア２４ａ−２４ｈの配置には何ら影響を及ぼさない。
【００７３】
したがって、導電配線２６ａおよび２６ａは、第１および第２メタル配線の配置に対し何ら影響を及ぼさないため、メモリセル（ＳＲＡＭセル）ＭＣ０−ＭＣ５の平面レイアウトは、この導電配線２６ａおよび２６ｂが設けられない場合の平面レイアウトと同じレイアウトに設定することができる。
【００７４】
図９は、第３メタル配線のレイアウトを活性領域およびゲート電極配線のレイアウトとともに示す図である。図９においても、メモリセル（ＳＲＡＭセル）ＭＣ０−ＭＣ５が鏡映対称なレイアウトで配置され、同一のレイアウトであり、メモリセル（ＳＲＡＭセル）ＭＣ０に対する第３メタル配線に関連する部分の構成要素および活性領域に対して参照番号を付す。
【００７５】
図９において、第３メタル配線３２ａ、３２ｂおよび３２ｃが、図５に示す平面レイアウトと同様、Ｘ方向に連続的に延在してかつ互いに間をおいて配置される。第３メタル配線３２ａは、第２ビア３７ｄを介して下層の第２メタル配線（３０ｈ）に電気的に接続され、さらに、図示しない第２ビア（２４ｆ）を介して下層の第２メタル配線（３０ｈ）に電気的に接続される。この第３メタル配線３０ａは、接地電圧（ロー側セル電源電圧）ＧＮＤを伝達するローカル接地線を構成する。
【００７６】
第３メタル配線３２ｂは、メモリセルＭＣ０のＸ方向に沿った境界領域に対向して配置される第２ビア３７ａおよび３７ｂを介して下層の第２メタル配線（３０ｅおよび３０ｇ）にそれぞれ電気的に接続される。この第３メタル配線３２ｂは、さらに、下層のゲート電極配線（２２ｂおよび２２ｊ）にコンタクトおよび中間メタル配線を介して電気的に接続される。この第３メタル配線３０ｂは、Ｘ方向に整列するＳＲＡＭセルに共通に設けられ、ワード線を構成する。
【００７７】
第３メタル配線３２ｃは、第２ビア３７ｃを介して下層の第２メタル配線（３０ｆ）に電気的に接続される。ビット線に対するコンタクトがメモリセル形成領域において鏡映対称に配置されており、接地電圧用のコンタクトも鏡映対象にメモリセル形成領域において配置される。従って、メモリセル形成領域境界の一方側において、１つのビット線コンタクトおよび接地電圧用コンタクトを余裕を持って配置することができる。また、２本の第３メタル配線を３２ａおよび３２ｃを利用することにより、鏡映対称に配置されるメモリセルに対して接地電圧用コンタクトを鏡映対称に配置して接地電圧をメモリセルに供給することができる。
【００７８】
この第３メタル配線の配置においても、ビアはメモリセル形成領域境界に配置されており、導電配線２６ａおよび２６ｂの配置は、何ら第３メタル配線の配置に対して影響は及ぼさない。
【００７９】
図１０は、図９に示す平面レイアウトの上層の第４メタル配線の配置を概略的に示す図である。図１０においても、メモリセルＭＣ０−ＭＣ５のうち、メモリセルＭＣ０に対して配置される第４メタル配線に関連する部分の構成要素および活性領域に対して参照番号を付す。
【００８０】
第４メタル配線３４ａおよび３４ｂが、メモリセル形成領域各Ｘ方向に沿った境界領域においてＹ方向に連続的に延在して配置される。第４メタル配線３４ａは、第３ビア３６ａおよび３６ｂを介して図９に示す下層の第３メタル配線３２ａおよび３２ｃに電気的に接続される。第４メタル配線３４ｂは、第３ビア３６ｃおよび３６ｄを介して図９に示す第２メタル配線３２ａおよび３２ｃに電気的に接続される。
【００８１】
図７から図１０の示す平面レイアウトにおいて、導電配線２６ａおよび２６ｂは、Ｙ方向に延在する配線との重なりが回避されている。したがって、導電配線２６ａおよび２６ｂの配置によるメモリセルの高さが高くなるのを抑制され、コンタクト／ビアおよび配線の配置に対する悪影響は防止される。
【００８２】
［導電線の電源固定態様１］
図１１は、この発明の実施の形態１に従うＳＲＡＭのアレイ部の構成を概略的に示す図である。図１１において、メモリセルアレイは、サブアレイ５０ａおよび５０ｂに分割され、これらのサブアレイ５０ａおよび５０ｂの間にタップ領域５２が設けられる。サブアレイ５０ａおよび５０ｂ各々においては、ＳＲＡＭセル（メモリセル）ＭＣが行列状に配列される。図１１においては、ＳＲＡＭセルのゲート電極配線２１だけ代表的に参照番号を付す。負荷トランジスタおよびドライバトランジスタに対するゲート電極配線２１は、Ｘ方向にＳＲＡＭセル内において延在する。アクセストランジスタに対するゲート電極配線は、Ｘ方向において隣接する２つのＳＲＡＭセルにより共有される。
【００８３】
サブアレイ５０ａおよび５０ｂとタップ領域５２を横切るようにＹ方向に連続的に延在して、導電配線２６ａおよび２６ｂが、各ＳＲＡＭセル列に対応して配置される。導電配線２６ａおよび２６ｂは、ウェル境界に対応して配置される。ウェルは、ＮチャネルＭＯＳトランジスタ（アクセストランジスタおよびドライバトランジスタ）が配置されるＰウェルＰＷａおよびＰＷｂと、ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）が配置されるＮウェルＮＷとが交互に配置される。ＰウェルＰＷａおよびＰＷｂは、Ｘ方向において隣接するメモリセルにより共有される。
【００８４】
タップ領域５２においては、ＮウェルＮＷに対しては、バイアス電圧印加用のＮ型の高濃度不純物領域５４が配置され、ＰウェルＰＷａおよびＰＷｂ対しては、バイアス電圧印加用の高濃度のＰ型不純物領域５６が配置される。これらの不純物領域５４および５６がＸ方向に整列して配置され、これらの不純物領域５４および５６のＹ方向における両側に、Ｘ方向に連続的に延在する第１メタル配線６０ａおよび６０ｂが配置される。これらの第１メタル配線６０ａおよび６０ｂは、それぞれ接地電圧ＧＮＤを伝達する配線である。
【００８５】
先の図１０に示すように、ＳＲＡＭセル列境界領域に第４メタル配線（３４ａ、３４ｂ）を用いて接地電圧を伝達する接地線（ロー側電源線）が配置される。この第４メタル配線の接地線（第４メタル接地線）は、図９に示すようにＸ方向に延在する第３メタル配線に電気的に接続され、最終的に、ＳＲＡＭセルのドライバトランジスタのソース領域（活性領域）に接地電圧を供給する。
【００８６】
このタップ領域５２においてＸ方向に延在する第１メタル配線６０ａおよび６０ｂに、上層の第３メタル配線から第２メタル配線（図示せず）を介して接地電圧が供給される。第１メタル配線６０ａおよび６０ｂと導電配線２６ａおよび２６ｂとの交差部においてビア６３を設け、導電線２６ａおよび２６ｂに接地電圧ＧＮＤを供給する。タップ領域５２においては、第１メタル配線で構成される中間配線６４および６５が設けられ、不純物領域５６およびＹ方向に隣接するダミートランジスタのゲート電極および活性領域に接地電圧を供給する。
【００８７】
タップ領域５２の両側に整列して配置されるＳＲＡＭセルトランジスタは、形状ダミーセルであり、ＳＲＡＭセルのパターンの繰返しの規則性を維持するために配置され、これらの形状ダミーセルのゲート電極および活性領域が接地電圧レベルに固定される。不純物領域５６は、コンタクト６６を介して第１メタル配線６５および６４に結合され接地電圧を受ける。
【００８８】
一方、不純物領域５４に関しては、導電配線２６ａおよび２６ｂの間のＮウェルＮＷ上に第２メタル配線の電源線（３０ａ、３０ｂ）が配置され、この第２メタル配線に結合される第１メタル配線６１およびコンタクト６２を介して電源電圧ＶＤＤが供給される。これにより、タップ領域５２において、ＰウェルＰＷａおよびＰＷｂには接地電圧ＧＮＤが供給され、ＮウェルＮＷには電源電圧ＶＤＤが供給される。このタップ領域５２においてウェルバイアス電圧を供給する配線を用いて、容量電極を構成する導電配線２６ａおよび２６ｂを、接地電圧ＧＮＤレベルに固定する。
【００８９】
このタップ領域５２は、メモリセルアレイにおいてＹ方向における所定の間隔毎に配置される（メモリセルアレイがサブアレイブロックに分割される場合、サブアレイブロック境界領域にこのタップ領域５２が設けられる）。また、メモリセルサブアレイのＹ方向の端部においても、同様、タップ領域により、ウェルバイアス電圧が供給される。
【００９０】
ウェルバイアス印加用のタップ領域において、導電配線の電圧をウェルバイアス電圧に固定することにより、導電配線（導電線）の電位固定用の別の領域を新たに配置する必要がなく、アレイ面積の増加は抑制され、また、製造工程の増加も回避される。
【００９１】
［導電線の電源固定態様２］
図１２は、この発明の実施の形態１に従うＳＲＡＭの容量電極の固定電位供給態様の変更例を概略的に示す図である。図１２に示す配置は、不純物領域５４および５６に対する第１メタル配線の配置が、図１１に示す配置と異なる。
【００９２】
すなわち、タップ領域５２において、ＮウェルＮＷに対して不純物領域５４が設けられ、ＰウェルＰＷａおよびＰＷｂに対し、不純物領域５６が設けられる。不純物領域５４には、第１メタル中間配線７０およびコンタクト６２を介して電源電圧ＶＤＤが供給される。この第１メタル中間配線７０は、上層の第２メタル配線で構成されるハイ側電源線と結合され、また、導電配線２６ａおよび２６ｂ端部にまで延在して配置される。
【００９３】
この第１メタル中間配線７０と導電配線２６ａおよび２６ｂの交差部において第１ビア７２ａおよび７２ｂをそれぞれ設け、第１中間配線７０と導電配線２６ａおよび２６ｂを電気的に結合する。これにより、上層の第２メタル配線で構成されるハイ側電源線から電源電圧ＶＤＤが導電配線線２６ａおよび２６ｂに第１メタル中間配線７０を介して供給される。したがって、この図１２に示す構成においては、容量電極は、電源電圧ＶＤＤに固定される。
【００９４】
不純物領域５６に対しては、第１メタル配線６４および６５が、それぞれ第１メタル配線６０ａおよび６０ｂに結合されており、接地電圧ＧＮＤが供給される。これらの第１メタル配線６４および６５は、導電配線２６ａおよび２６ｂと分離される。
【００９５】
図１２のメモリアレイおよびタップ領域の他の構成は、図１１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９６】
図１１および図１２に示すように、タップ領域のタップ（基板バイアス印加用不純物領域）へバイアス電圧（ＶＤＤまたはＧＮＤ）を供給する第１メタル配線を利用して、第１メタル配線下層の導電配線２６ａおよび２６ｂに対し所望の電圧（ＶＤＤまたはＧＮＤ）を供給している。従って、タップ領域の配線レイアウトに対しては何ら影響は及ぼさず、また、メモリセルアレイ全体のレイアウトに対しても悪影響を及ぼすことなく、導電線１９（導電配線２６ａ、２６ｂ）を固定電位に設定することができ、ＳＲＡＭセルの記憶ノードに安定に容量を負荷することができる。
【００９７】
［変更例］
図１３は、この発明の実施の形態１に従う半導体集積回路装置の変更例のフラッシュメモリセルの断面構造を概略的に示す図である。図１３において、フラッシュメモリセルは、基板領域８０表面に間をおいて形成される不純物領域８２ａおよび８２ｂと、これらの不純物領域８２ａおよび８２ｂの間の基板領域８０表面上に形成されるフローティングゲート電極８４と、フローティングゲート電極８４上に層間絶縁膜を介して形成されるコントロールゲート電極８６を含む。
【００９８】
不純物領域８２ａが、ビット線ＢＬに接続され、不純物領域８２ｂが、ソース線ＳＬに結合される。コントロールゲート電極８６は、コントロールゲート線ＣＧに接続される。フローティングゲート電極８４は、各フラッシュメモリセル毎に分離して配置され、電気的にフローティング状態にある。
【００９９】
この図１３に示すフラッシュメモリセルは、フローティングゲート型トランジスタでメモリトランジスタが構成される。このフローティングゲート電極８４に蓄積される電荷（電子）の量に応じて、メモリトランジスタのしきい値電圧が異なり、このしきい値電圧情報に応じてデータを記憶する。
【０１００】
この図１３に示すフラッシュメモリセルにおいて、データ書込時には、ビット線ＢＬが高電圧レベルに設定され、また、コントロールゲート線ＣＧも正の書込高電圧レベルに設定される。ソース線ＳＬは接地電圧レベルに設定される。この場合、ビット線ＢＬからソース線ＳＬに電流が流れ、不純物領域８２ａおよびコントロールゲート電極８６間の高電界によりチャネルホットエレクトロン（ＣＨＥ）が発生し、このチャネルホットエレクトロンが、フローティングゲート電極８４に注入され、メモリトランジスタのしきい値電圧が上昇する。
【０１０１】
消去時においては、一例として、ビット線ＢＬはフローティング状態に設定され、ソース線ＳＬが正の電圧レベルに設定され、コントロールゲート線ＣＧが負の電圧レベルに設定される。この場合、フローティングゲート電極８４と不純物領域８２ｂの間にファウラー−ノルドハイムトンネル電流（ＦＮトンネル電流）が流れ、フローティングゲート電極８４から電子が流出し、このメモリトランジスタのしきい値電圧が低い電圧方向にシフトする。なお、消去時において、ビット線ＢＬおよびソース線ＳＬをフローティング状態として、フローティングゲートから基板領域８０に電子が引き抜かれてもよい。
【０１０２】
データ読出時においては、コントロールゲート線ＣＧに、書込状態および消去状態のしきい値電圧の間の読出電圧を印加し、ビット線ＢＬに正の読出電圧を供給し、ソース線ＳＬを接地電圧レベルに設定する。高しきい値電圧状態（書込状態）のときには、ビット線ＢＬからソース線ＳＬへ流れる電流量は少なく、一方、低しきい値電圧状態（消去状態）のときには、ビット線ＢＬからソース線ＳＬへ大きな電流が流れる。このビット線ＢＬを流れる電流を検出することにより、データの読出を行なう。
【０１０３】
このフローティングゲートおよびコントロールゲートの積層ゲート構造を有するメモリセルトランジスタをフラッシュメモリセルとして利用する場合においても、同様、ＳＲＡＭセルの記憶ノードの容量を大きくすることができる。
【０１０４】
図１４は、この発明の実施の形態１の変更例のＳＲＡＭセルの電気的等価回路を概略的に示す図である。図１４において、ＳＲＡＭセルは、図３に示すＳＲＡＭセルと同様、２つのＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、４つのＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ４を含む。この図１４に示すＳＲＡＭセルのトランジスタの配置は、図３に示すＳＲＡＭセルのトランジスタの配置と同じであり、ワード線ＷＬの信号電位に従ってアクセストランジスタＮＱ３およびＮＱ４が導通し、ビット線ＢＬおよび／ＢＬが記憶ノードＮＤ１およびＮＤ２にそれぞれ結合され、記憶ノードＮＤ１およびＮＤ２に相補データが保持される。
【０１０５】
このＳＲＡＭセルに対し導電線９０が配置される。このＳＲＡＭセルのトランジスタＰＱ１およびＰＱ２およびＮＱ１−ＮＱ４のゲート電極は、図１３に示すフラッシュメモリセルのコントロールゲート電極８６と同一配線工程で形成され、同一配線層の配線で構成される。一方、導電線９０は、図１３に示すフラッシュメモリセルのフローティングゲート電極８４（ＦＧ）と同一配線層の配線で構成される。このコントロールゲート電極８６は、フローティングゲート電極８４よりも、上層配線であり、その電気的特性はフローティングゲートよりも優れており、ＳＲＡＭセルのアクセス動作を高速化する。
【０１０６】
図１４に示すＳＲＡＭセルの配線レイアウトは、図４に示す配線レイアウトと同じであり、導電線２６ａおよび２６ｂに代えてフローティングゲート電極層と同一配線層の導電線９０が設けられる点が異なる。
【０１０７】
図１５は、発明の実施の形態１の変更例のＳＲＡＭセルの活性領域から第１メタル配線の平面レイアウトを概略的に示す図である。この図１５に示すＳＲＡＭセルは、図４に示すＳＲＡＭセルの平面レイアウトと同じである。すなわち、活性領域２０ａ−２０ｄが図４に示す配置と同様に配置され、また、第１メタル配線２２ａ−２２ｊがそれぞれ対応して配置される。コンタクト２２ａ−２３ｇが各活性領域およびゲート電極配線に対応して配置され活性領域と第１メタル配線またはゲート電極配線と第１メタル配線の電気的接続を行なう。このコンタクトおよび第１メタル配線の配置も図４に示すＳＲＡＭセルの配置と同じである。従って、対応する部分に対して同一参照番号を付し、その詳細説明は省略する。
【０１０８】
導電配線９２ａおよび９２ｂが、このＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が形成されるＮウェルとＮチャネルＭＯＳトランジスタＮＱ１，ＮＱ３が形成されるＰウェルおよびＭＯＳトランジスタＮＱ４およびＮＱ２が形成されるＰウェルの境界領域に配置される。この導電配線９２ａおよび９２ｂは、図１３に示すフローティング型フラッシュメモリセルのフローティングゲート電極８４（ＦＧ）と同一配線層の配線で構成される。
【０１０９】
一方、図４に示すゲート電極配線２１ａ−２１ｄに対応するゲート電極配線９４ａ−９４ｄは、図１３に示すフローティングゲート型フラッシュメモリセルのコントロールゲート電極８６（ＣＧ）と同一配線層の配線で形成される。したがって、この配置においては、導電線９２ａおよび９２ｂの上層に、ゲート電極配線９４ａおよび９４ｃが配置される。この配線の配置される配線層を除いて、図１５に示すＳＲＡＭセルのレイアウトは図４に示すレイアウトと同じである。
【０１１０】
図１６は、図１５に示す線Ｌ１６−Ｌ１６に沿った導電線９２ａとゲート電極配線９２ａの断面構造を概略的に示す図である。図１６において、基板領域（ウェル領域）１００上に素子分離領域１０２が形成され、この素子分離領域１０２上にフローティングゲート電極（ＦＧ）と同一配線層の導電配線９２ａが配置される。基板領域１００は、その表面に素子分離膜が浅く形成されるウェルである。導電配線９２ａ上にゲート絶縁膜１０４を介してゲート電極配線９４ａが配置される。ゲート電極配線９４ａはフラッシュメモリセルのコントロールゲート電極配線（ＣＧ）と同一配線層の配線である。
【０１１１】
したがって、導電配線９２ａが、下地の素子分離膜（シャロー・トレンチ・アイソレーション膜：ＳＴＩ膜）１０２上に形成されており、その上にゲート絶縁膜１０４を介してゲート電極配線９４ａが配置される構成となる。導電配線９２ａ上にゲート絶縁膜１０４を介してゲート電極配線９４ａが配置されても、この領域においては活性領域は形成されていないため、ＳＲＡＭセルのトランジスタのしきい値電圧等には影響は及ぼさない。活性領域上においてゲート電極配線がゲート絶縁膜を介して配置されていればよい。
【０１１２】
図１７は、図１５に示した線Ｌ１７−Ｌ１７に沿った断面構造を概略的に示す図である。図１７において、このフローティングゲート電極と同一配線層の導電配線９２ａが配置される。この導電配線９２ａを覆うようにゲート絶縁膜１０４が形成され、このゲート絶縁膜１０４上にゲート電極配線９４ａが配置される。
【０１１３】
フローティングゲート構造のフラッシュメモリセルを利用する場合、フローティングゲート電極（ＦＧ）がコントロールゲート電極（ＣＧ）よりも下層の配線であり、ＳＲＡＭセルにおいて、ＭＯＳトランジスタのゲート電極配線をフラッシュメモリセルのコントロールゲート電極と同一配線層の配線を利用する場合、素子分離領域上においてゲート電極配線９４ａに段差が生じる。しかしながら、この領域は、活性領域から離れており、このゲート電極配線９４ａの下部のゲート絶縁膜１０４により、活性領域表面とゲート電極配線９４ａの間の距離はゲート絶縁膜１０４が規定する厚さに設定することができ、しきい値電圧などのトランジスタ特性の劣化は抑制される。
【０１１４】
またこの導電配線９２ａおよび９２ｂが配置される領域は、ウェル境界領域であり、トランジスタおよび配線が配置されない領域であり、上層配線のレイアウトは、先の実施の形態１の図７から図１０において示した平面レイアウトと同じである。この領域において段差が生じても、何らトランジスタ特性および配線の配置には悪影響は及ぼさない（先のゲート電極配線と導電配線２６ａ、２６ｂを利用する場合と同程度の段差である）。また、素子分離膜としてＳＴＩ膜を利用し、ＳＴＩ膜の表面が平坦化されていれば、ＬＯＣＯＳ膜（熱酸化膜）と同様の段差でゲート電極配線を配置することが可能となる。これは、フラッシュメモリセルとしてＯＮＯ膜を電荷蓄積膜として利用するセル構造においても、同様である。
【０１１５】
このＳＲＡＭセルとトランジスタのゲート電極配線として、フローティングゲート型フラッシュメモリセルのコントロールゲート（８５）と同一配線層の配線を利用することにより、膜質が優れた（電気的特性が優れた）配線をゲート電極に利用することができ、トランジスタのゲート電位を高速で変化させることができ、ＳＲＡＭセルトランジスタを高速動作させることができる。
【０１１６】
以上のように、この発明の実施の形態１に従えば、ＳＲＡＭセル列において、フラッシュメモリセルの固有の電極配線と同一層の配線を用いてトランジスタのゲート電極配線と交差するように導電線を配置して、容量を記憶ノードに付加している。導電線は単に列方向に連続的に延在するだけであり、コンタクトをＳＲＡＭセル内に余分に設ける必要なく、ＳＲＡＭセルのレイアウト面積の増大および個製造工程数の増加を回避して、記憶ノードに容量を付加して、確実にＳＲＡＭセルのデータ保持特性を改善することができる。また、単に直線的に導電線が配置されるだけであり、内部でＳＲＡＭセル内部において容量とＳＲＡＭセルのトランジスタのゲートまたは活性領域との間の接続をとる必要がなく、配線レイアウトが簡略化される。
【０１１７】
［実施の形態２］
図１８は、この発明の実施の形態２に従う半導体集積回路装置の全体の構成を概略的に示す図である。図１８において、半導体集積回路装置２００は、ロジック回路２０２と、フラッシュメモリ２０４とを含む。ロジック回路２０２およびフラッシュメモリ２０４は内部バス２０６を介して相互接続される。ロジック回路２０２は、プログラムを実行するプロセッサ、汎用のＤＳＰ（デジタル・シグナル・プロセッサ）、またはコントローラのいずれであってもよい。ロジック回路２０２においては、内部にラッチ回路２０８が設けられる。このラッチ回路２０８は、信号／データを保持する。このラッチ回路２０８は、データを転送するゲートとして利用されてもよく、また、処理データを一時的に格納するレジスタとして利用されてもよい。ラッチ回路２０８は、データ／信号を保持する機能を有していればよい。
【０１１８】
フラッシュメモリ２０４は、不揮発的にデータを記憶するフラッシュメモリセルを有していればよく、フラッシュメモリセルは、図２に示すセル構造または図１３に示すセル構造のいずれを有していてもよい。
【０１１９】
図１９は、図１８に示すラッチ回路２０８に含まれる１つのラッチの構成の一例を概略的に示す図である。図１９において、ラッチ回路２０８に含まれるラッチは、クロック信号ＣＬＫを反転するインバータ２０９と、クロック信号ＣＬＫおよびインバータ２０９からの反転クロック信号に従って選択的に導通するトランスミッションゲート２１０および２１１と、トランスミッションゲート２１０から内部配線２１２に伝達された信号を受ける２段の縦続接続されるインバータ２１４および２１６と、インバータ２１４から内部配線２１７に伝達された信号を反転するインバータ２１９とを含む。
【０１２０】
トランスミッションゲート２１０は、クロック信号ＣＬＫがＨレベルのとき導通し、入力データＤＩＮを内部配線２１２に伝達する。インバータ２１４は、ＰチャネルＭＯＳトランジスタＰＴ１およびＮチャネルＭＯＳトランジスタＮＴ１を含み、内部配線２１２上の信号／データを反転して内部配線２１７に伝達する。インバータ２１６は、ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャネルＭＯＳトランジスタＮＴ２を含み、内部配線２１７上の信号／データを反転して出力信号／データ（以下、単にデータと称す）ＤＯＵＴを生成する。
【０１２１】
インバータ２１９は、内部配線２１７から内部配線２１８を介して伝達されるデータを反転する。トランスミッションゲート２１１は、トランスミッションゲート２１０と相補的に導通し、導通時、インバータ２１９の出力データを内部配線２１２に伝達する。
【０１２２】
この内部配線２１８に、導電線２２０を用いて、容量Ｃを付加する。この導電線２２０は、フラッシュメモリ２０４に含まれるメモリゲート線ＭＧまたはフローティングゲートＦＧと同一配線層の配線を用いて形成され、一例として、接地ノードに結合される。したがって、この容量Ｃにより、内部配線２１７および２１８に容量を増加することにより、内部配線２１７上のデータの反転／ノイズを防止することができ、安定にデータを保持することができる。
【０１２３】
図１９に示すラッチにおいても、導電線２２０は、フラッシュメモリセルの製造工程時にフラッシュメモリセルに利用される固有の配線を用いて形成しており、何らこのラッチ回路の構成要素の配置に悪影響を及ぼすことなく導電線２２０を配置することができる。「固有の配線」は、フラッシュメモリセルにおいて利用され、ラッチにおいては利用されない配線層の配線を示す。この規定は、実施の形態１においても同様である。
【０１２４】
図２０は、図１９に示すインバータ２１４および２１６の平面レイアウトを概略的に示す図である。図２０において、ゲート電極配線２３０ａおよび２３０ｂが間をおいてＹ方向に延びるようにかつ間をおいて配置される。図２０においては、トランジスタが形成される活性領域は示していない。
【０１２５】
ゲート電極配線２３０ａに対し、その中央部において第１メタル配線２３６ａが配置される。この第１メタル配線２３６ａは、突出部においてゲート電極配線２３０ａに電気的に接続される。ゲート電極配線２３０ａを横切りかつゲート電極配線２３０ａおよび２３０ｂの間を蛇行するように第１メタル配線２３６ｂが配置される。この第１メタル配線２３６ｂは、上部においてコンタクトＣＴ２を介してＰチャネルＭＯＳトランジスタＰＴ１のドレインノード（ドレイン不純物領域）に結合され、中央部において、コンタクトＣＴ３を介してゲート電極配線２３０ｂに電気的に接続され、さらに下部においてコンタクトＣＴ４を介してＮチャネルＭＯＳトランジスタＮＴ１のドレインノード（ドレイン不純物領域）に接続される。
【０１２６】
ゲート電極配線２３０ｂに隣接して、ほぼ直線的にＹ方向に延びるように第１メタル配線２３６ｃが配置される。第１メタル配線２３６ｃは、インバータ２１６の出力ノードを構成し、コンタクトＣＴ５を介してＰチャネルＭＯＳトランジスタＰＴ２のドレインノード（ドレイン不純物領域）に接続され、コンタクトＣＴ６を介してＮチャネルＭＯＳトランジスタＮＴ２のドレインノード（ドレイン不純物領域）に接続される。
【０１２７】
ゲート電極配線２３０ａおよび２３０ｂの間に配置される突出部を有するＴ字型の第１メタル配線２３３および２３４が互いに対向して、第１メタル配線２３６ｂ外部に配置される。第１メタル配線２３３は、突出部２３３ａおよび頂部２３３ｂとを有する。頂部２３３ｂが電源電圧ＶＤＤを伝達する。この頂部２３３ｂは、ビアを介して図示しない電源線に結合されてもよく、また、電源線自体を構成してもよい。突出部２３３ａは、コンタクトＣＴ７を介してＭＯＳトランジスタＰＴ１およびＰＴ２のソースノード（ソース不純物領域）に結合され、頂部２３３ｂの電源電圧ＶＤＤをソースノードへ供給する。
【０１２８】
第１メタル配線２３４は、突出部２３４ａおよび底部２３４ｂを有し、突出部２３４ａがコンタクトＣＴ８を介してＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２のソースノード（ソース不純物領域）に結合され、底部２３４ｂから伝達される接地電圧ＶＳＳをソースノードに供給する。この底部２３４ｂは、図示しない接地線にビアを介して結合されてもよく、また、接地線自体を構成してもよい。
【０１２９】
図２０において、破線で囲まれる第１メタル配線２３６ｂおよびゲート電極配線２３０ｂの領域２４０は、図１９に示す内部配線２１７および２１８で構成される記憶ノードに相当する。この記憶ノード２４０に対し、図１９に示す領域ＳＣにおいて容量Ｃを配置する。
【０１３０】
なお、図２０においては、第１メタル配線２３６ｂからインバータ２１９へデータをフィードバックする経路の配線は示していないが、このフィードバック用の配線は、上層の例えば第２メタル配線を用いて形成される。
【０１３１】
図２１は、この発明の実施の形態２に従うラッチの平面レイアウトを付加容量Ｃとともに概略的に示す図である。図２１に示すラッチの平面レイアウトは、図１９に示すインバータ２１４および２１６と導電線２２０を含む部分の配置を示す。この図２１に示す平面レイアウトは、以下の点で、図２４に示す平面レイアウトとその構成が異なる。すなわち、接地電圧ＶＳＳを供給する第１メタル配線２３４の底部２３４ｂを越えて、ゲート電極配線２３０ｂが配置される。この第１メタル配線２３４の底部２３４ｂの下部に、導電線２２０が配置される。
【０１３２】
この導電線２２０は、フラッシュメモリセル固有の配線と同一配線層の配線であり、すなわち、フラッシュメモリセルトランジスタのトランジスタＰＴ１、ＰＴ２、ＮＴ１およびＮＴ２において利用されない配線層の配線であり、たとえばフローティングゲート電極またはメモリゲート電極と同一配線層の配線である。単に導電線２２０は、第１メタル配線２３４下部にゲート電極配線２３０ｂと交差するように配置されるだけである。したがって、導電線２２０は、インバータ２１４および２１６を構成するトランジスタＰＴ１、ＰＴ２、ＮＴ１およびＮＴ２を配置する配線および活性領域のレイアウトに影響を及ぼさない領域に配置されればよい。
【０１３３】
図２０および図２１の配線レイアウトを比較すれば明らかなように、記憶ノード２４０において、容量Ｃを、このインバータ２１４および２１６のトランジスタのレイアウトに何ら影響を及ぼすことなく配置することができ、記憶ノード２４０の負荷容量を増大させることができる。
【０１３４】
なお、図２１に示す配置において、図示しない領域において、第１メタル配線２３４に接地電圧ＶＳＳを供給する上層のメタル配線または第１メタル配線２３４の底部２３４ｂと導電線２２０とが、ビアを介して電気的に接続されればよい。
【０１３５】
また、導電線２２０は、ハイ側電源線（第１メタル配線２３３）側においてゲート電極２３０ｂと交差するように配置されて、電源電圧ＶＤＤに固定されてもよい。
【０１３６】
なお、上述の説明においては、このラッチ回路２０８は、フラッシュメモリと同一半導体基板上に集積化されるロジック回路（２０２）に含まれるように示している。しかしながら、たとえばフラッシュメモリ内において書込データをラッチするレジスタ回路などが設けられており、そのレジスタ回路のラッチの記憶ノードに対し、フラッシュメモリセルの電極配線と同一配線層の配線を付加容量として利用してもよい。
【０１３７】
以上のように、この発明の実施の形態２に従えば、フラッシュメモリセルのトランジスタの固有の電極配線を利用して、ラッチの記憶ノードの容量を、ラッチトランジスタのゲート電極配線との交差部にも形成している。したがって、コンタクトをこのラッチ用トランジスタの活性領域または内部ノードとの間で設ける必要がなく、ラッチのレイアウト面積および製造工程数を増大させることなく、記憶ノードの容量を増大させることができ、安定にデータを保持することができる。
【産業上の利用可能性】
【０１３８】
この発明に従う半導体集積回路装置は、フラッシュメモリとデータ保持を行う回路とが同一半導体チップ（基板）上に集積化される装置であればよい。特に、フラッシュ搭載マイクロコンピュータ（フラッシュマイコン）などのプロセッサに利用することにより、そのレイアウトチップ面積を増大させることなく、ＳＲＡＭの記憶データを安定に保持することができる。
【０１３９】
また、フラッシュメモリセルと同一半導体チップ上に形成されるラッチ回路を有する半導体集積回路装置に対して本発明を適用することにより、ラッチのレイアウト面積を増大させることなく、記憶ノード（ラッチノード）の容量を増大させることができ、データ保持特性をラッチのサイズを増大させることなく改善することができる。
【図面の簡単な説明】
【０１４０】
【図１】この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図２】図２に示すフラッシュメモリのメモリセルの断面構造を概略的に示す図である。
【図３】図１に示すスタティックＲＡＭのメモリセルの電気的等価回路を概略的に示す図である。
【図４】図３に示すＳＲＡＭセルの平面レイアウトを概略的に示す図である。
【図５】図４に示す平面レイアウトの上層配線のレイアウトを概略的に示す図である。
【図６】図４に示す導電線およびゲート電極配線の交差部の断面構造を概略的に示す図である。
【図７】この発明の実施の形態１に従うＳＲＡＭセルアレイの平面レイアウトを第１メタル配線層までの平面レイアウトを概略的に示す図である。
【図８】この発明の実施の形態１に従うＳＲＡＭセルアレイの第２メタル配線のレイアウトを活性領域およびゲート電極配線のレイアウトとともに示す図である。
【図９】この発明の実施の形態１に従うＳＲＡＭセルアレイの第３メタル配線のレイアウトを下部の活性領域およびゲート電極配線および導電線のレイアウトとともに示す図である。
【図１０】この発明の実施の形態１に従うＳＲＡＭセルアレイの第４メタル配線のレイアウトを下部の活性領域、ゲート電極配線およびビアとともに示す図である。
【図１１】この発明の実施の形態１に従うＳＲＡＭの導電線の電圧印加部の配置を概略的に示す図である。
【図１２】この発明の実施の形態１に従うＳＲＡＭの導電線の電圧固定の変更例の配置を概略的に示す図である。
【図１３】この発明の実施の形態１の変更例のフラッシュメモリセルの断面構造を概略的に示す図である。
【図１４】この発明の実施の形態１の変更例のＳＲＡＭセルの電気的等価回路を概略的に示す図である。
【図１５】図１４に示すＳＲＡＭセルの平面レイアウトを第１メタル配線までの平面レイアウトを概略的に示す図である。
【図１６】図１５に示す線Ｌ１６−Ｌ１６に沿った断面構造を概略的に示す図である。
【図１７】図１５に示す線Ｌ１７−Ｌ１７に沿った断面構造を概略的に示す図である。
【図１８】この発明の実施の形態２に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図１９】図１８に示すラッチ回路のラッチの構成の一例を示す図である。
【図２０】図１９に示す２段のインバータの平面レイアウトを概略的に示す図である。
【図２１】図１９に示す２段のインバータおよび導電線（負荷容量）の平面レイアウトを概略的に示す図である。
【符号の説明】
【０１４１】
１ 半導体集積回路装置、２ プロセッサ、６ スタティックＲＡＭ（ＳＲＡＭ）、９４ コントロールゲート電極線、１８ メモリゲート電極配線、ＰＱ１，ＰＱ２ ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）、ＮＱ１，ＮＱ２ ＮチャネルＭＯＳトランジスタ（ドライバトランジスタ）、ＮＱ３，ＮＱ４ ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）、１９ 導電線、２０ａ−２０ｄ 活性領域、２１ａ−２１ｄ ゲート電極配線、２６ａ，２６ｂ 導電配線、４４ コントロールゲート電極配線、４８ メモリゲート電極配線、ＭＣ，ＭＣ０−ＭＣ５ メモリセル、５０ａ，５０ｂ メモリサブアレイ、５２ タップ領域、５４，５６ 不純物領域、６０ａ，６０ｂ，６４，６５，６１ 第１メタル配線、６２，６６ コンタクト、６３，７２ａ，７２ｂ ビア、ＮＷ Ｎウェル、ＰＷａ，ＰＷｂ Ｐウェル、７０ 第１メタル配線、７２ａ，７２ｂ コンタクト、９２ａ，９２ｂ 導電線、９４ａ−９４ｄ ゲート電極配線、２００ 半導体集積回路装置、２０２ ロジック回路、２０４ フラッシュメモリ、２０８ ラッチ回路、２１４，２１６ インバータ、２１７，２１８ 内部配線（記憶ノード）、２２０ 導電線、２３０ａ，２３０ｂ ゲート電極配線、２４０ 記憶ノード。
【特許請求の範囲】
【請求項１】
不揮発性メモリと同一半導体基板上に集積化される半導体記憶装置を含む半導体集積回路であって、前記半導体記憶装置は、
行列状に配列され、各々が、第１および第２の記憶ノードにデータを保持する複数のメモリセルを備え、各前記メモリセルは、前記第１および第２の記憶ノードにデータを保持する複数の絶縁ゲート型電界効果トランジスタを有し、前記複数の電界効果トランジスタは、それぞれのゲート電極が第１の方向に整列して配置されるとともに、前記第１および第２の記憶ノードのいずれかに結合され、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対、および
前記第１の方向と交差する方向に沿って整列するメモリセルに共通に配置され、各々が対応のメモリセルの前記複数の電界効果トランジスタのゲート電極と交差するように配置される複数の導電線を備え、前記導電線は、前記不揮発性メモリのメモリセルの固有の配線と同一配線層の配線で構成され、前記固有の配線は、前記半導体記憶装置のメモリセルの形成には不使用とされる配線層の配線である、半導体集積回路装置。
【請求項２】
前記導電線は、固定電圧を供給するノードに結合される、請求項１記載の半導体集積回路装置。
【請求項３】
前記不揮発性メモリは、電荷蓄積層に蓄積される電荷量に応じてデータを記憶するメモリトランジスタと、前記メモリトランジスタを選択する選択トランジスタとを有する不揮発性メモリセルを含み、
前記導電線は、前記不揮発性メモリセルのメモリトランジスタのゲート電極配線と同一配線層の配線で構成される、請求項１記載の半導体集積回路装置。
【請求項４】
前記不揮発性メモリは、フローティング状態の電荷蓄積ゲートに蓄積される電荷量に応じてデータを記憶するフローティングゲートトランジスタを有する不揮発性メモリセルを含み、
前記導電線は、前記不揮発性メモリセルの電荷蓄積ゲートと同一配線層の配線で構成される、請求項１記載の半導体集積回路装置。
【請求項５】
前記半導体記憶装置の複数のメモリセルは基板領域上に形成され、
前記半導体集積回路装置は、さらに、タップ領域において前記半導体基板領域にバイアス電圧を供給するとともに前記複数のメモリセルにセル電源電圧を供給する電源線をさらに備え、
前記導電線は、前記タップ領域において前記電源線と結合される、請求項１記載の半導体集積回路装置。
【請求項６】
前記半導体記憶装置の各メモリセルにおいて前記複数の電界効果型ランジスタは第１導電型の基板領域に形成される第２導電型のトランジスタと、前記第２導電型の基板領域に形成される第１導電型のトランジスタとを含み、
前記導電線は、前記第１および第２導電型の基板領域の境界領域に対応して配置される、請求項１記載の半導体集積回路装置。
【請求項７】
不揮発性メモリとデータ保持部とが同一半導体基板上に集積化された半導体集積回路装置において、前記データ保持部のデータ保持ノードに結合されるトランジスタのゲート電極と交差するように前記不揮発性メモリのメモリセルの固有の配線と同一の配線層の配線を配置したことを特徴とし、前記固有の配線は、前記データ保持部のトランジスタの形成および配置のために利用される配線層以外の配線層の配線である、半導体集積回路装置。
【請求項１】
不揮発性メモリと同一半導体基板上に集積化される半導体記憶装置を含む半導体集積回路であって、前記半導体記憶装置は、
行列状に配列され、各々が、第１および第２の記憶ノードにデータを保持する複数のメモリセルを備え、各前記メモリセルは、前記第１および第２の記憶ノードにデータを保持する複数の絶縁ゲート型電界効果トランジスタを有し、前記複数の電界効果トランジスタは、それぞれのゲート電極が第１の方向に整列して配置されるとともに、前記第１および第２の記憶ノードのいずれかに結合され、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対、および
前記第１の方向と交差する方向に沿って整列するメモリセルに共通に配置され、各々が対応のメモリセルの前記複数の電界効果トランジスタのゲート電極と交差するように配置される複数の導電線を備え、前記導電線は、前記不揮発性メモリのメモリセルの固有の配線と同一配線層の配線で構成され、前記固有の配線は、前記半導体記憶装置のメモリセルの形成には不使用とされる配線層の配線である、半導体集積回路装置。
【請求項２】
前記導電線は、固定電圧を供給するノードに結合される、請求項１記載の半導体集積回路装置。
【請求項３】
前記不揮発性メモリは、電荷蓄積層に蓄積される電荷量に応じてデータを記憶するメモリトランジスタと、前記メモリトランジスタを選択する選択トランジスタとを有する不揮発性メモリセルを含み、
前記導電線は、前記不揮発性メモリセルのメモリトランジスタのゲート電極配線と同一配線層の配線で構成される、請求項１記載の半導体集積回路装置。
【請求項４】
前記不揮発性メモリは、フローティング状態の電荷蓄積ゲートに蓄積される電荷量に応じてデータを記憶するフローティングゲートトランジスタを有する不揮発性メモリセルを含み、
前記導電線は、前記不揮発性メモリセルの電荷蓄積ゲートと同一配線層の配線で構成される、請求項１記載の半導体集積回路装置。
【請求項５】
前記半導体記憶装置の複数のメモリセルは基板領域上に形成され、
前記半導体集積回路装置は、さらに、タップ領域において前記半導体基板領域にバイアス電圧を供給するとともに前記複数のメモリセルにセル電源電圧を供給する電源線をさらに備え、
前記導電線は、前記タップ領域において前記電源線と結合される、請求項１記載の半導体集積回路装置。
【請求項６】
前記半導体記憶装置の各メモリセルにおいて前記複数の電界効果型ランジスタは第１導電型の基板領域に形成される第２導電型のトランジスタと、前記第２導電型の基板領域に形成される第１導電型のトランジスタとを含み、
前記導電線は、前記第１および第２導電型の基板領域の境界領域に対応して配置される、請求項１記載の半導体集積回路装置。
【請求項７】
不揮発性メモリとデータ保持部とが同一半導体基板上に集積化された半導体集積回路装置において、前記データ保持部のデータ保持ノードに結合されるトランジスタのゲート電極と交差するように前記不揮発性メモリのメモリセルの固有の配線と同一の配線層の配線を配置したことを特徴とし、前記固有の配線は、前記データ保持部のトランジスタの形成および配置のために利用される配線層以外の配線層の配線である、半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１０−１０９２３２（Ｐ２０１０−１０９２３２Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００８−２８１１５０（Ｐ２００８−２８１１５０）
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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