【課題】トンネルウィンドウやセレクトゲートの加工寸法のばらつき、およびセレクトゲートのアライメント精度を考慮する必要がなく、セルサイズを小さくすることができる半導体装置およびその製造方法を提供すること。
【解決手段】不揮発性メモリセル７を半導体基板２上に選択的に備える半導体装置１が製造される。この製造方法は、ゲート絶縁膜２３上において不揮発性メモリセル７用のアクティブ領域５に、セレクトゲート１９を選択的に形成する工程と、セレクトゲート１９に対して自己整合的に導入することによってｎ型トンネル拡散層１１を形成する工程と、ゲート絶縁膜２３の一部セレクトゲート１９に対して自己整合的に除去し、その後の熱酸化によりトンネルウィンドウ２５を形成する工程とを含む。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】本発明は、シリコン層上に、抵抗値が低く、かつ平坦性の良好なニッケルモノシリサイド層を形成可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】基板に形成されたシリコン層を覆ように白金を含むニッケル層を堆積する工程であって、シリコン層に近い部分では遠い部分と比較して結晶性が低くなるように、白金を含むニッケル層を堆積する工程Ｓ０５と、基板を加熱することで、シリコン層と白金を含むニッケル層との界面にニッケルモノシリサイド層を形成する工程Ｓ０７と、を有する。 （もっと読む）

【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置の製造歩留まりを向上させる。
【解決手段】半導体基板１のメモリセル領域に形成された選択ゲート電極ＣＧの上部に酸化シリコン膜２４および窒化シリコン膜２５を形成した後、メモリマットのゲート長方向の最も外側（ダミーセル領域）に位置する選択ゲート電極ＣＧの上部の酸化シリコン膜２４および窒化シリコン膜２５を除去することにより、メモリマットの端部を覆う下層レジスト膜１２の段差をなだらかにし、下層レジスト膜１２の上に形成されるレジスト中間層１３の厚さの均一性を向上させ、局所的な薄膜化または消失を防止する。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの信頼性を向上させる。
【解決手段】メモリセルは、選択ゲート６とその一方の側面に配置されたメモリゲート８とを有している。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。選択ゲート６の側面にはサイドウォール状の酸化シリコン膜１２が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。 （もっと読む）

【課題】電荷トラップを含むゲート電極と、電荷トラップを含まないゲート電極とを有する半導体装置において、両ゲート電極下のチャネル層にポテンシャルバリアが形成されないようにする。
【解決手段】基体８上に絶縁膜を介して第一のゲート電極１、第二のゲート電極２が形成され、両ゲート電極１、２を挟んで第一の拡散層５と第二の拡散層６が形成され、両拡散層５、６の間にチャネル層が形成されている。前記絶縁膜は、第一の拡散層５から第二の拡散層６の方向に第一の絶縁領域３、第二の絶縁領域４が配設された、両絶縁領域３、４のうち第二の絶縁領域４が電荷トラップを含み、第一の絶縁領域３を介して第一のゲート電極１が、第二の絶縁領域４を介して第二のゲート電極２が形成され、両ゲート電極１、２底部下に形成されるチャネル層の高さが相互に異なり、第二の拡散層６の先端部は、第二のゲート電極２直下の領域にまで到達している。 （もっと読む）

【課題】絶縁体に電荷を蓄える不揮発性メモリにおいて、データ保持特性を向上させることのできる技術を提供する。
【解決手段】メモリゲート電極ＭＧと半導体基板１との間に介在する電荷蓄積層ＣＳＬをメモリゲート電極ＭＧのゲート長または絶縁膜６ｔ，６ｂの長さよりも短く形成して、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量（Ｌｏｎｏ）を４０ｎｍ未満とする。これにより、書込み状態では、書き換えを繰り返すことによって生じるソース領域Ｓｒｍ上の電荷蓄積層ＣＳＬに蓄積される正孔が少なくなり、電荷蓄積層ＣＳＬ中に局在する電子と正孔との横方向の移動が少なくなるので、高温保持した場合のしきい値電圧の変動を小さくすることができる。また、実効チャネル長を３０ｎｍ以下にすると、しきい値電圧を決定する見かけ上の正孔が少なくなり、電荷蓄積層ＣＳＬ中での電子と正孔との結合が少なくなるので、室温保持した場合のしきい値電圧の変動を小さくすることができる。 （もっと読む）

【課題】従来の窒化膜側壁を電荷トラップ媒体に利用する場合の信頼性劣化を改善した不揮発性メモリ装置を提供する。
【解決手段】半導体基板２１上のゲート絶縁膜２２Ａと、該ゲート絶縁膜上に順に積層して形成された第１電極膜２３、第２電極膜２４、及びハードマスク膜２５を有するゲート１００と、該ゲートの第１電極膜２３及び第２電極膜２４の両側壁に形成された一対の再酸化側壁スペーサ２７と、該再酸化側壁スペーサ及びゲート１００のハードマスク膜２５の両側壁上に形成された一対の側壁スペーサ２８Ａと、一対の側壁スペーサ２８Ａ上に形成された、電荷を捕獲及び放出する一対の導電性側壁スペーサ２９Ｂと、半導体基板２１内に形成された一対のＬＤＤ領域２６と、半導体基板２１内に形成されたソース／ドレイン領域３０とを備え、導電性側壁スペーサ２９Ｂが、ゲート１００及び側壁スペーサ２８Ａよりも低い高さを有する。 （もっと読む）

【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、メモリアレイのレイアウト面積を低減する。
【解決手段】給電領域において、メモリゲートシャント部が形成される領域の素子分離部に溝２５が形成されており、選択ゲートシャント部に備わる選択ゲートシャント電極ＶＣは、メモリセル形成領域に形成された選択ゲート電極ＣＧに繋がる第１導電膜からなり、メモリゲートシャント部に備わるメモリゲートシャント電極ＶＭは、給電領域に形成された選択ゲート電極ＣＧの延長部の片側面の一部および素子分離部に形成された溝２５の側面の一部に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール状に形成され、メモリセル形成領域に形成されたメモリゲート電極ＭＧに繋がる第２導電膜からなる。 （もっと読む）

【課題】浮遊状態の配線と洗浄水との間において高い密度で電荷が移動することに起因する配線の高抵抗化を防ぐ。
【解決手段】半導体製造装置の製造工程中において、半導体基板１Ｓなどと絶縁された浮遊状態となる銅配線である第１層配線Ｌ１の上面に、電気的に機能する接続ビアＰＬ２と電気的に機能しないダミービアＤＰ２とを接続させて形成する。これにより、第１層配線Ｌ１の上面に接続ビアＰＬ２を形成するためのビアホールを形成した後の洗浄工程中に、第１層配線Ｌ１に溜まった電荷が洗浄水中に移動する際、前記電荷をダミービアＤＰ２形成用のビアホールにも分散させることで、接続ビアＰＬ２形成用のビアホールの底部のみに前記電荷が集中することを防ぐ。 （もっと読む）

【課題】消去特性と消去ディスターブ特性との双方を向上することが可能な、ＭＯＮＯＳ型メモリセルなどの半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面に形成される第１のゲート電極ＣＧと、主表面上において第１のゲート電極ＣＧと隣接するように形成された第２のゲート電極ＭＧと、第２のゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、第１のゲート電極ＣＧと第２のゲート電極ＭＧとに挟まれた領域に連なるように延びる絶縁膜ＯＮＯと、第１および第２のゲート電極ＣＧ，ＭＧの真下のチャネル領域を挟むように、主表面に形成される１対のソース／ドレイン領域ＮＲ１，ＮＲ２とを備える。上記ソース領域ＮＲ１は、第１のソース領域Ｎ１１および第２のソース領域Ｎ１２を含んでいる。上記第２のソース領域Ｎ１２は第１のソース領域Ｎ１１よりも主表面から深い領域に形成されている。上記第１のソース領域Ｎ１１と第２のソース領域Ｎ１２とに含まれる不純物の材質が異なっている。 （もっと読む）

【課題】緻密で高耐圧な絶縁膜を提供することを目的とする。
【解決手段】基板上に半導体膜を有し、半導体膜上に第１の絶縁膜を有し、第１の絶縁膜上に導電膜を有し、導電膜上に第２の絶縁膜を有し、第１の絶縁膜は、第２の絶縁膜よりも緻密であり、第１の絶縁膜は、珪素と、酸素と、窒素とを有する。第１の絶縁膜は、希ガスを有し、その膜厚は、１ｎｍ以上１００ｎｍ以下である。このような第１の絶縁膜はゲート絶縁膜として機能させる。 （もっと読む）

【課題】選択用トランジスタのゲート電極と記憶用トランジスタのゲート電極との間の耐圧を確保し、かつ閾値電圧の変動が抑制されたＭＯＮＯＳ型メモリセルを提供する。
【解決手段】主表面ＳＢＳを有する半導体基板ＳＵＢと、主表面ＳＢＳ上に形成された第１のゲート電極ＣＧと、主表面ＳＢＳ上において第１のゲート電極ＣＧと隣接するように形成された第２のゲート電極ＭＧと、第２のゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、第１のゲート電極ＣＧと第２のゲート電極ＭＧとに挟まれた領域に連なるように延びる第１の絶縁膜ＯＮＯとを備える半導体装置である。上記第２のゲート電極ＭＧの最上面ＭＧＳは第１のゲート電極ＣＧの最上面ＣＧＳより低くなっている。上記第２のゲート電極ＭＧの最上面ＭＧＳは主表面ＳＢＳに沿うように形成されている。 （もっと読む）

【課題】ＦＭＯＮＯＳメモリセルとＣＭＯＳトランジスタが共存する半導体装置において、トランジスタの駆動電流を高めるとともにＦＭＯＮＯＳメモリセルとしての機能を確保する半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、主表面上に形成された、チャネルを有するＭＯＮＯＳ型メモリセルと、主表面上に形成されたｎチャネル型トランジスタと、主表面上に形成されたｐチャネル型トランジスタとを備える半導体装置である。上記ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの上面に接するように窒化膜ＣＳ１、ＣＳ２が形成されている。上記窒化膜ＣＳ１、ＣＳ２はＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタのチャネルに応力を付加する。 （もっと読む）

【課題】不揮発性メモリおよび容量素子を有する半導体装置の性能を向上させる。
【解決手段】同一の半導体基板１上に、不揮発性メモリのメモリセルＭＣと容量素子とが形成されている。メモリセルＭＣは、半導体基板の上部に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧと、メモリゲート電極ＭＧと半導体基板１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されて内部に電荷蓄積部を有する絶縁膜５とを有している。容量素子は、制御ゲート電極ＣＧと同層のシリコン膜で形成された下部電極と、絶縁膜５と同層の絶縁膜で形成された容量絶縁膜と、メモリゲート電極ＭＧと同層のシリコン膜で形成された上部電極とを有している。そして、上部電極の不純物濃度は、メモリゲート電極ＭＧの不純物濃度よりも高くなっている。 （もっと読む）

【課題】フラッシュメモリの動作速度及び耐久性を向上させる技術の提供。
【解決手段】メモリが、行及び列を含むメモリセルのアレイを有している。該メモリは、アレイ内の単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加するとともに、単数又は複数のワード線上の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する、ワード線に結合された回路部を有し、第１の離隔位置のセットにおける位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の離隔位置のセットにおける位置と第２の離隔位置のセットにおける位置との間に、単数又は複数のワード線の加熱をもたらす電流の流れが誘導される。 （もっと読む）

【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。 （もっと読む）

【課題】特性を向上させる不揮発性メモリを有する半導体装置を提供する。
【解決手段】半導体装置を、制御ゲート電極ＣＧと、制御ゲート電極ＣＧと隣合うように配置されたメモリゲート電極ＭＧと、絶縁膜３と、その内部に電荷蓄積部を有する絶縁膜５と、を有するよう構成する。このうち、メモリゲート電極ＭＧは、絶縁膜５上に位置する第１シリコン領域６ａと、第１シリコン領域６ａの上方に位置する第２シリコン領域６ｂと、を有するシリコン膜よりなり、第２シリコン領域６ｂは、ｐ型不純物を含有し、第１シリコン領域６ａのｐ型不純物の濃度は、第２シリコン領域６ｂのｐ型不純物の濃度よりも低く構成する。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜６ｂとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた空洞ＣＡＶとを有し、窒化シリコン膜６ｂを有していない。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜９ａ，９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａからなり、窒化シリコン膜１０ａを有していない。 （もっと読む）