半導体装置
【課題】電荷トラップを含むゲート電極と、電荷トラップを含まないゲート電極とを有する半導体装置において、両ゲート電極下のチャネル層にポテンシャルバリアが形成されないようにする。
【解決手段】基体８上に絶縁膜を介して第一のゲート電極１、第二のゲート電極２が形成され、両ゲート電極１、２を挟んで第一の拡散層５と第二の拡散層６が形成され、両拡散層５、６の間にチャネル層が形成されている。前記絶縁膜は、第一の拡散層５から第二の拡散層６の方向に第一の絶縁領域３、第二の絶縁領域４が配設された、両絶縁領域３、４のうち第二の絶縁領域４が電荷トラップを含み、第一の絶縁領域３を介して第一のゲート電極１が、第二の絶縁領域４を介して第二のゲート電極２が形成され、両ゲート電極１、２底部下に形成されるチャネル層の高さが相互に異なり、第二の拡散層６の先端部は、第二のゲート電極２直下の領域にまで到達している。
【解決手段】基体８上に絶縁膜を介して第一のゲート電極１、第二のゲート電極２が形成され、両ゲート電極１、２を挟んで第一の拡散層５と第二の拡散層６が形成され、両拡散層５、６の間にチャネル層が形成されている。前記絶縁膜は、第一の拡散層５から第二の拡散層６の方向に第一の絶縁領域３、第二の絶縁領域４が配設された、両絶縁領域３、４のうち第二の絶縁領域４が電荷トラップを含み、第一の絶縁領域３を介して第一のゲート電極１が、第二の絶縁領域４を介して第二のゲート電極２が形成され、両ゲート電極１、２底部下に形成されるチャネル層の高さが相互に異なり、第二の拡散層６の先端部は、第二のゲート電極２直下の領域にまで到達している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、トラップ型と呼ばれる書き換え可能な不揮発性半導体メモリセルを含む半導体装置に関するものである。
【背景技術】
【０００２】
0.13μｍ世代までのFLASHメモリの微細化では、Floating Gate（FG）型を用いたセル面積縮小や絶縁膜の薄膜化が主流であった。ところが、90nm世代以降では、保持特性確保の観点から絶縁膜の薄膜化が困難になったため、電荷蓄積層に絶縁膜中のトラップを利用するトラップ型メモリが注目されるようになった。
【０００３】
トラップ型不揮発性メモリのひとつのタイプとして、TwinMONOS(Metal Oxide Nitride Oxide Semiconductor)型の記憶装置がある（例えば、特開２００５−１４２６００号公報（特許文献１）参照）。
【０００４】
図１にTwinMONOS型の記憶装置の平面図を示す。
【０００５】
図１に示すように、TwinMONOS型の記憶装置は半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６を含む活性領域を限定する。この活性領域を複数のワードゲート電極１が横切り、前記ワードゲート電極１の両脇にはトラップ絶縁膜４を挟んでコントロールゲート２１、２２（CG１、CG2）が形成されている。トラップ絶縁膜４は電荷トラップ層を含み、連続してコントロールゲート２１、２２／基板間にも形成されている。ゲート電極１と活性領域の間には電荷トラップ層を含まないワードゲート絶縁膜３が形成されている。
【０００６】
図２Ａ及び図２Ｂは、それぞれ、図１のＩ−Ｉ’線およびII−II’線に沿って切断された断面図である。
【０００７】
図２Ａ、図２Ｂに示すように、シリコン基板８上に隣り合う３つのゲート電極とソース・ドレイン領域を備え、コントロールゲート２１、２２／シリコン基板８間および、コントロールゲート２１、２２/ワードゲート電極１間にトラップ絶縁膜４が形成され、ワードゲート電極１下にはトラップを含まないワードゲート絶縁膜３が形成されている。
【０００８】
TwinMONOS型の記憶装置はコントロールゲート２１下もしくはコントロールゲート２２下のトラップ絶縁膜４にチャネルホットエレクトロンを用いて電荷を注入し、蓄積させることで１セル当たり２ビットの不揮発性メモリとして動作する。コントロールゲート２２下の電荷状態を読み出す場合、左側のソース・ドレイン領域６をドレインとして用い、正の電圧を印加すると共に、コントロールゲート２１、２２、およびワードゲート電極１それぞれにも正電圧を印加する。コントロールゲート２２下のトラップ絶縁膜４に電子が蓄積されている場合、コントロールゲート２２のフラットバンドが正方向に変動するためコントロールゲート２２下を電子が流れにくくなる。逆にコントロールゲート２２下のトラップ絶縁膜に電子が蓄積されていない場合、より多くの電流が流れる。メモリの動作速度を上げるためには電荷消去時の読み取り電流が高い必要があるが、TwinMONOS型構造を用いた場合、読み取り電流が低くなるという問題がある。
【０００９】
図３に、コントロールゲート２２の電荷蓄積状態読み取り時の電子電流Ieと電子の感じるポテンシャルφを示す。また、ワードゲート電極およびコントロールゲートからの電界を矢印にて示す。この場合、例えば、ワードゲート電極１およびコントロールゲート２１、２２に２Ｖを印加し、ソース・ドレイン領域６に１Ｖを、ソース・ドレイン領域５に接地電位を印加して読み出しを行なう。
【００１０】
図３に示すように、ワードゲート電極/コントロールゲート間にはトラップ絶縁膜の厚さ分だけギャップＧが存在し、ギャップに相当するチャネル領域にワードゲート電極およびコントロールゲートからの電界が届きにくくなる。つまり、ワードゲート電極/コントロールゲートギャップ付近にポテンシャルのバリアができてしまい、電子電流Ieが小さくなってしまう。
【００１１】
一方、ワードゲート電極/コントロールゲート間の絶縁膜厚をコントロールゲート下の絶縁膜とは独立に設定したセル構造も提案されている（例えば、特開２００１−２３０３３２号公報（特許文献２）、特開２００４−２８２０２９号公報（特許文献３）参照）。
【００１２】
そのセル構造では、図４に示すように、ワードゲート電極１/コントロールゲート２１、２２間に電荷トラップを有しない絶縁膜１３を介在させる。この場合、この絶縁膜１３を薄膜化することでポテンシャルバリアを低減しオン電流が上昇する。しかし、ワードゲート電極／コントロールゲート間絶縁膜を薄膜化することで、ワードゲート電極／コントロールゲート間容量Ｃが増大してしまい、コントロールゲートおよびワードゲートのスイッチング速度を下げてしまう。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−１４２６００号公報
【特許文献２】特開２００１−２３０３３２号公報
【特許文献３】特開２００４−２８２０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、半導体基板上に、電荷トラップを含むゲート絶縁膜を介して形成されたゲート電極と、電荷トラップを含まないゲート絶縁膜を介して形成されたゲート電極とを有する半導体装置において、両ゲート電極下に形成されるチャネル層に電子に対するポテンシャルバリアが形成されないようにすることである。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、本発明によれば、少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲート電極、第二のゲート電極が形成され、前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層が形成され、前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成されている半導体装置において、
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して前記第一のゲート電極が形成され、前記第二の絶縁領域を介して前記第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする。
【００１６】
また、上記の目的を達成するため、本発明によれば、
少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲート電極と第二のゲート電極とが互いに隣接して第一の方向に延在するように形成され、前記第一、第二のゲート電極が、前記第一の方向と直交する第二の方向に並べられて複数形成され、前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層がそれぞれ前記第一の方向に列をなして複数形成され、前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成され、前記第二の方向に延在する素子分離層が前記第一の方向に並べられて複数形成されている半導体装置において、
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して第一のゲート電極が形成され、前記第二の絶縁領域を介して第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、二つのゲート電極の隣接部のチャネル領域に段差が形成され、その段差部には両方のゲート電極からの電界が最短距離で印加されるようになるため、二つのゲート電極の隣接部にポテンシャルバリアが形成されなくなる。そのため、読み出し電流の低下を抑制することができる。
【００１８】
また、実効的なチャネル長が延長されるため、ゲート電極長の微細化を行った際に生じるパンチスルー電流の増大を抑制することができる。そのため、読み出し電流のオン／オフ比を増大させることができる。
【図面の簡単な説明】
【００１９】
【図１】関連技術のTwinMONOS型半導体記憶装置を説明するための平面図である。
【図２Ａ】図１のＩ−Ｉ’線に沿う断面図である。
【図２Ｂ】図１のII−II’線に沿う断面図である。
【図３】関連技術の動作説明図である。
【図４】他の関連技術の断面図である。
【図５Ａ】本発明の実施の形態を説明するための断面図である。
【図５Ｂ】本発明の実施の形態を説明するための断面図である。
【図６Ａ】本発明の実施の形態の動作と変更例を説明するための断面図である。
【図６Ｂ】本発明の実施の形態の動作と変更例を説明するための断面図である。
【図６Ｃ】本発明の実施の形態の動作と変更例を説明するための断面図である。
【図６Ｄ】本発明の実施の形態の動作と変更例を説明するための断面図である。
【図７】本発明の実施例１の平面図である。
【図８Ａ】図７のＩ−Ｉ’線に沿う断面図である。
【図８Ｂ】図７のII−II’線に沿う断面図である。
【図９Ａ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｂ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｃ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｄ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｅ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｆ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｇ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図１０】本発明の実施例２の平面図である。
【図１１Ａ】図１０のＩ−Ｉ’線に沿う断面図である。
【図１１Ｂ】図１０のII−II’線に沿う断面図である。
【図１２Ａ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｂ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｃ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｄ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｅ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｆ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｇ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｈ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１３】本発明の実施例３の平面図である。
【図１４Ａ】図１３のＩ−Ｉ’線に沿う断面図である。
【図１４Ｂ】図１３のII−II’線に沿う断面図である。
【図１５Ａ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｂ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｃ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｄ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｅ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｆ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｇ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｈ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１６】本発明の実施例４の平面図である。
【図１７】図１６のＩ−Ｉ’線に沿う断面図である。
【図１８】本発明の実施例５の平面図である。
【図１９Ａ】図１８のＩ−Ｉ’線に沿う断面図である。
【図１９Ｂ】図１８のII−II’線に沿う断面図である。
【図２０】本発明の実施例６の平面図である。
【図２１】図２０のＩ−Ｉ’線に沿う断面図である。
【図２２Ａ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｂ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｃ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｄ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｅ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｆ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｇ】本発明の実施例６の製造方法を示す工程順の断面図である。
【発明を実施するための形態】
【００２０】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
図５Ａは、本発明の第１の実施の形態を示す断面図である。
【００２２】
図５Ａに示すように、半導体基板１０８の表面領域内にはソース・ドレイン領域１０５、１０６が形成されており、ソース・ドレイン領域１０５、１０６間の半導体基板上には、電荷蓄積層を含まないワードゲート絶縁膜１０３を介してワードゲート電極１０１が、また電荷蓄積層を含むトラップ絶縁膜１０４を介してコントロールゲート１０２が形成されている。そして、ワードゲート電極１０１とコントロールゲート１０２との間はワードゲート絶縁膜１０３により絶縁されている。本発明において特徴的な点は、ワードゲート電極１０１下に形成されるチャネル層とコントロールゲート１０２下に形成されるチャネル層との間に高低差があることである。
【００２３】
図５Ａに示される第１の実施の形態では、ワードゲート電極１０１底部の高さがコントロールゲート１０２底部の高さより低くなされている。そして、その高低差は、トラップ絶縁膜１０４の膜厚より大きくなされる。換言すれば、ワードゲート電極１０１底部下に形成されるチャネル層の高さがコントロールゲート１０２底部下に形成されるチャネル層の高さより低くなされ、その高低差は、ワードゲート絶縁膜１０３の膜厚より大きくなされる。そのようにすることにより、半導体基板表面の段差の側面にワードゲート電極１０１の側面より電界が印加されるようになり、チャネル領域に電子に対するポテンシャルバリアが形成されないようにすることができる。
【００２４】
図５Ｂは、本発明の第２の実施の形態を示す断面図である。
【００２５】
図５Ｂに示すように、半導体基板１０８の表面領域内にはソース・ドレイン領域１０５、１０６が形成されており、ソース・ドレイン領域１０５、１０６間の半導体基板上には、電荷蓄積層を含まないワードゲート絶縁膜１０３を介してワードゲート電極１０１が、また電荷蓄積層を含むトラップ絶縁膜１０４を介してコントロールゲート１０２が形成されている。そして、ワードゲート電極１０１とコントロールゲート１０２との間はトラップ絶縁膜１０４により絶縁されている。本実施の形態では、図５Ａされる第１の実施の形態とは逆に、ワードゲート電極１０１底部の高さがコントロールゲート１０２底部の高さより高くなされている。そして、その高低差は、ワードゲート絶縁膜１０３の膜厚より大きくなされる。
【００２６】
換言すれば、ワードゲート電極１０１底部下に形成されるチャネル層の高さがコントロールゲート１０２底部下に形成されるチャネル層の高さより高くなされ、その高低差は、トラップ絶縁膜１０４の膜厚より大きくなされる。そのようにすることにより、半導体基板表面の段差の側面にコントロールゲート１０２の側面より電界が印加されるようになり、チャネル領域に電子に対するポテンシャルバリアが形成されないようにすることができる。
【００２７】
読み出し電流の大小は、電子の感じるポテンシャルに依存する。電子の感じるポテンシャルは、主に各絶縁膜の物理膜厚および誘電率により決まるため、隣接する絶縁膜の境界ではポテンシャルに不連続な領域が生じるおそれがある。ポテンシャルの不連続な領域はキャリアのスムーズな流れを妨げ、読み出し電流の低下を招くため、本願発明の効果を十分に享受するためには、隣接する絶縁膜の物理膜厚および誘電率は、ポテンシャルの不連続による読み出し電流の低下を招かないように決める必要がある。後述される実施例においても、この条件を満足しうる物理膜厚および誘電率を決定した。
【００２８】
第１、第２の実施の形態のメモリセルにおける読み出し時のゲート電極からチャネル領域への電界の印加状態を図６Ａ、図６Ｂに示す。
【００２９】
図６Ａに示されるように、第１の実施の形態のメモリセルにおいては、コントロールゲート１０２の底部よりチャネル領域に向けて垂直方向に電界が印加される。一方、ワードゲート電極１０１の底部からはチャネル領域に向けて垂直方向に電界が印加されると共に、ワードゲート電極１０１の側面より水平方向に電界が印加される。その結果、点線丸にて示す領域Ａ付近においては、二つのゲート電極からの電界が印加されることになり、関連技術で二つのゲート電極の境界付近で生じていたポテンシャルバリアの形成は防止され、蓄積電荷消去状態のメモリセルについては大きな読み出し電流を得ることができる。
【００３０】
同様に、第２の実施の形態のメモリセルについても、図６Ｂに示されるように、領域Ａ付近においては、二つのゲート電極からの電界が印加されることになり、ポテンシャルバリアの形成は防止され、蓄積電荷消去状態のメモリセルについては大きな読み出し電流を得ることができる。
【００３１】
しかし、本発明の第１の実施の形態のメモリセル構造においては、ワードゲート電極１０１とワードゲート絶縁膜１０３のコントロールゲート寄りの底部の角部が直角に形成されている場合には、角部においてゲート電極１０１からチャネル領域までの距離がワードゲート絶縁膜１０３の膜厚の√２倍となってしまい、ここでのゲート電極からの電界が弱くなってしまう。つまり、弱いながらも新たにポテンシャルバリアが生じてしまう。これを軽減するには角部を面取りするか角部を丸めて、ゲート電極−チャネル領域間の距離がワードゲート絶縁膜１０３の膜厚の√２倍以下となるようにすることが望ましい。ポテンシャルバリアを低減するもう一つの方法は、ソース・ドレイン領域１０５の先端部をコントロールゲート１０２寄りに引き延ばすことである。
【００３２】
図６Ｃに示されるように、ワードゲート絶縁膜１０３が上方に向って曲がり始める位置以上にソース・ドレイン領域１０５を引き延ばせばポテンシャルバリアを低減することができる。つまり、ソース・ドレイン領域１０５の先端部の半導体基板表面とワードゲート電極１０１までの最短距離がワードゲート絶縁膜１０３の膜厚以上となる位置まで引き延ばすことである。ソース・ドレイン領域１０５の先端部を更にコントロールゲート１０２直下まで引き延ばせば、例えワードゲート絶縁膜１０３やワードゲート電極１０１のコーナ部が丸められていなくてもポテンシャルバリアをほぼ解消することができる。
【００３３】
同様に、図５Ｂに示される第２の実施の形態のメモリセルにおいては、コントロールゲート１０２とトラップ絶縁膜１０４のチャネル領域に臨む角部を面取りしたり丸めたりすることにより、角部に接するチャネル領域でのポテンシャルバリアを低めることができる。あるいは、ソース・ドレイン領域１０６の先端部を、トラップ絶縁膜１０４が上方に向って曲がり始める位置以上にワードゲート電極１０１寄りに引き延ばすことにより、ポテンシャルバリアの影響を低減することができる。
【００３４】
若しくは、図６Ｄに示されるように、ソース・ドレイン領域１０６の先端部をワードゲート電極１０１直下の位置にまで引き延ばすことにより、ポテンシャルバリアの影響を低減することができる。この場合、図６Ｄに示されるように、トラップ絶縁膜１０４やコントロールゲート１０２のコーナ部を丸めなくてもよい。しかし、このように、ソース・ドレイン領域５、６をコントロールゲート１０２またはワードゲート電極１０１直下まで引き延ばした場合には、ソース・ドレイン領域５、６間のリーク電流が増大してしまう恐れがあるため、少なくともソース・ドレイン領域５、６間の不純物濃度をコントロールゲート１０２直下若しくはワードゲート電極１０１直下のチャネル形成領域の不純物濃度よりも高くしておくことが望ましい。
【００３５】
本発明のメモリセルにおいて、関連技術のメモリセルにおいて生じていたポテンシャルバリアを、チャネル層に高低差を設けることにより、解消しているが、一方で、このセル構造は、チャネル電流が水平方向のみならず垂直方向にも流れることになり、チャネルが立体的に形成されるため、実質的にチャネル長が長くなりゲート電極長微細化によって深刻化してきているパンチスルー発生の可能性を軽減することができる。したがって、パンチスルー電流によって低下する読み出し電流のオン／オフ比を大きく維持することができる。パンチスルー防止効果については、基板表面の段差を大きくするほどより大きくなる。
【００３６】
本発明の実施の形態として示したセル構造は、二つのゲート電極を有するいわゆるスプリットゲート型と呼ばれるものであるが、ワードゲート電極の両脇にコントロールゲートが形成された３ゲート電極構造（TwinMONOS）のものでもよく、本発明のメモリセルにおいてはゲート電極の数は特に限定されない。本発明のメモリセルにおいて肝要な点は、隣接する電荷トラップを含まないゲート絶縁膜を介して形成されたゲート電極下の基板表面と電荷トラップを含むゲート絶縁膜を介して形成されたゲート電極下の基板表面との間に段差があることである。
【００３７】
電荷トラップを含まないワードゲート絶縁膜１０３には、シリコン酸化膜またはシリコン酸窒化膜若しくはそれらの積層膜が用いられる。トラップ絶縁膜１０４は、代表的には、電荷トラップを含まない絶縁膜/電荷トラップを含む絶縁膜/電荷トラップを含まない絶縁膜、の３層膜であり、O/N/Oと表記される、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜が用いられるが、これに限定されない。例えば、O/N/Oのシリコン窒化膜に代えて、酸窒化シリコン、アルミナ、アルミニウムシリケート、酸化ハフニウム、ハフニウムシリケート、の内のいずれかの膜を用いてもよい。また、トラップ絶縁膜１０４として単層のシリコン酸化膜の中間部に電荷トラップとなる金属やナノクリスタルシリコン等を局在させたものであってもよい。
【００３８】
トラップ絶縁膜１０４に接して垂直方向のチャネルが、形成される第２の実施の形態においては、基板の垂直な面に(１００)面もしくは(３１１)面またはそれらと結晶学的に等価な面が現れるようにするのがよい。このようにすることにより、トラップ絶縁膜からの電荷の漏洩を低減することができ、蓄積電荷の保持特性を良好に維持することができる。これはウェハの面方位によってウェハ表面に形成された酸化膜の界面準位密度が異なるためであり、界面準位密度の大小関係は(１１０)>(１１１)>>(１００)>(３１１)である。つまり、トラップ絶縁膜１０４の下層膜/基板界面の改質によって蓄積電荷の漏洩を減少させることができる。
【００３９】
本発明のメモリセルに対する読み出しは、ワードゲート電極１０１とコントロールゲート１０２に正の電圧を印加すると共に、ワードゲート電極１０１寄りのソース・ドレイン領域１０５に正の電圧を印加してドレインとして動作させ、コントロールゲート１０２寄りのソース・ドレイン領域１０６に接地電圧を印加してソースとして動作させて行う。このとき、トラップ絶縁膜１０４に電子が蓄積している場合、ソース−ドレイン間に電子電流が流れにくくなる。電子が蓄積していない場合、ソース−ドレイン間にチャネルが形成されて大きな電子電流が流れる。よって、ある所定の印加電圧における電子電流値を読み取ることでトラップ絶縁膜１０４に対する書き込み状態を検出することができる。
【００４０】
書き込みは、ソース・ドレイン領域１０６、コントロールゲート１０２、ワードゲート電極１０１に正電圧を印加することでコントロールゲート１０２下部にチャネルホットエレクトロンを発生させ、トラップ絶縁膜１０４に電子を注入することで行う。
【００４１】
消去は、ソース・ドレイン領域１０６に正電圧、コントロールゲート１０２に負電圧を印加し、発生したホットホールをトラップ絶縁膜１０４に注入することによって行なう。逆に、ソース・ドレイン領域１０６または基板に電子を引き抜くことによって消去を行なうこともできる。
【００４２】
（実施例１）
図７は、本発明の実施例１の半導体記憶装置の平面図である。これはTwinMONOS型記憶装置に係るものである。
【００４３】
図７に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２１、２２が横切っている。そして、ワードゲート電極１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在しており、コントロールゲート２１、２２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在している。
【００４４】
図８Ａ及び図８Ｂは、それぞれ、図７のＩ−Ｉ’線およびII−II’線に沿って切断された本実施例の記憶装置の断面図である。
【００４５】
本実施例の記憶装置では、素子分離領域７を備えたｐ導電型のシリコン基板８上にチャネル形成領域を挟んでｎ導電型のソース・ドレイン領域５、６が形成されており、ソース・ドレイン領域５、６間のチャネル形成領域上にワードゲート絶縁膜３を介してワードゲート電極１が形成されている。そして、ワードゲート電極１の一方の側部にトラップ絶縁膜４を介して、かつ、シリコン基板８上にトラップ絶縁膜４を介してコントロールゲート２１が形成され、またワードゲート電極１の他方の側部にトラップ絶縁膜４を介して、かつ、シリコン基板８上にトラップ絶縁膜４を介してコントロールゲート２２が形成されている。ここで、ワードゲート電極１とコントロールゲート２１およびコントロールゲート２２との底部の高さが異なるようすることが本発明の記憶装置の特徴である。ここでは、ワードゲート電極１の底部がコントロールゲート２１およびコントロールゲート２２の底部の高さよりも高くなされており、そして電極底部の高低差はワードゲート絶縁膜３の物理膜厚よりも大きくなされている。
【００４６】
さらに付け加えれば、ソース・ドレイン領域５、６の高さは製造上等しい方が望ましい。ソース・ドレイン領域に配線層からのコンタクトホールを形成するためのエッチングを行う際、ソース・ドレイン領域の高さが異なると、高さの高い方が先にエッチングが終了し、高さの低い方に比べてオーバーエッチングダメージが大きくなってしまうからである。
【００４７】
トラップ絶縁膜４は、本実施例では、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層構造とした。また、ワードゲート絶縁膜３は、酸化シリコンにより形成した。
【００４８】
以下、本発明の実施例１の製造方法を簡単に説明する。図９Ａ〜９Ｇは、図７のＩ―Ｉ’線に沿って切断された断面での実施例１の製造方法を工程順に示す断面図である。
【００４９】
まず、図９Ａに示すように、（１００）面を主面とするシリコン基板８上に、熱酸化によりシリコン酸化膜からなるワードゲート絶縁膜３を形成し、リンドープポリシリコンを堆積してワードゲート電極材料層１ａを形成した。
【００５０】
次に、図９Ｂに示すようにパターニングされたレジストマスク９を形成し、ドライエッチングを行うことでワードゲート電極材料層１ａをワードゲート電極１に加工した。さらに、露出したワードゲート絶縁膜３を除去することでシリコン基板８の表面を露出させた。
【００５１】
次に、図９Ｃに示すようにレジストマスク９をマスクにして追加ドライエッチングを行い、シリコン基板８を掘り下げ、（０１０）面を露出させた。シリコン基板８の掘り下げ量はワードゲート絶縁膜３の膜厚および後で形成するトラップ絶縁膜の膜厚以上にした。追加ドライエッチング後、レジストマスク９はウェット除去した。
【００５２】
次に、図９Ｄに示すように、基板全面を酸化することでトラップ絶縁膜の下地酸化膜を形成しその上にCVD（Chemical Vapor Deposition）法を用いて電荷蓄積層となるシリコン窒化膜を堆積し、さらにシリコン窒化膜の表面を酸化することでシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造からなるトラップ絶縁膜４を形成した。なお、酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましく、ここではISSG（In Situ Steam Generation）酸化を用いた。
【００５３】
次に、図９Ｅに示すように、リンドープポリシリコンを全面に堆積し、ドライプロセスでエッチバックを行うことでコントロールゲート２１、２２を形成した。
【００５４】
続いて、図９Ｆに示すように、トラップ絶縁膜４の露出部分をドライエッチングで除去した。
【００５５】
最後に、図９Ｇに示すように、イオン注入を行うことでソース・ドレイン領域５、６を形成した。その後、層間絶縁膜の堆積、コンタクトホールの開設を含む配線工程を行う。
【００５６】
（実施例２）
図１０は、本発明の実施例２の半導体記憶装置の平面図である。本実施例は、TwinMONOS型記憶装置に係る他の実施例である。
【００５７】
図１０に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２１、２２が横切っている。そして、ワードゲート電極１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在し、コントロールゲート２１、２２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在している。
【００５８】
図１１Ａ及び図１１Ｂは、それぞれ図１０のＩ−Ｉ’線およびII−II’線に沿って切断された断面図である。
【００５９】
本実施例の半導体記憶装置では、図１１Ａ及び図１１Ｂに示されるように、素子分離領域７を備えたｐ導電型のシリコン基板８上にチャネル形成領域を挟んでｎ導電型の不純物散層であるソース・ドレイン領域５、６が形成され、チャネル形成領域上に電荷蓄積層を含まないワードゲート絶縁膜３を介してワードゲート電極１が形成され、ワードゲート電極１の一方の側部側にはワードゲート絶縁膜３を介し、かつ、チャネル形成領域上にトラップ絶縁膜４を介してコントロールゲート２１が形成され、ワードゲート電極１の他方の側部側にはワードゲート絶縁膜３を介し、かつ、チャネル形成領域上に電荷蓄積層を含むトラップ絶縁膜４を介してコントロールゲート２２が形成されている。本実施例では、コントロールゲート２１およびコントロールゲート２２の底部の高さがワードゲート電極の底部の高さよりも高くなされており、ワードゲート１／コントロールゲート２１、２２の境界付近で電極からチャネルにかかる電界が最大となるようにするため、高低差はトラップ絶縁膜４の物理膜厚よりも大きくなされている。
【００６０】
さらに付け加えれば、ソース・ドレイン領域の高さは製造上等しい方が望ましい。層間絶縁膜にソース・ドレイン領域へのコンタクトホールを形成するためのエッチングを行う際、ソース・ドレイン領域の高さが異なると、高さの高い方が先にエッチングが終了し、高さの低い方に比べてオーバーエッチングダメージが大きくなってしまうからである。
【００６１】
トラップ絶縁膜４は、本実施例では、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層構造とした。また、ワードゲート絶縁膜３にはシリコン酸化膜を用いた。
【００６２】
以下、本発明の実施例２の製造方法を簡単に説明する。図１２Ａ〜１２Ｈは、図１０のＩ―Ｉ’線に沿って切断された断面での実施例２の製造方法を工程順に示す断面図である。
【００６３】
まず、図１２Ａに示すようにシリコン基板８全面を酸化することでトラップ絶縁膜の下地酸化膜を形成しその上にCVD（Chemical Vapor Deposition）法を用いて電荷蓄積層となるシリコン窒化膜を堆積し、さらにシリコン窒化膜の表面を酸化することでシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造からなるトラップ絶縁膜４を形成した。なお、酸化にはISSG（In Situ Steam Generation）酸化を用いた。その後、リンドープポリシリコンを成膜してコントロールゲート材料層２ａを形成した。
【００６４】
次に、図１２Ｂに示すように、対を成すパターニングされたハードマスク１０を形成し、これをマスクにコントロールゲート材料層２ａにドライエッチングを行うことによりコントロールゲート２１、２２を形成した。さらに、トラップ絶縁膜をドライエッチング除去し、シリコン基板８の表面を露出させた。
【００６５】
次に、図１２Ｃに示すようにコントロールゲート２１、２２の外側を少なくとも覆い、かつ、コントロールゲート２１、２２に乗り上げるようにパターニングされたレジストマスク９を形成した。
【００６６】
次に、図１２Ｄに示すように、レジストマスク９およびハードマスク１０をエッチング阻止層として用いてドライエッチングを行い、シリコン基板８を掘り下げた。シリコン基板８の主面からの掘り下げ量はトラップ絶縁膜４の膜厚および後で形成するワードゲート絶縁膜の膜厚以上にした。ドライエッチング後、レジストマスク９およびハードマスク１０はウェット除去した。
【００６７】
次に、図１２Ｅに示すように、表面を酸化してワードゲート絶縁膜３を形成した。なお、酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましく、ここではISSG酸化を用いた。
【００６８】
次に、図１２Ｆに示すように、リンドープポリシリコンを全面に堆積して、ワードゲート材料層１ａを形成した。
【００６９】
続いて、図１２Ｇに示すように、パターニングされたレジストマスク１１をエッチング阻止層としてドライエッチングを行い、対をなすコントロールゲート２１、２２に乗り上げ、かつシリコン基板８の溝部全体を覆うようにワードゲート電極１を形成し、次いで露出したワードゲート絶縁膜３をドライエッチングで除去した。
【００７０】
最後に、図１２Ｈに示すように、イオン注入を行うことでソース・ドレイン領域５、６を形成した。その後、層間絶縁膜の堆積、コンタクトホールの開設を含む配線工程を行う。
【００７１】
（実施例３）
図１３は、本発明の実施例３の半導体記憶装置の平面図である。図１３に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２が横切っている。そして、ワードゲート電極１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在し、コントロールゲート２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在して、いわゆるスプリットゲート型の半導体記憶装置が構成されている。
【００７２】
図１４Ａ及び図１４Ｂは、それぞれ、図１３のＩ−Ｉ’線およびII−II’線に沿って切断された断面図である。
【００７３】
実施例３では、シリコン基板８上に素子分離領域７により活性領域が画定されおり、その活性領域にｎ導電型の不純物拡散層であるソース・ドレイン領域５、６が形成され、ソース・ドレイン領域５、６間に挟まれた領域がｐ導電型のチャネル形成領域になされている。このチャネル形成領域上のソース・ドレイン領域６寄りにトラップ絶縁膜４を介してコントロールゲート２が形成されており、コントロールゲート２の片側にはコントロールゲート２にセルフアラインされてシリコン基板８に段差部が形成されている。そして、シリコン基板段差部の側面および底面上にワードゲート絶縁膜３を介してワードゲート電極１が、ワードゲート絶縁膜３を介してコントロールゲート２に乗り上げるように形成されている。ここで、コントロールゲート２の底部の高さがワードゲート電極１の底部の高さよりも高いことが本発明の半導体記憶装置の特徴である。この高低差はトラップ絶縁膜４の物理膜厚よりも大きくなされている。
【００７４】
トラップ絶縁膜４は、本実施例では、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層構造とした。また、ワードゲート絶縁膜３にはシリコン酸化膜を用いた。
【００７５】
以下、本発明の実施例３の製造方法を簡単に説明する。図１５Ａ〜１５Ｈは、図１３のＩ―Ｉ’線に沿って切断された断面での実施例３の製造方法を工程順に示す断面図である。
【００７６】
まず、図１５Ａに示すようにシリコン基板８全面を酸化することでトラップ絶縁膜の下地酸化膜を形成しその上にCVD（Chemical Vapor Deposition）法を用いて電荷蓄積層となるシリコン窒化膜を堆積し、さらにシリコン窒化膜の表面を酸化することでシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造からなるトラップ絶縁膜４を形成した。なお、酸化にはISSG（In Situ Steam Generation）酸化を用いた。さらに、トラップ絶縁膜４上にコントロールゲート材料であるリンドープポリシリコンを堆積してコントロールゲート材料層２ａを形成した。
【００７７】
次に、図１５Ｂに示すように、コントロールゲート形状にパターニングされたハードマスク１０を形成し、コントロールゲート材料層２ａをドライエッチングすることによりコントロールゲート２を形成した。さらに、トラップ絶縁膜４をドライエッチングすることでシリコン基板８の表面を露出させた。
【００７８】
次に、図１５Ｃに示すように、コントロールゲート２の一方を覆いかつコントロールゲート２に乗り上げるようにパターニングされたレジストマスク９を形成し、パターニングされたレジストマスク９およびハードマスク１０をエッチング阻止層として用いてドライエッチングすることでコントロールゲート２の片側のみシリコン基板８をエッチングして溝部を形成した。溝部形成後、レジストマスク９およびハードマスク１０はウエット法により除去した。
【００７９】
次に、図１５Ｄに示すように、表面を酸化してワードゲート絶縁膜３を形成した。なお、酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましく、ここではISSG酸化を用いた。
【００８０】
次に、図１５Ｅに示すように、リンドープポリシリコンを全面に堆積してワードゲート電極材料層１ａを形成した。
【００８１】
続いて、図１５Ｆに示すように、半導体基板の溝部とコントロールゲート２の一部に重なるようにパターニングされたレジストマスク１１を形成した。
【００８２】
次に、図１５Ｇに示すように、レジストマスク１１を用いてドライエッチングを行うことでワードゲート電極１を形成すると共に、露出したワードゲート絶縁膜３を除去し、その後レジストマスク１１をウエット除去した。
【００８３】
最後に、図１５Ｈに示すように、イオン注入を行うことでソース・ドレイン領域５、６を形成した。その後、層間絶縁膜の堆積、コンタクトホールの開設を含む配線工程を行う。
【００８４】
（実施例４）
図１６は、本発明の実施例４の半導体記憶装置の平面図である。図１６に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２が横切っている。そして、ワードゲート電極１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在し、コントロールゲート２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在している。
【００８５】
図１７は、図１２のＩ−Ｉ’線に沿って切断された断面図である。実施例４では、シリコン基板８上の素子分離領域７により画定された活性領域にソース・ドレイン領域５、６が形成され、ソース・ドレイン領域５、６間に挟まれた領域はチャネル形成領域になされている。このチャネル形成領域上のソース・ドレイン領域６寄りにトラップ絶縁膜４を介してコントロールゲート２が形成されており、二つのコントロールゲート２間にはシリコン基板８に溝部が形成されている。そして、シリコン基板溝部の側面および底面の一部上にワードゲート絶縁膜３を介してワードゲート電極１がコントロールゲート２に乗り上げるように形成されている。ワードゲート電極１とコントロールゲート２との間は、ワードゲート絶縁膜３により絶縁されている。
【００８６】
なお、実施例４は、図１３および図１４に示した実施例３のメモリ素子を、チャネル長方向と垂直な面Ｓ（図１６参照）に対して対称になるように配置したものである。このように配置することで、図１３に示すように溝部と半導体基板主面に形成されたソース・ドレイン領域５、６を隣接するメモリセル間で共通にすることができるため、メモリ面積の縮小化が可能となる。また、実施例４の製造方法は、図１５に示される実施例３の製造方法と同様であるのでその説明は省略する。
【００８７】
（実施例５）
図１８は、本発明の実施例５の半導体記憶装置の平面図である。図１８に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２が横切っている。そしてワードゲート１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在し、コントロールゲート２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在して、いわゆるスプリットゲート型の半導体記憶装置が構成されている。
【００８８】
図１９Ａ及び図１９Ｂは、それぞれ図１８のＩ−Ｉ’線およびII−II’線に沿って切断された断面図である。実施例５では、シリコン基板８上に素子分離領域７により活性領域が画定されおり、その活性領域にｎ導電型の不純物拡散層であるソース・ドレイン領域５、６が形成され、ソース・ドレイン領域５、６間に挟まれた領域がｐ導電型のチャネル形成領域になされている。
【００８９】
このチャネル形成領域上のソース・ドレイン領域６寄りにワードゲート絶縁膜３を介してワードゲート電極１が形成されており、ワードゲート電極１の片側にはワードゲート電極１にセルフアラインされてシリコン基板８に段差部が形成されている。そして、シリコン基板段差部の側面および底面上にトラップ絶縁膜４を介してコントロールゲート２がワードゲート電極１に乗り上げるように形成されている。ワードゲート電極１とコントロールゲート２との間は、トラップ絶縁膜４により絶縁されている。本実施例では、コントロールゲート２の底部の高さがワードゲート電極の底部の高さよりも低くなされている。そして、ワードゲート１／コントロールゲート２の境界付近で電極からチャネルにかかる電界が最大となるようにするため、電極底部間の高低差は、ワードゲート絶縁膜３の物理膜厚よりも大きくなされている。
【００９０】
本実施例では、トラップ絶縁膜４は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層構造とした。また、ワードゲート絶縁膜３にはシリコン酸化膜を用いた。なお、実施例５の製造方法は、後述の図２２に示される実施例６の製造方法と同様であるのでその説明は省略する。
【００９１】
（実施例６）
図２０は、本発明の実施例６の半導体記憶装置の平面図である。図２０に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２が横切っている。そして、ワードゲート１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在し、コントロールゲート２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在している。
【００９２】
図２１は、図２０のＩ−Ｉ’線に沿って切断された断面図である。実施例６では、シリコン基板８上に素子分離領域により活性領域が画定されおり、その活性領域にｎ導電型の不純物拡散層であるソース・ドレイン領域５、６が形成され、ソース・ドレイン領域５、６間に挟まれた領域がｐ導電型のチャネル形成領域になされている。このチャネル形成領域上のソース・ドレイン領域６寄りにワードゲート絶縁膜３を介してワードゲート電極１が形成されており、二つのワードゲート電極１間にはシリコン基板８に溝部が形成されている。そして、シリコン基板溝部の側面および底面の一部上にトラップ絶縁膜４を介してコントロールゲート２がワードゲート電極１に乗り上げるように形成されている。ワードゲート電極１とコントロールゲート２との間はトラップ絶縁膜４により絶縁されている。
【００９３】
なお、実施例６は、図１８および図１９に示した実施例５のメモリ素子を、チャネル長方向と垂直な面Ｓ（図２０参照）に対して対称になるように配置したものである。このように配置することで、図２０、図２１に示すように溝部と半導体基板主面に形成されたソース・ドレイン領域５、６を隣接するメモリセル間で共通にすることができるため、メモリ面積の縮小化が可能となる。
【００９４】
以下、本発明の実施例６の製造方法を簡単に説明する。図２２Ａ〜２２Ｇは、図２０のＩ―Ｉ’線に沿って切断された断面での実施例６の製造方法を工程順に示す断面図である。
【００９５】
まず、図２２Ａに示すように、シリコン基板８上に、熱酸化法によりシリコン酸化膜からなるワードゲート絶縁膜３を形成し、その上にリンドープポリシリコンを堆積してワードゲート電極材料層１ａを形成した。
【００９６】
さらに、図２２Ｂに示すようにパターニングされたレジストマスク９を形成し、ドライエッチングを行うことでワードゲート電極材料層１ａをパターニングし、露出したワードゲート絶縁膜３を除去することでシリコン基板８を露出させ、レジストマスク９をマスクにして追加ドライエッチングを行い、シリコン基板８を掘り下げ、基板に溝部を形成した。シリコン基板８の掘り下げ量はワードゲート絶縁膜３の膜厚および後で形成するトラップ絶縁膜の膜厚以上にした。
【００９７】
追加ドライエッチング後、レジストマスク９はウェット除去し、続いて、図２２Ｃに示すように、パターニングされたレジストマスク１１を形成し、ドライエッチングを行うことでワードゲート電極材料層１ａをワードゲート電極１に加工した。さらに、露出したワードゲート絶縁膜３を除去することでシリコン基板８の表面を露出させた。そして、レジストマスク１１をウエット除去した。
【００９８】
次に、図２２Ｄに示すように、基板全面を酸化することでトラップ絶縁膜の下地酸化膜を形成しその上にCVD（Chemical Vapor Deposition）法を用いて電荷蓄積層となるシリコン窒化膜を堆積し、さらにシリコン窒化膜の表面を酸化することでシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造からなるトラップ絶縁膜４を形成した。なお、酸化には酸化レートの面方位依存性が少ないISSG（In Situ Steam Generation）酸化を用いた。
【００９９】
次に、図２２Ｅに示すように、リンドープポリシリコンを全面に堆積し、コントロールゲート材料層２ａを形成した。続いて、図２２Ｆに示すように、パターニングされたレジストマスク１２を形成し、ドライエッチングを行うことでコントロールゲート材料層２ａをコントロールゲート２に加工した。さらに、露出したトラップ絶縁膜４を除去することでシリコン基板８を露出させた。
【０１００】
最後に、図２２Ｇに示すようにイオン注入を行うことでソース・ドレイン領域５、６を形成した。その後、層間絶縁膜の堆積、コンタクトホールの開設を含む配線工程を行う。
【０１０１】
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
【産業上の利用可能性】
【０１０２】
本発明は、トラップ型と呼ばれる書き換え可能な不揮発性半導体メモリセルを含む半導体装置に適用可能である。例えば、二つのゲート電極を有するいわゆるスプリットゲート型あるいはワードゲート電極の両脇にコントロールゲートが形成された３ゲート電極構造（TwinMONOS）に適用可能である。
【０１０３】
この出願は、２００６年１１月１４日に出願された日本出願特願第２００６−３０７３７３号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、トラップ型と呼ばれる書き換え可能な不揮発性半導体メモリセルを含む半導体装置に関するものである。
【背景技術】
【０００２】
0.13μｍ世代までのFLASHメモリの微細化では、Floating Gate（FG）型を用いたセル面積縮小や絶縁膜の薄膜化が主流であった。ところが、90nm世代以降では、保持特性確保の観点から絶縁膜の薄膜化が困難になったため、電荷蓄積層に絶縁膜中のトラップを利用するトラップ型メモリが注目されるようになった。
【０００３】
トラップ型不揮発性メモリのひとつのタイプとして、TwinMONOS(Metal Oxide Nitride Oxide Semiconductor)型の記憶装置がある（例えば、特開２００５−１４２６００号公報（特許文献１）参照）。
【０００４】
図１にTwinMONOS型の記憶装置の平面図を示す。
【０００５】
図１に示すように、TwinMONOS型の記憶装置は半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６を含む活性領域を限定する。この活性領域を複数のワードゲート電極１が横切り、前記ワードゲート電極１の両脇にはトラップ絶縁膜４を挟んでコントロールゲート２１、２２（CG１、CG2）が形成されている。トラップ絶縁膜４は電荷トラップ層を含み、連続してコントロールゲート２１、２２／基板間にも形成されている。ゲート電極１と活性領域の間には電荷トラップ層を含まないワードゲート絶縁膜３が形成されている。
【０００６】
図２Ａ及び図２Ｂは、それぞれ、図１のＩ−Ｉ’線およびII−II’線に沿って切断された断面図である。
【０００７】
図２Ａ、図２Ｂに示すように、シリコン基板８上に隣り合う３つのゲート電極とソース・ドレイン領域を備え、コントロールゲート２１、２２／シリコン基板８間および、コントロールゲート２１、２２/ワードゲート電極１間にトラップ絶縁膜４が形成され、ワードゲート電極１下にはトラップを含まないワードゲート絶縁膜３が形成されている。
【０００８】
TwinMONOS型の記憶装置はコントロールゲート２１下もしくはコントロールゲート２２下のトラップ絶縁膜４にチャネルホットエレクトロンを用いて電荷を注入し、蓄積させることで１セル当たり２ビットの不揮発性メモリとして動作する。コントロールゲート２２下の電荷状態を読み出す場合、左側のソース・ドレイン領域６をドレインとして用い、正の電圧を印加すると共に、コントロールゲート２１、２２、およびワードゲート電極１それぞれにも正電圧を印加する。コントロールゲート２２下のトラップ絶縁膜４に電子が蓄積されている場合、コントロールゲート２２のフラットバンドが正方向に変動するためコントロールゲート２２下を電子が流れにくくなる。逆にコントロールゲート２２下のトラップ絶縁膜に電子が蓄積されていない場合、より多くの電流が流れる。メモリの動作速度を上げるためには電荷消去時の読み取り電流が高い必要があるが、TwinMONOS型構造を用いた場合、読み取り電流が低くなるという問題がある。
【０００９】
図３に、コントロールゲート２２の電荷蓄積状態読み取り時の電子電流Ieと電子の感じるポテンシャルφを示す。また、ワードゲート電極およびコントロールゲートからの電界を矢印にて示す。この場合、例えば、ワードゲート電極１およびコントロールゲート２１、２２に２Ｖを印加し、ソース・ドレイン領域６に１Ｖを、ソース・ドレイン領域５に接地電位を印加して読み出しを行なう。
【００１０】
図３に示すように、ワードゲート電極/コントロールゲート間にはトラップ絶縁膜の厚さ分だけギャップＧが存在し、ギャップに相当するチャネル領域にワードゲート電極およびコントロールゲートからの電界が届きにくくなる。つまり、ワードゲート電極/コントロールゲートギャップ付近にポテンシャルのバリアができてしまい、電子電流Ieが小さくなってしまう。
【００１１】
一方、ワードゲート電極/コントロールゲート間の絶縁膜厚をコントロールゲート下の絶縁膜とは独立に設定したセル構造も提案されている（例えば、特開２００１−２３０３３２号公報（特許文献２）、特開２００４−２８２０２９号公報（特許文献３）参照）。
【００１２】
そのセル構造では、図４に示すように、ワードゲート電極１/コントロールゲート２１、２２間に電荷トラップを有しない絶縁膜１３を介在させる。この場合、この絶縁膜１３を薄膜化することでポテンシャルバリアを低減しオン電流が上昇する。しかし、ワードゲート電極／コントロールゲート間絶縁膜を薄膜化することで、ワードゲート電極／コントロールゲート間容量Ｃが増大してしまい、コントロールゲートおよびワードゲートのスイッチング速度を下げてしまう。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−１４２６００号公報
【特許文献２】特開２００１−２３０３３２号公報
【特許文献３】特開２００４−２８２０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、半導体基板上に、電荷トラップを含むゲート絶縁膜を介して形成されたゲート電極と、電荷トラップを含まないゲート絶縁膜を介して形成されたゲート電極とを有する半導体装置において、両ゲート電極下に形成されるチャネル層に電子に対するポテンシャルバリアが形成されないようにすることである。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、本発明によれば、少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲート電極、第二のゲート電極が形成され、前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層が形成され、前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成されている半導体装置において、
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して前記第一のゲート電極が形成され、前記第二の絶縁領域を介して前記第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする。
【００１６】
また、上記の目的を達成するため、本発明によれば、
少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲート電極と第二のゲート電極とが互いに隣接して第一の方向に延在するように形成され、前記第一、第二のゲート電極が、前記第一の方向と直交する第二の方向に並べられて複数形成され、前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層がそれぞれ前記第一の方向に列をなして複数形成され、前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成され、前記第二の方向に延在する素子分離層が前記第一の方向に並べられて複数形成されている半導体装置において、
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して第一のゲート電極が形成され、前記第二の絶縁領域を介して第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、二つのゲート電極の隣接部のチャネル領域に段差が形成され、その段差部には両方のゲート電極からの電界が最短距離で印加されるようになるため、二つのゲート電極の隣接部にポテンシャルバリアが形成されなくなる。そのため、読み出し電流の低下を抑制することができる。
【００１８】
また、実効的なチャネル長が延長されるため、ゲート電極長の微細化を行った際に生じるパンチスルー電流の増大を抑制することができる。そのため、読み出し電流のオン／オフ比を増大させることができる。
【図面の簡単な説明】
【００１９】
【図１】関連技術のTwinMONOS型半導体記憶装置を説明するための平面図である。
【図２Ａ】図１のＩ−Ｉ’線に沿う断面図である。
【図２Ｂ】図１のII−II’線に沿う断面図である。
【図３】関連技術の動作説明図である。
【図４】他の関連技術の断面図である。
【図５Ａ】本発明の実施の形態を説明するための断面図である。
【図５Ｂ】本発明の実施の形態を説明するための断面図である。
【図６Ａ】本発明の実施の形態の動作と変更例を説明するための断面図である。
【図６Ｂ】本発明の実施の形態の動作と変更例を説明するための断面図である。
【図６Ｃ】本発明の実施の形態の動作と変更例を説明するための断面図である。
【図６Ｄ】本発明の実施の形態の動作と変更例を説明するための断面図である。
【図７】本発明の実施例１の平面図である。
【図８Ａ】図７のＩ−Ｉ’線に沿う断面図である。
【図８Ｂ】図７のII−II’線に沿う断面図である。
【図９Ａ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｂ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｃ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｄ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｅ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｆ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図９Ｇ】本発明の実施例１の製造方法を示す工程順の断面図である。
【図１０】本発明の実施例２の平面図である。
【図１１Ａ】図１０のＩ−Ｉ’線に沿う断面図である。
【図１１Ｂ】図１０のII−II’線に沿う断面図である。
【図１２Ａ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｂ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｃ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｄ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｅ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｆ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｇ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１２Ｈ】本発明の実施例２の製造方法を示す工程順の断面図である。
【図１３】本発明の実施例３の平面図である。
【図１４Ａ】図１３のＩ−Ｉ’線に沿う断面図である。
【図１４Ｂ】図１３のII−II’線に沿う断面図である。
【図１５Ａ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｂ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｃ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｄ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｅ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｆ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｇ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１５Ｈ】本発明の実施例３の製造方法を示す工程順の断面図である。
【図１６】本発明の実施例４の平面図である。
【図１７】図１６のＩ−Ｉ’線に沿う断面図である。
【図１８】本発明の実施例５の平面図である。
【図１９Ａ】図１８のＩ−Ｉ’線に沿う断面図である。
【図１９Ｂ】図１８のII−II’線に沿う断面図である。
【図２０】本発明の実施例６の平面図である。
【図２１】図２０のＩ−Ｉ’線に沿う断面図である。
【図２２Ａ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｂ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｃ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｄ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｅ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｆ】本発明の実施例６の製造方法を示す工程順の断面図である。
【図２２Ｇ】本発明の実施例６の製造方法を示す工程順の断面図である。
【発明を実施するための形態】
【００２０】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
図５Ａは、本発明の第１の実施の形態を示す断面図である。
【００２２】
図５Ａに示すように、半導体基板１０８の表面領域内にはソース・ドレイン領域１０５、１０６が形成されており、ソース・ドレイン領域１０５、１０６間の半導体基板上には、電荷蓄積層を含まないワードゲート絶縁膜１０３を介してワードゲート電極１０１が、また電荷蓄積層を含むトラップ絶縁膜１０４を介してコントロールゲート１０２が形成されている。そして、ワードゲート電極１０１とコントロールゲート１０２との間はワードゲート絶縁膜１０３により絶縁されている。本発明において特徴的な点は、ワードゲート電極１０１下に形成されるチャネル層とコントロールゲート１０２下に形成されるチャネル層との間に高低差があることである。
【００２３】
図５Ａに示される第１の実施の形態では、ワードゲート電極１０１底部の高さがコントロールゲート１０２底部の高さより低くなされている。そして、その高低差は、トラップ絶縁膜１０４の膜厚より大きくなされる。換言すれば、ワードゲート電極１０１底部下に形成されるチャネル層の高さがコントロールゲート１０２底部下に形成されるチャネル層の高さより低くなされ、その高低差は、ワードゲート絶縁膜１０３の膜厚より大きくなされる。そのようにすることにより、半導体基板表面の段差の側面にワードゲート電極１０１の側面より電界が印加されるようになり、チャネル領域に電子に対するポテンシャルバリアが形成されないようにすることができる。
【００２４】
図５Ｂは、本発明の第２の実施の形態を示す断面図である。
【００２５】
図５Ｂに示すように、半導体基板１０８の表面領域内にはソース・ドレイン領域１０５、１０６が形成されており、ソース・ドレイン領域１０５、１０６間の半導体基板上には、電荷蓄積層を含まないワードゲート絶縁膜１０３を介してワードゲート電極１０１が、また電荷蓄積層を含むトラップ絶縁膜１０４を介してコントロールゲート１０２が形成されている。そして、ワードゲート電極１０１とコントロールゲート１０２との間はトラップ絶縁膜１０４により絶縁されている。本実施の形態では、図５Ａされる第１の実施の形態とは逆に、ワードゲート電極１０１底部の高さがコントロールゲート１０２底部の高さより高くなされている。そして、その高低差は、ワードゲート絶縁膜１０３の膜厚より大きくなされる。
【００２６】
換言すれば、ワードゲート電極１０１底部下に形成されるチャネル層の高さがコントロールゲート１０２底部下に形成されるチャネル層の高さより高くなされ、その高低差は、トラップ絶縁膜１０４の膜厚より大きくなされる。そのようにすることにより、半導体基板表面の段差の側面にコントロールゲート１０２の側面より電界が印加されるようになり、チャネル領域に電子に対するポテンシャルバリアが形成されないようにすることができる。
【００２７】
読み出し電流の大小は、電子の感じるポテンシャルに依存する。電子の感じるポテンシャルは、主に各絶縁膜の物理膜厚および誘電率により決まるため、隣接する絶縁膜の境界ではポテンシャルに不連続な領域が生じるおそれがある。ポテンシャルの不連続な領域はキャリアのスムーズな流れを妨げ、読み出し電流の低下を招くため、本願発明の効果を十分に享受するためには、隣接する絶縁膜の物理膜厚および誘電率は、ポテンシャルの不連続による読み出し電流の低下を招かないように決める必要がある。後述される実施例においても、この条件を満足しうる物理膜厚および誘電率を決定した。
【００２８】
第１、第２の実施の形態のメモリセルにおける読み出し時のゲート電極からチャネル領域への電界の印加状態を図６Ａ、図６Ｂに示す。
【００２９】
図６Ａに示されるように、第１の実施の形態のメモリセルにおいては、コントロールゲート１０２の底部よりチャネル領域に向けて垂直方向に電界が印加される。一方、ワードゲート電極１０１の底部からはチャネル領域に向けて垂直方向に電界が印加されると共に、ワードゲート電極１０１の側面より水平方向に電界が印加される。その結果、点線丸にて示す領域Ａ付近においては、二つのゲート電極からの電界が印加されることになり、関連技術で二つのゲート電極の境界付近で生じていたポテンシャルバリアの形成は防止され、蓄積電荷消去状態のメモリセルについては大きな読み出し電流を得ることができる。
【００３０】
同様に、第２の実施の形態のメモリセルについても、図６Ｂに示されるように、領域Ａ付近においては、二つのゲート電極からの電界が印加されることになり、ポテンシャルバリアの形成は防止され、蓄積電荷消去状態のメモリセルについては大きな読み出し電流を得ることができる。
【００３１】
しかし、本発明の第１の実施の形態のメモリセル構造においては、ワードゲート電極１０１とワードゲート絶縁膜１０３のコントロールゲート寄りの底部の角部が直角に形成されている場合には、角部においてゲート電極１０１からチャネル領域までの距離がワードゲート絶縁膜１０３の膜厚の√２倍となってしまい、ここでのゲート電極からの電界が弱くなってしまう。つまり、弱いながらも新たにポテンシャルバリアが生じてしまう。これを軽減するには角部を面取りするか角部を丸めて、ゲート電極−チャネル領域間の距離がワードゲート絶縁膜１０３の膜厚の√２倍以下となるようにすることが望ましい。ポテンシャルバリアを低減するもう一つの方法は、ソース・ドレイン領域１０５の先端部をコントロールゲート１０２寄りに引き延ばすことである。
【００３２】
図６Ｃに示されるように、ワードゲート絶縁膜１０３が上方に向って曲がり始める位置以上にソース・ドレイン領域１０５を引き延ばせばポテンシャルバリアを低減することができる。つまり、ソース・ドレイン領域１０５の先端部の半導体基板表面とワードゲート電極１０１までの最短距離がワードゲート絶縁膜１０３の膜厚以上となる位置まで引き延ばすことである。ソース・ドレイン領域１０５の先端部を更にコントロールゲート１０２直下まで引き延ばせば、例えワードゲート絶縁膜１０３やワードゲート電極１０１のコーナ部が丸められていなくてもポテンシャルバリアをほぼ解消することができる。
【００３３】
同様に、図５Ｂに示される第２の実施の形態のメモリセルにおいては、コントロールゲート１０２とトラップ絶縁膜１０４のチャネル領域に臨む角部を面取りしたり丸めたりすることにより、角部に接するチャネル領域でのポテンシャルバリアを低めることができる。あるいは、ソース・ドレイン領域１０６の先端部を、トラップ絶縁膜１０４が上方に向って曲がり始める位置以上にワードゲート電極１０１寄りに引き延ばすことにより、ポテンシャルバリアの影響を低減することができる。
【００３４】
若しくは、図６Ｄに示されるように、ソース・ドレイン領域１０６の先端部をワードゲート電極１０１直下の位置にまで引き延ばすことにより、ポテンシャルバリアの影響を低減することができる。この場合、図６Ｄに示されるように、トラップ絶縁膜１０４やコントロールゲート１０２のコーナ部を丸めなくてもよい。しかし、このように、ソース・ドレイン領域５、６をコントロールゲート１０２またはワードゲート電極１０１直下まで引き延ばした場合には、ソース・ドレイン領域５、６間のリーク電流が増大してしまう恐れがあるため、少なくともソース・ドレイン領域５、６間の不純物濃度をコントロールゲート１０２直下若しくはワードゲート電極１０１直下のチャネル形成領域の不純物濃度よりも高くしておくことが望ましい。
【００３５】
本発明のメモリセルにおいて、関連技術のメモリセルにおいて生じていたポテンシャルバリアを、チャネル層に高低差を設けることにより、解消しているが、一方で、このセル構造は、チャネル電流が水平方向のみならず垂直方向にも流れることになり、チャネルが立体的に形成されるため、実質的にチャネル長が長くなりゲート電極長微細化によって深刻化してきているパンチスルー発生の可能性を軽減することができる。したがって、パンチスルー電流によって低下する読み出し電流のオン／オフ比を大きく維持することができる。パンチスルー防止効果については、基板表面の段差を大きくするほどより大きくなる。
【００３６】
本発明の実施の形態として示したセル構造は、二つのゲート電極を有するいわゆるスプリットゲート型と呼ばれるものであるが、ワードゲート電極の両脇にコントロールゲートが形成された３ゲート電極構造（TwinMONOS）のものでもよく、本発明のメモリセルにおいてはゲート電極の数は特に限定されない。本発明のメモリセルにおいて肝要な点は、隣接する電荷トラップを含まないゲート絶縁膜を介して形成されたゲート電極下の基板表面と電荷トラップを含むゲート絶縁膜を介して形成されたゲート電極下の基板表面との間に段差があることである。
【００３７】
電荷トラップを含まないワードゲート絶縁膜１０３には、シリコン酸化膜またはシリコン酸窒化膜若しくはそれらの積層膜が用いられる。トラップ絶縁膜１０４は、代表的には、電荷トラップを含まない絶縁膜/電荷トラップを含む絶縁膜/電荷トラップを含まない絶縁膜、の３層膜であり、O/N/Oと表記される、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜が用いられるが、これに限定されない。例えば、O/N/Oのシリコン窒化膜に代えて、酸窒化シリコン、アルミナ、アルミニウムシリケート、酸化ハフニウム、ハフニウムシリケート、の内のいずれかの膜を用いてもよい。また、トラップ絶縁膜１０４として単層のシリコン酸化膜の中間部に電荷トラップとなる金属やナノクリスタルシリコン等を局在させたものであってもよい。
【００３８】
トラップ絶縁膜１０４に接して垂直方向のチャネルが、形成される第２の実施の形態においては、基板の垂直な面に(１００)面もしくは(３１１)面またはそれらと結晶学的に等価な面が現れるようにするのがよい。このようにすることにより、トラップ絶縁膜からの電荷の漏洩を低減することができ、蓄積電荷の保持特性を良好に維持することができる。これはウェハの面方位によってウェハ表面に形成された酸化膜の界面準位密度が異なるためであり、界面準位密度の大小関係は(１１０)>(１１１)>>(１００)>(３１１)である。つまり、トラップ絶縁膜１０４の下層膜/基板界面の改質によって蓄積電荷の漏洩を減少させることができる。
【００３９】
本発明のメモリセルに対する読み出しは、ワードゲート電極１０１とコントロールゲート１０２に正の電圧を印加すると共に、ワードゲート電極１０１寄りのソース・ドレイン領域１０５に正の電圧を印加してドレインとして動作させ、コントロールゲート１０２寄りのソース・ドレイン領域１０６に接地電圧を印加してソースとして動作させて行う。このとき、トラップ絶縁膜１０４に電子が蓄積している場合、ソース−ドレイン間に電子電流が流れにくくなる。電子が蓄積していない場合、ソース−ドレイン間にチャネルが形成されて大きな電子電流が流れる。よって、ある所定の印加電圧における電子電流値を読み取ることでトラップ絶縁膜１０４に対する書き込み状態を検出することができる。
【００４０】
書き込みは、ソース・ドレイン領域１０６、コントロールゲート１０２、ワードゲート電極１０１に正電圧を印加することでコントロールゲート１０２下部にチャネルホットエレクトロンを発生させ、トラップ絶縁膜１０４に電子を注入することで行う。
【００４１】
消去は、ソース・ドレイン領域１０６に正電圧、コントロールゲート１０２に負電圧を印加し、発生したホットホールをトラップ絶縁膜１０４に注入することによって行なう。逆に、ソース・ドレイン領域１０６または基板に電子を引き抜くことによって消去を行なうこともできる。
【００４２】
（実施例１）
図７は、本発明の実施例１の半導体記憶装置の平面図である。これはTwinMONOS型記憶装置に係るものである。
【００４３】
図７に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２１、２２が横切っている。そして、ワードゲート電極１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在しており、コントロールゲート２１、２２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在している。
【００４４】
図８Ａ及び図８Ｂは、それぞれ、図７のＩ−Ｉ’線およびII−II’線に沿って切断された本実施例の記憶装置の断面図である。
【００４５】
本実施例の記憶装置では、素子分離領域７を備えたｐ導電型のシリコン基板８上にチャネル形成領域を挟んでｎ導電型のソース・ドレイン領域５、６が形成されており、ソース・ドレイン領域５、６間のチャネル形成領域上にワードゲート絶縁膜３を介してワードゲート電極１が形成されている。そして、ワードゲート電極１の一方の側部にトラップ絶縁膜４を介して、かつ、シリコン基板８上にトラップ絶縁膜４を介してコントロールゲート２１が形成され、またワードゲート電極１の他方の側部にトラップ絶縁膜４を介して、かつ、シリコン基板８上にトラップ絶縁膜４を介してコントロールゲート２２が形成されている。ここで、ワードゲート電極１とコントロールゲート２１およびコントロールゲート２２との底部の高さが異なるようすることが本発明の記憶装置の特徴である。ここでは、ワードゲート電極１の底部がコントロールゲート２１およびコントロールゲート２２の底部の高さよりも高くなされており、そして電極底部の高低差はワードゲート絶縁膜３の物理膜厚よりも大きくなされている。
【００４６】
さらに付け加えれば、ソース・ドレイン領域５、６の高さは製造上等しい方が望ましい。ソース・ドレイン領域に配線層からのコンタクトホールを形成するためのエッチングを行う際、ソース・ドレイン領域の高さが異なると、高さの高い方が先にエッチングが終了し、高さの低い方に比べてオーバーエッチングダメージが大きくなってしまうからである。
【００４７】
トラップ絶縁膜４は、本実施例では、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層構造とした。また、ワードゲート絶縁膜３は、酸化シリコンにより形成した。
【００４８】
以下、本発明の実施例１の製造方法を簡単に説明する。図９Ａ〜９Ｇは、図７のＩ―Ｉ’線に沿って切断された断面での実施例１の製造方法を工程順に示す断面図である。
【００４９】
まず、図９Ａに示すように、（１００）面を主面とするシリコン基板８上に、熱酸化によりシリコン酸化膜からなるワードゲート絶縁膜３を形成し、リンドープポリシリコンを堆積してワードゲート電極材料層１ａを形成した。
【００５０】
次に、図９Ｂに示すようにパターニングされたレジストマスク９を形成し、ドライエッチングを行うことでワードゲート電極材料層１ａをワードゲート電極１に加工した。さらに、露出したワードゲート絶縁膜３を除去することでシリコン基板８の表面を露出させた。
【００５１】
次に、図９Ｃに示すようにレジストマスク９をマスクにして追加ドライエッチングを行い、シリコン基板８を掘り下げ、（０１０）面を露出させた。シリコン基板８の掘り下げ量はワードゲート絶縁膜３の膜厚および後で形成するトラップ絶縁膜の膜厚以上にした。追加ドライエッチング後、レジストマスク９はウェット除去した。
【００５２】
次に、図９Ｄに示すように、基板全面を酸化することでトラップ絶縁膜の下地酸化膜を形成しその上にCVD（Chemical Vapor Deposition）法を用いて電荷蓄積層となるシリコン窒化膜を堆積し、さらにシリコン窒化膜の表面を酸化することでシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造からなるトラップ絶縁膜４を形成した。なお、酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましく、ここではISSG（In Situ Steam Generation）酸化を用いた。
【００５３】
次に、図９Ｅに示すように、リンドープポリシリコンを全面に堆積し、ドライプロセスでエッチバックを行うことでコントロールゲート２１、２２を形成した。
【００５４】
続いて、図９Ｆに示すように、トラップ絶縁膜４の露出部分をドライエッチングで除去した。
【００５５】
最後に、図９Ｇに示すように、イオン注入を行うことでソース・ドレイン領域５、６を形成した。その後、層間絶縁膜の堆積、コンタクトホールの開設を含む配線工程を行う。
【００５６】
（実施例２）
図１０は、本発明の実施例２の半導体記憶装置の平面図である。本実施例は、TwinMONOS型記憶装置に係る他の実施例である。
【００５７】
図１０に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２１、２２が横切っている。そして、ワードゲート電極１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在し、コントロールゲート２１、２２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在している。
【００５８】
図１１Ａ及び図１１Ｂは、それぞれ図１０のＩ−Ｉ’線およびII−II’線に沿って切断された断面図である。
【００５９】
本実施例の半導体記憶装置では、図１１Ａ及び図１１Ｂに示されるように、素子分離領域７を備えたｐ導電型のシリコン基板８上にチャネル形成領域を挟んでｎ導電型の不純物散層であるソース・ドレイン領域５、６が形成され、チャネル形成領域上に電荷蓄積層を含まないワードゲート絶縁膜３を介してワードゲート電極１が形成され、ワードゲート電極１の一方の側部側にはワードゲート絶縁膜３を介し、かつ、チャネル形成領域上にトラップ絶縁膜４を介してコントロールゲート２１が形成され、ワードゲート電極１の他方の側部側にはワードゲート絶縁膜３を介し、かつ、チャネル形成領域上に電荷蓄積層を含むトラップ絶縁膜４を介してコントロールゲート２２が形成されている。本実施例では、コントロールゲート２１およびコントロールゲート２２の底部の高さがワードゲート電極の底部の高さよりも高くなされており、ワードゲート１／コントロールゲート２１、２２の境界付近で電極からチャネルにかかる電界が最大となるようにするため、高低差はトラップ絶縁膜４の物理膜厚よりも大きくなされている。
【００６０】
さらに付け加えれば、ソース・ドレイン領域の高さは製造上等しい方が望ましい。層間絶縁膜にソース・ドレイン領域へのコンタクトホールを形成するためのエッチングを行う際、ソース・ドレイン領域の高さが異なると、高さの高い方が先にエッチングが終了し、高さの低い方に比べてオーバーエッチングダメージが大きくなってしまうからである。
【００６１】
トラップ絶縁膜４は、本実施例では、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層構造とした。また、ワードゲート絶縁膜３にはシリコン酸化膜を用いた。
【００６２】
以下、本発明の実施例２の製造方法を簡単に説明する。図１２Ａ〜１２Ｈは、図１０のＩ―Ｉ’線に沿って切断された断面での実施例２の製造方法を工程順に示す断面図である。
【００６３】
まず、図１２Ａに示すようにシリコン基板８全面を酸化することでトラップ絶縁膜の下地酸化膜を形成しその上にCVD（Chemical Vapor Deposition）法を用いて電荷蓄積層となるシリコン窒化膜を堆積し、さらにシリコン窒化膜の表面を酸化することでシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造からなるトラップ絶縁膜４を形成した。なお、酸化にはISSG（In Situ Steam Generation）酸化を用いた。その後、リンドープポリシリコンを成膜してコントロールゲート材料層２ａを形成した。
【００６４】
次に、図１２Ｂに示すように、対を成すパターニングされたハードマスク１０を形成し、これをマスクにコントロールゲート材料層２ａにドライエッチングを行うことによりコントロールゲート２１、２２を形成した。さらに、トラップ絶縁膜をドライエッチング除去し、シリコン基板８の表面を露出させた。
【００６５】
次に、図１２Ｃに示すようにコントロールゲート２１、２２の外側を少なくとも覆い、かつ、コントロールゲート２１、２２に乗り上げるようにパターニングされたレジストマスク９を形成した。
【００６６】
次に、図１２Ｄに示すように、レジストマスク９およびハードマスク１０をエッチング阻止層として用いてドライエッチングを行い、シリコン基板８を掘り下げた。シリコン基板８の主面からの掘り下げ量はトラップ絶縁膜４の膜厚および後で形成するワードゲート絶縁膜の膜厚以上にした。ドライエッチング後、レジストマスク９およびハードマスク１０はウェット除去した。
【００６７】
次に、図１２Ｅに示すように、表面を酸化してワードゲート絶縁膜３を形成した。なお、酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましく、ここではISSG酸化を用いた。
【００６８】
次に、図１２Ｆに示すように、リンドープポリシリコンを全面に堆積して、ワードゲート材料層１ａを形成した。
【００６９】
続いて、図１２Ｇに示すように、パターニングされたレジストマスク１１をエッチング阻止層としてドライエッチングを行い、対をなすコントロールゲート２１、２２に乗り上げ、かつシリコン基板８の溝部全体を覆うようにワードゲート電極１を形成し、次いで露出したワードゲート絶縁膜３をドライエッチングで除去した。
【００７０】
最後に、図１２Ｈに示すように、イオン注入を行うことでソース・ドレイン領域５、６を形成した。その後、層間絶縁膜の堆積、コンタクトホールの開設を含む配線工程を行う。
【００７１】
（実施例３）
図１３は、本発明の実施例３の半導体記憶装置の平面図である。図１３に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２が横切っている。そして、ワードゲート電極１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在し、コントロールゲート２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在して、いわゆるスプリットゲート型の半導体記憶装置が構成されている。
【００７２】
図１４Ａ及び図１４Ｂは、それぞれ、図１３のＩ−Ｉ’線およびII−II’線に沿って切断された断面図である。
【００７３】
実施例３では、シリコン基板８上に素子分離領域７により活性領域が画定されおり、その活性領域にｎ導電型の不純物拡散層であるソース・ドレイン領域５、６が形成され、ソース・ドレイン領域５、６間に挟まれた領域がｐ導電型のチャネル形成領域になされている。このチャネル形成領域上のソース・ドレイン領域６寄りにトラップ絶縁膜４を介してコントロールゲート２が形成されており、コントロールゲート２の片側にはコントロールゲート２にセルフアラインされてシリコン基板８に段差部が形成されている。そして、シリコン基板段差部の側面および底面上にワードゲート絶縁膜３を介してワードゲート電極１が、ワードゲート絶縁膜３を介してコントロールゲート２に乗り上げるように形成されている。ここで、コントロールゲート２の底部の高さがワードゲート電極１の底部の高さよりも高いことが本発明の半導体記憶装置の特徴である。この高低差はトラップ絶縁膜４の物理膜厚よりも大きくなされている。
【００７４】
トラップ絶縁膜４は、本実施例では、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層構造とした。また、ワードゲート絶縁膜３にはシリコン酸化膜を用いた。
【００７５】
以下、本発明の実施例３の製造方法を簡単に説明する。図１５Ａ〜１５Ｈは、図１３のＩ―Ｉ’線に沿って切断された断面での実施例３の製造方法を工程順に示す断面図である。
【００７６】
まず、図１５Ａに示すようにシリコン基板８全面を酸化することでトラップ絶縁膜の下地酸化膜を形成しその上にCVD（Chemical Vapor Deposition）法を用いて電荷蓄積層となるシリコン窒化膜を堆積し、さらにシリコン窒化膜の表面を酸化することでシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造からなるトラップ絶縁膜４を形成した。なお、酸化にはISSG（In Situ Steam Generation）酸化を用いた。さらに、トラップ絶縁膜４上にコントロールゲート材料であるリンドープポリシリコンを堆積してコントロールゲート材料層２ａを形成した。
【００７７】
次に、図１５Ｂに示すように、コントロールゲート形状にパターニングされたハードマスク１０を形成し、コントロールゲート材料層２ａをドライエッチングすることによりコントロールゲート２を形成した。さらに、トラップ絶縁膜４をドライエッチングすることでシリコン基板８の表面を露出させた。
【００７８】
次に、図１５Ｃに示すように、コントロールゲート２の一方を覆いかつコントロールゲート２に乗り上げるようにパターニングされたレジストマスク９を形成し、パターニングされたレジストマスク９およびハードマスク１０をエッチング阻止層として用いてドライエッチングすることでコントロールゲート２の片側のみシリコン基板８をエッチングして溝部を形成した。溝部形成後、レジストマスク９およびハードマスク１０はウエット法により除去した。
【００７９】
次に、図１５Ｄに示すように、表面を酸化してワードゲート絶縁膜３を形成した。なお、酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましく、ここではISSG酸化を用いた。
【００８０】
次に、図１５Ｅに示すように、リンドープポリシリコンを全面に堆積してワードゲート電極材料層１ａを形成した。
【００８１】
続いて、図１５Ｆに示すように、半導体基板の溝部とコントロールゲート２の一部に重なるようにパターニングされたレジストマスク１１を形成した。
【００８２】
次に、図１５Ｇに示すように、レジストマスク１１を用いてドライエッチングを行うことでワードゲート電極１を形成すると共に、露出したワードゲート絶縁膜３を除去し、その後レジストマスク１１をウエット除去した。
【００８３】
最後に、図１５Ｈに示すように、イオン注入を行うことでソース・ドレイン領域５、６を形成した。その後、層間絶縁膜の堆積、コンタクトホールの開設を含む配線工程を行う。
【００８４】
（実施例４）
図１６は、本発明の実施例４の半導体記憶装置の平面図である。図１６に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２が横切っている。そして、ワードゲート電極１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在し、コントロールゲート２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在している。
【００８５】
図１７は、図１２のＩ−Ｉ’線に沿って切断された断面図である。実施例４では、シリコン基板８上の素子分離領域７により画定された活性領域にソース・ドレイン領域５、６が形成され、ソース・ドレイン領域５、６間に挟まれた領域はチャネル形成領域になされている。このチャネル形成領域上のソース・ドレイン領域６寄りにトラップ絶縁膜４を介してコントロールゲート２が形成されており、二つのコントロールゲート２間にはシリコン基板８に溝部が形成されている。そして、シリコン基板溝部の側面および底面の一部上にワードゲート絶縁膜３を介してワードゲート電極１がコントロールゲート２に乗り上げるように形成されている。ワードゲート電極１とコントロールゲート２との間は、ワードゲート絶縁膜３により絶縁されている。
【００８６】
なお、実施例４は、図１３および図１４に示した実施例３のメモリ素子を、チャネル長方向と垂直な面Ｓ（図１６参照）に対して対称になるように配置したものである。このように配置することで、図１３に示すように溝部と半導体基板主面に形成されたソース・ドレイン領域５、６を隣接するメモリセル間で共通にすることができるため、メモリ面積の縮小化が可能となる。また、実施例４の製造方法は、図１５に示される実施例３の製造方法と同様であるのでその説明は省略する。
【００８７】
（実施例５）
図１８は、本発明の実施例５の半導体記憶装置の平面図である。図１８に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２が横切っている。そしてワードゲート１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在し、コントロールゲート２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在して、いわゆるスプリットゲート型の半導体記憶装置が構成されている。
【００８８】
図１９Ａ及び図１９Ｂは、それぞれ図１８のＩ−Ｉ’線およびII−II’線に沿って切断された断面図である。実施例５では、シリコン基板８上に素子分離領域７により活性領域が画定されおり、その活性領域にｎ導電型の不純物拡散層であるソース・ドレイン領域５、６が形成され、ソース・ドレイン領域５、６間に挟まれた領域がｐ導電型のチャネル形成領域になされている。
【００８９】
このチャネル形成領域上のソース・ドレイン領域６寄りにワードゲート絶縁膜３を介してワードゲート電極１が形成されており、ワードゲート電極１の片側にはワードゲート電極１にセルフアラインされてシリコン基板８に段差部が形成されている。そして、シリコン基板段差部の側面および底面上にトラップ絶縁膜４を介してコントロールゲート２がワードゲート電極１に乗り上げるように形成されている。ワードゲート電極１とコントロールゲート２との間は、トラップ絶縁膜４により絶縁されている。本実施例では、コントロールゲート２の底部の高さがワードゲート電極の底部の高さよりも低くなされている。そして、ワードゲート１／コントロールゲート２の境界付近で電極からチャネルにかかる電界が最大となるようにするため、電極底部間の高低差は、ワードゲート絶縁膜３の物理膜厚よりも大きくなされている。
【００９０】
本実施例では、トラップ絶縁膜４は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層構造とした。また、ワードゲート絶縁膜３にはシリコン酸化膜を用いた。なお、実施例５の製造方法は、後述の図２２に示される実施例６の製造方法と同様であるのでその説明は省略する。
【００９１】
（実施例６）
図２０は、本発明の実施例６の半導体記憶装置の平面図である。図２０に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域７が配置されてソース・ドレイン領域５、６およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極１およびコントロールゲート２が横切っている。そして、ワードゲート１と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜３が介在し、コントロールゲート２と活性領域の間に電荷蓄積層を含むトラップ絶縁膜４が介在している。
【００９２】
図２１は、図２０のＩ−Ｉ’線に沿って切断された断面図である。実施例６では、シリコン基板８上に素子分離領域により活性領域が画定されおり、その活性領域にｎ導電型の不純物拡散層であるソース・ドレイン領域５、６が形成され、ソース・ドレイン領域５、６間に挟まれた領域がｐ導電型のチャネル形成領域になされている。このチャネル形成領域上のソース・ドレイン領域６寄りにワードゲート絶縁膜３を介してワードゲート電極１が形成されており、二つのワードゲート電極１間にはシリコン基板８に溝部が形成されている。そして、シリコン基板溝部の側面および底面の一部上にトラップ絶縁膜４を介してコントロールゲート２がワードゲート電極１に乗り上げるように形成されている。ワードゲート電極１とコントロールゲート２との間はトラップ絶縁膜４により絶縁されている。
【００９３】
なお、実施例６は、図１８および図１９に示した実施例５のメモリ素子を、チャネル長方向と垂直な面Ｓ（図２０参照）に対して対称になるように配置したものである。このように配置することで、図２０、図２１に示すように溝部と半導体基板主面に形成されたソース・ドレイン領域５、６を隣接するメモリセル間で共通にすることができるため、メモリ面積の縮小化が可能となる。
【００９４】
以下、本発明の実施例６の製造方法を簡単に説明する。図２２Ａ〜２２Ｇは、図２０のＩ―Ｉ’線に沿って切断された断面での実施例６の製造方法を工程順に示す断面図である。
【００９５】
まず、図２２Ａに示すように、シリコン基板８上に、熱酸化法によりシリコン酸化膜からなるワードゲート絶縁膜３を形成し、その上にリンドープポリシリコンを堆積してワードゲート電極材料層１ａを形成した。
【００９６】
さらに、図２２Ｂに示すようにパターニングされたレジストマスク９を形成し、ドライエッチングを行うことでワードゲート電極材料層１ａをパターニングし、露出したワードゲート絶縁膜３を除去することでシリコン基板８を露出させ、レジストマスク９をマスクにして追加ドライエッチングを行い、シリコン基板８を掘り下げ、基板に溝部を形成した。シリコン基板８の掘り下げ量はワードゲート絶縁膜３の膜厚および後で形成するトラップ絶縁膜の膜厚以上にした。
【００９７】
追加ドライエッチング後、レジストマスク９はウェット除去し、続いて、図２２Ｃに示すように、パターニングされたレジストマスク１１を形成し、ドライエッチングを行うことでワードゲート電極材料層１ａをワードゲート電極１に加工した。さらに、露出したワードゲート絶縁膜３を除去することでシリコン基板８の表面を露出させた。そして、レジストマスク１１をウエット除去した。
【００９８】
次に、図２２Ｄに示すように、基板全面を酸化することでトラップ絶縁膜の下地酸化膜を形成しその上にCVD（Chemical Vapor Deposition）法を用いて電荷蓄積層となるシリコン窒化膜を堆積し、さらにシリコン窒化膜の表面を酸化することでシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造からなるトラップ絶縁膜４を形成した。なお、酸化には酸化レートの面方位依存性が少ないISSG（In Situ Steam Generation）酸化を用いた。
【００９９】
次に、図２２Ｅに示すように、リンドープポリシリコンを全面に堆積し、コントロールゲート材料層２ａを形成した。続いて、図２２Ｆに示すように、パターニングされたレジストマスク１２を形成し、ドライエッチングを行うことでコントロールゲート材料層２ａをコントロールゲート２に加工した。さらに、露出したトラップ絶縁膜４を除去することでシリコン基板８を露出させた。
【０１００】
最後に、図２２Ｇに示すようにイオン注入を行うことでソース・ドレイン領域５、６を形成した。その後、層間絶縁膜の堆積、コンタクトホールの開設を含む配線工程を行う。
【０１０１】
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
【産業上の利用可能性】
【０１０２】
本発明は、トラップ型と呼ばれる書き換え可能な不揮発性半導体メモリセルを含む半導体装置に適用可能である。例えば、二つのゲート電極を有するいわゆるスプリットゲート型あるいはワードゲート電極の両脇にコントロールゲートが形成された３ゲート電極構造（TwinMONOS）に適用可能である。
【０１０３】
この出願は、２００６年１１月１４日に出願された日本出願特願第２００６−３０７３７３号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
【特許請求の範囲】
【請求項１】
少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲート電極、第二のゲート電極が形成され、前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層が形成され、前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成されている半導体装置において、
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して前記第一のゲート電極が形成され、前記第二の絶縁領域を介して前記第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする半導体装置。
【請求項２】
少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲート電極と第二のゲート電極とが互いに隣接して第一の方向に延在するように形成され、前記第一、第二のゲート電極が、前記第一の方向と直交する第二の方向に並べられて複数形成され、前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層がそれぞれ前記第一の方向に列をなして複数形成され、前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成され、前記第二の方向に延在する素子分離層が前記第一の方向に並べられて複数形成されている半導体装置において、
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して第一のゲート電極が形成され、前記第二の絶縁領域を介して第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする半導体装置。
【請求項３】
前記電荷トラップを含まない前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さが、前記電荷トラップを含む前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さよりも低いことを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記電荷トラップを含まない前記絶縁領域に接する前記チャネル層の任意の点と、前記電荷トラップを含まない前記絶縁領域を前記基体上に介した前記ゲート電極との最短距離が、前記電荷トラップを含まない前記絶縁領域の物理膜厚の√２倍未満である、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記電荷トラップを含まない絶縁領域に近い側の前記拡散層のチャネル側の先端部は、その位置での半導体層表面から前記電荷トラップを含まない絶縁領域上に形成された前記ゲート電極までの最短距離が、前記電荷トラップを含まない絶縁領域の物理膜厚より大きくなる領域にまで到達していることを特徴とする、請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第一および第二のゲート電極は、前記電荷トラップを含まない前記絶縁領域と一体的に形成された絶縁膜により絶縁されていることを特徴とする、請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記電荷トラップを含む前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さが、前記電荷トラップを含まない前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さよりも低いことを特徴とする、請求項１又は２に記載の半導体装置。
【請求項８】
前記電荷トラップを含む前記絶縁領域に接する前記チャネル層の任意の点と、前記電荷トラップを含む前記絶縁領域を前記基体上に介した前記ゲート電極との最短距離が、前記電荷トラップを含む前記絶縁領域の物理膜厚の√２倍未満である、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記電荷トラップを含む絶縁領域に近い側の前記拡散層のチャネル側の先端部は、その位置での半導体層表面から前記電荷トラップを含む絶縁領域上に形成された前記ゲート電極までの最短距離が、前記電荷トラップを含む絶縁領域の物理膜厚より大きくなる領域にまで到達していることを特徴とする、請求項７又は８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第一および第二のゲート電極は、前記電荷トラップを含む前記絶縁領域と一体的に形成された絶縁膜により絶縁されていることを特徴とする、請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さの差が、前記チャネル層の高さが低い方の前記ゲート電極と前記チャネル層との間の前記絶縁領域の物理膜厚よりも大きいことを特徴とする、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
請求項１乃至１１のいずれか１項に記載の前記半導体装置において規定されるセル構造を１つのメモリ素子とし、二つの前記メモリ素子が隣接して左右対称に形成されていることを特徴とする半導体装置。
【請求項１３】
前記絶縁膜が、前記第一の拡散層の一部と前記第二の拡散層の一部にも形成されていることを特徴とする、請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記電荷トラップを含む絶縁領域は、チャネル領域側から第一、第二、第三の層、または第一、第二の層からなり、
前記第一の層および前記第三の層は酸化シリコンまたは酸窒化シリコンであり、
前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウム、アルミニウムシリケート、のいずれかである、ことを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記半導体層がシリコンであることを特徴とする、請求項１乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記電荷トラップを含む絶縁領域に接する前記チャネル層の少なくとも一部は、半導体層主面と垂直方向の面に形成され、その面の結晶方位は実質的に(１００)面または(３１１)面（結晶学的に等価な面を含む）であることを特徴とする、請求項１乃至１５のいずれか１項に記載の半導体装置。
【請求項１】
少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲート電極、第二のゲート電極が形成され、前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層が形成され、前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成されている半導体装置において、
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して前記第一のゲート電極が形成され、前記第二の絶縁領域を介して前記第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする半導体装置。
【請求項２】
少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲート電極と第二のゲート電極とが互いに隣接して第一の方向に延在するように形成され、前記第一、第二のゲート電極が、前記第一の方向と直交する第二の方向に並べられて複数形成され、前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層がそれぞれ前記第一の方向に列をなして複数形成され、前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成され、前記第二の方向に延在する素子分離層が前記第一の方向に並べられて複数形成されている半導体装置において、
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して第一のゲート電極が形成され、前記第二の絶縁領域を介して第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする半導体装置。
【請求項３】
前記電荷トラップを含まない前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さが、前記電荷トラップを含む前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さよりも低いことを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記電荷トラップを含まない前記絶縁領域に接する前記チャネル層の任意の点と、前記電荷トラップを含まない前記絶縁領域を前記基体上に介した前記ゲート電極との最短距離が、前記電荷トラップを含まない前記絶縁領域の物理膜厚の√２倍未満である、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記電荷トラップを含まない絶縁領域に近い側の前記拡散層のチャネル側の先端部は、その位置での半導体層表面から前記電荷トラップを含まない絶縁領域上に形成された前記ゲート電極までの最短距離が、前記電荷トラップを含まない絶縁領域の物理膜厚より大きくなる領域にまで到達していることを特徴とする、請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第一および第二のゲート電極は、前記電荷トラップを含まない前記絶縁領域と一体的に形成された絶縁膜により絶縁されていることを特徴とする、請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記電荷トラップを含む前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さが、前記電荷トラップを含まない前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さよりも低いことを特徴とする、請求項１又は２に記載の半導体装置。
【請求項８】
前記電荷トラップを含む前記絶縁領域に接する前記チャネル層の任意の点と、前記電荷トラップを含む前記絶縁領域を前記基体上に介した前記ゲート電極との最短距離が、前記電荷トラップを含む前記絶縁領域の物理膜厚の√２倍未満である、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記電荷トラップを含む絶縁領域に近い側の前記拡散層のチャネル側の先端部は、その位置での半導体層表面から前記電荷トラップを含む絶縁領域上に形成された前記ゲート電極までの最短距離が、前記電荷トラップを含む絶縁領域の物理膜厚より大きくなる領域にまで到達していることを特徴とする、請求項７又は８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第一および第二のゲート電極は、前記電荷トラップを含む前記絶縁領域と一体的に形成された絶縁膜により絶縁されていることを特徴とする、請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さの差が、前記チャネル層の高さが低い方の前記ゲート電極と前記チャネル層との間の前記絶縁領域の物理膜厚よりも大きいことを特徴とする、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
請求項１乃至１１のいずれか１項に記載の前記半導体装置において規定されるセル構造を１つのメモリ素子とし、二つの前記メモリ素子が隣接して左右対称に形成されていることを特徴とする半導体装置。
【請求項１３】
前記絶縁膜が、前記第一の拡散層の一部と前記第二の拡散層の一部にも形成されていることを特徴とする、請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記電荷トラップを含む絶縁領域は、チャネル領域側から第一、第二、第三の層、または第一、第二の層からなり、
前記第一の層および前記第三の層は酸化シリコンまたは酸窒化シリコンであり、
前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウム、アルミニウムシリケート、のいずれかである、ことを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記半導体層がシリコンであることを特徴とする、請求項１乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記電荷トラップを含む絶縁領域に接する前記チャネル層の少なくとも一部は、半導体層主面と垂直方向の面に形成され、その面の結晶方位は実質的に(１００)面または(３１１)面（結晶学的に等価な面を含む）であることを特徴とする、請求項１乃至１５のいずれか１項に記載の半導体装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１２Ｆ】
【図１２Ｇ】
【図１２Ｈ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１５Ｅ】
【図１５Ｆ】
【図１５Ｇ】
【図１５Ｈ】
【図１６】
【図１７】
【図１８】
【図１９Ａ】
【図１９Ｂ】
【図２０】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２２Ｄ】
【図２２Ｅ】
【図２２Ｆ】
【図２２Ｇ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１２Ｆ】
【図１２Ｇ】
【図１２Ｈ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１５Ｅ】
【図１５Ｆ】
【図１５Ｇ】
【図１５Ｈ】
【図１６】
【図１７】
【図１８】
【図１９Ａ】
【図１９Ｂ】
【図２０】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２２Ｄ】
【図２２Ｅ】
【図２２Ｆ】
【図２２Ｇ】
【公開番号】特開２０１３−５８７９５（Ｐ２０１３−５８７９５Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１２−２５７３６７（Ｐ２０１２−２５７３６７）
【出願日】平成２４年１１月２６日（２０１２．１１．２６）
【分割の表示】特願２００８−５４４１２３（Ｐ２００８−５４４１２３）の分割
【原出願日】平成１９年１１月５日（２００７．１１．５）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２４年１１月２６日（２０１２．１１．２６）
【分割の表示】特願２００８−５４４１２３（Ｐ２００８−５４４１２３）の分割
【原出願日】平成１９年１１月５日（２００７．１１．５）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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