【課題】電荷トラップを含むゲート電極と、電荷トラップを含まないゲート電極とを有する半導体装置において、両ゲート電極下のチャネル層にポテンシャルバリアが形成されないようにする。
【解決手段】基体８上に絶縁膜を介して第一のゲート電極１、第二のゲート電極２が形成され、両ゲート電極１、２を挟んで第一の拡散層５と第二の拡散層６が形成され、両拡散層５、６の間にチャネル層が形成されている。前記絶縁膜は、第一の拡散層５から第二の拡散層６の方向に第一の絶縁領域３、第二の絶縁領域４が配設された、両絶縁領域３、４のうち第二の絶縁領域４が電荷トラップを含み、第一の絶縁領域３を介して第一のゲート電極１が、第二の絶縁領域４を介して第二のゲート電極２が形成され、両ゲート電極１、２底部下に形成されるチャネル層の高さが相互に異なり、第二の拡散層６の先端部は、第二のゲート電極２直下の領域にまで到達している。 （もっと読む）

【課題】従来の半導体記憶装置では、十分に半導体チップの面積を削減することができない問題があった。
【解決手段】本発明の半導体記憶装置は、半導体基板の平坦部に形成されたドレイン領域１３と、半導体基板に形成された凸部の上端部に形成されたソース領域１０と、ドレイン領域１３の一部と重なる領域であって、かつ、平坦部の上層に形成されるコントロールゲート１２と、コントロールゲート１２と隣り合った領域であって、平坦部、凸部の壁面及びソース領域１０の一部を覆う領域に形成されるフローティングゲート１１と、を有する。 （もっと読む）

【課題】Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。
【解決手段】Ｎ＋型ソース層４の両側にトレンチ３を形成する。トレンチ３の側壁は２つの素子分離層ＳＴＩ２の端面と平行なトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に垂直な面からなるトレンチ側壁３ａ、及びトレンチ側壁３ａと平行でないトレンチ側壁３ｂから構成される。かかる構成のトレンチ３の上部からトレンチ側壁３ａに平行で、且つＰ型ウエル層１に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ３底面からトレンチ側壁３ｂに延在するフローティングゲートＦＧ６と広い面積で対峙するＮ＋型ソース層４を形成する。 （もっと読む）

【課題】ゲート電極下で電荷蓄積層が分離した半導体装置と、容易に製造する方法を提供する。
【解決手段】半導体基板１０に設けられた２つの溝部１２と、２つの溝部１２のそれぞれの側面に設けられ、溝部１２の底面で分離された絶縁体からなる電荷蓄積層２４と、２つの溝部１２のそれぞれの底面の半導体基板１０に設けられたビットライン１４と、を具備し、半導体基板１０のうち、２つの溝部１２の一方の側面から２の溝部１２の間に設けられた凸部１３の上面を介し２つの溝部１２の他方の側面にかけてチャネル領域３０が形成される。 （もっと読む）

【課題】高速な書込み及び消去動作を比較的低電圧で行い、かつ書換え劣化を抑えることで、メモリウインドウが大きく信頼性の高いメモリ素子を、低コストで提供する。
【解決手段】メモリ素子は、絶縁基板上に設けられた半導体層と、Ｐ型の導電型を有する第１の拡散層領域及び第２の拡散層領域と、第１の拡散層領域と第２の拡散層領域との間のチャネル領域を覆い、チャネル領域より電荷を注入され得る電荷蓄積膜と、電荷蓄積膜をはさんでチャネル領域とは反対側に位置するゲート電極とを有する。 （もっと読む）

【目的】より簡単な工程で製造コストを削減し、単一メモリーセルに２ビットデータを蓄積してデバイスの集積度を向上させるとともに、不都合な第２ビット効果やパンチスルーを抑止する不揮発性メモリーとその製造方法および操作方法を提供する。
【解決手段】基板上に形成したメモリーセルを有する不揮発性メモリーの製造を提供する。基板中にトレンチが形成される。メモリーセルが第１ゲートと第２ゲートと電荷蓄積層と第１ソース／ドレイン領域と第２ソース／ドレイン領域とを有する。第１ゲートが基板のトレンチ中に配置される。第２ゲートが基板上のトレンチ一側に配置される。電荷蓄積層が第１ゲートおよび基板間ならびに第２ゲートおよび基板間に配置される。第１ソース／ドレイン領域が基板中のトレンチボトムに配置される。第２ソース／ドレイン領域が基板中の第２ゲート一側に配置される。 （もっと読む）

【課題】書き込み特性や読み込み特性に優れ、かつ製造が容易な不揮発性半導体記憶装置及びその製造方法を提供すること。
【解決手段】ほぼ平行に形成された複数のソース／ドレイン領域１１、及び、前記複数のソース／ドレイン領域１１の間に凹部１２が形成された半導体基板１と、前記半導体基板１の前記凹部１２に形成される電荷蓄積ゲート３と、前記複数のソース／ドレイン領域１１に交差し、かつ、前記蓄積ゲート３上に絶縁層を介して配置される複数の導電ゲート６と、を有する不揮発性半導体記憶装置とする。 （もっと読む）

【課題】電荷注入効率を高め、少ない電流及び低い電圧での書込みを可能にする。
【解決手段】制御電極３４は、第１導電型の半導体基板２０の一方の主表面上に絶縁膜３２を介して設けられている。一対の不純物拡散領域２４ａ、２４ｂは、半導体基板の表層領域の制御電極を挟む領域部分に形成されている。抵抗変化部２２は、半導体基板の表層領域の、制御電極の下側の領域部分と不純物拡散領域との間に形成されている。抵抗変化部は、第２導電型であり、不純物拡散領域よりも不純物濃度が低い。主電極は、半導体基板の不純物拡散領域上に設けられている。第１電荷蓄積部４０ａは、半導体基板上の、第１主電極３６ａと制御電極とによって挟まれる部分に設けられている。第２電荷蓄積部４０ｂは、半導体基板上の、第２主電極３６ｂと制御電極とによって挟まれる部分に設けられている。 （もっと読む）

半導体記憶セルは、半導体層に形成された第１トレンチの下の第１ソース／ドレイン領域（１０２）を備える。第２ソース／ドレイン領域は、半導体層の第２トレンチの下に位置する。第１トレンチ（１０８）における第１選択ゲート（１３０−１）および第２トレンチ（１０８）における第２選択ゲート（１３０−２）は、選択ゲート誘電体によってライナーを施される。電荷貯蔵スタックは選択ゲートの上に位置し、制御ゲートはスタックの上に位置する。ＤＳＥは、ポリシリコンの慎重な堆積物を含んでもよい。第１および第２の選択ゲートの上面は、第１および第２のトレンチの上面より低い。制御ゲートは、選択ゲートに対し垂直に延び、選択ゲートを横切る連続した制御ゲートであってもよい。このセルは、半導体層に対する接点を含んでもよい。制御ゲートは、第１選択ゲートの上の第１制御ゲートと、第２選択ゲートの上の第２制御ゲートとを含んでよい。
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【課題】 セクタ単位での消去を可能とした半導体記憶装置を提供する。
【解決手段】 セルアレイ２内のワード線を８本ごとに区分し、各ブロックに消去セクタＥＳ０〜ＥＳ１５を構成する。シリコン基板に所定の負電圧を印加した状態で、消去対象の消去セクタに属する８本のワード線に所定の正電圧を印加するとともに、その他の消去対象外の消去セクタに属するワード線を接地することにより、消去対象の消去セクタに属するメモリセルには消去動作を行わせ、消去対象外の消去セクタに属するメモリセルには消去動作を行わせない。これにより上記消去セクタ単位でのセクタ消去が実現される。セルアレイ２内にはメモリセルが２次元マトリクス状に配列されている。メモリセルは、１対のフローティングゲートを有し、２ビット以上のデータを書き替え自在に保持することができる。 （もっと読む）

【課題】 製造が容易であり、かつ動作の信頼性が高い半導体記憶装置を提供する。
【解決手段】 セルトランジスタ１１は、ｐ型シリコン基板、コントロールゲートＣＧ、及び電気的に孤立した一対のフローティングゲートＦＧ１，ＦＧ２からなる。シリコン基板には、コラム方向に延在した帯状の凸部１３が形成されており、ソース又はドレインとして機能する一対の帯状のｎ型拡散領域１４ａ，１４ｂが凸部１３を挟む表層に形成されている。コントロールゲートＣＧは、凸部１３及びフローティングゲートＦＧ１，ＦＧ２の上に絶縁膜を介して形成され、帯状にロウ方向に延在している。コラム方向に関するフローティングゲートＦＧ１，ＦＧ２の幅Ｗ１はコントロールゲートＣＧの幅Ｗ２より大きい。フローティングゲートＦＧ１，ＦＧ２及びコントロールゲートＣＧは、技術的課題のあるコラム方向におけるセルフアラインプロセスを用いずに簡単に形成することができる。 （もっと読む）

【課題】スプリットゲート型の不揮発性半導体記憶装置のメモリセルを確実に形成できると共に、該メモリセルをＭＯＳトランジスタと同一の半導体基板上に形成する際に、本発明のメモリセルがＭＯＳトランジスタの動作特性に影響を与えないようにする。
【解決手段】シリコンからなる半導体基板１１上に、ゲート酸化膜１２を介して多結晶シリコンからなる制御ゲート電極１３が形成されている。制御ゲート電極１３の両側面上には、膜厚がそれぞれ７ｎｍ程度のシリコン酸化膜及びシリコン窒化膜の積層体が堆積されてなり、浮遊ゲート電極１５が形成される際に制御ゲート電極１３を保護する保護絶縁膜１４が形成されている。制御ゲート電極１３の一方の側面上には、保護絶縁膜１４を介して対向し且つ制御ゲート電極１３と容量結合する浮遊ゲート電極１５が形成されている。 （もっと読む）