半導体装置およびその製造方法
【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜９ａ，９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａからなり、窒化シリコン膜１０ａを有していない。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜９ａ，９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａからなり、窒化シリコン膜１０ａを有していない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００６−４１２２７号公報（特許文献１）、特開平４−３３７６７２号公報（特許文献２）および特開２００３−２５８１２８号公報（特許文献３）には、ＭＯＮＯＳ型不揮発性メモリに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４１２２７号公報
【特許文献２】特開平４−３３７６７２号公報
【特許文献３】特開２００３−２５８１２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
スプリットゲート型の不揮発性メモリには、積層ゲート絶縁膜として、例えば、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜からなる積層構造のＯＮＯ（Oxide-Nitride-Oxide）膜が形成され、不揮発性メモリの制御ゲート電極とメモリゲート電極とは、このＯＮＯ膜を介して隣接している。近年、上記不揮発性メモリにおいては、その電気的性能を向上させること、あるいは、信頼性を確保することなどが望まれている。
【０００７】
本発明の目的は、半導体装置の電気的性能を向上できる技術を提供することにある。また、本発明のその他の目的は、半導体装置の信頼性を向上できる技術を提供することである。また、本発明のその他の目的は、半導体装置の電気的性能を向上できる技術を提供し、かつ、半導体装置の信頼性を向上できる技術を提供することである。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による半導体装置は、不揮発性メモリのメモリセルを備える半導体装置であって、半導体基板の上部に形成された第１ゲート電極と、前記半導体基板の上部に形成されて前記第１ゲート電極と隣り合う第２ゲート電極と、前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された絶縁膜とを有している。前記絶縁膜のうち、前記第２ゲート電極の下面と前記半導体基板の上面との間の第１の部分は、第１酸化シリコン膜と第２酸化シリコン膜と前記第１および第２酸化シリコン膜に挟まれた第１窒化シリコン膜とを有し、前記第１窒化シリコン膜は、前記メモリセルの電荷蓄積部として機能する。前記絶縁膜のうち、前記第１ゲート電極の側面と前記第２ゲート電極の側面との間の第２の部分は、酸化シリコンからなり、前記第１窒化シリコン膜を有していない。
【００１１】
また、代表的な実施の形態による半導体装置の製造方法は、不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板の主面上に第１ゲート絶縁膜を介して前記メモリセルを構成する第１ゲート電極を形成する工程、（ｃ）前記半導体基板の主面と前記第１ゲート電極の側面上に、酸化シリコン膜を形成する工程を有している。更に、（ｄ）前記酸化シリコン膜上に、前記第１ゲート電極と前記酸化シリコン膜を介して隣り合い、前記メモリセルを構成する第２ゲート電極を形成する工程、（ｅ）前記第２ゲート電極で覆われていない部分の前記酸化シリコン膜を除去する工程を有している。更に、（ｆ）前記（ｅ）工程後、前記酸化シリコン膜のうち、前記第２ゲート電極の下面と前記半導体基板との間の部分の前記酸化シリコン膜の少なくとも一部を除去して空洞を形成する工程、（ｇ）前記空洞で露出する前記半導体基板の表面上に第１酸化シリコン膜を、前記空洞で露出する前記第２ゲート電極の下面に第２酸化シリコン膜を形成する工程を有している。更に、（ｈ）前記半導体基板の表面上の前記第１酸化シリコン膜と前記第２ゲート電極の下面上の前記第２酸化シリコン膜との間に、窒化シリコン膜を形成する工程を有している。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
代表的な実施の形態によれば、半導体装置の電気的性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。また、電気的性能を向上させることができ、かつ、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】図１の一部を拡大した部分拡大断面図である。
【図３】メモリセルの等価回路図である。
【図４】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図７】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８の部分拡大断面図である。
【図２０】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１の部分拡大断面図である。
【図２３】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４の部分拡大断面図である。
【図２６】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８の部分拡大断面図である。
【図３０】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０の部分拡大断面図である。
【図３２】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２の部分拡大断面図である。
【図３４】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】比較例の半導体装置の要部断面図である。
【図４１】本発明の一実施の形態である半導体装置の説明図である。
【図４２】窒化シリコン膜の形成領域を説明するための説明図である。
【図４３】窒化シリコン膜の形成領域を説明するための説明図である。
【図４４】窒化シリコン膜の形成領域を説明するための説明図である。
【図４５】窒化シリコン膜の形成領域を説明するための説明図である。
【図４６】窒化シリコン膜の形成領域を説明するための説明図である。
【図４７】本発明の他の実施の形態である半導体装置の要部断面図である。
【図４８】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４９】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
（実施の形態１）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１９】
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
【００２０】
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部が拡大して示してある。図３は、メモリセルＭＣの等価回路図である。なお、図２は、理解を簡単にするために、図１の構造のうち、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜３，５および側壁絶縁膜ＳＷ１，ＳＷ２と、それらの直下の基板領域（ｐ型ウエルＰＷ１を構成する半導体基板１の一部）のみが図示されている。図２において、ｎ＋型半導体領域１２ａ，１２ｂ上の金属シリサイド層１３は図示を省略している。
【００２１】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域（後述の素子分離領域２に対応するが、ここでは図示されていない）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷ１が形成されている。メモリセル領域のｐ型ウエルＰＷ１には、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセル領域には複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
【００２２】
図１〜図３に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２３】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
【００２４】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００２５】
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜５とを有している。
【００２６】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３，５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
【００２７】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【００２８】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【００２９】
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
【００３０】
絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって形成されている（延在している）が、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域とで、絶縁膜５の構成（構造）が異なっている。
【００３１】
すなわち、絶縁膜５のうち、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する部分は、酸化シリコン膜（酸化シリコン層）９ａと、酸化シリコン膜（酸化シリコン層）９ｂと、酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜（窒化シリコン層、電荷蓄積層）１０ａとを有している。絶縁膜５のうち、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する部分は、酸化シリコンからなり、具体的には、酸化シリコン膜（酸化シリコン層）６ａからなる。窒化シリコン膜１０ａは、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の少なくとも一部の領域に延在している（延在方向は半導体基板１の主面に略平行な方向である）が、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には窒化シリコン膜１０ａは形成されていない。つまり、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する部分の絶縁膜５は、窒化シリコン膜１０ａを有しておらず、酸化シリコン膜６ａによって形成されている。酸化シリコン膜６ａは、内部に窒化シリコン膜を有していない酸化シリコン膜である。
【００３２】
メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する部分の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能し、この部分の絶縁膜５は、酸化シリコン膜６ａにより構成されている。一方、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する部分の絶縁膜５は、メモリトランジスタのゲート絶縁膜として機能し、この部分の絶縁膜５は、酸化シリコン膜９ａと酸化シリコン膜９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。
【００３３】
窒化シリコン膜１０ａは、酸化シリコン膜９ｂと酸化シリコン膜９ａとにより上下に挟まれており、窒化シリコン膜１０ａ上には、窒化シリコン膜１０ａに接して酸化シリコン膜９ｂが存在し、窒化シリコン膜１０ａの下には、窒化シリコン膜１０ａに接して酸化シリコン膜９ａが存在している。このため、窒化シリコン膜１０ａが延在している領域では、絶縁膜５は、酸化シリコン膜９ａと、酸化シリコン膜９ａ上の窒化シリコン膜１０ａと、窒化シリコン膜１０ａ上の酸化シリコン膜９ｂとの積層構造を有している。酸化シリコン膜９ｂの上面はメモリゲート電極ＭＧと接し、酸化シリコン膜９ａの下面は、半導体基板１（ｐ型ウエルＰＷ１）に接している。一方、窒化シリコン膜１０ａが延在していない領域では、絶縁膜５は、酸化シリコン膜６ａ（すなわち内部に窒化シリコン膜を有していない酸化シリコン膜）で構成されている。
【００３４】
このように、絶縁膜５は、酸化シリコン膜９ａ，９ｂで窒化シリコン膜１０ａを挟んだ積層構造を有している領域（換言すれば内部に窒化シリコン膜１０ａを有する酸化シリコン膜によって構成された領域）と、内部に窒化シリコン膜を有していない酸化シリコン膜６ａによって構成された領域とを有しており、両領域は隣接している。絶縁膜５のうち、酸化シリコン膜９ａ，９ｂで窒化シリコン膜１０ａを挟んだ積層構造を有している領域（換言すれば内部に窒化シリコン膜１０ａを有する酸化シリコン膜によって構成された領域）は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に存在しているが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には存在していない。一方、絶縁膜５のうち、内部に窒化シリコン膜を有していない酸化シリコン膜６ａによって構成された領域は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に存在しているが、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の一部にも存在可能である。
【００３５】
メモリトランジスタのゲート絶縁膜は、電荷蓄積部を有するが、この電荷蓄積部となるのが窒化シリコン膜１０ａである。すなわち、絶縁膜５において、窒化シリコン膜１０ａは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。つまり、窒化シリコン膜１０ａは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５のうち、酸化シリコン膜９ａ，９ｂで窒化シリコン膜１０ａを挟んだ構造（積層構造）となっている部分は、内部に電荷蓄積部（電荷蓄積層、ここでは窒化シリコン膜１０ａ）を有する絶縁膜とみなすことができる。窒化シリコン膜１０ａの上下に位置する酸化シリコン膜９ｂおよび酸化シリコン膜９ａは、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能することができる。外側の層（酸化シリコン膜９ａ，９ｂ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜１０ａ）のポテンシャル障壁高さが低くなっている。窒化シリコン膜１０ａを酸化シリコン膜９ｂおよび酸化シリコン膜９ａで挟んだ構造とすることで、窒化シリコン膜１０ａへの電荷の蓄積が可能となる。
【００３６】
本実施の形態では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５が、酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａを有し、この窒化シリコン膜１０ａが電荷蓄積部として機能し、一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する部分の絶縁膜５が、窒化シリコン膜１０ａを有さず、酸化シリコン膜６ａで構成されるようにしている。すなわち、絶縁膜５のうち、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）との間の部分は、酸化シリコン膜９ａ，９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有し、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分は、窒化シリコン膜１０ａを有さず、内部に窒化シリコン膜を有さない酸化シリコン膜６ａで構成されている。
【００３７】
このように、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５は、主として、酸化シリコン膜９ａ，９ｂで窒化シリコン膜１０ａを挟んだ構造（積層構造）を有し、一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する部分の絶縁膜５は、主として、酸化シリコン膜６ａ（すなわち内部に窒化シリコン膜を有さない酸化シリコン膜６ａ）で構成されている。
【００３８】
絶縁膜５をこのような構成とした理由については、後でより詳細に説明する。
【００３９】
後述するように、酸化シリコン膜９ａ，９ｂは、酸化シリコン膜６ａの一部を除去して露出したメモリゲート電極ＭＧの下面（および側面）と半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）を酸化（より特定的には熱酸化）させることで形成された膜（酸化膜）である。具体的には、酸化シリコン膜９ｂは、メモリゲート電極ＭＧ（を構成するシリコン膜７）が酸化することで形成された膜（酸化膜）であり、酸化シリコン膜９ｂは、半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）が酸化することで形成された膜（酸化膜）である。このため、本実施の形態では、酸化シリコン膜９ａ，９ｂは、酸化シリコン膜６ａとは別々に形成されている。しかしながら、製造工程によっては、酸化シリコン膜９ａ，９ｂが酸化シリコン膜６ａと一体的に形成される場合もあり得る。
【００４０】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域（エクステンション領域）ＥＸａと、ｎ−型半導体領域ＥＸａよりも高い不純物濃度を有するｎ＋型半導体領域（ソース領域）１２ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域（エクステンション領域）ＥＸｂと、ｎ−型半導体領域ＥＸｂよりも高い不純物濃度を有するｎ＋型半導体領域（ドレイン領域）１２ｂとを有している。ｎ＋型半導体領域１２ａは、ｎ−型半導体領域ＥＸａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域ＥＸｂよりも接合深さが深くかつ不純物濃度が高い。
【００４１】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、絶縁体（絶縁膜）からなるサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷ１，ＳＷ２が形成されている。なお、メモリゲート電極ＭＧの側壁（制御ゲート電極ＣＧに隣接していない側の側壁）上にサイドウォールスペーサＳＷ１が形成され、制御ゲート電極ＣＧの側壁（メモリゲート電極ＭＧに隣接していない側の側壁）上にサイドウォールスペーサＳＷ２が形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面２７）上にサイドウォールスペーサＳＷ１が形成され、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面２８）上にサイドウォールスペーサＳＷ２が形成されている。
【００４２】
サイドウォールスペーサＳＷ１は、酸化シリコン膜９ａと、酸化シリコン膜９ｂと、窒化シリコン膜１０ｂと、酸化シリコン膜１１ａとにより形成されている。
【００４３】
サイドウォールスペーサＳＷ１の一部を構成する酸化シリコン膜９ａと絶縁膜５の一部を構成する酸化シリコン膜９ａとは、半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）を酸化（より特定的には熱酸化）させることで形成された膜（酸化膜）であり、一体的に形成されている。すなわち、酸化シリコン膜９ａは、半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）に形成されているが、メモリゲート電極ＭＧの下方領域からサイドウォールスペーサＳＷ１の下部領域にわたって延在しており、酸化シリコン膜９ａのうち、メモリゲート電極ＭＧの下方に位置する部分が、絶縁膜５の一部となり、メモリゲート電極ＭＧの外側に位置する部分が、サイドウォールスペーサＳＷ１の一部となっている。
【００４４】
サイドウォールスペーサＳＷ１の一部を構成する酸化シリコン膜９ｂと絶縁膜５の一部を構成する酸化シリコン膜９ｂとは、メモリゲート電極ＭＧ（を構成するシリコン膜７）の下面および側面を酸化（より特定的には熱酸化）させることで形成された膜（酸化膜）であり、一体的に形成されている。すなわち、酸化シリコン膜９ｂは、メモリゲート電極ＭＧ（を構成するシリコン膜７）の下面２４および側面（制御ゲート電極ＣＧに隣接していない側の側面）２７に連続的に形成されている。つまり、酸化シリコン膜９ｂは、メモリゲート電極ＭＧの下面２４から側面（側壁）２７にかけて延在している。このような酸化シリコン膜９ｂのうち、メモリゲート電極ＭＧの下面２４に形成されている部分が、絶縁膜５の一部となり、メモリゲート電極ＭＧの側面２７に形成されている部分が、サイドウォールスペーサＳＷ１の一部となっている。窒化シリコン膜１０ａは、メモリゲート電極ＭＧの下面上の酸化シリコン膜９ｂと半導体基板１（ｐ型ウエルＰＷ１）の表面上の酸化シリコン膜９ａとの間に形成されている。
【００４５】
サイドウォールスペーサＳＷ１の一部を構成する窒化シリコン膜１０ｂと、絶縁膜５の一部を構成する窒化シリコン膜１０ａとは、一体的に形成されている。すなわち、窒化シリコン膜１０ｂと窒化シリコン膜１０ａとは、窒化シリコン膜１０によって形成されている。窒化シリコン膜１０のうち、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する部分が、窒化シリコン膜１０ａ（すなわち絶縁膜５の一部を構成する窒化シリコン膜１０ａ）となり、窒化シリコン膜１０のうち、メモリゲート電極ＭＧの外側に位置する部分が、窒化シリコン膜１０ｂ（すなわちサイドウォールスペーサＳＷ１の一部を構成する窒化シリコン膜１０ｂ）となっている。
【００４６】
サイドウォールスペーサＳＷ１の一部を構成する酸化シリコン膜１１ａは、窒化シリコン膜１０ｂ上に形成されている。場合によっては、酸化シリコン膜１１ａの形成を省略し、図１および図２において、窒化シリコン膜１０ｂと酸化シリコン膜１１ａとをあわせたもの全体を、窒化シリコン膜１０ｂとすることも可能である。
【００４７】
一方、制御ゲート電極ＣＧの側壁上にサイドウォールスペーサＳＷ２が形成されているが、このサイドウォールスペーサＳＷ２の外形（全体形状）は、サイドウォールスペーサＳＷ１と類似した構成を有している。このサイドウォールスペーサＳＷ２は、酸化シリコン膜９ｃと、窒化シリコン膜１０ｃと、酸化シリコン膜１１ｂとにより形成されている。
【００４８】
サイドウォールスペーサＳＷ２の一部を構成する酸化シリコン膜９ｃは、半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）と制御ゲート電極ＣＧ（を構成するシリコン膜４ｎ）を酸化（より特定的には熱酸化）させることで形成された膜（酸化膜）である。この酸化シリコン膜９ｃは、制御ゲート電極ＣＧの下部には形成されていない。サイドウォールスペーサＳＷ２の一部を構成する窒化シリコン膜１０ｃは、サイドウォールスペーサＳＷ１の一部を構成する窒化シリコン膜１０ｂと同工程で形成された同層の窒化シリコン膜の一部によって形成されたものである。窒化シリコン膜１０ｃは、酸化シリコン膜９ｃ上に形成されており、制御ゲート電極ＣＧの下部には、窒化シリコン膜１０ｃは延在していない。
【００４９】
サイドウォールスペーサＳＷ２の一部を構成する酸化シリコン膜１１ｂは、窒化シリコン膜１０ｃ上に形成されている。サイドウォールスペーサＳＷ２の一部を構成する酸化シリコン膜１１ｂは、サイドウォールスペーサＳＷ１の一部を構成する酸化シリコン膜１１ａと同工程で形成された同層の酸化シリコン膜の一部によって形成されたものである。
【００５０】
上述のように酸化シリコン膜１１ａの形成を省略し、図１および図２において、窒化シリコン膜１０ｂと酸化シリコン膜１１ａとをあわせたもの全体を、窒化シリコン膜１０ｂとする場合は、酸化シリコン膜１１ｂの形成も省略され、図１および図２において、窒化シリコン膜１０ｃと酸化シリコン膜１１ｂとをあわせたもの全体が、窒化シリコン膜１０ｃとなる。
【００５１】
ソース部のｎ−型半導体領域ＥＸａはメモリゲート電極ＭＧ（の側壁）に対して自己整合的に形成され、ｎ＋型半導体領域１２ａはメモリゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷ１に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸａはメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷ１の下に形成され、高濃度のｎ＋型半導体領域１２ａは低濃度のｎ−型半導体領域ＥＸａの外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ａは低濃度のｎ−型半導体領域ＥＸａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸａの分だけ離間するように形成されている。
【００５２】
ドレイン部のｎ−型半導体領域ＥＸｂは制御ゲート電極ＣＧ（の側壁）に対して自己整合的に形成され、ｎ＋型半導体領域１２ｂは制御ゲート電極ＣＧの側壁上に形成されたサイドウォールスペーサＳＷ２に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸｂは制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷ２の下に形成され、高濃度のｎ＋型半導体領域１２ｂは低濃度のｎ−型半導体領域ＥＸｂの外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ｂは低濃度のｎ−型半導体領域ＥＸｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸｂの分だけ離間するように形成されている。
【００５３】
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００５４】
制御ゲート電極ＣＧは導電体（導電体膜）からなるが、好ましくはｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４ｎからなる。シリコン膜４ｎは、好ましくはｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜４ｎからなる。
【００５５】
メモリゲート電極ＭＧは導電体（導電体膜）からなるが、好ましくはシリコン膜７からなる。シリコン膜７は、好ましくはｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜７は、より好ましくは、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）である。メモリゲート電極ＭＧは、後述するように、半導体基板１上に制御ゲート電極ＣＧを覆うように形成したシリコン膜７を異方性エッチングし、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してこのシリコン膜７を残存させることにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。
【００５６】
メモリゲート電極ＭＧ（を構成するシリコン膜７）の上部（上面）と制御ゲート電極ＣＧ（を構成するシリコン膜４ｎ）の上部（上面）とｎ＋型半導体領域１２ａ，１２ｂの上部（上面、表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層（金属シリサイド膜）１３が形成されている。金属シリサイド層１３は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１３により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。制御ゲート電極ＣＧを構成するシリコン膜４ｎと、その上部の金属シリサイド層１３とを合わせたものを、制御電極ＣＧとみなすこともでき、また、メモリゲート電極ＭＧを構成するシリコン膜７と、その上部の金属シリサイド層１３とを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１３を形成しない場合もあり得る。
【００５７】
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷ１，ＳＷ２を覆うように、絶縁膜１４と絶縁膜１４上の絶縁膜１５とが形成されている。絶縁膜１４は、絶縁膜１５よりも薄く、好ましくは窒化シリコン膜からなる。絶縁膜１５は、絶縁膜１４よりも厚く、好ましくは酸化シリコン膜からなる。後述するように、絶縁膜１４，１５にコンタクトホールＣＮＴが形成され、コンタクトホールＣＮＴにプラグＰＧが埋め込まれ、プラグＰＧが埋め込まれた絶縁膜１５上に配線Ｍ１などが形成されているが、図１および図２では図示を省略している。なお、絶縁膜１５は、層間絶縁膜として機能し、絶縁膜１４は、絶縁膜１５に後述のコンタクトホールＣＮＴを形成する際のエッチングストッパ膜として機能することができる。
【００５８】
図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１および図２に示されるようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加されるベース電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積部（電荷蓄積層）である窒化シリコン膜１０ａへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００５９】
なお、図４の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００６０】
ＳＳＩ方式は、窒化シリコン膜１０ａにホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜１０ａにホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜１０ａにＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜１０ａにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００６１】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００６２】
ＳＳＩ方式の書込みでは、例えば図４の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ，Ｖｓ＝５Ｖ，Ｖｃｇ＝１Ｖ，Ｖｄ＝０．５Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜１０ａ中に電子（エレクトロン）を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積部である窒化シリコン膜１０ａにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜１０ａ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００６３】
ＦＮ方式の書込みでは、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜５中の窒化シリコン膜１０ａに注入することで書込みを行う。この際、電子はメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜９ｂをトンネリングして絶縁膜５中に注入され、絶縁膜５中の窒化シリコン膜１０ａ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００６４】
なお、ＦＮ方式の書込みにおいて、半導体基板１から電子をトンネリングさせて絶縁膜５中の窒化シリコン膜１０ａに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００６５】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００６６】
ＢＴＢＴ方式の消去では、ＢＴＢＴ（Band-To-Band Tunneling）により発生したホール（正孔）を電荷蓄積部（絶縁膜５中の窒化シリコン膜１０ａ）に注入することにより消去を行う。例えば図４の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ，Ｖｓ＝６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝ｏｐｅｎ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜５中の窒化シリコン膜１０ａ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる（消去状態となる）。
【００６７】
ＦＮ方式の消去では、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホール（正孔）をトンネリングさせて絶縁膜５中の窒化シリコン膜１０ａに注入することで消去を行う。この際、ホールはメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜９ｂをトンネリングして絶縁膜５中に注入され、絶縁膜５中の窒化シリコン膜１０ａ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
【００６８】
なお、ＦＮ方式の消去において、半導体基板１からホールをトンネリングさせて絶縁膜５中の窒化シリコン膜１０ａに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００６９】
また、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）でメモリゲート電極ＭＧから電荷をトンネリングさせて窒化シリコン膜１０ａに注入する場合には、酸化シリコン膜９ｂの膜厚を酸化シリコン膜９ａの膜厚よりも薄くしておくことが好ましい。一方、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）で半導体基板１から電荷をトンネリングさせて窒化シリコン膜１０ａに注入する場合には、酸化シリコン膜９ａの膜厚を酸化シリコン膜９ｂの膜厚よりも薄くしておくことが好ましい。また、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（すなわち動作方式Ａの場合）は、酸化シリコン膜９ｂの膜厚を酸化シリコン膜９ａの膜厚以上としておくことが好ましい。
【００７０】
読出し時には、例えば図４の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００７１】
なお、以下では、簡略化のために、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合を動作方式Ａと称し、書込みがＳＳＩ方式でかつ消去がＦＮ方式の場合を動作方式Ｂと称し、書込みがＦＮ方式でかつ消去がＢＴＢＴ方式の場合を動作方式Ｃと称し、書込みがＦＮ方式でかつ消去がＦＮ方式の場合を動作方式Ｄと称することとする。動作方式Ａでは、例えば図４の表のＡの欄の動作電圧を使用することができ、動作方式Ｂでは、例えば図４の表のＢの欄の動作電圧を使用することができ、動作方式Ｃでは、例えば図４の表のＣの欄の動作電圧を使用することができ、動作方式Ｄでは、例えば図４の表のＤの欄の動作電圧を使用することができる。
【００７２】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００７３】
図５および図６は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図６は、図５のステップＳ１１の後のプロセスフロー図に対応する。図７〜図３９は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図７〜図１８、図２０、図２１、図２３、図２４、図２６〜図２８、図３０、図３２および図３４〜図３９の断面図には、メモリセル領域（不揮発性メモリのメモリセルＭＣが形成される領域）１Ａおよび周辺回路領域（不揮発性メモリ以外の回路が形成される領域）１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。また、図１９は図１８の部分拡大断面図に対応し、図２２は図２１の部分拡大断面図に対応し、図２５は図２４の部分拡大断面図に対応し、図２９は図２８の部分拡大断面図に対応し、図３１は図３０の部分拡大断面図に対応し、図３３は図３２の部分拡大断面図に対応している。メモリセル領域１Ａと周辺回路領域１Ｂとは同じ半導体基板１に形成されている。メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図７〜図１８、図２０、図２１、図２３、図２４、図２６〜図２８、図３０、図３２および図３４〜図３９の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。ここで、周辺回路とは、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００７４】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
【００７５】
図７に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する（図５のステップＳ１）。それから、半導体基板１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）２を形成する（図５のステップＳ２）。素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域２を形成することができる。
【００７６】
次に、図８に示されるように、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図５のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板１の主面から所定の深さにわたって形成される。
【００７７】
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるＭＩＳＦＥＴのしきい電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００７８】
次に、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板１の主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜３を形成する（図５のステップＳ４）。絶縁膜３は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜３の膜厚（形成膜厚）は、例えば２〜３ｎｍ程度とすることができる。
【００７９】
次に、図９に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３上に、ゲート電極用の導体膜としてシリコン膜４を形成（堆積）する（図５のステップＳ５）。シリコン膜４は、多結晶シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜４の膜厚（堆積膜厚）は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜４をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８０】
シリコン膜４を形成した後、シリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、メモリセル領域１Ａ（のシリコン膜４）にｎ型不純物をイオン注入法などによって導入することにより、メモリセル領域１Ａにｎ型のシリコン膜４ｎを形成する。すなわち、メモリセル領域１Ａのシリコン膜４にｎ型不純物が導入されて、メモリセル領域１Ａのシリコン膜４が、ｎ型不純物が導入されたｎ型のシリコン膜４ｎとなる。
【００８１】
次に、図１０に示されるように、メモリセル領域１Ａのｎ型のシリコン膜４ｎをエッチングによりパターニングして制御ゲート電極ＣＧを形成する（図５のステップＳ６）。ステップＳ６のパターニング工程は、例えば次のようにして行うことができる。
【００８２】
すなわち、シリコン４ｎ，４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、制御ゲート電極ＣＧ形成予定領域と周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、メモリセル領域１Ａのシリコン膜４ｎをエッチング（ドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去する。
【００８３】
このようにして、ステップＳ６でシリコン膜４ｎがパターニングされ、図１０に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜４ｎからなる制御ゲート電極ＣＧが形成される。このとき、周辺回路領域１Ｂでは、上述したようにフォトレジストパターンを形成していたため、シリコン膜４のパターニングは行われていない。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜４ｎからなる制御ゲート電極ＣＧは、半導体基板１（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜３を介して形成された状態となる。
【００８４】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３（すなわちゲート絶縁膜となる部分以外の絶縁膜３）は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００８５】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００８６】
次に、洗浄処理を行って、半導体基板１の主面を清浄化処理した後、図１１に示されるように、半導体基板１の主面全面に、すなわち、半導体基板１の主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上に、絶縁膜として酸化シリコン膜（絶縁膜）６を形成する（図５のステップＳ７）。酸化シリコン膜６は、例えばＣＶＤ法により形成することができる。酸化シリコン膜６は熱酸化膜、ＣＶＤ法による酸化膜の積層構造を用いても良い。ステップＳ７において、図１１に示されるように、酸化シリコン膜６は、制御ゲート電極ＣＧおよびシリコン膜４で覆われていない部分の半導体基板１の表面と、制御ゲート電極ＣＧの表面（側面および上面）と、シリコン膜４の表面（側面および上面）とに形成される。具体的には、酸化シリコン膜６は、半導体基板１上に、制御ゲート電極ＣＧおよびシリコン膜４を覆うように形成される。酸化シリコン膜６の厚みは、例えば１０〜３０ｎｍ程度とすることができる。
【００８７】
次に、図１２に示されるように、半導体基板１の主面（主面全面）上に、すなわち酸化シリコン膜６上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、周辺回路領域１Ｂにおいてはシリコン膜４を覆うように、メモリゲート電極ＭＧ形成用の導電体膜としてシリコン膜７を形成（堆積）する（図５のステップＳ８）。
【００８８】
シリコン膜７は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜７の膜厚（堆積膜厚）は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜７をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８９】
シリコン膜７は、ｎ型不純物が導入されて低抵抗とされている。シリコン膜７の成膜後のイオン注入でシリコン膜７にｎ型不純物を導入することもできるが、シリコン膜７の成膜時にシリコン膜７にｎ型不純物を導入することもできる。シリコン膜７の成膜時にｎ型不純物を導入する場合には、シリコン膜７の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜７を成膜することができる。いずれにしても、メモリセル領域１Ａおよび周辺回路領域１Ｂに、ｎ型不純物が導入されたシリコン膜７が形成される。
【００９０】
次に、異方性エッチング技術により、シリコン膜７をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図５のステップＳ９）。
【００９１】
ステップＳ９のエッチバック工程では、シリコン膜７の堆積膜厚の分だけシリコン膜７を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧの両方の側壁上に（酸化シリコン膜６を介して）シリコン膜７をサイドウォールスペーサ状に残し、他の領域のシリコン膜７を除去する。これにより、図１３に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に酸化シリコン膜６を介してサイドウォールスペーサ状に残存したシリコン膜７により、メモリゲート電極ＭＧが形成され、また、他方の側壁上に酸化シリコン膜６を介してサイドウォールスペーサ状に残存したシリコン膜７により、シリコンスペーサＳＰ１が形成される。メモリゲート電極ＭＧは、酸化シリコン膜６上に、制御ゲート電極ＣＧと酸化シリコン膜６を介して隣り合うように形成される。
【００９２】
シリコンスペーサＳＰ１は、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。また、周辺回路領域１Ｂに残存させているシリコン膜４の側壁上にも、酸化シリコン膜６を介してシリコンスペーサＳＰ１が形成され得る。
【００９３】
ステップＳ９のエッチバック工程では、酸化シリコン膜６をエッチングストッパとして用いて、シリコン膜７をエッチング（異方性エッチング）することができる。ステップＳ９のエッチバック工程を行った段階で、メモリゲート電極ＭＧとシリコンスペーサＳＰ１で覆われていない領域の酸化シリコン膜６が露出される。シリコン膜７の堆積膜厚によってメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まるので、上記ステップＳ８で堆積するシリコン膜７の堆積膜厚を調整することで、メモリゲート長を調整することができる。
【００９４】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰ１が露出されるようなフォトレジストパターン（図示せず）を半導体基板１上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰ１を除去する（図５のステップＳ１０）。その後、このフォトレジストパターンを除去する。ステップＳ１０のエッチング工程により、図１４に示されるように、シリコンスペーサＳＰ１が除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【００９５】
次に、図１５に示されるように、酸化シリコン膜６のうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図５のステップＳ１１）。
【００９６】
ステップＳ１１のエッチングは、例えば、希フッ酸などによるウェットエッチングなどにより行うことができる。ステップＳ１１のエッチング工程において、メモリセル領域１Ａでは、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する酸化シリコン膜６は、除去されずに残存し、他の領域の酸化シリコン膜６は除去される。この段階では、図１５からも分かるように、酸化シリコン膜６は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって連続的に延在している。なお、ステップＳ１１のエッチング条件によっては、メモリゲート電極ＭＧの下に位置する酸化シリコン膜６の一部が若干エッチングされる場合もあり得る。
【００９７】
次に、周辺回路領域１Ｂに形成されているシリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのｐチャネル型ＭＩＳＦＥＴ形成予定領域にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、周辺回路領域１Ｂのシリコン膜４にｎ型不純物をイオン注入法などによって導入する。これにより、周辺回路領域１Ｂにｎ型のシリコン膜（周辺回路領域１Ｂにおいてｎ型不純物が導入されたシリコン膜４に対応）が形成される。その後、このｎ型のシリコン膜上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのゲート電極ＧＥ形成予定領域とにこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、前記ｎ型のシリコン膜をエッチング（ドライエッチング）してパターニングする。このとき、メモリセル領域１Ａは、フォトレジストパターンで覆われており、エッチングされない。その後、このフォトレジストパターンを除去する。これにより、図１６に示されるように、パターニングされたｎ型のシリコン膜（すなわち周辺回路領域１Ｂにおいてｎ型不純物が導入されたシリコン膜４をパターニングしたもの）からなるゲート電極ＧＥが形成される。
【００９８】
次に、図１７に示されるように、半導体基板１の主面（主面全面）上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを覆うように、絶縁膜８を形成する（図６のステップＳ１２）。
【００９９】
絶縁膜８は、好ましくは酸化シリコン膜からなり、その形成膜厚（厚み）は、例えば５〜２０ｎｍ程度とすることができる。また、絶縁膜８は、例えばＣＶＤ法などを用いて形成することができる。
【０１００】
次に、図１８に示されるように、異方性エッチング技術により、絶縁膜８をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図６のステップＳ１３）。なお、図１９は、図１８の部分拡大断面図であり、図１８におけるメモリセル領域１Ａの一部が拡大して示されている。
【０１０１】
ステップＳ１３のエッチバック工程では、絶縁膜８の堆積膜厚の分だけ絶縁膜８を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの側壁上に絶縁膜８を残し、他の領域の絶縁膜８を除去する。これにより、図１８および図１９に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各側壁上に残存する絶縁膜８からなる側壁絶縁膜（サイドウォールスペーサ、オフセットスペーサ）８ａが形成される。
【０１０２】
側壁絶縁膜８ａは、ゲート電極ＧＥの両側壁上と、制御ゲート電極ＣＧの側壁のうち、酸化シリコン膜６を介してメモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、酸化シリコン膜６を介して制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上とに形成される。
【０１０３】
なお、ステップＳ１２（絶縁膜８形成工程）およびステップＳ１３（絶縁膜８エッチバック工程）を省略することも可能であり、この場合、ゲート電極ＧＥ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上に、上記側壁絶縁膜８ａは形成されない。但し、周辺回路領域１Ｂに形成するＭＩＳＦＥＴの性能向上を考慮すると、ゲート電極ＧＥの両側壁上に側壁絶縁膜８ａを形成することがより好ましいため、ステップＳ１２（絶縁膜８形成工程）およびステップＳ１３（絶縁膜８エッチバック工程）を行うことが、より好ましい。また、ステップＳ１２（絶縁膜８形成工程）およびステップＳ１３（絶縁膜８エッチバック工程）を省略した場合には、側壁絶縁膜８ａは形成されないため、後述のステップＳ１４では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する酸化シリコン膜６をエッチングで除去することになる。
【０１０４】
次に、図２０に示されるように、メモリゲート電極ＭＧの一部と制御ゲート電極ＣＧとゲート電極ＧＥとを覆い、メモリゲート電極ＭＧの他部を露出するフォトレジストパターン（レジストパターン）ＰＲ１を、フォトリソグラフィ法を用いて半導体基板１上に形成する。この際、メモリセル領域１ＡにおけるメモリセルＭＣのソース領域形成予定領域は、フォトレジストパターンＰＲ１で覆われずに露出されるようにする。より具体的には、フォトレジストパターンＰＲ１は、周辺回路領域１Ｂ全体を覆うとともに、メモリセルＭＣのソース領域形成予定領域およびメモリゲート電極ＭＧの一部を露出し、それ以外のメモリセル領域１Ａを覆うように、形成されている。また、フォトレジストパターンＰＲ１の開口部ＰＲ１ａからメモリセル領域１ＡにおけるメモリセルＭＣのソース領域形成予定領域およびメモリゲート電極ＭＧの一部を露出させるため、メモリゲート電極ＭＧの側壁上に形成されている側壁絶縁膜８ａも、フォトレジストパターンＰＲ１で覆われずにフォトレジストパターンＰＲ１の開口部ＰＲ１ａから露出される。
【０１０５】
次に、図２１に示されるように、エッチングを行って、メモリゲート電極ＭＧの側壁上に形成されている側壁絶縁膜８ａと、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する酸化シリコン膜６とを除去する（図６のステップＳ１４）。このステップＳ１４のエッチング工程では、酸化シリコン膜６のうち、メモリゲート電極ＭＧの下面と半導体基板１（ｐ型ウエルＰＷ１）との間の部分の酸化シリコン膜６の少なくとも一部を除去して空洞ＣＡＶを形成する。なお、図２２は、図２１の部分拡大断面図であり、図２１におけるメモリセル領域１Ａの一部が拡大して示されているが、図２２では、フォトレジストパターンＰＲ１の図示は省略してある。ステップＳ１４のエッチング工程において、フォトレジストパターンＰＲ１は、エッチングマスクとして機能することができる。
【０１０６】
側壁絶縁膜８ａを酸化シリコン膜によって形成しておけば（すなわち上記絶縁膜８が酸化シリコン膜であれば）、ステップＳ１４において、側壁絶縁膜８ａと酸化シリコン膜６とを連続してエッチングすることができる。
【０１０７】
ステップＳ１４においては、まず側壁絶縁膜８ａがエッチングによって除去されると、メモリゲート電極ＭＧの側壁（制御ゲート電極ＣＧと隣接していない側の側壁）の下部において、酸化シリコン膜６の端部６ｂが露出する（端部６ｂは上記図１９に示してある）。この酸化シリコン膜６の端部６ｂは、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の酸化シリコン膜６の端部であり、側壁絶縁膜８ａが除去されるまで側壁絶縁膜８ａに接していた（覆われていた）端部である。つまり、ステップＳ１３で側壁絶縁膜８ａを形成した後は、酸化シリコン膜６におけるメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）とで挟まれた側の端部６ｂは、側壁絶縁膜８ａで覆われて、露出していないが、ステップＳ１４において側壁絶縁膜８ａが除去されると露出する。更にエッチングを進めると、図２２からも分かるように、酸化シリコン膜６の端部６ｂ側から酸化シリコン膜６のエッチングが進行する。なお、図２２では、酸化シリコン膜６のエッチングの進行方向を、矢印２０で模式的に示してある。
【０１０８】
ステップＳ１４においてメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する酸化シリコン膜６をエッチングするには、等方性のエッチングを行うことが必要であり、ウェットエッチングを行うことがより好ましい。このため、ステップＳ１４では、好ましくはウェットエッチングを行うが、この際、側壁絶縁膜８ａおよび酸化シリコン膜６を選択的にエッチングできるようなエッチング液を使用する。すなわち、側壁絶縁膜８ａおよび酸化シリコン膜６のエッチング速度が、メモリゲート電極ＭＧ（を構成するシリコン膜７）および半導体基板１（を構成する単結晶シリコン領域）のエッチング速度よりも大きくなるようなエッチング液を使用する。換言すれば、側壁絶縁膜８ａおよび酸化シリコン膜６がエッチングされやすく、それに比べて、メモリゲート電極ＭＧ（を構成するシリコン膜７）および半導体基板１（を構成する単結晶シリコン領域）がエッチングされにくいようなエッチング液を使用する。ステップＳ１４で使用するエッチング液としては、例えば、バッファードフッ酸などを用いることができる。これにより、ステップＳ１４では、メモリゲート電極ＭＧの側壁上に形成されている側壁絶縁膜８ａと、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する酸化シリコン膜６とをエッチングにより選択的に除去するとともに、メモリゲート電極ＭＧや半導体基板１（ｐ型ウエルＰＷ１）がエッチングされるのを抑制または防止することができる。
【０１０９】
ステップＳ１４を行う前の段階では、図１９や図２０にも示されるように、酸化シリコン膜６は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって連続的に延在している。この段階において、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する部分の酸化シリコン膜６は、その上端部６ｃがフォトレジストパターンＰＲ１で覆われた状態（すなわち露出していない状態）となっている（上端部６ｃは図１９〜図２２に示してある）。ここで、酸化シリコン膜６の上端部６ｃは、酸化シリコン膜６において、メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部とで挟まれた側の端部に対応している。酸化シリコン膜６の上端部６ｃがフォトレジストパターンＰＲ１で覆われている状態（すなわち露出していない状態）は、ステップＳ１４のエッチングが進行しても継続される。このため、ステップＳ１４のエッチング工程では、酸化シリコン膜６の上端部６ｃ側からは、酸化シリコン膜６のエッチングは進行しない。また、酸化シリコン膜６は、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とメモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とに挟まれている。このため、ステップＳ１４において、酸化シリコン膜６が露出するのは、端部６ｂであり、この端部６ｂ側から酸化シリコン膜６のエッチングが進行し得る。すなわち、ステップＳ１４のエッチング工程では、酸化シリコン膜６における制御ゲート電極ＣＧの上部とメモリゲート電極ＭＧの上部とで挟まれた上端部６ｃからは酸化シリコン膜６のエッチングは進行せず、酸化シリコン膜６の端部６ｂ側から酸化シリコン膜６のエッチングが進行する。ステップＳ１４のエッチング工程におけるエッチング時間などを調整することで、酸化シリコン膜６がエッチングされて除去される距離を制御することができる。
【０１１０】
つまり、フォトレジストパターンＰＲ１は、酸化シリコン膜６の上端部６ｃ（すなわち酸化シリコン膜６における制御ゲート電極ＣＧとメモリゲート電極ＭＧとで挟まれた側の端部６ｃ）を覆うように形成しておく。そして、ステップＳ１４のエッチング工程では、フォトレジストパターンＰＲ１をエッチングマスクとして用い、酸化シリコン膜６の端部６ｂ側（すなわち酸化シリコン膜６におけるメモリゲート電極ＭＧと半導体基板１とで挟まれた側の端部６ｂ側）から、酸化シリコン膜６をエッチングするのである。
【０１１１】
酸化シリコン膜６が除去された部分は、空洞（空間）ＣＡＶとなる。すなわち、ステップＳ１４のエッチング工程によって、酸化シリコン膜６の一部が除去されて、空洞ＣＡＶとなる。空洞ＣＡＶには、酸化シリコン膜６の材料が存在しない。
【０１１２】
ステップＳ１４のエッチング工程では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する酸化シリコン膜６の少なくとも一部を除去するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する酸化シリコン膜６は、除去せずに残存させる。すなわち、ステップＳ１４のエッチング工程において、酸化シリコン膜６は、酸化シリコン膜６の端部６ｂ側からエッチングされるが、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の酸化シリコン膜６までもがエッチング（除去）されてしまう前に、エッチングを終了する。このため、空洞ＣＡＶは、メモリゲート電極ＭＧの下方、すなわちメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に形成され、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間には空洞ＣＡＶは形成されずに酸化シリコン膜６（すなわち酸化シリコン膜６ａ）が残存する。ステップＳ１４のエッチング工程でも除去されずに残存した酸化シリコン膜６が上記酸化シリコン膜６ａとなり、ステップＳ１４のエッチング工程後の段階では、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に酸化シリコン膜６ａが形成（配置）されている状態となる。
【０１１３】
このため、空洞ＣＡＶと酸化シリコン膜６ａとは互いに隣接しており、酸化シリコン膜６ｂの端部（エッチングされた端面）が、空洞ＣＡＶに隣接して空洞ＣＡＶの内壁の一部を形成している。空洞ＣＡＶの上面（内壁の上面）はメモリゲート電極ＭＧの下面によって形成され、空洞ＣＡＶの下面（内壁の下面）は半導体基板１（ｐ型ウエルＰＷ１）の表面によって形成されている。また、酸化シリコン膜６が除去された部分が空洞ＣＡＶとなっているため、空洞ＣＡＶの厚みと酸化シリコン膜６ａ（６）の厚みとは、ほぼ同じである。なお、酸化シリコン膜６の端部６ｂがステップＳ１４の直前まで位置していた部分において、空洞ＣＡＶは外部に開かれているため、空洞ＣＡＶは閉空間ではなく開空間である。
【０１１４】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、フォトレジストパターンＰＲ１およびメモリゲート電極ＭＧをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１）に導入（ドーピング）することで、図２３のように、ｎ−型半導体領域（不純物拡散層）ＥＸａを形成する（図６のステップＳ１５）。
【０１１５】
フォトレジストパターンＰＲ１は、メモリゲート電極ＭＧに隣接するソース領域（半導体領域ＭＳに対応）の形成予定領域の少なくとも一部を露出するように形成しておき、ステップＳ１５では、このフォトレジストパターンＰＲ１（およびメモリゲート電極ＭＧ）をイオン注入阻止マスクとして、ｎ−型半導体領域ＥＸａを形成するためのイオン注入を行うのである。なお、ｎ−型半導体領域ＥＸａは、ソース用のエクステンション領域であり、ソース領域（半導体領域ＭＳに対応）の一部とみなすことができる。
【０１１６】
この際、ｎ−型半導体領域ＥＸａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁（酸化シリコン膜６ａを介して制御ゲート電極ＣＧと隣り合う側とは反対側の側面２７）に自己整合して形成される。
【０１１７】
また、本実施の形態では、ｎ−型半導体領域ＥＸａを形成するためのイオン注入と、後述のｎ−型半導体領域ＥＸｂを形成するためのイオン注入とを、別工程（別々のイオン注入）で行っているため、ｎ−型半導体領域ＥＸａの不純物濃度と、ｎ−型半導体領域ＥＸｂの不純物濃度とを異ならせることができ、それぞれに最適な不純物濃度とすることができる。このため、不揮発性メモリの性能をより向上させることができる。
【０１１８】
また、ステップＳ１４のエッチング工程とステップＳ１５のイオン注入工程とに、同じフォトレジストパターンＰＲ１を使用しているため、フォトリソグラフィ工程数を低減することができる。このため、半導体装置の工程数を低減でき、また半導体装置の製造コストも低減できる。
【０１１９】
なお、ステップＳ１５において、メモリセル領域１ＡにおけるメモリセルＭＣのドレイン領域形成予定領域はフォトレジストパターンＰＲ１で覆われているため、メモリセルＭＣのドレイン用のエクステンション領域（後述のｎ−型半導体領域ＥＸｂに対応）は形成されない。また、ステップＳ１５において、周辺回路領域１ＢはフォトレジストパターンＰＲ１で覆われているため、周辺回路領域１Ｂには、ソース・ドレイン用のエクステンション領域（後述のｎ−型半導体領域ＥＸｃに対応）は形成されない。
【０１２０】
次に、図２４に示されるように、フォトレジストパターンＰＲ１をアッシングなどを用いて除去する。
【０１２１】
次に、図２４に示されるように、半導体基板１に対して酸化処理（好ましくは熱酸化処理）を行って、酸化シリコン膜（酸化膜）９を形成する（図６のステップＳ１６）。このステップＳ１６では、空洞ＣＡＶで露出する半導体基板１（ｐ型ウエルＰＷ１）の表面上に酸化シリコン膜（酸化膜）９ａが形成され、空洞ＣＡＶで露出するメモリゲート電極ＭＧの下面に酸化シリコン膜（酸化膜）９ｂが形成される。なお、図２５は、図２４の部分拡大断面図であり、図２４におけるメモリセル領域１Ａの一部が拡大して示されているが、図２５では、ｎ−型半導体領域ＥＸａは図示を省略してｐ型ウエルＰＷ１に含めてある。
【０１２２】
ステップＳ１６の酸化処理は、好ましくは熱酸化処理である。ステップＳ１６では、酸化処理によって、シリコンの露出面が酸化されて酸化シリコン膜９が形成される。この酸化シリコン膜９は、メモリゲート電極ＭＧ（を構成するシリコン膜７）の露出面が酸化されて形成された酸化シリコン膜９ｂと、制御ゲート電極ＣＧ（を構成するシリコン膜４ｎ）の露出面が酸化されて形成された酸化シリコン膜９ｄと、ゲート電極ＧＥ（を構成するシリコン膜４）の露出面が酸化されて形成された酸化シリコン膜９ｆと、半導体基板１の露出面が酸化されて形成された酸化シリコン膜９ａ，９ｃ，９ｅとを有している。
【０１２３】
具体的には、メモリセル領域１Ａにおいて、空洞ＣＡＶで露出したメモリゲート電極ＭＧの下面からメモリゲート電極ＭＧの側面（制御ゲート電極ＣＧと酸化シリコン膜６ａを介して隣接している側とは反対側の側面）および上面にわたって、酸化シリコン膜９ｂが形成される。また、メモリセル領域１Ａにおいて、空洞ＣＡＶで露出した半導体基板１（ｐ型ウエルＰＷ１）の表面からｎ−型半導体領域ＥＸａが形成されている領域の半導体基板１の表面にわたって、酸化シリコン膜９ａが形成される。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの上面に酸化シリコン膜９ｄが形成される。また、メモリセル領域１Ａにおいて、メモリセルＭＣのドレイン領域形成予定領域の半導体基板１（ｐ型ウエルＰＷ１）の表面に、酸化シリコン膜９ｃが形成される。また、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの上面に酸化シリコン膜９ｆが形成される。また、周辺回路領域１Ｂにおいて、半導体基板１（ｐ型ウエルＰＷ２）の表面に、酸化シリコン膜９ｅが形成される。
【０１２４】
ステップＳ１６で酸化シリコン膜９を形成する際には、空洞ＣＡＶが酸化シリコン膜９で塞がれてしまう前に酸化処理を終了する。このため、ステップＳ１６で酸化シリコン膜９を形成すると、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の領域において、酸化シリコン膜９ａ（の上面）と酸化シリコン膜９ｂ（の下面）との間に隙間（空間）ＣＡＶａ（図２５に図示している）が存在した状態となる。すなわち、上記空洞ＣＡＶのうち、ステップＳ１６で酸化シリコン膜９を形成した後も残った空間（酸化シリコン膜９ａ，９ｂの材料が存在しない空間）が、隙間ＣＡＶａである。隙間ＣＡＶａは、後で窒化シリコン膜１０ａが形成できるように、閉空間とならないようにしておく。
【０１２５】
単結晶シリコンに比べて、多結晶シリコンの方が酸化されやすい性質を有しているため、酸化シリコン膜９ｂ，９ｄ，９ｆの各膜厚は、酸化シリコン膜９ａ，９ｃ，９ｅの各膜厚よりも厚くすることができる。このため、製造された半導体装置において、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の領域において、酸化シリコン膜９ａよりも酸化シリコン膜９ｂを厚くすることができる。メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の領域において、酸化シリコン膜９ｂを酸化シリコン膜９ａよりも厚くすれば、上記動作方式Ａを、より的確に行うことができるようになる。また、酸化シリコン膜９ａよりも酸化シリコン膜９ｂを厚く形成した場合で、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）には、半導体基板１から電荷をトンネリングさせて窒化シリコン膜１０ａに注入する方が、より好ましい。
【０１２６】
なお、側壁絶縁膜８ａの形成を省略した場合（すなわち上記ステップＳ１２の絶縁膜８形成工程および上記ステップＳ１３の絶縁膜８のエッチバック工程を省略した場合）には、制御ゲート電極ＣＧの側面（メモリゲート電極ＭＧと酸化シリコン膜６ａを介して隣接している側とは反対側の側面）にも、酸化シリコン膜９ｄが形成され、ゲート電極ＧＥの側面にも酸化シリコン膜９ｆが形成される。この場合、制御ゲート電極ＣＧの表面の酸化シリコン膜９ｄと半導体基板１の表面の酸化シリコン膜９ｃとが一体化する場合もあり得、また、ゲート電極ＧＥの表面の酸化シリコン膜９ｆと半導体基板１の表面の酸化シリコン膜９ｅとが一体化する場合もあり得る。
【０１２７】
次に、図２６に示されるように、メモリゲート電極ＭＧとメモリセル領域１ＡにおけるメモリセルＭＣのソース領域形成予定領域とを覆うフォトレジストパターン（レジストパターン）ＰＲ２を、フォトリソグラフィ法を用いて半導体基板１上に形成する。更に制御ゲート電極ＣＧの一部をフォトレジストパターンＰＲ２で覆うこともできる。メモリセル領域１ＡにおけるメモリセルＭＣのドレイン領域形成予定領域は、フォトレジストパターンＰＲ２で覆われずに露出するようにしておく。
【０１２８】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）又はリン（Ｐ）などのｎ型の不純物を、フォトレジストパターンＰＲ２、制御ゲート電極ＣＧ及びゲート電極ＧＥとそれらの側壁上の側壁絶縁膜８ａとをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入（ドーピング）することで、図２６のように、ｎ−型半導体領域（不純物拡散層）ＥＸｂ，ＥＸｃを形成する（図６のステップＳ１７）。
【０１２９】
この際、ｎ−型半導体領域ＥＸｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁（酸化シリコン膜６ａを介してメモリゲート電極ＭＧと隣り合う側とは反対側の側壁）上の側壁絶縁膜８ａの側面（制御ゲート電極ＣＧに接している側とは反対側の側面）に自己整合して形成される。また、ｎ−型半導体領域ＥＸｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁上の側壁絶縁膜８ａの側面（ゲート電極ＧＥに接している側とは反対側の側面）に自己整合して形成される。ｎ−型半導体領域ＥＸａおよびｎ−型半導体領域ＥＸｂは、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域の一部として機能し、ｎ−型半導体領域ＥＸｃは周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域の一部として機能することができる。
【０１３０】
なお、ステップＳ１７において、メモリセル領域１ＡにおけるメモリセルＭＣのソース領域形成予定領域はフォトレジストパターンＰＲ２で覆われているため、ステップＳ１７で不純物イオンは注入されない。
【０１３１】
次に、図２７に示されるように、フォトレジストパターンＰＲ２をアッシングなどを用いて除去する。
【０１３２】
次に、図２８に示されるように、半導体基板１上に、絶縁膜として窒化シリコン膜１０を形成する（図６のステップＳ１８）。このステップＳ１８では、メモリゲート電極ＭＧの下面上の酸化シリコン膜９ｂと半導体基板１（ｐ型ウエルＰＷ１）の表面上の酸化シリコン膜９ａとの間（すなわち隙間ＣＡＶａ）に、窒化シリコン膜１０ａが形成される。なお、図２９は、図２８の部分拡大断面図であり、図２８におけるメモリセル領域１Ａの一部が拡大して示されているが、図２９では、ｎ−型半導体領域ＥＸａ，ＥＸｂは図示を省略してｐ型ウエルＰＷ１に含めてある。
【０１３３】
ステップＳ１８で窒化シリコン膜１０を形成する際には、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域において、酸化シリコン膜９ａと酸化シリコン膜９ｂとの間に窒化シリコン膜１０の一部（すなわち窒化シリコン膜１０ａ）が形成されるようにすることが重要である。このため、ステップＳ１８で窒化シリコン膜１０を形成するには、ステップカバレッジ（段差の被覆性能）が高い成膜法を用いることが好ましく、低圧ＣＶＤ法、プラズマＣＶＤ法、あるいはＡＬＤ（Atomic Layer Deposition）法などを単独で、あるいは、組み合わせて用いて窒化シリコン膜１０を形成することが好ましい。
【０１３４】
ステップＳ１８では、半導体基板１の主面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを覆うように、窒化シリコン膜１０が形成される。上述したように、ステップＳ１６で酸化シリコン膜９を形成すると、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の領域において、酸化シリコン膜９ａ（の上面）と酸化シリコン膜９ｂ（の下面）との間に隙間ＣＡＶａ（上記図２５に図示している）が存在した状態となっている。図２５と図２９とを比べると分かるように、ステップＳ１８では、この隙間ＣＡＶａに窒化シリコン膜１０ａが形成される。隙間ＣＡＶａ内が窒化シリコン膜１０ａで満たされるようにすれば、より好ましい。窒化シリコン膜１０のうち、隙間ＣＡＶａ内に形成された部分が、窒化シリコン膜１０ａであるため、窒化シリコン膜１０ａは、窒化シリコン膜１０と同工程で形成された膜であり、窒化シリコン膜１０と一体的に形成されており、窒化シリコン膜１０の一部である。
【０１３５】
隙間ＣＡＶａの上部には酸化シリコン膜９ｂが存在し、隙間ＣＡＶａの下部には酸化シリコン膜９ａが存在しているため、ステップＳ１８で隙間ＣＡＶａ内に窒化シリコン膜１０ａが形成されると、窒化シリコン膜１０ａは、酸化シリコン膜９ｂと酸化シリコン膜９ａとで上下に挟まれた状態となる。このため、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に、酸化シリコン膜９ａと酸化シリコン膜９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとが存在した状態となる。
【０１３６】
つまり、ステップＳ１８では、半導体基板１上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを覆うように窒化シリコン膜１０を形成し、窒化シリコン膜１０の一部（すなわち窒化シリコン膜１０ａ）が、メモリゲート電極ＭＧの下面上の酸化シリコン膜９ｂと半導体基板１（ｐ型ウエルＰＷ１）の表面上の酸化シリコン膜９ａとの間（すなわち隙間ＣＡＶａ）に形成されるようにするのである。
【０１３７】
窒化シリコン膜１０ａは、酸化シリコン膜９ａと酸化シリコン膜９ｂとに挟まれているが、窒化シリコン膜１０ａの上面に接しているのは、メモリゲート電極ＭＧの下面に形成された酸化シリコン膜９ｂであり、窒化シリコン膜１０ａの下面に接しているのは、半導体基板１（ｐ型ウエルＰＷ１）の表面に形成された酸化シリコン膜９ａである。窒化シリコン膜１０ａの厚みは、上記隙間ＣＡＶａの厚みとほぼ同じであり、例えば５〜１５ｎｍ程度とすることができる。
【０１３８】
次に、図３０に示されるように、窒化シリコン膜１０上に、絶縁膜として酸化シリコン膜１１を形成する（図６のステップＳ１９）。なお、図３１は、図３０の部分拡大断面図であり、図３０におけるメモリセル領域１Ａの一部が拡大して示されているが、図３１では、ｎ−型半導体領域ＥＸａ，ＥＸｂは図示を省略してｐ型ウエルＰＷ１に含めてある。
【０１３９】
ステップＳ１９で酸化シリコン膜１１を形成すると、半導体基板１の主面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを覆うように、窒化シリコン膜１０および酸化シリコン膜１１の積層膜が形成された状態となる。上記隙間ＣＡＶａには窒化シリコン膜１０ａが形成されているので、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域には、酸化シリコン膜１１は形成されない。
【０１４０】
なお、本実施の形態では、窒化シリコン膜１０上に酸化シリコン膜１１を形成したが、他の形態として、ステップＳ１９の酸化シリコン膜１１の形成工程を省略することもできる。ステップＳ１９の酸化シリコン膜１１の形成工程を省略する場合には、その分、窒化シリコン膜１０の厚みを厚くしておけばよい。更に他の形態として、ステップＳ１９で酸化シリコン膜１１の代わりに他の絶縁材料膜を形成することもでき、また、酸化シリコン膜１１の代わりに複数の絶縁膜を形成することもできる。
【０１４１】
次に、図３２に示されるように、異方性エッチング技術により、酸化シリコン膜１１および窒化シリコン膜１０をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図６のステップＳ２０）。なお、図３３は、図３２の部分拡大断面図であり、図３２におけるメモリセル領域１Ａの一部が拡大して示されているが、図３３では、ｎ−型半導体領域ＥＸａ，ＥＸｂは図示を省略してｐ型ウエルＰＷ１に含めてある。
【０１４２】
ステップＳ２０のエッチバック工程では、酸化シリコン膜１１および窒化シリコン膜１０の堆積膜厚の分だけ酸化シリコン膜１１および窒化シリコン膜１０の積層膜を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの側壁上に、前記積層膜をサイドウォールスペーサ状に残し、他の領域の前記積層膜を除去する。また、半導体基板１の表面に酸化シリコン膜９が形成されていたので、この酸化シリコン膜９も、酸化シリコン膜１１および窒化シリコン膜１０とともにエッチング（異方性エッチング、エッチバック）される。これにより、図３２および図３３に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各側壁上に、サイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷが形成される。サイドウォールスペーサＳＷのうち、サイドウォールスペーサＳＷ１は、メモリゲート電極ＭＧの側壁（酸化シリコン膜６ａを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）上に形成され、サイドウォールスペーサＳＷ２は、制御ゲート電極ＣＧの側壁（酸化シリコン膜６ａを介してメモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁）上に、側壁絶縁膜８ａを介して形成される。すなわち、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧにおいては、互いに隣接する側とは反対側の側壁上に、サイドウォールスペーサＳＷ（ＳＷ１,ＳＷ２）が形成された状態となる。また、サイドウォールスペーサＳＷのうち、サイドウォールスペーサＳＷ３は、ゲート電極ＧＥの両側壁上に、側壁絶縁膜８ａを介して形成される。
【０１４３】
サイドウォールスペーサＳＷは、酸化シリコン膜９と窒化シリコン膜１０と酸化シリコン膜１１とで形成されている。具体的には、メモリゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷ１は、酸化シリコン膜９ａ，９ｂと窒化シリコン膜１０ｂと酸化シリコン膜１１ａとで形成されており、窒化シリコン膜１０ｂは、サイドウォールスペーサＳＷ１の一部として残存した窒化シリコン膜１０からなり、酸化シリコン膜１１ａは、サイドウォールスペーサＳＷ１の一部として残存した酸化シリコン膜１１からなる。また、サイドウォールスペーサＳＷ１を構成する酸化シリコン膜９ｂは、メモリゲート電極ＭＧの側面（サイドウォールスペーサＳＷ１に接する側面）に形成されている酸化シリコン膜９ｂであり、サイドウォールスペーサＳＷ１を構成する酸化シリコン膜９ａは、メモリゲート電極ＭＧの下方よりも外側（サイドウォールスペーサＳＷ１側）に形成されている酸化シリコン膜９ａである。
【０１４４】
メモリゲート電極ＭＧの下面に形成されている酸化シリコン膜９ｂと、メモリゲート電極ＭＧの下方（の半導体基板１の表面）に形成されている酸化シリコン膜９ａとは、サイドウォールスペーサＳＷ１とはならず、それらの間の窒化シリコン膜１０ａも含めて、メモリトランジスタのゲート絶縁膜（電荷蓄積機能を有するゲート絶縁膜）として機能する。
【０１４５】
メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに絶縁膜５が形成された状態となるが、この絶縁膜５は、窒化シリコン膜１０ａを酸化シリコン膜９ａ，９ｂで挟んだ積層膜と、それに隣接する酸化シリコン膜６ａとで形成される。そして、窒化シリコン膜１０ａ（すなわち窒化シリコン膜１０ａに一体的に形成されている窒化シリコン膜１０ｂ）と酸化シリコン膜９ａ，９ｂとは、メモリゲート電極ＭＧの直下の領域の外側まで延在してサイドウォールスペーサＳＷ１の一部を形成している。
【０１４６】
また、制御ゲート電極ＣＧの側壁上に形成されたサイドウォールスペーサＳＷ２は、酸化シリコン膜９ｃと窒化シリコン膜１０ｃと酸化シリコン膜１１ｂとで形成されており、窒化シリコン膜１０ｃは、サイドウォールスペーサＳＷ２の一部として残存した窒化シリコン膜１０からなり、酸化シリコン膜１１ｂは、サイドウォールスペーサＳＷ２の一部として残存した酸化シリコン膜１１からなる。サイドウォールスペーサＳＷ３の構成は、サイドウォールスペーサＳＷ２とほぼ同様である。
【０１４７】
次に、図３４に示されるように、ｎ＋型半導体領域（不純物拡散層）１２ａ，１２ｂ，１２ｃをイオン注入法などを用いて形成する（図６のステップＳ２１）。
【０１４８】
ステップＳ２１においては、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側壁上の側壁絶縁膜８ａおよびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３とをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入することで、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃを形成することができる。この際、ｎ＋型半導体領域１２ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷ１に自己整合して形成され、ｎ＋型半導体領域１２ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷ２に自己整合して形成される。また、ｎ＋型半導体領域１２ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁上のサイドウォールスペーサＳＷ３に自己整合して形成される。これにより、ＬＤＤ（lightly doped drain）構造が形成される。
【０１４９】
このようにして、ｎ−型半導体領域ＥＸａとそれよりも高不純物濃度のｎ＋型半導体領域１２ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域ＥＸｂとそれよりも高不純物濃度のｎ＋型半導体領域１２ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。また、ｎ−型半導体領域ＥＸｃとそれよりも高不純物濃度のｎ＋型半導体領域１２ｃとにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域ＳＤが形成される。
【０１５０】
次に、ソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤ，ＳＤ（ｎ−型半導体領域ＥＸａ，ＥＸｂ，ＥＸｃおよびｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ）に導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１５１】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成され、周辺回路領域１ＢにＭＩＳＦＥＴが形成される。
【０１５２】
次に、半導体基板１の主面全面上に酸化シリコン膜をＣＶＤ法などにより形成する。次にフォトリソグラフィ法、エッチング法を用いて、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃの上面（表面）と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とゲート電極ＧＥの上面とを露出させる。それから、図３５に示されるように、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃの上面上とメモリゲート電極ＭＧの上面（サイドウォールスペーサＳＷ１で覆われていない部分）上と制御ゲート電極ＣＧの上面上とゲート電極ＧＥの上面上とを含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ及びサイドウォールスペーサＳＷ１、ＳＷ２,ＳＷ３を覆うように、金属膜１３ａを形成（堆積）する。金属膜１３ａは、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。
【０１５３】
次に、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上層部分（表層部分）を金属膜１３ａと反応さる。これにより、図３６に示されるように、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部（上面、表面、上層部）に、それぞれ金属シリサイド層１３が形成される。金属シリサイド層１３は、例えばコバルトシリサイド層（金属膜１３ａがコバルト膜の場合）またはニッケルシリサイド層（金属膜１３ａがニッケル膜の場合）とすることができる。その後、未反応の金属膜１３ａを除去する。図３６にはこの段階の断面図が示されている。このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部に金属シリサイド層１３を形成し、それによって、ソース、ドレインや各ゲート電極（ＣＧ，ＭＧ，ＧＥ）の抵抗を低抵抗化することができる。
【０１５４】
次に、図３７に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３を覆うように、絶縁膜１４を形成（堆積）し、絶縁膜１４上に絶縁膜１５を形成（堆積）する。それから、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１５の上面を平坦化する。
【０１５５】
絶縁膜１４は好ましくは窒化シリコン膜からなり、絶縁膜１４上の絶縁膜１５は好ましくは酸化シリコン膜などからなり、それぞれＣＶＤ法などを用いて形成することができる。絶縁膜１４の膜厚は、絶縁膜１５の膜厚よりも薄い。厚い絶縁膜１５は、層間絶縁膜として機能し、薄い絶縁膜１４は、絶縁膜１５にコンタクトホールを形成する際のエッチングストッパ膜としてとして機能する。
【０１５６】
次に、図３８に示されるように、フォトリソグラフィ法を用いて絶縁膜１５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜１５および絶縁膜１４をドライエッチングすることにより、絶縁膜１４，１５にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。コンタクトホールＣＮＴを形成する際には、まず絶縁膜１５をドライエッチングして絶縁膜１４をエッチングストッパ膜として機能させ、その後、コンタクトホールＣＮＴの底部の絶縁膜１４をドライエッチングで除去して、絶縁膜１４，１５を貫通するコンタクトホールＣＮＴを形成する。このように、絶縁膜１４を、絶縁膜（層間絶縁膜）１５をエッチングする際のエッチングストッパとして機能させることで、コンタクトホールＣＮＴをエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避することができる。
【０１５７】
コンタクトホールＣＮＴは、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ（の表面上の金属シリサイド層１３）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１３）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層１３）の一部、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層１３）の一部などが露出される。なお、図３８の断面図においては、ｎ＋型半導体領域１２ｂ，１２ｃ（の表面上の金属シリサイド層１３）の一部がコンタクトホールＣＮＴの底部で露出した断面が示されている。
【０１５８】
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜１５上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、絶縁膜１５上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３８では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１５９】
次に、図３９に示されるように、プラグＰＧが埋め込まれた絶縁膜１５上に、絶縁膜１６を形成する。絶縁膜１６は、複数の絶縁膜の積層膜で形成することもできる。
【０１６０】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１６の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１６上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図３９においては、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１６１】
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（半導体領域ＳＤ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１６２】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１６３】
次に、比較例を参照しながら、本実施の形態の構成や効果について、より詳細に説明する。
【０１６４】
まず、比較例の半導体装置について説明する。図４０は、比較例の半導体装置の要部断面図であり、本実施の形態の上記図２に相当するものである。
【０１６５】
図４０に示される比較例の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置であり、半導体基板１０１のｐ型ウエルＰＷ１０１の上部に、不揮発性メモリセルを構成する制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とが互いに隣合うように形成されている。制御ゲート電極ＣＧ１０１とｐ型ウエルＰＷ１０１との間には、ゲート絶縁膜としての絶縁膜１０３が形成されている。また、メモリゲート電極ＭＧ１０１とｐ型ウエルＰＷ１０１との間および制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１との間には、酸化シリコン膜１０５ａ、窒化シリコン膜１０５ｂおよび酸化シリコン膜１０５ｃの積層膜からなる絶縁膜１０５が形成されている。制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１は、それぞれｎ型ポリシリコン膜により形成されている。ｐ型ウエルＰＷ１０１には、ソース領域として機能する半導体領域が、ｎ−型半導体領域ＥＸ１０１ａとそれよりも高不純物濃度のｎ＋型半導体領域１１２ａとにより形成され、ドレイン領域として機能する半導体領域が、ｎ−型半導体領域ＥＸ１０１ｂとそれよりも高不純物濃度のｎ＋型半導体領域１１２ｂとにより形成されている。制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１の互いに隣接する側とは反対側の側壁上にはサイドウォールスペーサＳＷ１０１，ＳＷ１０２が形成されている。また、ｎ＋型半導体領域１１２ａ，１１２ｂ、制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１の上部には金属シリサイド層１１３が形成されている（図４０においてｎ＋型半導体領域１１２ａ，１１２ｂ上の金属シリサイド層１１３は図示を省略している）。半導体基板１０１上には、制御ゲート電極ＣＧ１０１、メモリゲート電極ＭＧ１０１およびサイドウォールスペーサＳＷ１０１，ＳＷ１０２を覆うように、層間絶縁膜（図示せず）が形成されている。
【０１６６】
図４０に示される比較例の半導体装置では、絶縁膜１０５は、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の領域と、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１の間の領域の、両領域にわたって連続的に延在しており、絶縁膜１０５全体が、酸化シリコン膜１０５ａと窒化シリコン膜１０５ｂと酸化シリコン膜１０５ｃとの積層膜で構成されている。このため、窒化シリコン膜１０５ｂは、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中だけでなく、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１の間の絶縁膜１０５中にも存在している。
【０１６７】
このような構造の比較例の半導体装置は、次のような課題を有している。
【０１６８】
上述したように、不揮発性メモリへの書込み方式は、ＳＳＩ方式とＦＮ方式とがあり、消去方法は、ＢＴＢＴ方式とＦＮ方式とがある。不揮発性メモリへの書込み時には、ＳＳＩ方式とＦＮ方式のいずれの場合も、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂに電子を注入する。不揮発性メモリの消去時には、ＢＴＢＴ方式とＦＮ方式のいずれの場合も、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにホール（正孔）を注入する。
【０１６９】
ＳＳＩ方式で書込む際には、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、均一に電子が注入されるのではなく、ホットエレクトロンの発生場所に起因して、ソース領域側の領域よりも、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度に電子が注入されてしまう傾向にある。
【０１７０】
また、ＦＮ方式の書込みでは、ＳＳＩ方式の書込みに比べると、窒化シリコン膜１０５ｂに比較的均一に電子が注入されやすい。しかしながら、そのＦＮ方式の書込みでも、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、ソース領域側の領域よりも、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度に電子が注入されてしまう傾向にある。
【０１７１】
従って、ＳＳＩ方式の書込みとＦＮ方式の書込みのいずれの場合にも、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度に電子が注入されてしまう傾向がある。
【０１７２】
一方、ＢＴＢＴ方式の消去では、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、均一にホールが注入されるのではなく、ホットホールの発生場所に起因して、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域よりも、ソース領域側の領域に高密度に電子が注入されてしまう傾向にある。
【０１７３】
また、ＦＮ方式の消去では、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、ソース領域側の領域よりも、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度にホールが注入されてしまう傾向にある。
【０１７４】
このため、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（動作方式Ａ）と、書込みがＦＮ方式でかつ消去がＢＴＢＴ方式の場合（動作方式Ｃ）とでは、絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、書込み時に電子が注入されやすい位置と、消去時にホールが注入されやすい位置とがずれているため、消去動作後に、電荷の消し残りが生じてしまう。すなわち、図４０において点線で囲まれた領域１２２における窒化シリコン膜１０５ｂ中に、ＳＳＩ方式またはＦＮ方式の書込み時に電子が他の領域よりも高密度に注入されるが、ＢＴＢＴ方式の消去時には、この領域１２２の窒化シリコン膜１０５ｂ中にはホールが注入されにくいため、消去後に、この領域１２２の窒化シリコン膜１０５ｂ中に消し残りの電子が残りやすい。窒化シリコン膜１０５ｂ中に消し残りの電子があると、この消し残りの電子に起因してメモリトランジスタのしきい値電圧が変動してしまう虞があり、不揮発性メモリを備える半導体装置の性能低下を招く虞がある。
【０１７５】
また、書込みがＳＳＩ方式でかつ消去がＦＮ方式の場合（動作方式Ｂ）と、書込みがＦＮ方式でかつ消去がＦＮ方式の場合（動作方式Ｄ）とでは、絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、書込み時に電子が注入されやすい位置と、消去時にホールが注入されやすい位置とがほぼ一致しているため、消去動作後に、電荷の消し残りが生じにくい。すなわち、図４０において点線で囲まれた領域１２２における窒化シリコン膜１０５ｂ中に、ＳＳＩ方式またはＦＮ方式の書込み時に電子が他の領域よりも高密度に注入されるが、ＦＮ方式の消去時には、この領域１２２の窒化シリコン膜１０５ｂ中にホールが注入されやすいため、消去後に、この領域１２２の窒化シリコン膜１０５ｂ中に消し残りの電子が残りにくい。このため、窒化シリコン膜１０５ｂにおける消し残りの電荷に起因したメモリトランジスタのしきい値電圧の変動は生じにくい。しかしながら、動作方式Ｂの場合と、動作方式Ｄの場合とでは、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１（ｐ型ウエルＰＷ１０１）との間の絶縁膜１０５の中の窒化シリコン膜１０５ｂ（領域１２２の窒化シリコン膜１０５ｂにほぼ対応）に多量に電荷が注入される。このため、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１（ｐ型ウエルＰＷ１０１）との間の絶縁膜１０５（領域１２２の絶縁膜１０５にほぼ対応）が劣化して絶縁膜１０５の信頼性が低下する虞があり、不揮発性メモリを備える半導体装置の性能低下を招く虞がある。
【０１７６】
このような課題を、上記比較例の半導体装置は有している。
【０１７７】
それに対して、本実施の形態では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧ１の間の領域とで、介在する絶縁膜（５）の構成（構造）が異なっている。
【０１７８】
すなわち、本実施の形態では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５のうち、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間の部分（第１の部分、ゲート絶縁膜部分）５ａは、酸化シリコン膜９ａと酸化シリコン膜９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。そして、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分（第２の部分、絶縁部分）５ｂは、酸化シリコンからなり、窒化シリコン膜１０ａを有していない。
【０１７９】
ここで、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５を、ゲート絶縁膜部分５ａと絶縁部分５ｂと角部分５ｃとに仮想的に分けて（区分けして）考えることとする。図４１は、本実施の形態の半導体装置の説明図であり、ゲート絶縁膜部分５ａ、絶縁部分５ｂおよび角部分５ｃが絶縁膜５のどの部分を指しているのかを模式的に示してある。図４１は、上記図２に対応する断面が示されており、図４１では、絶縁膜５を、ゲート絶縁膜部分５ａ、絶縁部分５ｂおよび角部分５ｃに仮想的に分けて（区分けして）示してあるが、実際には、絶縁膜５は上記図２のような断面構造を有しており、絶縁膜５は、酸化シリコン膜６ａ，９ａ，９ｂおよび窒化シリコン膜１０ａによって形成されている。
【０１８０】
メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５のうち、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間の部分５ａを、「ゲート絶縁膜部分５ａ」と称することとする。また、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分５ｂを、「絶縁部分５ｂ」と称することとする。また、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５のうち、ゲート絶縁膜部分５ａと絶縁部分５ｂとの間の部分（第３の部分、角部分）５ｃを、「角部分５ｃ」と称することとする。ゲート絶縁膜部分５ａと絶縁部分５ｂとの間に、角部分５ａが介在している。なお、制御ゲート電極ＣＧの側面２６は、絶縁膜５を介してメモリゲート電極ＭＧに対向する側の側面であり、メモリゲート電極ＭＧの側面２５は、絶縁膜５を介して制御ゲート電極ＣＧに対向する側の側面である。また、メモリゲート電極ＭＧの下面２４は、ゲート絶縁膜部分５ａに接している面である。
【０１８１】
ゲート絶縁膜部分５ａは、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間に位置しているため、メモリトランジスタのゲート絶縁膜として機能することができる。ゲート絶縁膜部分５ａにおける窒化シリコン膜１０ａは、メモリセルの電荷蓄積部（電荷蓄積層）として機能することができる。
【０１８２】
絶縁部分５ｂは、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間に位置しているため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁分離するよう機能することができる。
【０１８３】
角部分５ｃは、断面（図１、図２および図４１の断面に対応）がＬ字型の絶縁膜５の角部に位置している。このため、ゲート絶縁膜部分５ａと角部分５ｃとは、半導体基板１の主面に沿って（すなわち半導体基板１の主面にほぼ平行に）延在しており、また、絶縁部分５ｂと角部分５ｃとは、上下方向（すなわち半導体基板１の主面に略垂直な方向）に延在しており、絶縁膜５において、横方向（半導体基板１の主面に平行な方向）から上下方向（半導体基板１の主面に略垂直な方向）への折れ曲がりの角部分が、角部分５ｃに対応している。
【０１８４】
絶縁膜５において、ゲート絶縁膜部分５ａはメモリゲート電極ＭＧの直下に位置しているが、絶縁部分５ｂと角部分５ｃとは、メモリゲート電極ＭＧの直下には位置していない。図４１からも分かるように、絶縁部分５ｂと角部分５ｃとの境界は、角部分５ｃ近傍におけるメモリゲート電極ＭＧの下面２４の延長面と一致し、ゲート絶縁膜部分５ａと角部分５ｃとの境界は、角部分５ｃ近傍におけるメモリゲート電極ＭＧの側面２５の延長面と一致している。
【０１８５】
本実施の形態では、絶縁膜５のうち、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面（表面）との間に位置するゲート絶縁膜部分５ａが、酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａを有していることで、この窒化シリコン膜１０ａに電荷を蓄積させることができ、それによって、メモリトランジスタに情報を記憶させることができる。
【０１８６】
そして、本実施の形態では、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間に位置する絶縁部分５ｂが、酸化シリコン（より特定的には酸化シリコン膜６ａ）からなり、窒化シリコン膜１０ａを有していない。本実施の形態では、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分５ｂ（すなわち絶縁部分５ｂ）が窒化シリコン膜１０ａを有していないことを、主要な特徴の一つとしている。
【０１８７】
また、本実施の形態では、上述したように、酸化シリコン膜６を除去して形成された空洞ＣＡＶに、酸化シリコン膜９ａ，９ｂを形成し、その後、酸化シリコン膜９ａ，９ｂの隙間ＣＡＶａに窒化シリコン膜１０ａを形成することで、酸化シリコン膜６ａ，９ａ，９ｂおよび窒化シリコン膜１０ａからなる絶縁膜５を形成している。このため、絶縁膜５は、酸化シリコン膜６ａからなる領域と、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとの積層膜からなる領域とで構成され、両領域は隣接している。すなわち、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとの積層膜（の端部）と、酸化シリコン膜６ａ（の端部）とが隣接している。
【０１８８】
図４２〜図４５は、絶縁膜５における窒化シリコン膜１０ａの形成領域を説明するための説明図（要部断面図、部分拡大断面図）であり、上記図２の一部を拡大したものに対応している。なお、図４２〜図４５では、ｎ−型半導体領域ＥＸａは図示を省略してｐ型ウエルＰＷ１に含めてある。
【０１８９】
図４２〜図４５に示されるように、窒化シリコン膜１０ａの端部２３は酸化シリコン膜６ａ（の端部）と隣接している。すなわち、窒化シリコン膜１０ａの端部２３は、酸化シリコン膜６ａ（の端部）と隣接する側の端部である。この窒化シリコン膜１０ａの端部２３の位置が、図４２〜図４５のそれぞれで相違している。
【０１９０】
図４２の場合は、窒化シリコン膜１０ａの端部２３は絶縁部分５ｂ内に位置している。このため、図４２の場合は、絶縁部分５ｂが窒化シリコン膜１０ａを有した状態となっている。
【０１９１】
図４２の場合のように、窒化シリコン膜１０ａが、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の絶縁部分５ｂ中にも延在していると、絶縁部分５ｂ中の窒化シリコン膜１０ａ（図４２において点線で囲まれた領域３１内の窒化シリコン膜１０ａに対応）には電荷が注入されにくいが、一旦電荷が注入されてしまうと、その電荷は消滅させ難い（なぜなら逆極性の電荷も注入されにくいため）。そして、絶縁部分５ｂ中の窒化シリコン膜１０ａ（図４２において点線で囲まれた領域３１内の窒化シリコン膜１０ａに対応）に注入された電荷が、メモリトランジスタのしきい値電圧を変動させる虞がある。この現象は、上記動作方式Ａ，Ｂ，Ｃ，Ｄのいずれの場合も生じ得る。
【０１９２】
そこで、本実施の形態では、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の絶縁部分５ｂには、窒化シリコン膜１０ａが延在しないようにする。図４３〜図４５は、この条件を満たしている。図４３〜図４５では、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の絶縁部分５ｂには窒化シリコン膜１０ａが延在しておらず、この絶縁部分５ｂは酸化シリコン（より特定的には酸化シリコン膜６ａ）で形成されている。このため、図４３〜図４５の場合は、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の絶縁部分５ｂ中の窒化シリコン膜１０ａに電荷が注入されることが無いため、絶縁部分５ｂ中の窒化シリコン膜１０ａに注入された電荷に起因して、メモリトランジスタのしきい値電圧が変動するのを防止することができる。
【０１９３】
また、図４３〜図４５の各図の構造では、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の絶縁部分５ｂには窒化シリコン膜１０ａが延在していない点は共通である。しかしながら、上記図４０の比較例を参照して説明した上記課題を解決または改善するためには、窒化シリコン膜１０ａの端部２３の位置は重要である。
【０１９４】
図４３や図４４の場合は、絶縁膜５の角部分５ｃには、窒化シリコン膜１０ａは延在していない。図４５の場合は、絶縁膜５の角部分５ｃにも窒化シリコン膜１０ａが延在しているが、絶縁膜５の角部分５ｃに延在する窒化シリコン膜１０ａの長さは、図４２の場合に比べて短い。
【０１９５】
上記図４０の比較例を参照して説明した上記課題を解決または改善するためには、絶縁膜５の角部分５ｃに存在する窒化シリコン膜１０ａを少なくすることが有効であり、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにすることが、より好ましい。その理由は、次のようなものである。
【０１９６】
上記図４０の比較例の半導体装置では、上述したように、動作方式Ａの場合と動作方式Ｃの場合は、絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、書込み時に電子が注入されやすい位置と、消去時にホールが注入されやすい位置とがずれているため、消去動作後に、電荷の消し残りが生じてしまい、この消し残りの電子に起因してメモリトランジスタのしきい値電圧が変動してしまう虞がある。これは、上記図４０において点線で囲まれた領域１２２における窒化シリコン膜１０５ｂ中に、書込み時に電子が他の領域よりも高密度に注入され、消去時には、この領域１２２の窒化シリコン膜１０５ｂ中にはホールが注入されにくいため、消去後に、この領域１２２の窒化シリコン膜１０５ｂ中に消し残りの電子が残りやすいことに起因している。
【０１９７】
上記領域１２２の絶縁膜１０５は、本実施の形態では、絶縁膜５の角部分５ｃに相当している。このため、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在すると、その窒化シリコン膜１０ａに、消去動作後の電荷の消し残りが生じやすく、それに起因してメモリトランジスタのしきい値電圧の変動が生じる可能性がある。そこで、本実施の形態では、絶縁膜５の角部分５ｃに存在する窒化シリコン膜１０ａを、上記図４０の比較例の半導体装置に比べて少なくし、より好ましくは、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにしている。
【０１９８】
絶縁膜５の角部分５ｃに存在する窒化シリコン膜１０ａを、上記図４０の比較例の半導体装置に比べて少なくすれば、角部分５ｃに存在する窒化シリコン膜１０ａ中に書込み時に注入される電子の量を少なくすることができるため、消去後に角部分５ｃの窒化シリコン膜１０ａ中に消し残りの電子が残るのを抑制することができる。
【０１９９】
そして、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにすれば、書込み時には、角部分５ｃには窒化シリコン膜１０ａが無いため電子が注入されず、ゲート絶縁膜部分５ａの窒化シリコン膜１０ａにのみ電子が注入される。消去動作時には、ゲート絶縁膜部分５ａの窒化シリコン膜１０ａにはホールが注入されやすく、ホールが注入されにくいはずの角部分５ｃには窒化シリコン膜１０ａが無いため、消去後に絶縁膜５（の窒化シリコン膜１０ａ）中に消し残りの電子が残るのを更に的確に抑制することができる。
【０２００】
つまり、本実施の形態では、書込み時に電子が注入されやすいが消去時にホールが注入されにくい位置にある角部分５ｃにおいて、電荷をトラップする窒化シリコン膜１０ａを少なくするか、無くすことで、消去動作後の電荷の消し残りを抑制または防止することができる。このため、電荷の消し残りに起因してメモリトランジスタのしきい値電圧の変動が生じるのを、抑制または防止することができる。従って、不揮発性メモリを備える半導体装置の性能を向上することができる。
【０２０１】
また、上記図４０の比較例の半導体装置では、上述したように、動作方式Ｂの場合と動作方式Ｄの場合は、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１との間の絶縁膜１０５の中の窒化シリコン膜１０５ｂ（領域１２２の窒化シリコン膜１０５ｂにほぼ対応）に多量に電荷が注入される。このため、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１（ｐ型ウエルＰＷ１０１）との間の絶縁膜１０５（領域１２２の絶縁膜１０５にほぼ対応）が劣化して絶縁膜１０５の信頼性が低下する虞がある。この絶縁膜１０５の劣化しやすい領域は、本実施の形態では、絶縁膜５の角部分５ｃに相当している。このため、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在すると、その窒化シリコン膜１０ａに、多量に電荷が注入されてしまい、角部分５ｃが劣化して絶縁膜５の信頼性が低下する可能性がある。そこで、本実施の形態では、絶縁膜５の角部分５ｃに存在する窒化シリコン膜１０ａを、上記図４０の比較例の半導体装置に比べて少なくし、より好ましくは、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにしている。
【０２０２】
絶縁膜５の角部分５ｃに存在する窒化シリコン膜１０ａを、上記図４０の比較例の半導体装置に比べて少なくすれば、角部分５ｃに存在する窒化シリコン膜１０ａ中に注入される電荷の量を少なくすることができるため、絶縁膜５の角部分５ｃが劣化するのを抑制することができる。
【０２０３】
そして、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにすれば、絶縁膜５の角部分５ｃは窒化シリコン膜１０ａが無いため電荷が注入されず、絶縁膜５の角部分５ｃが劣化するのを更に的確に抑制することができる。
【０２０４】
つまり、本実施の形態では、電荷が多量に注入されやすい位置にある角部分５ｃにおいて、電荷をトラップする窒化シリコン膜１０ａを少なくするか、無くすことで、絶縁膜５の角部分５ｃが劣化するのを抑制または防止することができる。このため、絶縁膜５が劣化するのを抑制または防止できるため、絶縁膜５の信頼性を向上することができる。従って、不揮発性メモリを備える半導体装置の性能を向上することができる。
【０２０５】
窒化シリコン膜１０ａの端部２３が、メモリゲート電極ＭＧの直下に位置している場合は、絶縁膜５の角部分５ｃには窒化シリコン膜１０ａが存在しない。図４３および図４４のいずれの場合も、窒化シリコン膜１０ａの端部２３は、メモリゲート電極ＭＧの直下に位置しており、絶縁膜５の角部分５ｃには窒化シリコン膜１０ａが存在していない。このような構成をとると、不揮発性メモリの動作方式が動作方式Ａまたは動作方式Ｃのいずれかの場合には、上述したように、消去後の電荷の消し残りを抑制でき、電荷の消し残りに起因したメモリトランジスタのしきい値電圧の変動を抑制または防止することができる。また、不揮発性メモリの動作方式が動作方式Ｂまたは動作方式Ｄのいずれかの場合には、上述したように、絶縁膜５の劣化を抑制または防止でき、絶縁膜５の信頼性を向上することができる。従って、不揮発性メモリの動作方式が動作方式Ａ、動作方式Ｂ、動作方式Ｃまたは動作方式Ｄのいずれの場合にも、不揮発性メモリを備える半導体装置の性能を向上することができる。
【０２０６】
なお、窒化シリコン膜１０ａの端部２３がメモリゲート電極ＭＧの直下に位置している場合（図４３または図４４に対応）は、絶縁膜５の絶縁部分５ｂおよび角部分５ｃは窒化シリコン膜１０ａを有しておらず、絶縁部分５ｂおよび角部分５ｃは、酸化シリコン（より特定的には酸化シリコン膜６ａ）で構成された状態となる。
【０２０７】
窒化シリコン膜１０ａの端部２３がメモリゲート電極ＭＧの直下に位置している場合は、図４３の場合と図４４の場合とに分類される。
【０２０８】
図４３の場合は、窒化シリコン膜１０ａの端部２３は、メモリゲート電極ＭＧの側面２５の直下に位置しており、ゲート絶縁膜部分５ａは、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとが積層された積層構造を有している。
【０２０９】
図４４の場合は、窒化シリコン膜１０ａの端部２３は、メモリゲート電極ＭＧの側面２５の直下の位置よりも、制御ゲート電極ＣＧから遠い（離れる）側（すなわちソース領域に近づく側）に位置している。このため、図４４の場合は、ゲート絶縁膜部分５ａは、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとが積層された部分５ｄと、酸化シリコン（より特定的には酸化シリコン膜６ａ）からなる部分５ｅとを有し、部分５ｅは部分５ｄと角部分５ｃとの間に位置したものとなる。より具体的に説明すると、ゲート絶縁膜部分５ａは、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとが積層された部分５ｄと、酸化シリコン（より特定的には酸化シリコン膜６ａ）からなる部分５ｅとで構成され、部分５ｅが角部分５ｃに隣接し、部分５ｄと部分５ｅとの境界に、窒化シリコン膜１０ａの端部２３が位置している。
【０２１０】
図４３の場合と図４４の場合のいずれも、窒化シリコン膜１０ａの端部２３がメモリゲート電極ＭＧの直下に位置しており、絶縁膜５の角部分５ｃが窒化シリコン膜１０ａを有していないため、上述したメモリトランジスタのしきい値電圧の変動を抑制または防止できる効果（動作方式Ａまたは動作方式Ｃの場合）、あるいは上述した絶縁膜５の信頼性を向上できる効果（動作方式Ｂまたは動作方式Ｄの場合）を得ることができる。しかしながら、図４４の場合は、更に次のような効果を得ることができる。
【０２１１】
すなわち、上記ステップＳ１４で酸化シリコン膜６をエッチングすることで空洞ＣＡＶを形成し、この空洞ＣＡＶの端部の位置により窒化シリコン膜１０ａの端部の位置２３が決まるが、エッチング条件の変動などに起因して、空洞ＣＡＶの端部の位置（すなわち窒化シリコン膜１０ａの端部２３の位置）が多少変動する可能性がある。このため、図４４の場合のように、窒化シリコン膜１０ａの端部２３を、メモリゲート電極ＭＧの側面２５の直下の位置よりも、制御ゲート電極ＣＧから遠い（離れる）側に設定しておけば、窒化シリコン膜１０ａの端部２３の位置が多少変動したとしても、窒化シリコン膜１０ａの端部２３がメモリゲート電極ＭＧの直下に位置し、絶縁膜５の絶縁部分５ｂおよび角部分５ｃが窒化シリコン膜１０ａを有していない状態を維持できる。これにより、多少工程変動（具体的には上記ステップＳ１４の工程変動）が生じても、絶縁膜５の絶縁部分５ｂおよび角部分５ｃが窒化シリコン膜１０ａを有していない状態を維持できるため、上述したメモリトランジスタのしきい値電圧の変動を抑制または防止できる効果（動作方式Ａまたは動作方式Ｃの場合）、あるいは上述した絶縁膜５の信頼性を向上できる効果（動作方式Ｂまたは動作方式Ｄの場合）を、より的確に得ることができる。従って、不揮発性メモリを備える半導体装置の性能をより的確に向上させることができる。
【０２１２】
一方、図４３の場合は、ゲート絶縁膜部分５ａ全体が、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとが積層された積層構造を有しているため、書込み速度を向上する点では有利である。
【０２１３】
また、上記図４０の比較例を参照して説明した上記課題を解決または改善するためには、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにすることが極めて有効であるが、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在していても、上記図４０の比較例の場合に比べて、絶縁膜５の角部分５ｃにおける窒化シリコン膜１０ａを少なくすれば、上記図４０の比較例の場合に比べて、上記課題を改善することができる。この場合の例が、図４５に対応している。
【０２１４】
すなわち、図４５の場合は、窒化シリコン膜１０ａの端部２３が、メモリゲート電極ＭＧの下面２４よりも低い位置で、かつ、メモリゲート電極ＭＧの側面２５の直下の位置よりも制御ゲート電極ＣＧに近い側に位置している。この場合、窒化シリコン膜１０ａの端部２３は、角部分５ｃ内に位置しており、ゲート絶縁膜部分５ａ（ゲート絶縁膜部分５ａ全体）は、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとが積層された積層構造を有している。このような構造とすれば、上記図４０の比較例の場合に比べて、絶縁膜５の角部分５ｃにおける窒化シリコン膜１０ａが少なくなるため、上記図４０の比較例の場合に比べて、上述した課題を改善することができる。すなわち、上記図４０の比較例の場合に比べて、消去後の電荷の消し残りを抑制してメモリトランジスタのしきい値電圧の変動を抑制または防止することができる効果（動作方式Ａまたは動作方式Ｃの場合）、あるいは絶縁膜５（の角部分５ｃ）の劣化を抑制して絶縁膜５の信頼性を向上することができる効果（動作方式Ｂまたは動作方式Ｄの場合）を得ることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。
【０２１５】
窒化シリコン膜１０ａの端部２３の位置は、上記ステップＳ１４のエッチング工程におけるエッチング条件（例えばエッチング時間など）を調整することで、制御することができる。上記ステップＳ１４で形成される空洞ＣＡＶの端部の位置により、窒化シリコン膜１０ａの端部の位置２３を制御することができる。例えば、図４４の構造を得るためには、上記ステップＳ１４のエッチング工程において、空洞ＣＡＶの端部がメモリゲート電極ＭＧの側面２５の直下の位置に達する前に、酸化シリコン膜６のエッチングを終了すればよい。また、図４３の構造を得るためには、上記ステップＳ１４のエッチング工程において、空洞ＣＡＶの端部がメモリゲート電極ＭＧの側面２５の直下の位置にちょうど達した段階で酸化シリコン膜６のエッチングを終了すればよい。
【０２１６】
図４６は、絶縁膜５における窒化シリコン膜１０ａの形成領域を説明するための説明図（要部断面図、部分拡大断面図）であり、上記図４４に対応するものであるが、図４６では、ｎ−型半導体領域ＥＸａも図示してある。
【０２１７】
メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間に位置する窒化シリコン膜１０ａ（すなわちゲート絶縁膜部分５ａにおける窒化シリコン膜１０ａ）は、メモリセルの電荷蓄積部として機能することができる。この窒化シリコン膜１０ａをメモリセルの電荷蓄積部として十分に機能させるためには、メモリゲート電極ＭＧの直下に位置する窒化シリコン膜１０ａのうち、ｎ−型半導体領域（エクステンション領域）ＥＸａとは平面的に重ならない部分の距離（長さ、寸法）Ｌ１が、ゼロより大きい（すなわちＬ１＞０）ことが要求され、１０ｎｍ以上（すなわちＬ１≧１０ｎｍ）であれば、より好ましい。ここで、上記距離Ｌ１は、メモリゲート電極ＭＧのゲート長方向における距離（長さ、寸法）に対応しており、図４６に示されている。また、平面的に重ならないとは、半導体基板１の主面に平行な平面に投影して見たときに重ならないことを意味している。
【０２１８】
上記距離Ｌ１を、別の見方をすると、窒化シリコン膜１０ａの端部２３が、ｎ−型半導体領域（エクステンション領域）ＥＸａ（の端部）から、ゲート長方向に距離Ｌ１だけ離れていることになる。すなわち、窒化シリコン膜１０ａの端部２３から、ゲート長方向に距離Ｌ１以内の領域では、直下にｎ−型半導体領域（エクステンション領域）ＥＸａが存在しておらず、チャネル領域となる領域が存在していることになる。
【０２１９】
上記距離Ｌ１がゼロより大きい（すなわちＬ１≧０）ことは、メモリゲート電極ＭＧの直下に位置する窒化シリコン膜１０ａが、ｎ−型半導体領域（エクステンション領域）ＥＸａと平面的に重ならない部分を有していることを意味し、その部分（ｎ−型半導体領域ＥＸａと平面的に重ならない部分）が電荷蓄積部として的確に機能することができる。また、上記距離Ｌ１が１０ｎｍ以上（すなわちＬ１≧１０ｎｍ）であれば、電荷蓄積部として機能する窒化シリコン膜１０ａのゲート長方向の寸法（これが上記距離Ｌ１に対応する）を十分に確保することができるため、窒化シリコン膜１０ａをより的確に電荷蓄積部として機能させることができるようになる。
【０２２０】
つまり、半導体基板１において、サイドウォールスペーサＳＷ１の下方にエクステンション領域（ここではｎ−型半導体領域ＥＸａに対応）が形成され、半導体基板１において、そのエクステンション領域（ここではｎ−型半導体領域ＥＸａに対応）の外側にそのエクステンション領域よりも高不純物濃度のソースまたはドレイン領域（ここではｎ＋型半導体領域１２ａに対応）が形成されている。そして、窒化シリコン膜１０ａの端部２３は、そのエクステンション領域（ここではｎ−型半導体領域ＥＸａに対応）から、メモリゲート電極ＭＧのゲート長方向に離間している（より好ましくは１０ｎｍ以上離間している）のである。このようにすることで、窒化シリコン膜１０ａを電荷蓄積部としたメモリセルの性能を、向上させることができる。
【０２２１】
また、本実施の形態では、ステップＳ１８で形成した窒化シリコン膜１０が、電荷蓄積部用の窒化シリコン膜１０ａと、サイドウォールスペーサＳＷ１用の窒化シリコン膜１０ｂとを兼ねている。すなわち、同一の工程（ステップＳ１８の窒化シリコン膜１０の成膜工程）で、電荷蓄積部用の窒化シリコン膜（１０ａ）とサイドウォールスペーサＳＷ１用の窒化シリコン膜（１０ｂ）とを形成している。このため、半導体装置の製造工程数を抑制することができる。また、半導体装置のスループットを向上することができる。また、半導体装置の製造コストを低減することができる。このようにして製造された半導体装置においては、電荷蓄積部用の窒化シリコン膜１０ａと、サイドウォールスペーサＳＷ１用の窒化シリコン膜１０ｂとが、一体的に形成された状態となっている。すなわち、サイドウォールスペーサＳＷ１は、電荷蓄積部用の窒化シリコン膜１０ａと一体的に形成された窒化シリコン膜１０ｂを有している。
【０２２２】
また、本実施の形態では、ステップＳ１４で、メモリゲート電極ＭＧの下面と半導体基板１との間の部分の酸化シリコン膜６の一部を除去し、メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部とで挟まれた酸化シリコン膜６はエッチングされずに残る。そのため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとで挟まれた領域には、その後の工程において、メモリゲート電極ＭＧの下面と半導体基板１との間に形成される窒化シリコン膜１０が形成されない。窒化シリコン膜１０がメモリゲート電極ＭＧと制御ゲート電極ＣＧとで挟まれた領域に形成された場合、窒化シリコン膜は誘電率が高いため、酸化シリコン膜と比較して電気的に見た場合の絶縁膜の膜厚が薄く、それ故、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの耐圧を確保するのが困難になる場合があり得る。しかし、本実施の形態においては、メモリゲート電極ＭＧの側面と制御ゲート電極ＣＧの側面との間の絶縁部分５ｂ中には窒化シリコン膜１０は形成されず、酸化シリコン膜６が形成されるため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの耐圧をより効果的に確保し、半導体装置の信頼性を確保することが可能となる。
【０２２３】
（実施の形態２）
本実施の形態は、上記実施の形態１の変形例に対応している。
【０２２４】
本実施の形態においては、上記実施の形態１の不揮発性メモリの制御ゲート電極ＣＧをシリコン膜４ｎと絶縁膜との積層膜で形成する場合について説明する。
【０２２５】
図４７は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。
【０２２６】
図４７に示されるように、本実施の形態における不揮発性メモリのメモリセルは、制御ゲート電極ＣＧがシリコン膜４ｎと絶縁膜３１との積層膜（積層パターン、積層構造）で構成されている。より具体的には、制御ゲート電極ＣＧが、シリコン膜４ｎとシリコン膜４ｎ上の絶縁膜３１ａと絶縁膜３１ａ上の絶縁膜３１ｂとの積層膜（積層膜パターン）で構成されている。絶縁膜３１は、シリコン膜４ｎ上の絶縁膜３１ａと絶縁膜３１ａ上の絶縁膜３１ｂとで構成されており、絶縁膜３１ａは、絶縁膜３１ｂより薄く形成されている。絶縁膜３１ａは、好ましくは酸化シリコン膜からなり、絶縁膜３１ｂは、好ましくは窒化シリコン膜からなる。
【０２２７】
本実施の形態においては、メモリセルの制御ゲート電極ＣＧの上部に絶縁膜３１（ここでは絶縁膜３１ａ，３１ｂ）が形成されているため、メモリセルの制御ゲート電極ＣＧ上には、金属シリサイド層１３は形成されていない。すなわち、上記実施の形態１においてシリコン膜４ｎとその上部の金属シリサイド層１３によって形成されていた制御ゲート電極ＣＧを、シリコン膜４ｎと絶縁膜３１との積層膜によって形成された制御ゲート電極ＣＧに置き換えたものが、本実施の形態の半導体装置に相当している。
【０２２８】
本実施の形態のメモリセルの他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０２２９】
次に、本実施の形態の半導体装置の製造工程について説明する。図４８および図４９は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１における上記図７〜図１８などとほぼ同じ断面領域が示されている。
【０２３０】
本実施の形態の半導体装置の製造工程は、上記実施の形態１の半導体装置の製造工程と基本的には同じであるため、以下では、主として上記実施の形態１の製造工程との相違点について説明する。
【０２３１】
上記実施の形態１と同様にして上記図９の構造を得た後、本実施の形態では、上記ステップＳ５と上記ステップＳ６との間に、図４８に示されるように、シリコン膜４（４ｎ）上に絶縁膜３１を形成する工程が追加される。絶縁膜３１形成工程は、シリコン膜４（４ｎ）上に絶縁膜３１ａを形成する工程と、絶縁膜３１ａ上に絶縁膜３１ｂを形成する工程とを有しているが、図４８では、図面の簡略化のために、絶縁膜３１ａおよび絶縁膜３１ｂの積層膜を単に絶縁膜３１として図示してある。
【０２３２】
それから、上記ステップＳ６において、上記実施の形態１ではシリコン膜４ｎをパターニングして制御ゲート電極ＣＧを形成したが、本実施の形態では、シリコン膜４ｎと絶縁膜３１との積層膜をパターニングすることで、図４９に示されるように、シリコン膜４ｎと絶縁膜３１との積層膜パターンからなる制御ゲート電極ＣＧを形成する。それから、ステップＳ６とステップＳ７の間に、絶縁膜３１を除去すべき領域（例えば周辺回路領域１Ｂなど）において、適宜絶縁膜３１の除去を行う。以降の工程（ステップＳ７およびそれ以降の工程）は、上記実施の形態１と基本的には同様であるため、ここではその説明は省略する。
【０２３３】
本実施の形態においても、上記実施の形態１と同様の効果を得ることができる。
【０２３４】
また、それに加えて、本実施の形態では、制御ゲート電極ＣＧをシリコン膜４ｎと絶縁膜３１（より特定的には絶縁膜３１ａ，３１ｂ）との積層膜で形成するため、シリコン膜４（４ｎ）を上記実施の形態１よりも薄く形成した場合においても、制御ゲート電極ＣＧの側壁にサイドウォールスペーサ状に形成されるメモリゲート電極ＭＧの高さを確保することができる。
【０２３５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２３６】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２３７】
１ 半導体基板
１Ａ メモリセル領域
１Ｂ 周辺回路領域
２ 素子分離領域
３ 絶縁膜
４，４ｎ シリコン膜
５ 絶縁膜
５ａ ゲート絶縁膜部分
５ｂ 絶縁部分
５ｃ 角部分
５ｄ，５ｅ 部分
６，６ａ 酸化シリコン膜
６ｂ 端部
６ｃ 上端部
７ シリコン膜
８ 絶縁膜
８ａ 側壁絶縁膜
９，９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ 酸化シリコン膜
１０，１０ａ，１０ｂ，１０ｃ 窒化シリコン膜
１１，１１ａ，１１ｂ 酸化シリコン膜
１２ａ，１２ｂ，１２ｃ ｎ＋型半導体領域
１３ 金属シリサイド層
１３ａ 金属膜
１４，１５，１６ 絶縁膜
２０ 矢印
２３ 端部
２４ 下面
２５ 側面
２６ 側面
２７ 側面
１０１ 半導体基板
１０３ 絶縁膜
１０５ 絶縁膜
１０５ａ，１０５ｃ 酸化シリコン膜
１０５ｂ 窒化シリコン膜
１１２ａ，１１２ｂ ｎ＋型半導体領域
１１３ 金属シリサイド層
１２２ 領域
ＣＡＶ 空洞
ＣＡＶａ 隙間
ＣＧ，ＣＧ１０１ 制御ゲート電極
ＣＮＴ コンタクトホール
ＥＸａ，ＥＸｂ，ＥＸｃ，ＥＸ１０１ａ，ＥＸ１０１ｂ ｎ−型半導体領域
ＧＥ ゲート電極
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ，ＭＧ１０１ メモリゲート電極
ＭＧ１０１ａ 角部
ＰＧ プラグ
ＳＰ１ シリコンスペーサ
ＳＤ 半導体領域
ＰＷ１，ＰＷ２，ＰＷ１０１ ｐ型ウエル
ＳＷ，ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ１０１，ＳＷ１０２ サイドウォールスペーサ
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００６−４１２２７号公報（特許文献１）、特開平４−３３７６７２号公報（特許文献２）および特開２００３−２５８１２８号公報（特許文献３）には、ＭＯＮＯＳ型不揮発性メモリに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４１２２７号公報
【特許文献２】特開平４−３３７６７２号公報
【特許文献３】特開２００３−２５８１２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
スプリットゲート型の不揮発性メモリには、積層ゲート絶縁膜として、例えば、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜からなる積層構造のＯＮＯ（Oxide-Nitride-Oxide）膜が形成され、不揮発性メモリの制御ゲート電極とメモリゲート電極とは、このＯＮＯ膜を介して隣接している。近年、上記不揮発性メモリにおいては、その電気的性能を向上させること、あるいは、信頼性を確保することなどが望まれている。
【０００７】
本発明の目的は、半導体装置の電気的性能を向上できる技術を提供することにある。また、本発明のその他の目的は、半導体装置の信頼性を向上できる技術を提供することである。また、本発明のその他の目的は、半導体装置の電気的性能を向上できる技術を提供し、かつ、半導体装置の信頼性を向上できる技術を提供することである。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による半導体装置は、不揮発性メモリのメモリセルを備える半導体装置であって、半導体基板の上部に形成された第１ゲート電極と、前記半導体基板の上部に形成されて前記第１ゲート電極と隣り合う第２ゲート電極と、前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された絶縁膜とを有している。前記絶縁膜のうち、前記第２ゲート電極の下面と前記半導体基板の上面との間の第１の部分は、第１酸化シリコン膜と第２酸化シリコン膜と前記第１および第２酸化シリコン膜に挟まれた第１窒化シリコン膜とを有し、前記第１窒化シリコン膜は、前記メモリセルの電荷蓄積部として機能する。前記絶縁膜のうち、前記第１ゲート電極の側面と前記第２ゲート電極の側面との間の第２の部分は、酸化シリコンからなり、前記第１窒化シリコン膜を有していない。
【００１１】
また、代表的な実施の形態による半導体装置の製造方法は、不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板の主面上に第１ゲート絶縁膜を介して前記メモリセルを構成する第１ゲート電極を形成する工程、（ｃ）前記半導体基板の主面と前記第１ゲート電極の側面上に、酸化シリコン膜を形成する工程を有している。更に、（ｄ）前記酸化シリコン膜上に、前記第１ゲート電極と前記酸化シリコン膜を介して隣り合い、前記メモリセルを構成する第２ゲート電極を形成する工程、（ｅ）前記第２ゲート電極で覆われていない部分の前記酸化シリコン膜を除去する工程を有している。更に、（ｆ）前記（ｅ）工程後、前記酸化シリコン膜のうち、前記第２ゲート電極の下面と前記半導体基板との間の部分の前記酸化シリコン膜の少なくとも一部を除去して空洞を形成する工程、（ｇ）前記空洞で露出する前記半導体基板の表面上に第１酸化シリコン膜を、前記空洞で露出する前記第２ゲート電極の下面に第２酸化シリコン膜を形成する工程を有している。更に、（ｈ）前記半導体基板の表面上の前記第１酸化シリコン膜と前記第２ゲート電極の下面上の前記第２酸化シリコン膜との間に、窒化シリコン膜を形成する工程を有している。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
代表的な実施の形態によれば、半導体装置の電気的性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。また、電気的性能を向上させることができ、かつ、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】図１の一部を拡大した部分拡大断面図である。
【図３】メモリセルの等価回路図である。
【図４】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図７】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８の部分拡大断面図である。
【図２０】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１の部分拡大断面図である。
【図２３】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４の部分拡大断面図である。
【図２６】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８の部分拡大断面図である。
【図３０】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０の部分拡大断面図である。
【図３２】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２の部分拡大断面図である。
【図３４】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】比較例の半導体装置の要部断面図である。
【図４１】本発明の一実施の形態である半導体装置の説明図である。
【図４２】窒化シリコン膜の形成領域を説明するための説明図である。
【図４３】窒化シリコン膜の形成領域を説明するための説明図である。
【図４４】窒化シリコン膜の形成領域を説明するための説明図である。
【図４５】窒化シリコン膜の形成領域を説明するための説明図である。
【図４６】窒化シリコン膜の形成領域を説明するための説明図である。
【図４７】本発明の他の実施の形態である半導体装置の要部断面図である。
【図４８】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４９】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
（実施の形態１）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１９】
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
【００２０】
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部が拡大して示してある。図３は、メモリセルＭＣの等価回路図である。なお、図２は、理解を簡単にするために、図１の構造のうち、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜３，５および側壁絶縁膜ＳＷ１，ＳＷ２と、それらの直下の基板領域（ｐ型ウエルＰＷ１を構成する半導体基板１の一部）のみが図示されている。図２において、ｎ＋型半導体領域１２ａ，１２ｂ上の金属シリサイド層１３は図示を省略している。
【００２１】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域（後述の素子分離領域２に対応するが、ここでは図示されていない）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷ１が形成されている。メモリセル領域のｐ型ウエルＰＷ１には、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセル領域には複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
【００２２】
図１〜図３に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２３】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
【００２４】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００２５】
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜５とを有している。
【００２６】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３，５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
【００２７】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【００２８】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【００２９】
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
【００３０】
絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって形成されている（延在している）が、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域とで、絶縁膜５の構成（構造）が異なっている。
【００３１】
すなわち、絶縁膜５のうち、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する部分は、酸化シリコン膜（酸化シリコン層）９ａと、酸化シリコン膜（酸化シリコン層）９ｂと、酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜（窒化シリコン層、電荷蓄積層）１０ａとを有している。絶縁膜５のうち、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する部分は、酸化シリコンからなり、具体的には、酸化シリコン膜（酸化シリコン層）６ａからなる。窒化シリコン膜１０ａは、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の少なくとも一部の領域に延在している（延在方向は半導体基板１の主面に略平行な方向である）が、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には窒化シリコン膜１０ａは形成されていない。つまり、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する部分の絶縁膜５は、窒化シリコン膜１０ａを有しておらず、酸化シリコン膜６ａによって形成されている。酸化シリコン膜６ａは、内部に窒化シリコン膜を有していない酸化シリコン膜である。
【００３２】
メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する部分の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能し、この部分の絶縁膜５は、酸化シリコン膜６ａにより構成されている。一方、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する部分の絶縁膜５は、メモリトランジスタのゲート絶縁膜として機能し、この部分の絶縁膜５は、酸化シリコン膜９ａと酸化シリコン膜９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。
【００３３】
窒化シリコン膜１０ａは、酸化シリコン膜９ｂと酸化シリコン膜９ａとにより上下に挟まれており、窒化シリコン膜１０ａ上には、窒化シリコン膜１０ａに接して酸化シリコン膜９ｂが存在し、窒化シリコン膜１０ａの下には、窒化シリコン膜１０ａに接して酸化シリコン膜９ａが存在している。このため、窒化シリコン膜１０ａが延在している領域では、絶縁膜５は、酸化シリコン膜９ａと、酸化シリコン膜９ａ上の窒化シリコン膜１０ａと、窒化シリコン膜１０ａ上の酸化シリコン膜９ｂとの積層構造を有している。酸化シリコン膜９ｂの上面はメモリゲート電極ＭＧと接し、酸化シリコン膜９ａの下面は、半導体基板１（ｐ型ウエルＰＷ１）に接している。一方、窒化シリコン膜１０ａが延在していない領域では、絶縁膜５は、酸化シリコン膜６ａ（すなわち内部に窒化シリコン膜を有していない酸化シリコン膜）で構成されている。
【００３４】
このように、絶縁膜５は、酸化シリコン膜９ａ，９ｂで窒化シリコン膜１０ａを挟んだ積層構造を有している領域（換言すれば内部に窒化シリコン膜１０ａを有する酸化シリコン膜によって構成された領域）と、内部に窒化シリコン膜を有していない酸化シリコン膜６ａによって構成された領域とを有しており、両領域は隣接している。絶縁膜５のうち、酸化シリコン膜９ａ，９ｂで窒化シリコン膜１０ａを挟んだ積層構造を有している領域（換言すれば内部に窒化シリコン膜１０ａを有する酸化シリコン膜によって構成された領域）は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に存在しているが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には存在していない。一方、絶縁膜５のうち、内部に窒化シリコン膜を有していない酸化シリコン膜６ａによって構成された領域は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に存在しているが、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の一部にも存在可能である。
【００３５】
メモリトランジスタのゲート絶縁膜は、電荷蓄積部を有するが、この電荷蓄積部となるのが窒化シリコン膜１０ａである。すなわち、絶縁膜５において、窒化シリコン膜１０ａは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。つまり、窒化シリコン膜１０ａは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５のうち、酸化シリコン膜９ａ，９ｂで窒化シリコン膜１０ａを挟んだ構造（積層構造）となっている部分は、内部に電荷蓄積部（電荷蓄積層、ここでは窒化シリコン膜１０ａ）を有する絶縁膜とみなすことができる。窒化シリコン膜１０ａの上下に位置する酸化シリコン膜９ｂおよび酸化シリコン膜９ａは、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能することができる。外側の層（酸化シリコン膜９ａ，９ｂ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜１０ａ）のポテンシャル障壁高さが低くなっている。窒化シリコン膜１０ａを酸化シリコン膜９ｂおよび酸化シリコン膜９ａで挟んだ構造とすることで、窒化シリコン膜１０ａへの電荷の蓄積が可能となる。
【００３６】
本実施の形態では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５が、酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａを有し、この窒化シリコン膜１０ａが電荷蓄積部として機能し、一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する部分の絶縁膜５が、窒化シリコン膜１０ａを有さず、酸化シリコン膜６ａで構成されるようにしている。すなわち、絶縁膜５のうち、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）との間の部分は、酸化シリコン膜９ａ，９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有し、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分は、窒化シリコン膜１０ａを有さず、内部に窒化シリコン膜を有さない酸化シリコン膜６ａで構成されている。
【００３７】
このように、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の絶縁膜５は、主として、酸化シリコン膜９ａ，９ｂで窒化シリコン膜１０ａを挟んだ構造（積層構造）を有し、一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する部分の絶縁膜５は、主として、酸化シリコン膜６ａ（すなわち内部に窒化シリコン膜を有さない酸化シリコン膜６ａ）で構成されている。
【００３８】
絶縁膜５をこのような構成とした理由については、後でより詳細に説明する。
【００３９】
後述するように、酸化シリコン膜９ａ，９ｂは、酸化シリコン膜６ａの一部を除去して露出したメモリゲート電極ＭＧの下面（および側面）と半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）を酸化（より特定的には熱酸化）させることで形成された膜（酸化膜）である。具体的には、酸化シリコン膜９ｂは、メモリゲート電極ＭＧ（を構成するシリコン膜７）が酸化することで形成された膜（酸化膜）であり、酸化シリコン膜９ｂは、半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）が酸化することで形成された膜（酸化膜）である。このため、本実施の形態では、酸化シリコン膜９ａ，９ｂは、酸化シリコン膜６ａとは別々に形成されている。しかしながら、製造工程によっては、酸化シリコン膜９ａ，９ｂが酸化シリコン膜６ａと一体的に形成される場合もあり得る。
【００４０】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域（エクステンション領域）ＥＸａと、ｎ−型半導体領域ＥＸａよりも高い不純物濃度を有するｎ＋型半導体領域（ソース領域）１２ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域（エクステンション領域）ＥＸｂと、ｎ−型半導体領域ＥＸｂよりも高い不純物濃度を有するｎ＋型半導体領域（ドレイン領域）１２ｂとを有している。ｎ＋型半導体領域１２ａは、ｎ−型半導体領域ＥＸａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域ＥＸｂよりも接合深さが深くかつ不純物濃度が高い。
【００４１】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、絶縁体（絶縁膜）からなるサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷ１，ＳＷ２が形成されている。なお、メモリゲート電極ＭＧの側壁（制御ゲート電極ＣＧに隣接していない側の側壁）上にサイドウォールスペーサＳＷ１が形成され、制御ゲート電極ＣＧの側壁（メモリゲート電極ＭＧに隣接していない側の側壁）上にサイドウォールスペーサＳＷ２が形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面２７）上にサイドウォールスペーサＳＷ１が形成され、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面２８）上にサイドウォールスペーサＳＷ２が形成されている。
【００４２】
サイドウォールスペーサＳＷ１は、酸化シリコン膜９ａと、酸化シリコン膜９ｂと、窒化シリコン膜１０ｂと、酸化シリコン膜１１ａとにより形成されている。
【００４３】
サイドウォールスペーサＳＷ１の一部を構成する酸化シリコン膜９ａと絶縁膜５の一部を構成する酸化シリコン膜９ａとは、半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）を酸化（より特定的には熱酸化）させることで形成された膜（酸化膜）であり、一体的に形成されている。すなわち、酸化シリコン膜９ａは、半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）に形成されているが、メモリゲート電極ＭＧの下方領域からサイドウォールスペーサＳＷ１の下部領域にわたって延在しており、酸化シリコン膜９ａのうち、メモリゲート電極ＭＧの下方に位置する部分が、絶縁膜５の一部となり、メモリゲート電極ＭＧの外側に位置する部分が、サイドウォールスペーサＳＷ１の一部となっている。
【００４４】
サイドウォールスペーサＳＷ１の一部を構成する酸化シリコン膜９ｂと絶縁膜５の一部を構成する酸化シリコン膜９ｂとは、メモリゲート電極ＭＧ（を構成するシリコン膜７）の下面および側面を酸化（より特定的には熱酸化）させることで形成された膜（酸化膜）であり、一体的に形成されている。すなわち、酸化シリコン膜９ｂは、メモリゲート電極ＭＧ（を構成するシリコン膜７）の下面２４および側面（制御ゲート電極ＣＧに隣接していない側の側面）２７に連続的に形成されている。つまり、酸化シリコン膜９ｂは、メモリゲート電極ＭＧの下面２４から側面（側壁）２７にかけて延在している。このような酸化シリコン膜９ｂのうち、メモリゲート電極ＭＧの下面２４に形成されている部分が、絶縁膜５の一部となり、メモリゲート電極ＭＧの側面２７に形成されている部分が、サイドウォールスペーサＳＷ１の一部となっている。窒化シリコン膜１０ａは、メモリゲート電極ＭＧの下面上の酸化シリコン膜９ｂと半導体基板１（ｐ型ウエルＰＷ１）の表面上の酸化シリコン膜９ａとの間に形成されている。
【００４５】
サイドウォールスペーサＳＷ１の一部を構成する窒化シリコン膜１０ｂと、絶縁膜５の一部を構成する窒化シリコン膜１０ａとは、一体的に形成されている。すなわち、窒化シリコン膜１０ｂと窒化シリコン膜１０ａとは、窒化シリコン膜１０によって形成されている。窒化シリコン膜１０のうち、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する部分が、窒化シリコン膜１０ａ（すなわち絶縁膜５の一部を構成する窒化シリコン膜１０ａ）となり、窒化シリコン膜１０のうち、メモリゲート電極ＭＧの外側に位置する部分が、窒化シリコン膜１０ｂ（すなわちサイドウォールスペーサＳＷ１の一部を構成する窒化シリコン膜１０ｂ）となっている。
【００４６】
サイドウォールスペーサＳＷ１の一部を構成する酸化シリコン膜１１ａは、窒化シリコン膜１０ｂ上に形成されている。場合によっては、酸化シリコン膜１１ａの形成を省略し、図１および図２において、窒化シリコン膜１０ｂと酸化シリコン膜１１ａとをあわせたもの全体を、窒化シリコン膜１０ｂとすることも可能である。
【００４７】
一方、制御ゲート電極ＣＧの側壁上にサイドウォールスペーサＳＷ２が形成されているが、このサイドウォールスペーサＳＷ２の外形（全体形状）は、サイドウォールスペーサＳＷ１と類似した構成を有している。このサイドウォールスペーサＳＷ２は、酸化シリコン膜９ｃと、窒化シリコン膜１０ｃと、酸化シリコン膜１１ｂとにより形成されている。
【００４８】
サイドウォールスペーサＳＷ２の一部を構成する酸化シリコン膜９ｃは、半導体基板１（ｐ型ウエルＰＷ１）の表面（上面）と制御ゲート電極ＣＧ（を構成するシリコン膜４ｎ）を酸化（より特定的には熱酸化）させることで形成された膜（酸化膜）である。この酸化シリコン膜９ｃは、制御ゲート電極ＣＧの下部には形成されていない。サイドウォールスペーサＳＷ２の一部を構成する窒化シリコン膜１０ｃは、サイドウォールスペーサＳＷ１の一部を構成する窒化シリコン膜１０ｂと同工程で形成された同層の窒化シリコン膜の一部によって形成されたものである。窒化シリコン膜１０ｃは、酸化シリコン膜９ｃ上に形成されており、制御ゲート電極ＣＧの下部には、窒化シリコン膜１０ｃは延在していない。
【００４９】
サイドウォールスペーサＳＷ２の一部を構成する酸化シリコン膜１１ｂは、窒化シリコン膜１０ｃ上に形成されている。サイドウォールスペーサＳＷ２の一部を構成する酸化シリコン膜１１ｂは、サイドウォールスペーサＳＷ１の一部を構成する酸化シリコン膜１１ａと同工程で形成された同層の酸化シリコン膜の一部によって形成されたものである。
【００５０】
上述のように酸化シリコン膜１１ａの形成を省略し、図１および図２において、窒化シリコン膜１０ｂと酸化シリコン膜１１ａとをあわせたもの全体を、窒化シリコン膜１０ｂとする場合は、酸化シリコン膜１１ｂの形成も省略され、図１および図２において、窒化シリコン膜１０ｃと酸化シリコン膜１１ｂとをあわせたもの全体が、窒化シリコン膜１０ｃとなる。
【００５１】
ソース部のｎ−型半導体領域ＥＸａはメモリゲート電極ＭＧ（の側壁）に対して自己整合的に形成され、ｎ＋型半導体領域１２ａはメモリゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷ１に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸａはメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷ１の下に形成され、高濃度のｎ＋型半導体領域１２ａは低濃度のｎ−型半導体領域ＥＸａの外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ａは低濃度のｎ−型半導体領域ＥＸａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸａの分だけ離間するように形成されている。
【００５２】
ドレイン部のｎ−型半導体領域ＥＸｂは制御ゲート電極ＣＧ（の側壁）に対して自己整合的に形成され、ｎ＋型半導体領域１２ｂは制御ゲート電極ＣＧの側壁上に形成されたサイドウォールスペーサＳＷ２に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸｂは制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷ２の下に形成され、高濃度のｎ＋型半導体領域１２ｂは低濃度のｎ−型半導体領域ＥＸｂの外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ｂは低濃度のｎ−型半導体領域ＥＸｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸｂの分だけ離間するように形成されている。
【００５３】
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００５４】
制御ゲート電極ＣＧは導電体（導電体膜）からなるが、好ましくはｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４ｎからなる。シリコン膜４ｎは、好ましくはｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜４ｎからなる。
【００５５】
メモリゲート電極ＭＧは導電体（導電体膜）からなるが、好ましくはシリコン膜７からなる。シリコン膜７は、好ましくはｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜７は、より好ましくは、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）である。メモリゲート電極ＭＧは、後述するように、半導体基板１上に制御ゲート電極ＣＧを覆うように形成したシリコン膜７を異方性エッチングし、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してこのシリコン膜７を残存させることにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。
【００５６】
メモリゲート電極ＭＧ（を構成するシリコン膜７）の上部（上面）と制御ゲート電極ＣＧ（を構成するシリコン膜４ｎ）の上部（上面）とｎ＋型半導体領域１２ａ，１２ｂの上部（上面、表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層（金属シリサイド膜）１３が形成されている。金属シリサイド層１３は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１３により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。制御ゲート電極ＣＧを構成するシリコン膜４ｎと、その上部の金属シリサイド層１３とを合わせたものを、制御電極ＣＧとみなすこともでき、また、メモリゲート電極ＭＧを構成するシリコン膜７と、その上部の金属シリサイド層１３とを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１３を形成しない場合もあり得る。
【００５７】
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷ１，ＳＷ２を覆うように、絶縁膜１４と絶縁膜１４上の絶縁膜１５とが形成されている。絶縁膜１４は、絶縁膜１５よりも薄く、好ましくは窒化シリコン膜からなる。絶縁膜１５は、絶縁膜１４よりも厚く、好ましくは酸化シリコン膜からなる。後述するように、絶縁膜１４，１５にコンタクトホールＣＮＴが形成され、コンタクトホールＣＮＴにプラグＰＧが埋め込まれ、プラグＰＧが埋め込まれた絶縁膜１５上に配線Ｍ１などが形成されているが、図１および図２では図示を省略している。なお、絶縁膜１５は、層間絶縁膜として機能し、絶縁膜１４は、絶縁膜１５に後述のコンタクトホールＣＮＴを形成する際のエッチングストッパ膜として機能することができる。
【００５８】
図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１および図２に示されるようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加されるベース電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積部（電荷蓄積層）である窒化シリコン膜１０ａへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００５９】
なお、図４の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００６０】
ＳＳＩ方式は、窒化シリコン膜１０ａにホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜１０ａにホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜１０ａにＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜１０ａにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００６１】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００６２】
ＳＳＩ方式の書込みでは、例えば図４の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ，Ｖｓ＝５Ｖ，Ｖｃｇ＝１Ｖ，Ｖｄ＝０．５Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜１０ａ中に電子（エレクトロン）を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積部である窒化シリコン膜１０ａにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜１０ａ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００６３】
ＦＮ方式の書込みでは、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜５中の窒化シリコン膜１０ａに注入することで書込みを行う。この際、電子はメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜９ｂをトンネリングして絶縁膜５中に注入され、絶縁膜５中の窒化シリコン膜１０ａ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００６４】
なお、ＦＮ方式の書込みにおいて、半導体基板１から電子をトンネリングさせて絶縁膜５中の窒化シリコン膜１０ａに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００６５】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００６６】
ＢＴＢＴ方式の消去では、ＢＴＢＴ（Band-To-Band Tunneling）により発生したホール（正孔）を電荷蓄積部（絶縁膜５中の窒化シリコン膜１０ａ）に注入することにより消去を行う。例えば図４の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ，Ｖｓ＝６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝ｏｐｅｎ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜５中の窒化シリコン膜１０ａ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる（消去状態となる）。
【００６７】
ＦＮ方式の消去では、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホール（正孔）をトンネリングさせて絶縁膜５中の窒化シリコン膜１０ａに注入することで消去を行う。この際、ホールはメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜９ｂをトンネリングして絶縁膜５中に注入され、絶縁膜５中の窒化シリコン膜１０ａ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
【００６８】
なお、ＦＮ方式の消去において、半導体基板１からホールをトンネリングさせて絶縁膜５中の窒化シリコン膜１０ａに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００６９】
また、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）でメモリゲート電極ＭＧから電荷をトンネリングさせて窒化シリコン膜１０ａに注入する場合には、酸化シリコン膜９ｂの膜厚を酸化シリコン膜９ａの膜厚よりも薄くしておくことが好ましい。一方、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）で半導体基板１から電荷をトンネリングさせて窒化シリコン膜１０ａに注入する場合には、酸化シリコン膜９ａの膜厚を酸化シリコン膜９ｂの膜厚よりも薄くしておくことが好ましい。また、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（すなわち動作方式Ａの場合）は、酸化シリコン膜９ｂの膜厚を酸化シリコン膜９ａの膜厚以上としておくことが好ましい。
【００７０】
読出し時には、例えば図４の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００７１】
なお、以下では、簡略化のために、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合を動作方式Ａと称し、書込みがＳＳＩ方式でかつ消去がＦＮ方式の場合を動作方式Ｂと称し、書込みがＦＮ方式でかつ消去がＢＴＢＴ方式の場合を動作方式Ｃと称し、書込みがＦＮ方式でかつ消去がＦＮ方式の場合を動作方式Ｄと称することとする。動作方式Ａでは、例えば図４の表のＡの欄の動作電圧を使用することができ、動作方式Ｂでは、例えば図４の表のＢの欄の動作電圧を使用することができ、動作方式Ｃでは、例えば図４の表のＣの欄の動作電圧を使用することができ、動作方式Ｄでは、例えば図４の表のＤの欄の動作電圧を使用することができる。
【００７２】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００７３】
図５および図６は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図６は、図５のステップＳ１１の後のプロセスフロー図に対応する。図７〜図３９は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図７〜図１８、図２０、図２１、図２３、図２４、図２６〜図２８、図３０、図３２および図３４〜図３９の断面図には、メモリセル領域（不揮発性メモリのメモリセルＭＣが形成される領域）１Ａおよび周辺回路領域（不揮発性メモリ以外の回路が形成される領域）１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。また、図１９は図１８の部分拡大断面図に対応し、図２２は図２１の部分拡大断面図に対応し、図２５は図２４の部分拡大断面図に対応し、図２９は図２８の部分拡大断面図に対応し、図３１は図３０の部分拡大断面図に対応し、図３３は図３２の部分拡大断面図に対応している。メモリセル領域１Ａと周辺回路領域１Ｂとは同じ半導体基板１に形成されている。メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図７〜図１８、図２０、図２１、図２３、図２４、図２６〜図２８、図３０、図３２および図３４〜図３９の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。ここで、周辺回路とは、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００７４】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
【００７５】
図７に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する（図５のステップＳ１）。それから、半導体基板１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）２を形成する（図５のステップＳ２）。素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域２を形成することができる。
【００７６】
次に、図８に示されるように、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図５のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板１の主面から所定の深さにわたって形成される。
【００７７】
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるＭＩＳＦＥＴのしきい電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００７８】
次に、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板１の主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜３を形成する（図５のステップＳ４）。絶縁膜３は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜３の膜厚（形成膜厚）は、例えば２〜３ｎｍ程度とすることができる。
【００７９】
次に、図９に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３上に、ゲート電極用の導体膜としてシリコン膜４を形成（堆積）する（図５のステップＳ５）。シリコン膜４は、多結晶シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜４の膜厚（堆積膜厚）は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜４をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８０】
シリコン膜４を形成した後、シリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、メモリセル領域１Ａ（のシリコン膜４）にｎ型不純物をイオン注入法などによって導入することにより、メモリセル領域１Ａにｎ型のシリコン膜４ｎを形成する。すなわち、メモリセル領域１Ａのシリコン膜４にｎ型不純物が導入されて、メモリセル領域１Ａのシリコン膜４が、ｎ型不純物が導入されたｎ型のシリコン膜４ｎとなる。
【００８１】
次に、図１０に示されるように、メモリセル領域１Ａのｎ型のシリコン膜４ｎをエッチングによりパターニングして制御ゲート電極ＣＧを形成する（図５のステップＳ６）。ステップＳ６のパターニング工程は、例えば次のようにして行うことができる。
【００８２】
すなわち、シリコン４ｎ，４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、制御ゲート電極ＣＧ形成予定領域と周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、メモリセル領域１Ａのシリコン膜４ｎをエッチング（ドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去する。
【００８３】
このようにして、ステップＳ６でシリコン膜４ｎがパターニングされ、図１０に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜４ｎからなる制御ゲート電極ＣＧが形成される。このとき、周辺回路領域１Ｂでは、上述したようにフォトレジストパターンを形成していたため、シリコン膜４のパターニングは行われていない。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜４ｎからなる制御ゲート電極ＣＧは、半導体基板１（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜３を介して形成された状態となる。
【００８４】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３（すなわちゲート絶縁膜となる部分以外の絶縁膜３）は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００８５】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００８６】
次に、洗浄処理を行って、半導体基板１の主面を清浄化処理した後、図１１に示されるように、半導体基板１の主面全面に、すなわち、半導体基板１の主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上に、絶縁膜として酸化シリコン膜（絶縁膜）６を形成する（図５のステップＳ７）。酸化シリコン膜６は、例えばＣＶＤ法により形成することができる。酸化シリコン膜６は熱酸化膜、ＣＶＤ法による酸化膜の積層構造を用いても良い。ステップＳ７において、図１１に示されるように、酸化シリコン膜６は、制御ゲート電極ＣＧおよびシリコン膜４で覆われていない部分の半導体基板１の表面と、制御ゲート電極ＣＧの表面（側面および上面）と、シリコン膜４の表面（側面および上面）とに形成される。具体的には、酸化シリコン膜６は、半導体基板１上に、制御ゲート電極ＣＧおよびシリコン膜４を覆うように形成される。酸化シリコン膜６の厚みは、例えば１０〜３０ｎｍ程度とすることができる。
【００８７】
次に、図１２に示されるように、半導体基板１の主面（主面全面）上に、すなわち酸化シリコン膜６上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、周辺回路領域１Ｂにおいてはシリコン膜４を覆うように、メモリゲート電極ＭＧ形成用の導電体膜としてシリコン膜７を形成（堆積）する（図５のステップＳ８）。
【００８８】
シリコン膜７は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜７の膜厚（堆積膜厚）は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜７をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８９】
シリコン膜７は、ｎ型不純物が導入されて低抵抗とされている。シリコン膜７の成膜後のイオン注入でシリコン膜７にｎ型不純物を導入することもできるが、シリコン膜７の成膜時にシリコン膜７にｎ型不純物を導入することもできる。シリコン膜７の成膜時にｎ型不純物を導入する場合には、シリコン膜７の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜７を成膜することができる。いずれにしても、メモリセル領域１Ａおよび周辺回路領域１Ｂに、ｎ型不純物が導入されたシリコン膜７が形成される。
【００９０】
次に、異方性エッチング技術により、シリコン膜７をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図５のステップＳ９）。
【００９１】
ステップＳ９のエッチバック工程では、シリコン膜７の堆積膜厚の分だけシリコン膜７を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧの両方の側壁上に（酸化シリコン膜６を介して）シリコン膜７をサイドウォールスペーサ状に残し、他の領域のシリコン膜７を除去する。これにより、図１３に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に酸化シリコン膜６を介してサイドウォールスペーサ状に残存したシリコン膜７により、メモリゲート電極ＭＧが形成され、また、他方の側壁上に酸化シリコン膜６を介してサイドウォールスペーサ状に残存したシリコン膜７により、シリコンスペーサＳＰ１が形成される。メモリゲート電極ＭＧは、酸化シリコン膜６上に、制御ゲート電極ＣＧと酸化シリコン膜６を介して隣り合うように形成される。
【００９２】
シリコンスペーサＳＰ１は、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。また、周辺回路領域１Ｂに残存させているシリコン膜４の側壁上にも、酸化シリコン膜６を介してシリコンスペーサＳＰ１が形成され得る。
【００９３】
ステップＳ９のエッチバック工程では、酸化シリコン膜６をエッチングストッパとして用いて、シリコン膜７をエッチング（異方性エッチング）することができる。ステップＳ９のエッチバック工程を行った段階で、メモリゲート電極ＭＧとシリコンスペーサＳＰ１で覆われていない領域の酸化シリコン膜６が露出される。シリコン膜７の堆積膜厚によってメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まるので、上記ステップＳ８で堆積するシリコン膜７の堆積膜厚を調整することで、メモリゲート長を調整することができる。
【００９４】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰ１が露出されるようなフォトレジストパターン（図示せず）を半導体基板１上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰ１を除去する（図５のステップＳ１０）。その後、このフォトレジストパターンを除去する。ステップＳ１０のエッチング工程により、図１４に示されるように、シリコンスペーサＳＰ１が除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【００９５】
次に、図１５に示されるように、酸化シリコン膜６のうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図５のステップＳ１１）。
【００９６】
ステップＳ１１のエッチングは、例えば、希フッ酸などによるウェットエッチングなどにより行うことができる。ステップＳ１１のエッチング工程において、メモリセル領域１Ａでは、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する酸化シリコン膜６は、除去されずに残存し、他の領域の酸化シリコン膜６は除去される。この段階では、図１５からも分かるように、酸化シリコン膜６は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって連続的に延在している。なお、ステップＳ１１のエッチング条件によっては、メモリゲート電極ＭＧの下に位置する酸化シリコン膜６の一部が若干エッチングされる場合もあり得る。
【００９７】
次に、周辺回路領域１Ｂに形成されているシリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのｐチャネル型ＭＩＳＦＥＴ形成予定領域にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、周辺回路領域１Ｂのシリコン膜４にｎ型不純物をイオン注入法などによって導入する。これにより、周辺回路領域１Ｂにｎ型のシリコン膜（周辺回路領域１Ｂにおいてｎ型不純物が導入されたシリコン膜４に対応）が形成される。その後、このｎ型のシリコン膜上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのゲート電極ＧＥ形成予定領域とにこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、前記ｎ型のシリコン膜をエッチング（ドライエッチング）してパターニングする。このとき、メモリセル領域１Ａは、フォトレジストパターンで覆われており、エッチングされない。その後、このフォトレジストパターンを除去する。これにより、図１６に示されるように、パターニングされたｎ型のシリコン膜（すなわち周辺回路領域１Ｂにおいてｎ型不純物が導入されたシリコン膜４をパターニングしたもの）からなるゲート電極ＧＥが形成される。
【００９８】
次に、図１７に示されるように、半導体基板１の主面（主面全面）上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを覆うように、絶縁膜８を形成する（図６のステップＳ１２）。
【００９９】
絶縁膜８は、好ましくは酸化シリコン膜からなり、その形成膜厚（厚み）は、例えば５〜２０ｎｍ程度とすることができる。また、絶縁膜８は、例えばＣＶＤ法などを用いて形成することができる。
【０１００】
次に、図１８に示されるように、異方性エッチング技術により、絶縁膜８をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図６のステップＳ１３）。なお、図１９は、図１８の部分拡大断面図であり、図１８におけるメモリセル領域１Ａの一部が拡大して示されている。
【０１０１】
ステップＳ１３のエッチバック工程では、絶縁膜８の堆積膜厚の分だけ絶縁膜８を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの側壁上に絶縁膜８を残し、他の領域の絶縁膜８を除去する。これにより、図１８および図１９に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各側壁上に残存する絶縁膜８からなる側壁絶縁膜（サイドウォールスペーサ、オフセットスペーサ）８ａが形成される。
【０１０２】
側壁絶縁膜８ａは、ゲート電極ＧＥの両側壁上と、制御ゲート電極ＣＧの側壁のうち、酸化シリコン膜６を介してメモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、酸化シリコン膜６を介して制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上とに形成される。
【０１０３】
なお、ステップＳ１２（絶縁膜８形成工程）およびステップＳ１３（絶縁膜８エッチバック工程）を省略することも可能であり、この場合、ゲート電極ＧＥ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上に、上記側壁絶縁膜８ａは形成されない。但し、周辺回路領域１Ｂに形成するＭＩＳＦＥＴの性能向上を考慮すると、ゲート電極ＧＥの両側壁上に側壁絶縁膜８ａを形成することがより好ましいため、ステップＳ１２（絶縁膜８形成工程）およびステップＳ１３（絶縁膜８エッチバック工程）を行うことが、より好ましい。また、ステップＳ１２（絶縁膜８形成工程）およびステップＳ１３（絶縁膜８エッチバック工程）を省略した場合には、側壁絶縁膜８ａは形成されないため、後述のステップＳ１４では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する酸化シリコン膜６をエッチングで除去することになる。
【０１０４】
次に、図２０に示されるように、メモリゲート電極ＭＧの一部と制御ゲート電極ＣＧとゲート電極ＧＥとを覆い、メモリゲート電極ＭＧの他部を露出するフォトレジストパターン（レジストパターン）ＰＲ１を、フォトリソグラフィ法を用いて半導体基板１上に形成する。この際、メモリセル領域１ＡにおけるメモリセルＭＣのソース領域形成予定領域は、フォトレジストパターンＰＲ１で覆われずに露出されるようにする。より具体的には、フォトレジストパターンＰＲ１は、周辺回路領域１Ｂ全体を覆うとともに、メモリセルＭＣのソース領域形成予定領域およびメモリゲート電極ＭＧの一部を露出し、それ以外のメモリセル領域１Ａを覆うように、形成されている。また、フォトレジストパターンＰＲ１の開口部ＰＲ１ａからメモリセル領域１ＡにおけるメモリセルＭＣのソース領域形成予定領域およびメモリゲート電極ＭＧの一部を露出させるため、メモリゲート電極ＭＧの側壁上に形成されている側壁絶縁膜８ａも、フォトレジストパターンＰＲ１で覆われずにフォトレジストパターンＰＲ１の開口部ＰＲ１ａから露出される。
【０１０５】
次に、図２１に示されるように、エッチングを行って、メモリゲート電極ＭＧの側壁上に形成されている側壁絶縁膜８ａと、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する酸化シリコン膜６とを除去する（図６のステップＳ１４）。このステップＳ１４のエッチング工程では、酸化シリコン膜６のうち、メモリゲート電極ＭＧの下面と半導体基板１（ｐ型ウエルＰＷ１）との間の部分の酸化シリコン膜６の少なくとも一部を除去して空洞ＣＡＶを形成する。なお、図２２は、図２１の部分拡大断面図であり、図２１におけるメモリセル領域１Ａの一部が拡大して示されているが、図２２では、フォトレジストパターンＰＲ１の図示は省略してある。ステップＳ１４のエッチング工程において、フォトレジストパターンＰＲ１は、エッチングマスクとして機能することができる。
【０１０６】
側壁絶縁膜８ａを酸化シリコン膜によって形成しておけば（すなわち上記絶縁膜８が酸化シリコン膜であれば）、ステップＳ１４において、側壁絶縁膜８ａと酸化シリコン膜６とを連続してエッチングすることができる。
【０１０７】
ステップＳ１４においては、まず側壁絶縁膜８ａがエッチングによって除去されると、メモリゲート電極ＭＧの側壁（制御ゲート電極ＣＧと隣接していない側の側壁）の下部において、酸化シリコン膜６の端部６ｂが露出する（端部６ｂは上記図１９に示してある）。この酸化シリコン膜６の端部６ｂは、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に位置する部分の酸化シリコン膜６の端部であり、側壁絶縁膜８ａが除去されるまで側壁絶縁膜８ａに接していた（覆われていた）端部である。つまり、ステップＳ１３で側壁絶縁膜８ａを形成した後は、酸化シリコン膜６におけるメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）とで挟まれた側の端部６ｂは、側壁絶縁膜８ａで覆われて、露出していないが、ステップＳ１４において側壁絶縁膜８ａが除去されると露出する。更にエッチングを進めると、図２２からも分かるように、酸化シリコン膜６の端部６ｂ側から酸化シリコン膜６のエッチングが進行する。なお、図２２では、酸化シリコン膜６のエッチングの進行方向を、矢印２０で模式的に示してある。
【０１０８】
ステップＳ１４においてメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する酸化シリコン膜６をエッチングするには、等方性のエッチングを行うことが必要であり、ウェットエッチングを行うことがより好ましい。このため、ステップＳ１４では、好ましくはウェットエッチングを行うが、この際、側壁絶縁膜８ａおよび酸化シリコン膜６を選択的にエッチングできるようなエッチング液を使用する。すなわち、側壁絶縁膜８ａおよび酸化シリコン膜６のエッチング速度が、メモリゲート電極ＭＧ（を構成するシリコン膜７）および半導体基板１（を構成する単結晶シリコン領域）のエッチング速度よりも大きくなるようなエッチング液を使用する。換言すれば、側壁絶縁膜８ａおよび酸化シリコン膜６がエッチングされやすく、それに比べて、メモリゲート電極ＭＧ（を構成するシリコン膜７）および半導体基板１（を構成する単結晶シリコン領域）がエッチングされにくいようなエッチング液を使用する。ステップＳ１４で使用するエッチング液としては、例えば、バッファードフッ酸などを用いることができる。これにより、ステップＳ１４では、メモリゲート電極ＭＧの側壁上に形成されている側壁絶縁膜８ａと、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する酸化シリコン膜６とをエッチングにより選択的に除去するとともに、メモリゲート電極ＭＧや半導体基板１（ｐ型ウエルＰＷ１）がエッチングされるのを抑制または防止することができる。
【０１０９】
ステップＳ１４を行う前の段階では、図１９や図２０にも示されるように、酸化シリコン膜６は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって連続的に延在している。この段階において、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する部分の酸化シリコン膜６は、その上端部６ｃがフォトレジストパターンＰＲ１で覆われた状態（すなわち露出していない状態）となっている（上端部６ｃは図１９〜図２２に示してある）。ここで、酸化シリコン膜６の上端部６ｃは、酸化シリコン膜６において、メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部とで挟まれた側の端部に対応している。酸化シリコン膜６の上端部６ｃがフォトレジストパターンＰＲ１で覆われている状態（すなわち露出していない状態）は、ステップＳ１４のエッチングが進行しても継続される。このため、ステップＳ１４のエッチング工程では、酸化シリコン膜６の上端部６ｃ側からは、酸化シリコン膜６のエッチングは進行しない。また、酸化シリコン膜６は、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とメモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とに挟まれている。このため、ステップＳ１４において、酸化シリコン膜６が露出するのは、端部６ｂであり、この端部６ｂ側から酸化シリコン膜６のエッチングが進行し得る。すなわち、ステップＳ１４のエッチング工程では、酸化シリコン膜６における制御ゲート電極ＣＧの上部とメモリゲート電極ＭＧの上部とで挟まれた上端部６ｃからは酸化シリコン膜６のエッチングは進行せず、酸化シリコン膜６の端部６ｂ側から酸化シリコン膜６のエッチングが進行する。ステップＳ１４のエッチング工程におけるエッチング時間などを調整することで、酸化シリコン膜６がエッチングされて除去される距離を制御することができる。
【０１１０】
つまり、フォトレジストパターンＰＲ１は、酸化シリコン膜６の上端部６ｃ（すなわち酸化シリコン膜６における制御ゲート電極ＣＧとメモリゲート電極ＭＧとで挟まれた側の端部６ｃ）を覆うように形成しておく。そして、ステップＳ１４のエッチング工程では、フォトレジストパターンＰＲ１をエッチングマスクとして用い、酸化シリコン膜６の端部６ｂ側（すなわち酸化シリコン膜６におけるメモリゲート電極ＭＧと半導体基板１とで挟まれた側の端部６ｂ側）から、酸化シリコン膜６をエッチングするのである。
【０１１１】
酸化シリコン膜６が除去された部分は、空洞（空間）ＣＡＶとなる。すなわち、ステップＳ１４のエッチング工程によって、酸化シリコン膜６の一部が除去されて、空洞ＣＡＶとなる。空洞ＣＡＶには、酸化シリコン膜６の材料が存在しない。
【０１１２】
ステップＳ１４のエッチング工程では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に位置する酸化シリコン膜６の少なくとも一部を除去するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に位置する酸化シリコン膜６は、除去せずに残存させる。すなわち、ステップＳ１４のエッチング工程において、酸化シリコン膜６は、酸化シリコン膜６の端部６ｂ側からエッチングされるが、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の酸化シリコン膜６までもがエッチング（除去）されてしまう前に、エッチングを終了する。このため、空洞ＣＡＶは、メモリゲート電極ＭＧの下方、すなわちメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に形成され、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間には空洞ＣＡＶは形成されずに酸化シリコン膜６（すなわち酸化シリコン膜６ａ）が残存する。ステップＳ１４のエッチング工程でも除去されずに残存した酸化シリコン膜６が上記酸化シリコン膜６ａとなり、ステップＳ１４のエッチング工程後の段階では、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に酸化シリコン膜６ａが形成（配置）されている状態となる。
【０１１３】
このため、空洞ＣＡＶと酸化シリコン膜６ａとは互いに隣接しており、酸化シリコン膜６ｂの端部（エッチングされた端面）が、空洞ＣＡＶに隣接して空洞ＣＡＶの内壁の一部を形成している。空洞ＣＡＶの上面（内壁の上面）はメモリゲート電極ＭＧの下面によって形成され、空洞ＣＡＶの下面（内壁の下面）は半導体基板１（ｐ型ウエルＰＷ１）の表面によって形成されている。また、酸化シリコン膜６が除去された部分が空洞ＣＡＶとなっているため、空洞ＣＡＶの厚みと酸化シリコン膜６ａ（６）の厚みとは、ほぼ同じである。なお、酸化シリコン膜６の端部６ｂがステップＳ１４の直前まで位置していた部分において、空洞ＣＡＶは外部に開かれているため、空洞ＣＡＶは閉空間ではなく開空間である。
【０１１４】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、フォトレジストパターンＰＲ１およびメモリゲート電極ＭＧをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１）に導入（ドーピング）することで、図２３のように、ｎ−型半導体領域（不純物拡散層）ＥＸａを形成する（図６のステップＳ１５）。
【０１１５】
フォトレジストパターンＰＲ１は、メモリゲート電極ＭＧに隣接するソース領域（半導体領域ＭＳに対応）の形成予定領域の少なくとも一部を露出するように形成しておき、ステップＳ１５では、このフォトレジストパターンＰＲ１（およびメモリゲート電極ＭＧ）をイオン注入阻止マスクとして、ｎ−型半導体領域ＥＸａを形成するためのイオン注入を行うのである。なお、ｎ−型半導体領域ＥＸａは、ソース用のエクステンション領域であり、ソース領域（半導体領域ＭＳに対応）の一部とみなすことができる。
【０１１６】
この際、ｎ−型半導体領域ＥＸａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁（酸化シリコン膜６ａを介して制御ゲート電極ＣＧと隣り合う側とは反対側の側面２７）に自己整合して形成される。
【０１１７】
また、本実施の形態では、ｎ−型半導体領域ＥＸａを形成するためのイオン注入と、後述のｎ−型半導体領域ＥＸｂを形成するためのイオン注入とを、別工程（別々のイオン注入）で行っているため、ｎ−型半導体領域ＥＸａの不純物濃度と、ｎ−型半導体領域ＥＸｂの不純物濃度とを異ならせることができ、それぞれに最適な不純物濃度とすることができる。このため、不揮発性メモリの性能をより向上させることができる。
【０１１８】
また、ステップＳ１４のエッチング工程とステップＳ１５のイオン注入工程とに、同じフォトレジストパターンＰＲ１を使用しているため、フォトリソグラフィ工程数を低減することができる。このため、半導体装置の工程数を低減でき、また半導体装置の製造コストも低減できる。
【０１１９】
なお、ステップＳ１５において、メモリセル領域１ＡにおけるメモリセルＭＣのドレイン領域形成予定領域はフォトレジストパターンＰＲ１で覆われているため、メモリセルＭＣのドレイン用のエクステンション領域（後述のｎ−型半導体領域ＥＸｂに対応）は形成されない。また、ステップＳ１５において、周辺回路領域１ＢはフォトレジストパターンＰＲ１で覆われているため、周辺回路領域１Ｂには、ソース・ドレイン用のエクステンション領域（後述のｎ−型半導体領域ＥＸｃに対応）は形成されない。
【０１２０】
次に、図２４に示されるように、フォトレジストパターンＰＲ１をアッシングなどを用いて除去する。
【０１２１】
次に、図２４に示されるように、半導体基板１に対して酸化処理（好ましくは熱酸化処理）を行って、酸化シリコン膜（酸化膜）９を形成する（図６のステップＳ１６）。このステップＳ１６では、空洞ＣＡＶで露出する半導体基板１（ｐ型ウエルＰＷ１）の表面上に酸化シリコン膜（酸化膜）９ａが形成され、空洞ＣＡＶで露出するメモリゲート電極ＭＧの下面に酸化シリコン膜（酸化膜）９ｂが形成される。なお、図２５は、図２４の部分拡大断面図であり、図２４におけるメモリセル領域１Ａの一部が拡大して示されているが、図２５では、ｎ−型半導体領域ＥＸａは図示を省略してｐ型ウエルＰＷ１に含めてある。
【０１２２】
ステップＳ１６の酸化処理は、好ましくは熱酸化処理である。ステップＳ１６では、酸化処理によって、シリコンの露出面が酸化されて酸化シリコン膜９が形成される。この酸化シリコン膜９は、メモリゲート電極ＭＧ（を構成するシリコン膜７）の露出面が酸化されて形成された酸化シリコン膜９ｂと、制御ゲート電極ＣＧ（を構成するシリコン膜４ｎ）の露出面が酸化されて形成された酸化シリコン膜９ｄと、ゲート電極ＧＥ（を構成するシリコン膜４）の露出面が酸化されて形成された酸化シリコン膜９ｆと、半導体基板１の露出面が酸化されて形成された酸化シリコン膜９ａ，９ｃ，９ｅとを有している。
【０１２３】
具体的には、メモリセル領域１Ａにおいて、空洞ＣＡＶで露出したメモリゲート電極ＭＧの下面からメモリゲート電極ＭＧの側面（制御ゲート電極ＣＧと酸化シリコン膜６ａを介して隣接している側とは反対側の側面）および上面にわたって、酸化シリコン膜９ｂが形成される。また、メモリセル領域１Ａにおいて、空洞ＣＡＶで露出した半導体基板１（ｐ型ウエルＰＷ１）の表面からｎ−型半導体領域ＥＸａが形成されている領域の半導体基板１の表面にわたって、酸化シリコン膜９ａが形成される。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの上面に酸化シリコン膜９ｄが形成される。また、メモリセル領域１Ａにおいて、メモリセルＭＣのドレイン領域形成予定領域の半導体基板１（ｐ型ウエルＰＷ１）の表面に、酸化シリコン膜９ｃが形成される。また、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの上面に酸化シリコン膜９ｆが形成される。また、周辺回路領域１Ｂにおいて、半導体基板１（ｐ型ウエルＰＷ２）の表面に、酸化シリコン膜９ｅが形成される。
【０１２４】
ステップＳ１６で酸化シリコン膜９を形成する際には、空洞ＣＡＶが酸化シリコン膜９で塞がれてしまう前に酸化処理を終了する。このため、ステップＳ１６で酸化シリコン膜９を形成すると、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の領域において、酸化シリコン膜９ａ（の上面）と酸化シリコン膜９ｂ（の下面）との間に隙間（空間）ＣＡＶａ（図２５に図示している）が存在した状態となる。すなわち、上記空洞ＣＡＶのうち、ステップＳ１６で酸化シリコン膜９を形成した後も残った空間（酸化シリコン膜９ａ，９ｂの材料が存在しない空間）が、隙間ＣＡＶａである。隙間ＣＡＶａは、後で窒化シリコン膜１０ａが形成できるように、閉空間とならないようにしておく。
【０１２５】
単結晶シリコンに比べて、多結晶シリコンの方が酸化されやすい性質を有しているため、酸化シリコン膜９ｂ，９ｄ，９ｆの各膜厚は、酸化シリコン膜９ａ，９ｃ，９ｅの各膜厚よりも厚くすることができる。このため、製造された半導体装置において、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の領域において、酸化シリコン膜９ａよりも酸化シリコン膜９ｂを厚くすることができる。メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の領域において、酸化シリコン膜９ｂを酸化シリコン膜９ａよりも厚くすれば、上記動作方式Ａを、より的確に行うことができるようになる。また、酸化シリコン膜９ａよりも酸化シリコン膜９ｂを厚く形成した場合で、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）には、半導体基板１から電荷をトンネリングさせて窒化シリコン膜１０ａに注入する方が、より好ましい。
【０１２６】
なお、側壁絶縁膜８ａの形成を省略した場合（すなわち上記ステップＳ１２の絶縁膜８形成工程および上記ステップＳ１３の絶縁膜８のエッチバック工程を省略した場合）には、制御ゲート電極ＣＧの側面（メモリゲート電極ＭＧと酸化シリコン膜６ａを介して隣接している側とは反対側の側面）にも、酸化シリコン膜９ｄが形成され、ゲート電極ＧＥの側面にも酸化シリコン膜９ｆが形成される。この場合、制御ゲート電極ＣＧの表面の酸化シリコン膜９ｄと半導体基板１の表面の酸化シリコン膜９ｃとが一体化する場合もあり得、また、ゲート電極ＧＥの表面の酸化シリコン膜９ｆと半導体基板１の表面の酸化シリコン膜９ｅとが一体化する場合もあり得る。
【０１２７】
次に、図２６に示されるように、メモリゲート電極ＭＧとメモリセル領域１ＡにおけるメモリセルＭＣのソース領域形成予定領域とを覆うフォトレジストパターン（レジストパターン）ＰＲ２を、フォトリソグラフィ法を用いて半導体基板１上に形成する。更に制御ゲート電極ＣＧの一部をフォトレジストパターンＰＲ２で覆うこともできる。メモリセル領域１ＡにおけるメモリセルＭＣのドレイン領域形成予定領域は、フォトレジストパターンＰＲ２で覆われずに露出するようにしておく。
【０１２８】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）又はリン（Ｐ）などのｎ型の不純物を、フォトレジストパターンＰＲ２、制御ゲート電極ＣＧ及びゲート電極ＧＥとそれらの側壁上の側壁絶縁膜８ａとをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入（ドーピング）することで、図２６のように、ｎ−型半導体領域（不純物拡散層）ＥＸｂ，ＥＸｃを形成する（図６のステップＳ１７）。
【０１２９】
この際、ｎ−型半導体領域ＥＸｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁（酸化シリコン膜６ａを介してメモリゲート電極ＭＧと隣り合う側とは反対側の側壁）上の側壁絶縁膜８ａの側面（制御ゲート電極ＣＧに接している側とは反対側の側面）に自己整合して形成される。また、ｎ−型半導体領域ＥＸｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁上の側壁絶縁膜８ａの側面（ゲート電極ＧＥに接している側とは反対側の側面）に自己整合して形成される。ｎ−型半導体領域ＥＸａおよびｎ−型半導体領域ＥＸｂは、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域の一部として機能し、ｎ−型半導体領域ＥＸｃは周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域の一部として機能することができる。
【０１３０】
なお、ステップＳ１７において、メモリセル領域１ＡにおけるメモリセルＭＣのソース領域形成予定領域はフォトレジストパターンＰＲ２で覆われているため、ステップＳ１７で不純物イオンは注入されない。
【０１３１】
次に、図２７に示されるように、フォトレジストパターンＰＲ２をアッシングなどを用いて除去する。
【０１３２】
次に、図２８に示されるように、半導体基板１上に、絶縁膜として窒化シリコン膜１０を形成する（図６のステップＳ１８）。このステップＳ１８では、メモリゲート電極ＭＧの下面上の酸化シリコン膜９ｂと半導体基板１（ｐ型ウエルＰＷ１）の表面上の酸化シリコン膜９ａとの間（すなわち隙間ＣＡＶａ）に、窒化シリコン膜１０ａが形成される。なお、図２９は、図２８の部分拡大断面図であり、図２８におけるメモリセル領域１Ａの一部が拡大して示されているが、図２９では、ｎ−型半導体領域ＥＸａ，ＥＸｂは図示を省略してｐ型ウエルＰＷ１に含めてある。
【０１３３】
ステップＳ１８で窒化シリコン膜１０を形成する際には、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域において、酸化シリコン膜９ａと酸化シリコン膜９ｂとの間に窒化シリコン膜１０の一部（すなわち窒化シリコン膜１０ａ）が形成されるようにすることが重要である。このため、ステップＳ１８で窒化シリコン膜１０を形成するには、ステップカバレッジ（段差の被覆性能）が高い成膜法を用いることが好ましく、低圧ＣＶＤ法、プラズマＣＶＤ法、あるいはＡＬＤ（Atomic Layer Deposition）法などを単独で、あるいは、組み合わせて用いて窒化シリコン膜１０を形成することが好ましい。
【０１３４】
ステップＳ１８では、半導体基板１の主面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを覆うように、窒化シリコン膜１０が形成される。上述したように、ステップＳ１６で酸化シリコン膜９を形成すると、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の領域において、酸化シリコン膜９ａ（の上面）と酸化シリコン膜９ｂ（の下面）との間に隙間ＣＡＶａ（上記図２５に図示している）が存在した状態となっている。図２５と図２９とを比べると分かるように、ステップＳ１８では、この隙間ＣＡＶａに窒化シリコン膜１０ａが形成される。隙間ＣＡＶａ内が窒化シリコン膜１０ａで満たされるようにすれば、より好ましい。窒化シリコン膜１０のうち、隙間ＣＡＶａ内に形成された部分が、窒化シリコン膜１０ａであるため、窒化シリコン膜１０ａは、窒化シリコン膜１０と同工程で形成された膜であり、窒化シリコン膜１０と一体的に形成されており、窒化シリコン膜１０の一部である。
【０１３５】
隙間ＣＡＶａの上部には酸化シリコン膜９ｂが存在し、隙間ＣＡＶａの下部には酸化シリコン膜９ａが存在しているため、ステップＳ１８で隙間ＣＡＶａ内に窒化シリコン膜１０ａが形成されると、窒化シリコン膜１０ａは、酸化シリコン膜９ｂと酸化シリコン膜９ａとで上下に挟まれた状態となる。このため、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間に、酸化シリコン膜９ａと酸化シリコン膜９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとが存在した状態となる。
【０１３６】
つまり、ステップＳ１８では、半導体基板１上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを覆うように窒化シリコン膜１０を形成し、窒化シリコン膜１０の一部（すなわち窒化シリコン膜１０ａ）が、メモリゲート電極ＭＧの下面上の酸化シリコン膜９ｂと半導体基板１（ｐ型ウエルＰＷ１）の表面上の酸化シリコン膜９ａとの間（すなわち隙間ＣＡＶａ）に形成されるようにするのである。
【０１３７】
窒化シリコン膜１０ａは、酸化シリコン膜９ａと酸化シリコン膜９ｂとに挟まれているが、窒化シリコン膜１０ａの上面に接しているのは、メモリゲート電極ＭＧの下面に形成された酸化シリコン膜９ｂであり、窒化シリコン膜１０ａの下面に接しているのは、半導体基板１（ｐ型ウエルＰＷ１）の表面に形成された酸化シリコン膜９ａである。窒化シリコン膜１０ａの厚みは、上記隙間ＣＡＶａの厚みとほぼ同じであり、例えば５〜１５ｎｍ程度とすることができる。
【０１３８】
次に、図３０に示されるように、窒化シリコン膜１０上に、絶縁膜として酸化シリコン膜１１を形成する（図６のステップＳ１９）。なお、図３１は、図３０の部分拡大断面図であり、図３０におけるメモリセル領域１Ａの一部が拡大して示されているが、図３１では、ｎ−型半導体領域ＥＸａ，ＥＸｂは図示を省略してｐ型ウエルＰＷ１に含めてある。
【０１３９】
ステップＳ１９で酸化シリコン膜１１を形成すると、半導体基板１の主面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを覆うように、窒化シリコン膜１０および酸化シリコン膜１１の積層膜が形成された状態となる。上記隙間ＣＡＶａには窒化シリコン膜１０ａが形成されているので、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域には、酸化シリコン膜１１は形成されない。
【０１４０】
なお、本実施の形態では、窒化シリコン膜１０上に酸化シリコン膜１１を形成したが、他の形態として、ステップＳ１９の酸化シリコン膜１１の形成工程を省略することもできる。ステップＳ１９の酸化シリコン膜１１の形成工程を省略する場合には、その分、窒化シリコン膜１０の厚みを厚くしておけばよい。更に他の形態として、ステップＳ１９で酸化シリコン膜１１の代わりに他の絶縁材料膜を形成することもでき、また、酸化シリコン膜１１の代わりに複数の絶縁膜を形成することもできる。
【０１４１】
次に、図３２に示されるように、異方性エッチング技術により、酸化シリコン膜１１および窒化シリコン膜１０をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図６のステップＳ２０）。なお、図３３は、図３２の部分拡大断面図であり、図３２におけるメモリセル領域１Ａの一部が拡大して示されているが、図３３では、ｎ−型半導体領域ＥＸａ，ＥＸｂは図示を省略してｐ型ウエルＰＷ１に含めてある。
【０１４２】
ステップＳ２０のエッチバック工程では、酸化シリコン膜１１および窒化シリコン膜１０の堆積膜厚の分だけ酸化シリコン膜１１および窒化シリコン膜１０の積層膜を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの側壁上に、前記積層膜をサイドウォールスペーサ状に残し、他の領域の前記積層膜を除去する。また、半導体基板１の表面に酸化シリコン膜９が形成されていたので、この酸化シリコン膜９も、酸化シリコン膜１１および窒化シリコン膜１０とともにエッチング（異方性エッチング、エッチバック）される。これにより、図３２および図３３に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの各側壁上に、サイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷが形成される。サイドウォールスペーサＳＷのうち、サイドウォールスペーサＳＷ１は、メモリゲート電極ＭＧの側壁（酸化シリコン膜６ａを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）上に形成され、サイドウォールスペーサＳＷ２は、制御ゲート電極ＣＧの側壁（酸化シリコン膜６ａを介してメモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁）上に、側壁絶縁膜８ａを介して形成される。すなわち、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧにおいては、互いに隣接する側とは反対側の側壁上に、サイドウォールスペーサＳＷ（ＳＷ１,ＳＷ２）が形成された状態となる。また、サイドウォールスペーサＳＷのうち、サイドウォールスペーサＳＷ３は、ゲート電極ＧＥの両側壁上に、側壁絶縁膜８ａを介して形成される。
【０１４３】
サイドウォールスペーサＳＷは、酸化シリコン膜９と窒化シリコン膜１０と酸化シリコン膜１１とで形成されている。具体的には、メモリゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷ１は、酸化シリコン膜９ａ，９ｂと窒化シリコン膜１０ｂと酸化シリコン膜１１ａとで形成されており、窒化シリコン膜１０ｂは、サイドウォールスペーサＳＷ１の一部として残存した窒化シリコン膜１０からなり、酸化シリコン膜１１ａは、サイドウォールスペーサＳＷ１の一部として残存した酸化シリコン膜１１からなる。また、サイドウォールスペーサＳＷ１を構成する酸化シリコン膜９ｂは、メモリゲート電極ＭＧの側面（サイドウォールスペーサＳＷ１に接する側面）に形成されている酸化シリコン膜９ｂであり、サイドウォールスペーサＳＷ１を構成する酸化シリコン膜９ａは、メモリゲート電極ＭＧの下方よりも外側（サイドウォールスペーサＳＷ１側）に形成されている酸化シリコン膜９ａである。
【０１４４】
メモリゲート電極ＭＧの下面に形成されている酸化シリコン膜９ｂと、メモリゲート電極ＭＧの下方（の半導体基板１の表面）に形成されている酸化シリコン膜９ａとは、サイドウォールスペーサＳＷ１とはならず、それらの間の窒化シリコン膜１０ａも含めて、メモリトランジスタのゲート絶縁膜（電荷蓄積機能を有するゲート絶縁膜）として機能する。
【０１４５】
メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに絶縁膜５が形成された状態となるが、この絶縁膜５は、窒化シリコン膜１０ａを酸化シリコン膜９ａ，９ｂで挟んだ積層膜と、それに隣接する酸化シリコン膜６ａとで形成される。そして、窒化シリコン膜１０ａ（すなわち窒化シリコン膜１０ａに一体的に形成されている窒化シリコン膜１０ｂ）と酸化シリコン膜９ａ，９ｂとは、メモリゲート電極ＭＧの直下の領域の外側まで延在してサイドウォールスペーサＳＷ１の一部を形成している。
【０１４６】
また、制御ゲート電極ＣＧの側壁上に形成されたサイドウォールスペーサＳＷ２は、酸化シリコン膜９ｃと窒化シリコン膜１０ｃと酸化シリコン膜１１ｂとで形成されており、窒化シリコン膜１０ｃは、サイドウォールスペーサＳＷ２の一部として残存した窒化シリコン膜１０からなり、酸化シリコン膜１１ｂは、サイドウォールスペーサＳＷ２の一部として残存した酸化シリコン膜１１からなる。サイドウォールスペーサＳＷ３の構成は、サイドウォールスペーサＳＷ２とほぼ同様である。
【０１４７】
次に、図３４に示されるように、ｎ＋型半導体領域（不純物拡散層）１２ａ，１２ｂ，１２ｃをイオン注入法などを用いて形成する（図６のステップＳ２１）。
【０１４８】
ステップＳ２１においては、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側壁上の側壁絶縁膜８ａおよびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３とをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入することで、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃを形成することができる。この際、ｎ＋型半導体領域１２ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷ１に自己整合して形成され、ｎ＋型半導体領域１２ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷ２に自己整合して形成される。また、ｎ＋型半導体領域１２ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁上のサイドウォールスペーサＳＷ３に自己整合して形成される。これにより、ＬＤＤ（lightly doped drain）構造が形成される。
【０１４９】
このようにして、ｎ−型半導体領域ＥＸａとそれよりも高不純物濃度のｎ＋型半導体領域１２ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域ＥＸｂとそれよりも高不純物濃度のｎ＋型半導体領域１２ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。また、ｎ−型半導体領域ＥＸｃとそれよりも高不純物濃度のｎ＋型半導体領域１２ｃとにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域ＳＤが形成される。
【０１５０】
次に、ソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤ，ＳＤ（ｎ−型半導体領域ＥＸａ，ＥＸｂ，ＥＸｃおよびｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ）に導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１５１】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成され、周辺回路領域１ＢにＭＩＳＦＥＴが形成される。
【０１５２】
次に、半導体基板１の主面全面上に酸化シリコン膜をＣＶＤ法などにより形成する。次にフォトリソグラフィ法、エッチング法を用いて、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃの上面（表面）と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とゲート電極ＧＥの上面とを露出させる。それから、図３５に示されるように、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃの上面上とメモリゲート電極ＭＧの上面（サイドウォールスペーサＳＷ１で覆われていない部分）上と制御ゲート電極ＣＧの上面上とゲート電極ＧＥの上面上とを含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ及びサイドウォールスペーサＳＷ１、ＳＷ２,ＳＷ３を覆うように、金属膜１３ａを形成（堆積）する。金属膜１３ａは、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。
【０１５３】
次に、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上層部分（表層部分）を金属膜１３ａと反応さる。これにより、図３６に示されるように、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部（上面、表面、上層部）に、それぞれ金属シリサイド層１３が形成される。金属シリサイド層１３は、例えばコバルトシリサイド層（金属膜１３ａがコバルト膜の場合）またはニッケルシリサイド層（金属膜１３ａがニッケル膜の場合）とすることができる。その後、未反応の金属膜１３ａを除去する。図３６にはこの段階の断面図が示されている。このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部に金属シリサイド層１３を形成し、それによって、ソース、ドレインや各ゲート電極（ＣＧ，ＭＧ，ＧＥ）の抵抗を低抵抗化することができる。
【０１５４】
次に、図３７に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３を覆うように、絶縁膜１４を形成（堆積）し、絶縁膜１４上に絶縁膜１５を形成（堆積）する。それから、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１５の上面を平坦化する。
【０１５５】
絶縁膜１４は好ましくは窒化シリコン膜からなり、絶縁膜１４上の絶縁膜１５は好ましくは酸化シリコン膜などからなり、それぞれＣＶＤ法などを用いて形成することができる。絶縁膜１４の膜厚は、絶縁膜１５の膜厚よりも薄い。厚い絶縁膜１５は、層間絶縁膜として機能し、薄い絶縁膜１４は、絶縁膜１５にコンタクトホールを形成する際のエッチングストッパ膜としてとして機能する。
【０１５６】
次に、図３８に示されるように、フォトリソグラフィ法を用いて絶縁膜１５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜１５および絶縁膜１４をドライエッチングすることにより、絶縁膜１４，１５にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。コンタクトホールＣＮＴを形成する際には、まず絶縁膜１５をドライエッチングして絶縁膜１４をエッチングストッパ膜として機能させ、その後、コンタクトホールＣＮＴの底部の絶縁膜１４をドライエッチングで除去して、絶縁膜１４，１５を貫通するコンタクトホールＣＮＴを形成する。このように、絶縁膜１４を、絶縁膜（層間絶縁膜）１５をエッチングする際のエッチングストッパとして機能させることで、コンタクトホールＣＮＴをエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避することができる。
【０１５７】
コンタクトホールＣＮＴは、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ（の表面上の金属シリサイド層１３）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１３）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層１３）の一部、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層１３）の一部などが露出される。なお、図３８の断面図においては、ｎ＋型半導体領域１２ｂ，１２ｃ（の表面上の金属シリサイド層１３）の一部がコンタクトホールＣＮＴの底部で露出した断面が示されている。
【０１５８】
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜１５上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、絶縁膜１５上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３８では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１５９】
次に、図３９に示されるように、プラグＰＧが埋め込まれた絶縁膜１５上に、絶縁膜１６を形成する。絶縁膜１６は、複数の絶縁膜の積層膜で形成することもできる。
【０１６０】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１６の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１６上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図３９においては、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１６１】
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（半導体領域ＳＤ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１６２】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１６３】
次に、比較例を参照しながら、本実施の形態の構成や効果について、より詳細に説明する。
【０１６４】
まず、比較例の半導体装置について説明する。図４０は、比較例の半導体装置の要部断面図であり、本実施の形態の上記図２に相当するものである。
【０１６５】
図４０に示される比較例の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置であり、半導体基板１０１のｐ型ウエルＰＷ１０１の上部に、不揮発性メモリセルを構成する制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とが互いに隣合うように形成されている。制御ゲート電極ＣＧ１０１とｐ型ウエルＰＷ１０１との間には、ゲート絶縁膜としての絶縁膜１０３が形成されている。また、メモリゲート電極ＭＧ１０１とｐ型ウエルＰＷ１０１との間および制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１との間には、酸化シリコン膜１０５ａ、窒化シリコン膜１０５ｂおよび酸化シリコン膜１０５ｃの積層膜からなる絶縁膜１０５が形成されている。制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１は、それぞれｎ型ポリシリコン膜により形成されている。ｐ型ウエルＰＷ１０１には、ソース領域として機能する半導体領域が、ｎ−型半導体領域ＥＸ１０１ａとそれよりも高不純物濃度のｎ＋型半導体領域１１２ａとにより形成され、ドレイン領域として機能する半導体領域が、ｎ−型半導体領域ＥＸ１０１ｂとそれよりも高不純物濃度のｎ＋型半導体領域１１２ｂとにより形成されている。制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１の互いに隣接する側とは反対側の側壁上にはサイドウォールスペーサＳＷ１０１，ＳＷ１０２が形成されている。また、ｎ＋型半導体領域１１２ａ，１１２ｂ、制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１の上部には金属シリサイド層１１３が形成されている（図４０においてｎ＋型半導体領域１１２ａ，１１２ｂ上の金属シリサイド層１１３は図示を省略している）。半導体基板１０１上には、制御ゲート電極ＣＧ１０１、メモリゲート電極ＭＧ１０１およびサイドウォールスペーサＳＷ１０１，ＳＷ１０２を覆うように、層間絶縁膜（図示せず）が形成されている。
【０１６６】
図４０に示される比較例の半導体装置では、絶縁膜１０５は、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の領域と、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１の間の領域の、両領域にわたって連続的に延在しており、絶縁膜１０５全体が、酸化シリコン膜１０５ａと窒化シリコン膜１０５ｂと酸化シリコン膜１０５ｃとの積層膜で構成されている。このため、窒化シリコン膜１０５ｂは、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中だけでなく、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１の間の絶縁膜１０５中にも存在している。
【０１６７】
このような構造の比較例の半導体装置は、次のような課題を有している。
【０１６８】
上述したように、不揮発性メモリへの書込み方式は、ＳＳＩ方式とＦＮ方式とがあり、消去方法は、ＢＴＢＴ方式とＦＮ方式とがある。不揮発性メモリへの書込み時には、ＳＳＩ方式とＦＮ方式のいずれの場合も、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂに電子を注入する。不揮発性メモリの消去時には、ＢＴＢＴ方式とＦＮ方式のいずれの場合も、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにホール（正孔）を注入する。
【０１６９】
ＳＳＩ方式で書込む際には、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、均一に電子が注入されるのではなく、ホットエレクトロンの発生場所に起因して、ソース領域側の領域よりも、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度に電子が注入されてしまう傾向にある。
【０１７０】
また、ＦＮ方式の書込みでは、ＳＳＩ方式の書込みに比べると、窒化シリコン膜１０５ｂに比較的均一に電子が注入されやすい。しかしながら、そのＦＮ方式の書込みでも、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、ソース領域側の領域よりも、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度に電子が注入されてしまう傾向にある。
【０１７１】
従って、ＳＳＩ方式の書込みとＦＮ方式の書込みのいずれの場合にも、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度に電子が注入されてしまう傾向がある。
【０１７２】
一方、ＢＴＢＴ方式の消去では、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、均一にホールが注入されるのではなく、ホットホールの発生場所に起因して、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域よりも、ソース領域側の領域に高密度に電子が注入されてしまう傾向にある。
【０１７３】
また、ＦＮ方式の消去では、メモリゲート電極ＭＧ１０１と半導体基板１０１（ｐ型ウエルＰＷ１０１）の間の絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、ソース領域側の領域よりも、制御ゲート電極ＣＧに近い側（すなわちドレイン領域に近い側）の領域に高密度にホールが注入されてしまう傾向にある。
【０１７４】
このため、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（動作方式Ａ）と、書込みがＦＮ方式でかつ消去がＢＴＢＴ方式の場合（動作方式Ｃ）とでは、絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、書込み時に電子が注入されやすい位置と、消去時にホールが注入されやすい位置とがずれているため、消去動作後に、電荷の消し残りが生じてしまう。すなわち、図４０において点線で囲まれた領域１２２における窒化シリコン膜１０５ｂ中に、ＳＳＩ方式またはＦＮ方式の書込み時に電子が他の領域よりも高密度に注入されるが、ＢＴＢＴ方式の消去時には、この領域１２２の窒化シリコン膜１０５ｂ中にはホールが注入されにくいため、消去後に、この領域１２２の窒化シリコン膜１０５ｂ中に消し残りの電子が残りやすい。窒化シリコン膜１０５ｂ中に消し残りの電子があると、この消し残りの電子に起因してメモリトランジスタのしきい値電圧が変動してしまう虞があり、不揮発性メモリを備える半導体装置の性能低下を招く虞がある。
【０１７５】
また、書込みがＳＳＩ方式でかつ消去がＦＮ方式の場合（動作方式Ｂ）と、書込みがＦＮ方式でかつ消去がＦＮ方式の場合（動作方式Ｄ）とでは、絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、書込み時に電子が注入されやすい位置と、消去時にホールが注入されやすい位置とがほぼ一致しているため、消去動作後に、電荷の消し残りが生じにくい。すなわち、図４０において点線で囲まれた領域１２２における窒化シリコン膜１０５ｂ中に、ＳＳＩ方式またはＦＮ方式の書込み時に電子が他の領域よりも高密度に注入されるが、ＦＮ方式の消去時には、この領域１２２の窒化シリコン膜１０５ｂ中にホールが注入されやすいため、消去後に、この領域１２２の窒化シリコン膜１０５ｂ中に消し残りの電子が残りにくい。このため、窒化シリコン膜１０５ｂにおける消し残りの電荷に起因したメモリトランジスタのしきい値電圧の変動は生じにくい。しかしながら、動作方式Ｂの場合と、動作方式Ｄの場合とでは、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１（ｐ型ウエルＰＷ１０１）との間の絶縁膜１０５の中の窒化シリコン膜１０５ｂ（領域１２２の窒化シリコン膜１０５ｂにほぼ対応）に多量に電荷が注入される。このため、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１（ｐ型ウエルＰＷ１０１）との間の絶縁膜１０５（領域１２２の絶縁膜１０５にほぼ対応）が劣化して絶縁膜１０５の信頼性が低下する虞があり、不揮発性メモリを備える半導体装置の性能低下を招く虞がある。
【０１７６】
このような課題を、上記比較例の半導体装置は有している。
【０１７７】
それに対して、本実施の形態では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧ１の間の領域とで、介在する絶縁膜（５）の構成（構造）が異なっている。
【０１７８】
すなわち、本実施の形態では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５のうち、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間の部分（第１の部分、ゲート絶縁膜部分）５ａは、酸化シリコン膜９ａと酸化シリコン膜９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。そして、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分（第２の部分、絶縁部分）５ｂは、酸化シリコンからなり、窒化シリコン膜１０ａを有していない。
【０１７９】
ここで、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５を、ゲート絶縁膜部分５ａと絶縁部分５ｂと角部分５ｃとに仮想的に分けて（区分けして）考えることとする。図４１は、本実施の形態の半導体装置の説明図であり、ゲート絶縁膜部分５ａ、絶縁部分５ｂおよび角部分５ｃが絶縁膜５のどの部分を指しているのかを模式的に示してある。図４１は、上記図２に対応する断面が示されており、図４１では、絶縁膜５を、ゲート絶縁膜部分５ａ、絶縁部分５ｂおよび角部分５ｃに仮想的に分けて（区分けして）示してあるが、実際には、絶縁膜５は上記図２のような断面構造を有しており、絶縁膜５は、酸化シリコン膜６ａ，９ａ，９ｂおよび窒化シリコン膜１０ａによって形成されている。
【０１８０】
メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５のうち、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間の部分５ａを、「ゲート絶縁膜部分５ａ」と称することとする。また、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分５ｂを、「絶縁部分５ｂ」と称することとする。また、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５のうち、ゲート絶縁膜部分５ａと絶縁部分５ｂとの間の部分（第３の部分、角部分）５ｃを、「角部分５ｃ」と称することとする。ゲート絶縁膜部分５ａと絶縁部分５ｂとの間に、角部分５ａが介在している。なお、制御ゲート電極ＣＧの側面２６は、絶縁膜５を介してメモリゲート電極ＭＧに対向する側の側面であり、メモリゲート電極ＭＧの側面２５は、絶縁膜５を介して制御ゲート電極ＣＧに対向する側の側面である。また、メモリゲート電極ＭＧの下面２４は、ゲート絶縁膜部分５ａに接している面である。
【０１８１】
ゲート絶縁膜部分５ａは、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間に位置しているため、メモリトランジスタのゲート絶縁膜として機能することができる。ゲート絶縁膜部分５ａにおける窒化シリコン膜１０ａは、メモリセルの電荷蓄積部（電荷蓄積層）として機能することができる。
【０１８２】
絶縁部分５ｂは、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間に位置しているため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁分離するよう機能することができる。
【０１８３】
角部分５ｃは、断面（図１、図２および図４１の断面に対応）がＬ字型の絶縁膜５の角部に位置している。このため、ゲート絶縁膜部分５ａと角部分５ｃとは、半導体基板１の主面に沿って（すなわち半導体基板１の主面にほぼ平行に）延在しており、また、絶縁部分５ｂと角部分５ｃとは、上下方向（すなわち半導体基板１の主面に略垂直な方向）に延在しており、絶縁膜５において、横方向（半導体基板１の主面に平行な方向）から上下方向（半導体基板１の主面に略垂直な方向）への折れ曲がりの角部分が、角部分５ｃに対応している。
【０１８４】
絶縁膜５において、ゲート絶縁膜部分５ａはメモリゲート電極ＭＧの直下に位置しているが、絶縁部分５ｂと角部分５ｃとは、メモリゲート電極ＭＧの直下には位置していない。図４１からも分かるように、絶縁部分５ｂと角部分５ｃとの境界は、角部分５ｃ近傍におけるメモリゲート電極ＭＧの下面２４の延長面と一致し、ゲート絶縁膜部分５ａと角部分５ｃとの境界は、角部分５ｃ近傍におけるメモリゲート電極ＭＧの側面２５の延長面と一致している。
【０１８５】
本実施の形態では、絶縁膜５のうち、メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面（表面）との間に位置するゲート絶縁膜部分５ａが、酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａを有していることで、この窒化シリコン膜１０ａに電荷を蓄積させることができ、それによって、メモリトランジスタに情報を記憶させることができる。
【０１８６】
そして、本実施の形態では、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間に位置する絶縁部分５ｂが、酸化シリコン（より特定的には酸化シリコン膜６ａ）からなり、窒化シリコン膜１０ａを有していない。本実施の形態では、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の部分５ｂ（すなわち絶縁部分５ｂ）が窒化シリコン膜１０ａを有していないことを、主要な特徴の一つとしている。
【０１８７】
また、本実施の形態では、上述したように、酸化シリコン膜６を除去して形成された空洞ＣＡＶに、酸化シリコン膜９ａ，９ｂを形成し、その後、酸化シリコン膜９ａ，９ｂの隙間ＣＡＶａに窒化シリコン膜１０ａを形成することで、酸化シリコン膜６ａ，９ａ，９ｂおよび窒化シリコン膜１０ａからなる絶縁膜５を形成している。このため、絶縁膜５は、酸化シリコン膜６ａからなる領域と、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとの積層膜からなる領域とで構成され、両領域は隣接している。すなわち、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとの積層膜（の端部）と、酸化シリコン膜６ａ（の端部）とが隣接している。
【０１８８】
図４２〜図４５は、絶縁膜５における窒化シリコン膜１０ａの形成領域を説明するための説明図（要部断面図、部分拡大断面図）であり、上記図２の一部を拡大したものに対応している。なお、図４２〜図４５では、ｎ−型半導体領域ＥＸａは図示を省略してｐ型ウエルＰＷ１に含めてある。
【０１８９】
図４２〜図４５に示されるように、窒化シリコン膜１０ａの端部２３は酸化シリコン膜６ａ（の端部）と隣接している。すなわち、窒化シリコン膜１０ａの端部２３は、酸化シリコン膜６ａ（の端部）と隣接する側の端部である。この窒化シリコン膜１０ａの端部２３の位置が、図４２〜図４５のそれぞれで相違している。
【０１９０】
図４２の場合は、窒化シリコン膜１０ａの端部２３は絶縁部分５ｂ内に位置している。このため、図４２の場合は、絶縁部分５ｂが窒化シリコン膜１０ａを有した状態となっている。
【０１９１】
図４２の場合のように、窒化シリコン膜１０ａが、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の絶縁部分５ｂ中にも延在していると、絶縁部分５ｂ中の窒化シリコン膜１０ａ（図４２において点線で囲まれた領域３１内の窒化シリコン膜１０ａに対応）には電荷が注入されにくいが、一旦電荷が注入されてしまうと、その電荷は消滅させ難い（なぜなら逆極性の電荷も注入されにくいため）。そして、絶縁部分５ｂ中の窒化シリコン膜１０ａ（図４２において点線で囲まれた領域３１内の窒化シリコン膜１０ａに対応）に注入された電荷が、メモリトランジスタのしきい値電圧を変動させる虞がある。この現象は、上記動作方式Ａ，Ｂ，Ｃ，Ｄのいずれの場合も生じ得る。
【０１９２】
そこで、本実施の形態では、絶縁膜５のうち、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の絶縁部分５ｂには、窒化シリコン膜１０ａが延在しないようにする。図４３〜図４５は、この条件を満たしている。図４３〜図４５では、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の絶縁部分５ｂには窒化シリコン膜１０ａが延在しておらず、この絶縁部分５ｂは酸化シリコン（より特定的には酸化シリコン膜６ａ）で形成されている。このため、図４３〜図４５の場合は、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の絶縁部分５ｂ中の窒化シリコン膜１０ａに電荷が注入されることが無いため、絶縁部分５ｂ中の窒化シリコン膜１０ａに注入された電荷に起因して、メモリトランジスタのしきい値電圧が変動するのを防止することができる。
【０１９３】
また、図４３〜図４５の各図の構造では、制御ゲート電極ＣＧの側面２６とメモリゲート電極ＭＧの側面２５との間の絶縁部分５ｂには窒化シリコン膜１０ａが延在していない点は共通である。しかしながら、上記図４０の比較例を参照して説明した上記課題を解決または改善するためには、窒化シリコン膜１０ａの端部２３の位置は重要である。
【０１９４】
図４３や図４４の場合は、絶縁膜５の角部分５ｃには、窒化シリコン膜１０ａは延在していない。図４５の場合は、絶縁膜５の角部分５ｃにも窒化シリコン膜１０ａが延在しているが、絶縁膜５の角部分５ｃに延在する窒化シリコン膜１０ａの長さは、図４２の場合に比べて短い。
【０１９５】
上記図４０の比較例を参照して説明した上記課題を解決または改善するためには、絶縁膜５の角部分５ｃに存在する窒化シリコン膜１０ａを少なくすることが有効であり、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにすることが、より好ましい。その理由は、次のようなものである。
【０１９６】
上記図４０の比較例の半導体装置では、上述したように、動作方式Ａの場合と動作方式Ｃの場合は、絶縁膜１０５中の窒化シリコン膜１０５ｂにおいて、書込み時に電子が注入されやすい位置と、消去時にホールが注入されやすい位置とがずれているため、消去動作後に、電荷の消し残りが生じてしまい、この消し残りの電子に起因してメモリトランジスタのしきい値電圧が変動してしまう虞がある。これは、上記図４０において点線で囲まれた領域１２２における窒化シリコン膜１０５ｂ中に、書込み時に電子が他の領域よりも高密度に注入され、消去時には、この領域１２２の窒化シリコン膜１０５ｂ中にはホールが注入されにくいため、消去後に、この領域１２２の窒化シリコン膜１０５ｂ中に消し残りの電子が残りやすいことに起因している。
【０１９７】
上記領域１２２の絶縁膜１０５は、本実施の形態では、絶縁膜５の角部分５ｃに相当している。このため、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在すると、その窒化シリコン膜１０ａに、消去動作後の電荷の消し残りが生じやすく、それに起因してメモリトランジスタのしきい値電圧の変動が生じる可能性がある。そこで、本実施の形態では、絶縁膜５の角部分５ｃに存在する窒化シリコン膜１０ａを、上記図４０の比較例の半導体装置に比べて少なくし、より好ましくは、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにしている。
【０１９８】
絶縁膜５の角部分５ｃに存在する窒化シリコン膜１０ａを、上記図４０の比較例の半導体装置に比べて少なくすれば、角部分５ｃに存在する窒化シリコン膜１０ａ中に書込み時に注入される電子の量を少なくすることができるため、消去後に角部分５ｃの窒化シリコン膜１０ａ中に消し残りの電子が残るのを抑制することができる。
【０１９９】
そして、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにすれば、書込み時には、角部分５ｃには窒化シリコン膜１０ａが無いため電子が注入されず、ゲート絶縁膜部分５ａの窒化シリコン膜１０ａにのみ電子が注入される。消去動作時には、ゲート絶縁膜部分５ａの窒化シリコン膜１０ａにはホールが注入されやすく、ホールが注入されにくいはずの角部分５ｃには窒化シリコン膜１０ａが無いため、消去後に絶縁膜５（の窒化シリコン膜１０ａ）中に消し残りの電子が残るのを更に的確に抑制することができる。
【０２００】
つまり、本実施の形態では、書込み時に電子が注入されやすいが消去時にホールが注入されにくい位置にある角部分５ｃにおいて、電荷をトラップする窒化シリコン膜１０ａを少なくするか、無くすことで、消去動作後の電荷の消し残りを抑制または防止することができる。このため、電荷の消し残りに起因してメモリトランジスタのしきい値電圧の変動が生じるのを、抑制または防止することができる。従って、不揮発性メモリを備える半導体装置の性能を向上することができる。
【０２０１】
また、上記図４０の比較例の半導体装置では、上述したように、動作方式Ｂの場合と動作方式Ｄの場合は、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａでの電界集中に起因して、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１との間の絶縁膜１０５の中の窒化シリコン膜１０５ｂ（領域１２２の窒化シリコン膜１０５ｂにほぼ対応）に多量に電荷が注入される。このため、メモリゲート電極ＭＧ１０１の角部ＭＧ１０１ａと半導体基板１０１（ｐ型ウエルＰＷ１０１）との間の絶縁膜１０５（領域１２２の絶縁膜１０５にほぼ対応）が劣化して絶縁膜１０５の信頼性が低下する虞がある。この絶縁膜１０５の劣化しやすい領域は、本実施の形態では、絶縁膜５の角部分５ｃに相当している。このため、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在すると、その窒化シリコン膜１０ａに、多量に電荷が注入されてしまい、角部分５ｃが劣化して絶縁膜５の信頼性が低下する可能性がある。そこで、本実施の形態では、絶縁膜５の角部分５ｃに存在する窒化シリコン膜１０ａを、上記図４０の比較例の半導体装置に比べて少なくし、より好ましくは、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにしている。
【０２０２】
絶縁膜５の角部分５ｃに存在する窒化シリコン膜１０ａを、上記図４０の比較例の半導体装置に比べて少なくすれば、角部分５ｃに存在する窒化シリコン膜１０ａ中に注入される電荷の量を少なくすることができるため、絶縁膜５の角部分５ｃが劣化するのを抑制することができる。
【０２０３】
そして、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにすれば、絶縁膜５の角部分５ｃは窒化シリコン膜１０ａが無いため電荷が注入されず、絶縁膜５の角部分５ｃが劣化するのを更に的確に抑制することができる。
【０２０４】
つまり、本実施の形態では、電荷が多量に注入されやすい位置にある角部分５ｃにおいて、電荷をトラップする窒化シリコン膜１０ａを少なくするか、無くすことで、絶縁膜５の角部分５ｃが劣化するのを抑制または防止することができる。このため、絶縁膜５が劣化するのを抑制または防止できるため、絶縁膜５の信頼性を向上することができる。従って、不揮発性メモリを備える半導体装置の性能を向上することができる。
【０２０５】
窒化シリコン膜１０ａの端部２３が、メモリゲート電極ＭＧの直下に位置している場合は、絶縁膜５の角部分５ｃには窒化シリコン膜１０ａが存在しない。図４３および図４４のいずれの場合も、窒化シリコン膜１０ａの端部２３は、メモリゲート電極ＭＧの直下に位置しており、絶縁膜５の角部分５ｃには窒化シリコン膜１０ａが存在していない。このような構成をとると、不揮発性メモリの動作方式が動作方式Ａまたは動作方式Ｃのいずれかの場合には、上述したように、消去後の電荷の消し残りを抑制でき、電荷の消し残りに起因したメモリトランジスタのしきい値電圧の変動を抑制または防止することができる。また、不揮発性メモリの動作方式が動作方式Ｂまたは動作方式Ｄのいずれかの場合には、上述したように、絶縁膜５の劣化を抑制または防止でき、絶縁膜５の信頼性を向上することができる。従って、不揮発性メモリの動作方式が動作方式Ａ、動作方式Ｂ、動作方式Ｃまたは動作方式Ｄのいずれの場合にも、不揮発性メモリを備える半導体装置の性能を向上することができる。
【０２０６】
なお、窒化シリコン膜１０ａの端部２３がメモリゲート電極ＭＧの直下に位置している場合（図４３または図４４に対応）は、絶縁膜５の絶縁部分５ｂおよび角部分５ｃは窒化シリコン膜１０ａを有しておらず、絶縁部分５ｂおよび角部分５ｃは、酸化シリコン（より特定的には酸化シリコン膜６ａ）で構成された状態となる。
【０２０７】
窒化シリコン膜１０ａの端部２３がメモリゲート電極ＭＧの直下に位置している場合は、図４３の場合と図４４の場合とに分類される。
【０２０８】
図４３の場合は、窒化シリコン膜１０ａの端部２３は、メモリゲート電極ＭＧの側面２５の直下に位置しており、ゲート絶縁膜部分５ａは、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとが積層された積層構造を有している。
【０２０９】
図４４の場合は、窒化シリコン膜１０ａの端部２３は、メモリゲート電極ＭＧの側面２５の直下の位置よりも、制御ゲート電極ＣＧから遠い（離れる）側（すなわちソース領域に近づく側）に位置している。このため、図４４の場合は、ゲート絶縁膜部分５ａは、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとが積層された部分５ｄと、酸化シリコン（より特定的には酸化シリコン膜６ａ）からなる部分５ｅとを有し、部分５ｅは部分５ｄと角部分５ｃとの間に位置したものとなる。より具体的に説明すると、ゲート絶縁膜部分５ａは、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとが積層された部分５ｄと、酸化シリコン（より特定的には酸化シリコン膜６ａ）からなる部分５ｅとで構成され、部分５ｅが角部分５ｃに隣接し、部分５ｄと部分５ｅとの境界に、窒化シリコン膜１０ａの端部２３が位置している。
【０２１０】
図４３の場合と図４４の場合のいずれも、窒化シリコン膜１０ａの端部２３がメモリゲート電極ＭＧの直下に位置しており、絶縁膜５の角部分５ｃが窒化シリコン膜１０ａを有していないため、上述したメモリトランジスタのしきい値電圧の変動を抑制または防止できる効果（動作方式Ａまたは動作方式Ｃの場合）、あるいは上述した絶縁膜５の信頼性を向上できる効果（動作方式Ｂまたは動作方式Ｄの場合）を得ることができる。しかしながら、図４４の場合は、更に次のような効果を得ることができる。
【０２１１】
すなわち、上記ステップＳ１４で酸化シリコン膜６をエッチングすることで空洞ＣＡＶを形成し、この空洞ＣＡＶの端部の位置により窒化シリコン膜１０ａの端部の位置２３が決まるが、エッチング条件の変動などに起因して、空洞ＣＡＶの端部の位置（すなわち窒化シリコン膜１０ａの端部２３の位置）が多少変動する可能性がある。このため、図４４の場合のように、窒化シリコン膜１０ａの端部２３を、メモリゲート電極ＭＧの側面２５の直下の位置よりも、制御ゲート電極ＣＧから遠い（離れる）側に設定しておけば、窒化シリコン膜１０ａの端部２３の位置が多少変動したとしても、窒化シリコン膜１０ａの端部２３がメモリゲート電極ＭＧの直下に位置し、絶縁膜５の絶縁部分５ｂおよび角部分５ｃが窒化シリコン膜１０ａを有していない状態を維持できる。これにより、多少工程変動（具体的には上記ステップＳ１４の工程変動）が生じても、絶縁膜５の絶縁部分５ｂおよび角部分５ｃが窒化シリコン膜１０ａを有していない状態を維持できるため、上述したメモリトランジスタのしきい値電圧の変動を抑制または防止できる効果（動作方式Ａまたは動作方式Ｃの場合）、あるいは上述した絶縁膜５の信頼性を向上できる効果（動作方式Ｂまたは動作方式Ｄの場合）を、より的確に得ることができる。従って、不揮発性メモリを備える半導体装置の性能をより的確に向上させることができる。
【０２１２】
一方、図４３の場合は、ゲート絶縁膜部分５ａ全体が、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとが積層された積層構造を有しているため、書込み速度を向上する点では有利である。
【０２１３】
また、上記図４０の比較例を参照して説明した上記課題を解決または改善するためには、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在しないようにすることが極めて有効であるが、絶縁膜５の角部分５ｃに窒化シリコン膜１０ａが存在していても、上記図４０の比較例の場合に比べて、絶縁膜５の角部分５ｃにおける窒化シリコン膜１０ａを少なくすれば、上記図４０の比較例の場合に比べて、上記課題を改善することができる。この場合の例が、図４５に対応している。
【０２１４】
すなわち、図４５の場合は、窒化シリコン膜１０ａの端部２３が、メモリゲート電極ＭＧの下面２４よりも低い位置で、かつ、メモリゲート電極ＭＧの側面２５の直下の位置よりも制御ゲート電極ＣＧに近い側に位置している。この場合、窒化シリコン膜１０ａの端部２３は、角部分５ｃ内に位置しており、ゲート絶縁膜部分５ａ（ゲート絶縁膜部分５ａ全体）は、酸化シリコン膜９ａと窒化シリコン膜１０ａと酸化シリコン膜９ｂとが積層された積層構造を有している。このような構造とすれば、上記図４０の比較例の場合に比べて、絶縁膜５の角部分５ｃにおける窒化シリコン膜１０ａが少なくなるため、上記図４０の比較例の場合に比べて、上述した課題を改善することができる。すなわち、上記図４０の比較例の場合に比べて、消去後の電荷の消し残りを抑制してメモリトランジスタのしきい値電圧の変動を抑制または防止することができる効果（動作方式Ａまたは動作方式Ｃの場合）、あるいは絶縁膜５（の角部分５ｃ）の劣化を抑制して絶縁膜５の信頼性を向上することができる効果（動作方式Ｂまたは動作方式Ｄの場合）を得ることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。
【０２１５】
窒化シリコン膜１０ａの端部２３の位置は、上記ステップＳ１４のエッチング工程におけるエッチング条件（例えばエッチング時間など）を調整することで、制御することができる。上記ステップＳ１４で形成される空洞ＣＡＶの端部の位置により、窒化シリコン膜１０ａの端部の位置２３を制御することができる。例えば、図４４の構造を得るためには、上記ステップＳ１４のエッチング工程において、空洞ＣＡＶの端部がメモリゲート電極ＭＧの側面２５の直下の位置に達する前に、酸化シリコン膜６のエッチングを終了すればよい。また、図４３の構造を得るためには、上記ステップＳ１４のエッチング工程において、空洞ＣＡＶの端部がメモリゲート電極ＭＧの側面２５の直下の位置にちょうど達した段階で酸化シリコン膜６のエッチングを終了すればよい。
【０２１６】
図４６は、絶縁膜５における窒化シリコン膜１０ａの形成領域を説明するための説明図（要部断面図、部分拡大断面図）であり、上記図４４に対応するものであるが、図４６では、ｎ−型半導体領域ＥＸａも図示してある。
【０２１７】
メモリゲート電極ＭＧの下面２４と半導体基板１（ｐ型ウエルＰＷ１）の上面との間に位置する窒化シリコン膜１０ａ（すなわちゲート絶縁膜部分５ａにおける窒化シリコン膜１０ａ）は、メモリセルの電荷蓄積部として機能することができる。この窒化シリコン膜１０ａをメモリセルの電荷蓄積部として十分に機能させるためには、メモリゲート電極ＭＧの直下に位置する窒化シリコン膜１０ａのうち、ｎ−型半導体領域（エクステンション領域）ＥＸａとは平面的に重ならない部分の距離（長さ、寸法）Ｌ１が、ゼロより大きい（すなわちＬ１＞０）ことが要求され、１０ｎｍ以上（すなわちＬ１≧１０ｎｍ）であれば、より好ましい。ここで、上記距離Ｌ１は、メモリゲート電極ＭＧのゲート長方向における距離（長さ、寸法）に対応しており、図４６に示されている。また、平面的に重ならないとは、半導体基板１の主面に平行な平面に投影して見たときに重ならないことを意味している。
【０２１８】
上記距離Ｌ１を、別の見方をすると、窒化シリコン膜１０ａの端部２３が、ｎ−型半導体領域（エクステンション領域）ＥＸａ（の端部）から、ゲート長方向に距離Ｌ１だけ離れていることになる。すなわち、窒化シリコン膜１０ａの端部２３から、ゲート長方向に距離Ｌ１以内の領域では、直下にｎ−型半導体領域（エクステンション領域）ＥＸａが存在しておらず、チャネル領域となる領域が存在していることになる。
【０２１９】
上記距離Ｌ１がゼロより大きい（すなわちＬ１≧０）ことは、メモリゲート電極ＭＧの直下に位置する窒化シリコン膜１０ａが、ｎ−型半導体領域（エクステンション領域）ＥＸａと平面的に重ならない部分を有していることを意味し、その部分（ｎ−型半導体領域ＥＸａと平面的に重ならない部分）が電荷蓄積部として的確に機能することができる。また、上記距離Ｌ１が１０ｎｍ以上（すなわちＬ１≧１０ｎｍ）であれば、電荷蓄積部として機能する窒化シリコン膜１０ａのゲート長方向の寸法（これが上記距離Ｌ１に対応する）を十分に確保することができるため、窒化シリコン膜１０ａをより的確に電荷蓄積部として機能させることができるようになる。
【０２２０】
つまり、半導体基板１において、サイドウォールスペーサＳＷ１の下方にエクステンション領域（ここではｎ−型半導体領域ＥＸａに対応）が形成され、半導体基板１において、そのエクステンション領域（ここではｎ−型半導体領域ＥＸａに対応）の外側にそのエクステンション領域よりも高不純物濃度のソースまたはドレイン領域（ここではｎ＋型半導体領域１２ａに対応）が形成されている。そして、窒化シリコン膜１０ａの端部２３は、そのエクステンション領域（ここではｎ−型半導体領域ＥＸａに対応）から、メモリゲート電極ＭＧのゲート長方向に離間している（より好ましくは１０ｎｍ以上離間している）のである。このようにすることで、窒化シリコン膜１０ａを電荷蓄積部としたメモリセルの性能を、向上させることができる。
【０２２１】
また、本実施の形態では、ステップＳ１８で形成した窒化シリコン膜１０が、電荷蓄積部用の窒化シリコン膜１０ａと、サイドウォールスペーサＳＷ１用の窒化シリコン膜１０ｂとを兼ねている。すなわち、同一の工程（ステップＳ１８の窒化シリコン膜１０の成膜工程）で、電荷蓄積部用の窒化シリコン膜（１０ａ）とサイドウォールスペーサＳＷ１用の窒化シリコン膜（１０ｂ）とを形成している。このため、半導体装置の製造工程数を抑制することができる。また、半導体装置のスループットを向上することができる。また、半導体装置の製造コストを低減することができる。このようにして製造された半導体装置においては、電荷蓄積部用の窒化シリコン膜１０ａと、サイドウォールスペーサＳＷ１用の窒化シリコン膜１０ｂとが、一体的に形成された状態となっている。すなわち、サイドウォールスペーサＳＷ１は、電荷蓄積部用の窒化シリコン膜１０ａと一体的に形成された窒化シリコン膜１０ｂを有している。
【０２２２】
また、本実施の形態では、ステップＳ１４で、メモリゲート電極ＭＧの下面と半導体基板１との間の部分の酸化シリコン膜６の一部を除去し、メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部とで挟まれた酸化シリコン膜６はエッチングされずに残る。そのため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとで挟まれた領域には、その後の工程において、メモリゲート電極ＭＧの下面と半導体基板１との間に形成される窒化シリコン膜１０が形成されない。窒化シリコン膜１０がメモリゲート電極ＭＧと制御ゲート電極ＣＧとで挟まれた領域に形成された場合、窒化シリコン膜は誘電率が高いため、酸化シリコン膜と比較して電気的に見た場合の絶縁膜の膜厚が薄く、それ故、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの耐圧を確保するのが困難になる場合があり得る。しかし、本実施の形態においては、メモリゲート電極ＭＧの側面と制御ゲート電極ＣＧの側面との間の絶縁部分５ｂ中には窒化シリコン膜１０は形成されず、酸化シリコン膜６が形成されるため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの耐圧をより効果的に確保し、半導体装置の信頼性を確保することが可能となる。
【０２２３】
（実施の形態２）
本実施の形態は、上記実施の形態１の変形例に対応している。
【０２２４】
本実施の形態においては、上記実施の形態１の不揮発性メモリの制御ゲート電極ＣＧをシリコン膜４ｎと絶縁膜との積層膜で形成する場合について説明する。
【０２２５】
図４７は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。
【０２２６】
図４７に示されるように、本実施の形態における不揮発性メモリのメモリセルは、制御ゲート電極ＣＧがシリコン膜４ｎと絶縁膜３１との積層膜（積層パターン、積層構造）で構成されている。より具体的には、制御ゲート電極ＣＧが、シリコン膜４ｎとシリコン膜４ｎ上の絶縁膜３１ａと絶縁膜３１ａ上の絶縁膜３１ｂとの積層膜（積層膜パターン）で構成されている。絶縁膜３１は、シリコン膜４ｎ上の絶縁膜３１ａと絶縁膜３１ａ上の絶縁膜３１ｂとで構成されており、絶縁膜３１ａは、絶縁膜３１ｂより薄く形成されている。絶縁膜３１ａは、好ましくは酸化シリコン膜からなり、絶縁膜３１ｂは、好ましくは窒化シリコン膜からなる。
【０２２７】
本実施の形態においては、メモリセルの制御ゲート電極ＣＧの上部に絶縁膜３１（ここでは絶縁膜３１ａ，３１ｂ）が形成されているため、メモリセルの制御ゲート電極ＣＧ上には、金属シリサイド層１３は形成されていない。すなわち、上記実施の形態１においてシリコン膜４ｎとその上部の金属シリサイド層１３によって形成されていた制御ゲート電極ＣＧを、シリコン膜４ｎと絶縁膜３１との積層膜によって形成された制御ゲート電極ＣＧに置き換えたものが、本実施の形態の半導体装置に相当している。
【０２２８】
本実施の形態のメモリセルの他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０２２９】
次に、本実施の形態の半導体装置の製造工程について説明する。図４８および図４９は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１における上記図７〜図１８などとほぼ同じ断面領域が示されている。
【０２３０】
本実施の形態の半導体装置の製造工程は、上記実施の形態１の半導体装置の製造工程と基本的には同じであるため、以下では、主として上記実施の形態１の製造工程との相違点について説明する。
【０２３１】
上記実施の形態１と同様にして上記図９の構造を得た後、本実施の形態では、上記ステップＳ５と上記ステップＳ６との間に、図４８に示されるように、シリコン膜４（４ｎ）上に絶縁膜３１を形成する工程が追加される。絶縁膜３１形成工程は、シリコン膜４（４ｎ）上に絶縁膜３１ａを形成する工程と、絶縁膜３１ａ上に絶縁膜３１ｂを形成する工程とを有しているが、図４８では、図面の簡略化のために、絶縁膜３１ａおよび絶縁膜３１ｂの積層膜を単に絶縁膜３１として図示してある。
【０２３２】
それから、上記ステップＳ６において、上記実施の形態１ではシリコン膜４ｎをパターニングして制御ゲート電極ＣＧを形成したが、本実施の形態では、シリコン膜４ｎと絶縁膜３１との積層膜をパターニングすることで、図４９に示されるように、シリコン膜４ｎと絶縁膜３１との積層膜パターンからなる制御ゲート電極ＣＧを形成する。それから、ステップＳ６とステップＳ７の間に、絶縁膜３１を除去すべき領域（例えば周辺回路領域１Ｂなど）において、適宜絶縁膜３１の除去を行う。以降の工程（ステップＳ７およびそれ以降の工程）は、上記実施の形態１と基本的には同様であるため、ここではその説明は省略する。
【０２３３】
本実施の形態においても、上記実施の形態１と同様の効果を得ることができる。
【０２３４】
また、それに加えて、本実施の形態では、制御ゲート電極ＣＧをシリコン膜４ｎと絶縁膜３１（より特定的には絶縁膜３１ａ，３１ｂ）との積層膜で形成するため、シリコン膜４（４ｎ）を上記実施の形態１よりも薄く形成した場合においても、制御ゲート電極ＣＧの側壁にサイドウォールスペーサ状に形成されるメモリゲート電極ＭＧの高さを確保することができる。
【０２３５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２３６】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２３７】
１ 半導体基板
１Ａ メモリセル領域
１Ｂ 周辺回路領域
２ 素子分離領域
３ 絶縁膜
４，４ｎ シリコン膜
５ 絶縁膜
５ａ ゲート絶縁膜部分
５ｂ 絶縁部分
５ｃ 角部分
５ｄ，５ｅ 部分
６，６ａ 酸化シリコン膜
６ｂ 端部
６ｃ 上端部
７ シリコン膜
８ 絶縁膜
８ａ 側壁絶縁膜
９，９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ 酸化シリコン膜
１０，１０ａ，１０ｂ，１０ｃ 窒化シリコン膜
１１，１１ａ，１１ｂ 酸化シリコン膜
１２ａ，１２ｂ，１２ｃ ｎ＋型半導体領域
１３ 金属シリサイド層
１３ａ 金属膜
１４，１５，１６ 絶縁膜
２０ 矢印
２３ 端部
２４ 下面
２５ 側面
２６ 側面
２７ 側面
１０１ 半導体基板
１０３ 絶縁膜
１０５ 絶縁膜
１０５ａ，１０５ｃ 酸化シリコン膜
１０５ｂ 窒化シリコン膜
１１２ａ，１１２ｂ ｎ＋型半導体領域
１１３ 金属シリサイド層
１２２ 領域
ＣＡＶ 空洞
ＣＡＶａ 隙間
ＣＧ，ＣＧ１０１ 制御ゲート電極
ＣＮＴ コンタクトホール
ＥＸａ，ＥＸｂ，ＥＸｃ，ＥＸ１０１ａ，ＥＸ１０１ｂ ｎ−型半導体領域
ＧＥ ゲート電極
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ，ＭＧ１０１ メモリゲート電極
ＭＧ１０１ａ 角部
ＰＧ プラグ
ＳＰ１ シリコンスペーサ
ＳＤ 半導体領域
ＰＷ１，ＰＷ２，ＰＷ１０１ ｐ型ウエル
ＳＷ，ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ１０１，ＳＷ１０２ サイドウォールスペーサ
【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置であって、
半導体基板と、
前記半導体基板の上部に形成された、前記メモリセルを構成する第１ゲート電極と、
前記半導体基板の上部に形成され、前記第１ゲート電極と隣り合い、前記メモリセルを構成する第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された絶縁膜と、
を有し、
前記絶縁膜のうち、前記第２ゲート電極の下面と前記半導体基板の上面との間の第１の部分は、第１酸化シリコン膜と第２酸化シリコン膜と前記第１および第２酸化シリコン膜に挟まれた第１窒化シリコン膜とを有し、
前記第１窒化シリコン膜は、前記メモリセルの電荷蓄積部として機能し、
前記絶縁膜のうち、前記第１ゲート電極の側面と前記第２ゲート電極の側面との間の第２の部分は、酸化シリコンからなり、前記第１窒化シリコン膜を有していないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１酸化シリコン膜は、前記半導体基板の表面に形成され、
前記第２酸化シリコン膜は、前記第２ゲート電極の下面に形成され、
前記第１窒化シリコン膜は、前記半導体基板の表面上の前記第１酸化シリコン膜と前記第２ゲート電極の下面上の前記第２酸化シリコン膜との間に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２ゲート電極の側壁であって、前記第１ゲート電極に隣接する側とは反対側の側壁上に、サイドウォールスペーサが形成されており、
前記サイドウォールスペーサは、前記第１窒化シリコン膜と一体的に形成された第２窒化シリコン膜を有していることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１酸化シリコン膜は、前記第２ゲート電極の下方から前記サイドウォールスペーサの下部に延在していることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２酸化シリコン膜は、前記第２ゲート電極の前記下面から前記側壁に延在し、
前記第２ゲート電極の前記側壁上の前記第２酸化シリコン膜は、前記サイドウォールスペーサの一部を構成していることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１窒化シリコン膜の端部が、前記第２ゲート電極の直下に位置していることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記絶縁膜のうち、前記第１の部分と前記第２の部分との間の第３の部分は、酸化シリコンからなり、前記第１窒化シリコン膜を有していないことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１窒化シリコン膜の前記端部は、前記第２ゲート電極の側面の直下の位置よりも、前記第１ゲート電極から遠い側に位置することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記半導体基板の前記サイドウォールスペーサの下方に形成されたエクステンション領域と、
前記半導体基板の前記エクステンション領域の外側に形成され、前記エクステンション領域よりも高不純物濃度のソースまたはドレイン領域と、
を有し、
前記第１窒化シリコン膜の前記端部は、前記エクステンション領域から、前記第２ゲート電極のゲート長方向に離間していることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１窒化シリコン膜にホットエレクトロンを注入することによって前記メモリセルの書込みを行い、
前記第１窒化シリコン膜に、ホットホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第１窒化シリコン膜にホットエレクトロンを注入することによって前記メモリセルの書込みを行い、
前記第１窒化シリコン膜にＦＮトンネル効果によりホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記第１窒化シリコン膜にＦＮトンネル効果により電子を注入することによって前記メモリセルの書込みを行い、
前記第１窒化シリコン膜に、ホットホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記第１窒化シリコン膜にＦＮトンネル効果により電子を注入することによって前記メモリセルの書込みを行い、
前記第１窒化シリコン膜にＦＮトンネル効果によりホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１４】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上に第１ゲート絶縁膜を介して前記メモリセルを構成する第１ゲート電極を形成する工程、
（ｃ）前記半導体基板の主面と前記第１ゲート電極の側面上に、酸化シリコン膜を形成する工程、
（ｄ）前記酸化シリコン膜上に、前記第１ゲート電極と前記酸化シリコン膜を介して隣り合い、前記メモリセルを構成する第２ゲート電極を形成する工程、
（ｅ）前記第２ゲート電極で覆われていない部分の前記酸化シリコン膜を除去する工程、
（ｆ）前記（ｅ）工程後、前記酸化シリコン膜のうち、前記第２ゲート電極の下面と前記半導体基板との間の部分の前記酸化シリコン膜の少なくとも一部を除去して空洞を形成する工程、
（ｇ）前記空洞で露出する前記半導体基板の表面上に第１酸化シリコン膜を、前記空洞で露出する前記第２ゲート電極の下面に第２酸化シリコン膜を形成する工程、
（ｈ）前記半導体基板の表面上の前記第１酸化シリコン膜と前記第２ゲート電極の下面上の前記第２酸化シリコン膜との間に、窒化シリコン膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記半導体基板上に、前記第１および第２ゲート電極を覆うように前記窒化シリコン膜を形成し、前記窒化シリコン膜の一部が、前記半導体基板の表面上の前記第１酸化シリコン膜と前記第２ゲート電極の下面上の前記第２酸化シリコン膜との間に形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｈ）工程後に、
（ｉ）前記窒化シリコン膜を異方性エッチングして、前記第１および第２ゲート電極の互いに隣接する側とは反対側の側壁上にサイドウォールスペーサを形成する工程、
を更に有し、
前記第２ゲート電極と前記半導体基板との間の領域の前記窒化シリコン膜は、前記メモリセルの電荷蓄積部として機能することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記酸化シリコン膜のうち、前記第１ゲート電極と前記第２ゲート電極との間の部分を残存させることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｅ）工程後で、前記（ｆ）工程前に、
（ｆ１）前記半導体基板上に、前記第２ゲート電極の一部と前記第１ゲート電極とを覆うレジストパターンを形成する工程、
を有し、
前記（ｆ１）工程で形成された前記レジストパターンは、前記酸化シリコン膜における前記第１ゲート電極と前記第２ゲート電極とで挟まれた側の第１端部を覆い、
前記（ｆ）工程では、前記レジストパターンをエッチングマスクとして用い、前記酸化シリコン膜における前記第２ゲート電極と前記半導体基板とで挟まれた側の第２端部側から、前記酸化シリコン膜をエッチングすることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｆ）工程では、ウェットエッチングにより前記酸化シリコン膜を除去することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記空洞で露出する前記半導体基板の表面および前記第２ゲート電極の下面を酸化することにより、前記第１および第２酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記（ｇ）工程では、熱酸化により、前記第１および第２酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｃ）工程では、ＣＶＤ法により前記酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記半導体基板上に、前記第１ゲート電極を覆うように、前記酸化シリコン膜を形成し、
前記（ｄ）工程は、
（ｄ１）前記酸化シリコン膜上にシリコン膜を形成する工程、
（ｄ２）前記（ｄ１）工程後、前記シリコン膜を異方性エッチングして、前記第１ゲート電極と前記酸化シリコン膜を介して隣り合う前記第２ゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記（ｄ２）工程では、前記酸化シリコン膜をエッチングストッパとして前記シリコン膜を異方性エッチングすることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、
前記（ｆ１）工程で形成された前記レジストパターンは、前記第２ゲート電極に隣接するソース領域の形成予定領域の少なくとも一部を露出し、
前記（ｆ１）工程後で、前記（ｇ）工程前に、
（ｆ２）前記レジストパターンをイオン注入阻止マスクとして、前記ソース領域の一部を形成するためのイオン注入を行う工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置であって、
半導体基板と、
前記半導体基板の上部に形成された、前記メモリセルを構成する第１ゲート電極と、
前記半導体基板の上部に形成され、前記第１ゲート電極と隣り合い、前記メモリセルを構成する第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された絶縁膜と、
を有し、
前記絶縁膜のうち、前記第２ゲート電極の下面と前記半導体基板の上面との間の第１の部分は、第１酸化シリコン膜と第２酸化シリコン膜と前記第１および第２酸化シリコン膜に挟まれた第１窒化シリコン膜とを有し、
前記第１窒化シリコン膜は、前記メモリセルの電荷蓄積部として機能し、
前記絶縁膜のうち、前記第１ゲート電極の側面と前記第２ゲート電極の側面との間の第２の部分は、酸化シリコンからなり、前記第１窒化シリコン膜を有していないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１酸化シリコン膜は、前記半導体基板の表面に形成され、
前記第２酸化シリコン膜は、前記第２ゲート電極の下面に形成され、
前記第１窒化シリコン膜は、前記半導体基板の表面上の前記第１酸化シリコン膜と前記第２ゲート電極の下面上の前記第２酸化シリコン膜との間に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２ゲート電極の側壁であって、前記第１ゲート電極に隣接する側とは反対側の側壁上に、サイドウォールスペーサが形成されており、
前記サイドウォールスペーサは、前記第１窒化シリコン膜と一体的に形成された第２窒化シリコン膜を有していることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１酸化シリコン膜は、前記第２ゲート電極の下方から前記サイドウォールスペーサの下部に延在していることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２酸化シリコン膜は、前記第２ゲート電極の前記下面から前記側壁に延在し、
前記第２ゲート電極の前記側壁上の前記第２酸化シリコン膜は、前記サイドウォールスペーサの一部を構成していることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１窒化シリコン膜の端部が、前記第２ゲート電極の直下に位置していることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記絶縁膜のうち、前記第１の部分と前記第２の部分との間の第３の部分は、酸化シリコンからなり、前記第１窒化シリコン膜を有していないことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１窒化シリコン膜の前記端部は、前記第２ゲート電極の側面の直下の位置よりも、前記第１ゲート電極から遠い側に位置することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記半導体基板の前記サイドウォールスペーサの下方に形成されたエクステンション領域と、
前記半導体基板の前記エクステンション領域の外側に形成され、前記エクステンション領域よりも高不純物濃度のソースまたはドレイン領域と、
を有し、
前記第１窒化シリコン膜の前記端部は、前記エクステンション領域から、前記第２ゲート電極のゲート長方向に離間していることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１窒化シリコン膜にホットエレクトロンを注入することによって前記メモリセルの書込みを行い、
前記第１窒化シリコン膜に、ホットホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第１窒化シリコン膜にホットエレクトロンを注入することによって前記メモリセルの書込みを行い、
前記第１窒化シリコン膜にＦＮトンネル効果によりホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記第１窒化シリコン膜にＦＮトンネル効果により電子を注入することによって前記メモリセルの書込みを行い、
前記第１窒化シリコン膜に、ホットホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記第１窒化シリコン膜にＦＮトンネル効果により電子を注入することによって前記メモリセルの書込みを行い、
前記第１窒化シリコン膜にＦＮトンネル効果によりホールを注入することによって前記メモリセルの消去を行うことを特徴とする半導体装置。
【請求項１４】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上に第１ゲート絶縁膜を介して前記メモリセルを構成する第１ゲート電極を形成する工程、
（ｃ）前記半導体基板の主面と前記第１ゲート電極の側面上に、酸化シリコン膜を形成する工程、
（ｄ）前記酸化シリコン膜上に、前記第１ゲート電極と前記酸化シリコン膜を介して隣り合い、前記メモリセルを構成する第２ゲート電極を形成する工程、
（ｅ）前記第２ゲート電極で覆われていない部分の前記酸化シリコン膜を除去する工程、
（ｆ）前記（ｅ）工程後、前記酸化シリコン膜のうち、前記第２ゲート電極の下面と前記半導体基板との間の部分の前記酸化シリコン膜の少なくとも一部を除去して空洞を形成する工程、
（ｇ）前記空洞で露出する前記半導体基板の表面上に第１酸化シリコン膜を、前記空洞で露出する前記第２ゲート電極の下面に第２酸化シリコン膜を形成する工程、
（ｈ）前記半導体基板の表面上の前記第１酸化シリコン膜と前記第２ゲート電極の下面上の前記第２酸化シリコン膜との間に、窒化シリコン膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記半導体基板上に、前記第１および第２ゲート電極を覆うように前記窒化シリコン膜を形成し、前記窒化シリコン膜の一部が、前記半導体基板の表面上の前記第１酸化シリコン膜と前記第２ゲート電極の下面上の前記第２酸化シリコン膜との間に形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｈ）工程後に、
（ｉ）前記窒化シリコン膜を異方性エッチングして、前記第１および第２ゲート電極の互いに隣接する側とは反対側の側壁上にサイドウォールスペーサを形成する工程、
を更に有し、
前記第２ゲート電極と前記半導体基板との間の領域の前記窒化シリコン膜は、前記メモリセルの電荷蓄積部として機能することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記酸化シリコン膜のうち、前記第１ゲート電極と前記第２ゲート電極との間の部分を残存させることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｅ）工程後で、前記（ｆ）工程前に、
（ｆ１）前記半導体基板上に、前記第２ゲート電極の一部と前記第１ゲート電極とを覆うレジストパターンを形成する工程、
を有し、
前記（ｆ１）工程で形成された前記レジストパターンは、前記酸化シリコン膜における前記第１ゲート電極と前記第２ゲート電極とで挟まれた側の第１端部を覆い、
前記（ｆ）工程では、前記レジストパターンをエッチングマスクとして用い、前記酸化シリコン膜における前記第２ゲート電極と前記半導体基板とで挟まれた側の第２端部側から、前記酸化シリコン膜をエッチングすることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｆ）工程では、ウェットエッチングにより前記酸化シリコン膜を除去することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記空洞で露出する前記半導体基板の表面および前記第２ゲート電極の下面を酸化することにより、前記第１および第２酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記（ｇ）工程では、熱酸化により、前記第１および第２酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｃ）工程では、ＣＶＤ法により前記酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記半導体基板上に、前記第１ゲート電極を覆うように、前記酸化シリコン膜を形成し、
前記（ｄ）工程は、
（ｄ１）前記酸化シリコン膜上にシリコン膜を形成する工程、
（ｄ２）前記（ｄ１）工程後、前記シリコン膜を異方性エッチングして、前記第１ゲート電極と前記酸化シリコン膜を介して隣り合う前記第２ゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記（ｄ２）工程では、前記酸化シリコン膜をエッチングストッパとして前記シリコン膜を異方性エッチングすることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、
前記（ｆ１）工程で形成された前記レジストパターンは、前記第２ゲート電極に隣接するソース領域の形成予定領域の少なくとも一部を露出し、
前記（ｆ１）工程後で、前記（ｇ）工程前に、
（ｆ２）前記レジストパターンをイオン注入阻止マスクとして、前記ソース領域の一部を形成するためのイオン注入を行う工程、
を有することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【公開番号】特開２０１２−６９６５１（Ｐ２０１２−６９６５１Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１２０３６（Ｐ２０１０−２１２０３６）
【出願日】平成２２年９月２２日（２０１０．９．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２２日（２０１０．９．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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