【課題】トンネルウィンドウやセレクトゲートの加工寸法のばらつき、およびセレクトゲートのアライメント精度を考慮する必要がなく、セルサイズを小さくすることができる半導体装置およびその製造方法を提供すること。
【解決手段】不揮発性メモリセル７を半導体基板２上に選択的に備える半導体装置１が製造される。この製造方法は、ゲート絶縁膜２３上において不揮発性メモリセル７用のアクティブ領域５に、セレクトゲート１９を選択的に形成する工程と、セレクトゲート１９に対して自己整合的に導入することによってｎ型トンネル拡散層１１を形成する工程と、ゲート絶縁膜２３の一部セレクトゲート１９に対して自己整合的に除去し、その後の熱酸化によりトンネルウィンドウ２５を形成する工程とを含む。 （もっと読む）

【課題】ＦＭＯＮＯＳメモリセルとＣＭＯＳトランジスタが共存する半導体装置において、トランジスタの駆動電流を高めるとともにＦＭＯＮＯＳメモリセルとしての機能を確保する半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、主表面上に形成された、チャネルを有するＭＯＮＯＳ型メモリセルと、主表面上に形成されたｎチャネル型トランジスタと、主表面上に形成されたｐチャネル型トランジスタとを備える半導体装置である。上記ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの上面に接するように窒化膜ＣＳ１、ＣＳ２が形成されている。上記窒化膜ＣＳ１、ＣＳ２はＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタのチャネルに応力を付加する。 （もっと読む）

【課題】従来のＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法では、トップ絶縁膜のエッチング加工にウェットエッチングを用いるため、サイドエッチングが侵攻してしまうという問題があった。これにより電荷蓄積層とゲート電極との間の絶縁性が損なわれ、電気的リークが発生し、消去特性などの電気特性が低下していた。
【解決手段】本発明の不揮発性半導体記憶装置の製造方法は、２つの犠牲膜を用いることにより、トップ絶縁膜と側壁保護膜とを同時に形成するエリアを作り出し、酸化処理によってそれらを形成する。このような製造方法とすることで、メモリゲート絶縁膜のサイドエッチングが発生することはない。 （もっと読む）

【課題】従来のＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法では、トップ絶縁膜のエッチング加工にウェットエッチングを用いるため、サイドエッチングが侵攻してしまうという問題があった。これにより電荷蓄積層とゲート電極との間の絶縁性が損なわれ、電気的リークが発生し、消去特性などの電気特性が低下していた。
【解決手段】メモリゲート絶縁膜の形成前に保護絶縁膜を形成し、この保護絶縁膜によりメモリゲート絶縁膜のサイドエッチングを防止する製造方法とすることで、電荷蓄積層とゲート電極との間の絶縁性が向上する。そして、この保護絶縁膜を不揮発性半導体記憶装置の製造後も側壁保護膜として残してもよい。そうすると不揮発性半導体記憶装置の完成後に、他の半導体素子を形成するためのウェットエッチング工程があったとしても、メモリゲート絶縁膜がサイドエッチングされることはない。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜９ａ，９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａからなり、窒化シリコン膜１０ａを有していない。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜６ｂとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた空洞ＣＡＶとを有し、窒化シリコン膜６ｂを有していない。 （もっと読む）

【課題】隣接セルとの容量を抑制することが可能な半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態の半導体記憶装置は、第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える。前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有する。 （もっと読む）

【課題】サイドウォール間に層間絶縁膜を埋め込むときに埋め込み不良の発生を防止できる半導体装置の製造方法を提供する。
【解決手段】シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。絶縁層８が所定のゲートパターンにエッチングされる。タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。タングステンシリサイド層１０の側壁が後退される。この後、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。 （もっと読む）

【課題】選択ゲート電極の側壁にメモリゲート電極を有する不揮発性記憶装置を微細化することができる技術を提供する。
【解決手段】選択ゲート電極ＣＧをダミーパターンの側壁にサイドウォール形状で形成することで、メモリゲート電極ＭＧが選択ゲート電極ＣＧの両壁に形成されなくなり、フォトマスクの位置ずれを考慮する必要がなくなる。また、選択ゲート電極ＣＧをサイドウォール状に形成することで、選択ゲート電極ＣＧのゲート長が縮小しても、選択ゲート電極ＣＧを構成する導電膜の膜厚により精度よく制御することを可能とする。 （もっと読む）

【課題】高耐圧ＭＩＳＦＥＴを含む半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を、酸化シリコン膜と窒化シリコン膜という異なる種類の膜から形成する。具体的に、高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を、酸化シリコン膜ＰＲＥＯＸ１と、この酸化シリコン膜ＰＲＥＯＸ１上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から形成している。 （もっと読む）

【課題】多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。 （もっと読む）

【課題】安定した容量を確保し配置面積低減が可能なキャパシタ素子を有する半導体記憶装置を提供する。
【解決手段】第１の上面１２ａを有するメモリセル領域１及び第１の上面１２ａより裏面に近い第２の上面１２ｂを有する周辺回路領域３を有する半導体基板１１、メモリセル領域１の第１の上面１２ａ上のトンネル絶縁膜１３ａ及びトンネル絶縁膜１３ａ上の下層電極膜１５ａを有するメモリセルトランジスタ１ａ、トンネル絶縁膜１３ａより厚い周辺回路領域３の第２の上面１２ｂ上のゲート絶縁膜１３ｂ及び下層電極膜１５ａと同じ膜厚のゲート絶縁膜１３ｂ上の下層電極膜１５ｂを有する高電圧トランジスタ３ａ、並びに周辺回路領域３にあり、第１及び第２の上面１２ａ、１２ｂをそれぞれ上端面及び底面とする凹凸面に沿ったキャパシタ誘電体膜１３ｃ及びキャパシタ誘電体膜１３ｃ上の下面に凹凸をなす下層電極膜１５ｃを有するキャパシタ素子３ｂを備える。 （もっと読む）

【課題】半導体装置の信頼性を向上する。
【解決手段】メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上部には、シリサイド膜１５およびシリサイド膜１５の表面の酸化によって形成された絶縁膜５１が設けられている。 （もっと読む）

【課題】メモリ領域の高密度化を図ることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０上にメモリセル領域と周辺回路領域とを有する。まず、メモリセル領域の半導体基板１０に溝を形成し、メモリセル領域の溝内に酸化膜を形成し、メモリセル領域の溝内における底面の酸化膜のみを除去し、メモリセル領域の溝をシリコンで埋めることで、リソグラフィ限界以下の幅の酸化膜からなる素子分離２０を形成する。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する第１のトランジスタと、半導体材料を含む基板上の第２のゲート電極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有する第２のトランジスタと、を有する半導体装置である。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの信頼性を向上させる。
【解決手段】メモリセルは、選択ゲート６とその一方の側面に配置されたメモリゲート８とを有している。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。選択ゲート６の側面にはサイドウォール状の酸化シリコン膜１２が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。 （もっと読む）

【課題】電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。
【解決手段】電荷蓄積膜のコーナー部２０の薄膜化を抑制して電荷保持特性を向上するために、選択ゲート電極１５の側壁にテーパーを設ける。また、自己整合で形成するゲート電極を低抵抗化するシリサイドを安定に行うため、選択ゲート電極１５の側壁をリセスさせる。もしくは、自己整合ゲート電極上部１８と選択ゲート電極上部６５の間に段差を設ける。 （もっと読む）

【課題】ゲート電極から電荷蓄積層に電荷を注入する不揮発性メモリにおいて、従来のゲート構造に比べて電荷の注入効率、電荷保持特性および信頼性を共に向上させる。
【解決手段】電荷蓄積層を構成する窒化シリコン膜に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極からの電荷注入を高効率で行うために、メモリセルのゲート電極を、ノンドープのポリシリコン層５４とメタル材料電極層５９の２層膜で構成する。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】プログラム及び消去時に生成される電子及びホールの分布を意図的に調節でき、同時に短チャンネル現象を減らせて、０．１０μｍ以下のメモリゲート長でも安定した２ビット特性を有するＳＯＮＯＳ形態のメモリ素子を製造できるＳＯＮＯＳメモリ素子製造方法を提供する。
【解決手段】スペーサを使用した自己整合方式でゲート下部のＯＮＯ誘電層を、中間部分が分離され、分離された両側が対称的なツインＯＮＯ誘電層構造に形成する。ＯＮＯ誘電層が分離された中間部分には、ＯＮＯ誘電層と独立してゲート誘電層を形成する。 （もっと読む）