半導体装置およびその製造方法
【課題】ゲート電極から電荷蓄積層に電荷を注入する不揮発性メモリにおいて、従来のゲート構造に比べて電荷の注入効率、電荷保持特性および信頼性を共に向上させる。
【解決手段】電荷蓄積層を構成する窒化シリコン膜に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極からの電荷注入を高効率で行うために、メモリセルのゲート電極を、ノンドープのポリシリコン層５４とメタル材料電極層５９の２層膜で構成する。
【解決手段】電荷蓄積層を構成する窒化シリコン膜に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極からの電荷注入を高効率で行うために、メモリセルのゲート電極を、ノンドープのポリシリコン層５４とメタル材料電極層５９の２層膜で構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを含む半導体装置およびその製造方法に関し、特に、ＭＯＮＯＳ構造を有する不揮発性メモリおよびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
現在、半導体素子を集積したＬＳＩ（Large Scale Integration）は、様々なシステムの制御に用いられており、社会を支えるインフラストラクチャとなってきている。今日のＬＳＩの動作は、プログラムに従って演算処理を行うことを基本としているため、多くの場合、プログラムを格納できることが必須の条件となっており、そのための半導体素子として、ＬＳＩに組み込まれた半導体メモリの一つである不揮発性メモリが極めて重要になってきている。ＬＳＩを様々な応用に用いるには、プログラムを組みかえることで対応させることが求められるため、書き換えが可能で、かつＬＳＩの電源を切っても記憶情報が残る不揮発性メモリは、無くてはならないものと言える。
【０００３】
代表的な不揮発性メモリとして、いわゆるフローティングゲート型メモリや、絶縁膜を電荷蓄積層に用いたメモリが知られている。特に、絶縁膜を積層し、それらの界面や膜中のトラップ等に電荷を蓄積する後者のメモリは、フローティングゲート型メモリのように新たな導電層を形成する必要がないので、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）−ＬＳＩプロセスと整合性よくメモリを形成できることが知られている。電荷蓄積層となる絶縁膜としては、電荷の保持特性と書き換え特性とを両立できることから、窒化シリコン膜と酸化シリコン膜とを積層させたものが広く用いられている。このような積層絶縁膜を備えた不揮発性メモリは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型メモリと通称されている。
【０００４】
ＭＯＮＯＳ型メモリの代表例として、メモリトランジスタと選択トランジスタとを直列に接続した２トランジスタセルがある。メモリトランジスタは、チャネルとゲート電極間にバイアスすることで発生するＦ−Ｎ（Fowler-Nordheim）トンネル電流および直接トンネル電流を用い、チャネル全面で電荷の注入・放出を行わせるようになっている。
【０００５】
しかし、上記のＭＯＮＯＳ型メモリは、電荷の注入・放出を行いながら、十分な電荷保持特性を持つことが要求されるので、これが種々の問題を引き起こす原因となっている。例えば、実用に際しては、電荷保持特性を十分に確保するために積層絶縁膜を厚くすると、書き込み・消去が困難になるので、書き込み・消去の時間が実用範囲を超えてしまう。
【０００６】
これに対し、電荷を放出する代わりに、異なる符号を持った２種類の電荷（電子と正孔）を、ホットキャリアを用いて注入することにより、記憶情報の書き換えを行なう方式が特許文献１（米国特許第６２１５１４８号）などで提案されている。これは、ホットキャリア注入を行うことにより、厚い絶縁膜であっても電荷の注入を効率的に行えるようにするものである。この方式によれば、局所的に電子と正孔を交互に注入することができるため、プレーナ型ＭＯＳトランジスタのチャネル方向の端部、すなわちソースおよびドレインの端部に、それぞれ別の電荷注入状態を作り、電荷情報として読み出すことが可能となる。
【０００７】
上記のホットキャリア注入方式を採用したＭＯＮＯＳ型メモリは、基本的にはＭＯＳトランジスタのデバイス構造を採用し、ゲート絶縁膜を通常の酸化シリコン膜から、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層絶縁膜に置き換えたものである。また、メモリアレイの構成法としては、ソース、ドレインを厚い素子分離酸化膜下に形成することや、ソース、ドレインをゲート電極の延在方向にライン状に形成して配線として用いることなども考えられている。いずれのメモリアレイにおいても、１つのメモリセルに着目すると、多くの場合、基本的なメモリセル動作は同様であり、以下に説明するものとなっている。
【０００８】
上記ＭＯＮＯＳ型メモリの平面配置と断面構造を図１〜図５に示す。図１〜図５において、符号１はシリコン基板、２０、３０はソース、ドレインを構成する拡散層、９１および９４は酸化シリコン膜、９２は窒化シリコン膜、５０はドープドポリシリコン層からなるゲート電極である。図１において、６１はコンタクト、９９はアクティブ領域、ＷＬはワード線を示す。
【０００９】
上記ＭＯＮＯＳ型メモリの書き込み動作、消去動作および読み出し動作を図２〜図５により説明する。ここで、図２〜図５のそれぞれの図は、図１のＡ−Ａ線における断面図を示している。
【００１０】
書き込み時には、図２に示すように、ゲート電極５０（ワード線ＷＬ）に１５Ｖ、拡散層２０（ビット線ＢＬ１）を０Ｖ、拡散層３０（ビット線ＢＬ２）を５Ｖとする。チャネルの電界によって加速された電子がホットキャリア状態となり、拡散層３０（ビット線ＢＬ２）端部近傍の窒化シリコン膜９２（電荷蓄積部）に注入される。このホットキャリアの生成法として、アバランシェ現象を用いることや、基板バイアス加速を用いることが知られている。
【００１１】
消去時には、図３に示すように、ゲート電極５０（ワード線ＷＬ）に−６Ｖ、拡散層２０（ビット線ＢＬ１）に０Ｖ、拡散層３０（ビット線ＢＬ２）に６Ｖを与える。拡散層３０（ビット線ＢＬ２）端部でバンド間トンネル現象により正孔を発生させ、拡散層３０（ビット線ＢＬ２）−シリコン基板１間バイアスで加速することにより、窒化シリコン膜９２（電荷蓄積部）に正孔を注入する。
【００１２】
読み出し時には、図４に示すように、ゲート電極５０（ワード線ＷＬ）に３Ｖ、拡散層２０（ビット線ＢＬ１）に１Ｖ、拡散層３０（ビット線ＢＬ２）に０Ｖを与えることにより、図４に示した矢印方向に流れるチャネル電流量を蓄積電荷情報として読み出す。すなわち、窒化シリコン膜９２（電荷蓄積部）に電子が注入されているときにはしきい値電圧が高く、チャネル電流は流れない。他方、正孔が注入されているときにはしきい値電圧が低く、多くのチャネル電流が流れる。
【００１３】
上記ＭＯＮＯＳ型メモリの場合、しきい値電圧は、読み出し時にソース側となる拡散層の端部近傍の窒化シリコン膜９２（電荷蓄積部）に注入された電荷に強く影響され、ドレイン側となる拡散層端部近傍の窒化シリコン膜９２（電荷蓄積部）の電荷状態には、それほど強く依存しない。そのため、上述した拡散層２０と拡散層３０とを入れ替えて用いることにより、１個のメモリセルを２ビットとして用いることもできる。窒化シリコン膜９２（電荷蓄積部）の拡散層２０（ビット線ＢＬ１）側に電子を、拡散層３０（ビット線ＢＬ２）側に正孔をそれぞれ注入し、拡散層２０（ビット線ＢＬ１）を読み出しているときの様子を図５に示す。ここでは、窒化シリコン膜９２（電荷蓄積部）の拡散層２０（ＢＬ１）側に正孔（白丸で示す）が、拡散層３０（ビット線ＢＬ２）側に電子（黒丸で示す）がそれぞれ蓄積される様子を示す。
【００１４】
特許文献２（米国特許第５９６９３８３号）および特許文献３（米国特許第６４７７０８４号）には、ＭＯＮＯＳ型メモリの他の例として、スプリットゲート構造と呼ばれるメモリセルが開示されている。このメモリセルは、基本的にはｎチャネル型ＭＯＳトランジスタをベースとした２個のＭＯＳトランジスタ（選択トランジスタ４０およびメモリトランジスタ４１）が、選択トランジスタ４０の脇にメモリトランジスタ４１を縦積みにした状態で連結されている。このメモリセルを等価回路で示したのが図８である。また、図６および図７は、図８に示す回路に対応するメモリセルの平面図および断面図であり、図７は、図６のＢ−Ｂ線に沿った断面図である。図中の符号２１、３１はｎ−型の拡散層、９０は酸化シリコン膜からなるゲート絶縁膜、５２は選択ゲート、９５は電荷蓄積膜となるゲート絶縁膜、５５はメモリゲート、９６は酸化シリコン膜からなるサイドウォールである。また図６の５２は選択ゲート、５５はメモリゲート、９９はアクティブ領域に相当する。
【００１５】
ここではまず、メモリセルの動作方法について説明し、その製造方法などについては、実施の形態や、本発明が解決する課題を説明するときに詳述する。また、このメモリセルを用いたメモリアレイの回路構成を図９に示す。選択トランジスタとメモリトランジスタのそれぞれのゲート電極（選択ゲート５２、メモリゲート５５）がＳＧＬ、ＭＧＬで示すワード線を構成し、選択トランジスタの拡散層３０がビット線を構成し、メモリトランジスタの拡散層２０がソース線を構成している。
【００１６】
上記メモリセルの代表的な書き込み・消去動作を図１０および図１１に示す。メモリゲート５５のゲート絶縁膜９５は、窒化シリコン膜を２層の酸化シリコン膜で挟み込んだＭＯＮＯＳ構造になっている。選択ゲート５２のゲート絶縁膜９０は、酸化シリコン膜で構成される。拡散層２０、３０は、それぞれ選択ゲート５２とメモリゲート５５をマスクとした不純物のイオン注入によって形成される。このメモリセルの基本的な動作として、（１）書き込み、（２）消去、（３）保持、（４）読み出し、の４つの状態が考えられる。ただし、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作も代表的なものを用いて説明するが、様々な異なる動作が考えられている。ここでは、２つのｎチャネル型ＭＯＳトランジスタ（選択トランジスタおよびメモリトランジスタ）で構成されたメモリセルについて述べるが、２つのｐチャネル型ＭＯＳトランジスタで構成されたメモリセルであっても、原理的には同様に説明できる。
【００１７】
まず、書き込み動作を図１０に示す。メモリゲート５５側の拡散層２０に正電位を与え、選択ゲート５２側の拡散層３０にシリコン基板１と同じ接地電位を与える。メモリゲート５５にシリコン基板１に対して高いゲートオーバードライブ電圧を加えることにより、メモリゲート５５下のチャネルをオン状態にする。ここで、選択ゲート５２の電位をしきい値電圧よりも０．１Ｖ〜０．２Ｖ程度高い値とすることにより、オン状態にする。このとき、選択ゲート５２およびメモリゲート５５の境界付近に最も強い電界が生じるため、多くのホットエレクトロンが発生してメモリゲート５５側のゲート絶縁膜９５に注入される。インパクトイオン化によるキャリアの発生の様子を符号８０で示した。また、電子を黒丸、正孔を白丸でそれぞれ示した。この現象は、ソースサイドインジェクション（Source side injection：ＳＳＩ）として知られているものである。
【００１８】
この方式によるホットエレクトロン注入の特徴として、電界が選択ゲート５２とメモリゲート５５の境界付近に集中するため、メモリゲート５５の選択ゲート５２側端部に集中的に注入が行なわれることである。また、フローティングゲート型メモリでは、電荷保持層が導電膜により構成されているが、絶縁膜型メモリでは、絶縁膜中に蓄積されることになるため、極めて狭い領域に電子が保持されることになる。
【００１９】
次に、消去動作を図１１に示す。メモリゲート５５に負電位を与えると共に、メモリゲート５５側の拡散層３０に正電位を与え、拡散層３０の端部のメモリゲート５５と拡散層３０とがオーバーラップした領域で強反転が生じるようにすることで、バンド間トンネル現象を引き起こし、ホットホール８１を生成させる。このメモリセルにおいては、発生した正孔がチャネル方向へ加速され、メモリゲート５５のバイアスにより引かれてゲート絶縁膜９５中に注入されることで消去動作が行なわれる。また、発生した正孔が２次的な電子−正孔対８２を発生させる。これらのキャリアもゲート絶縁膜９５中に注入される。すなわち、電子の電荷により上昇していたメモリゲート５５のしきい値電圧を、注入された正孔の電荷によって引き下げる。
【００２０】
電荷保持時は、電荷はゲート絶縁膜９５中に注入されたキャリアの電荷として保持される。ゲート絶縁膜９５中のバリア膜（酸化シリコン膜）のポテンシャル障壁は高く、良好に保持される。
【００２１】
また、読み出し時は、選択ゲート５２側の拡散層２０に正電位を与え、選択ゲート５２に正電位を与えることにより、選択ゲート５２下のチャネルをオン状態にする。ここで、書き込み・消去状態により与えられるメモリゲート５５のしきい値電圧差を判別できる適当なメモリゲート電位（すなわち、書き込み状態のしきい値電圧と消去状態のしきい値電圧の中間電位）を与えることで、保持していた電荷情報を電流として読み出す。
【００２２】
非特許文献１（「２００５年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミーティング、テクニカルダイジェスト（2005 IEEE, International Electron Device Meeting, Technical Digest）」、ｐ．５４７−５５０）には、ホットキャリアを用いずに正孔を注入する技術が記されている。酸化シリコン膜をバリア層として用いる従来の積層ゲート絶縁膜構造では、窒化シリコン膜とシリコン基板との間に形成された酸化シリコン膜が厚いために、チャネルから正孔をトンネル注入させることができなかった。そこで、非特許文献１では、この酸化シリコン膜に代えて、極薄の酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の積層膜を形成し、電界をかけたときにシリコン基板側から正孔がトンネルし易い状態を作っている。
【００２３】
特許文献４（特開２００４−３０３９１８号公報）には、ゲート絶縁膜の構成をシリコン基板側から酸化シリコン膜、窒化シリコン膜、酸窒化シリコン（ＳｉＯＮ）膜の順番で積層する構造を採用し、ゲート電極に正の電圧をかけてゲート電極側から正孔を注入する技術が開示されている。
【００２４】
このメモリセルの断面図を図１２に示す。符号２０はソースである拡散層、３０はドレインである拡散層、９１は酸化シリコン膜、９２は窒化シリコン膜、９３は酸窒化シリコン膜、５０はゲート電極である。電荷蓄積膜は窒化シリコン膜９２である。書き込み時には、シリコン基板１から電子をホットエレクトロン注入し、消去時には、ゲート電極５０から正孔を注入する。この方式によれば、ゲート電極５０側の絶縁膜を、酸化シリコンよりもバンドギャップが小さく、正孔に対する障壁の低い酸窒化シリコン（ＳｉＯＮ）で構成することにより、消去時に小さな電界で正孔をＦＮ（Fowler-Nordheim）トンネルさせることが可能となる。
【００２５】
なお、一般的にはゲート電極５０と酸窒化シリコン膜９３との界面に１ｎｍ程度の薄い酸化シリコン膜を挟み、ゲート電極５０を構成する多結晶シリコン膜と酸窒化シリコン膜９３との界面状態を良好にすることが考えられる（図示せず）。この場合、１ｎｍ程度の薄い酸化シリコン膜は、ゲート電極５０から正孔が直接トンネルできるため、正孔注入時の透過率を決める主因とはならない。正孔の注入効率を決める主因となるのは、酸窒化シリコン膜９３の膜厚および正孔に対するバンドオフセットである。
【００２６】
特許文献５（特開２００８-２１１１６２号公報）には、ゲート構造を、メモリ絶縁膜に近い側から、ノンドープのポリシリコン層（完全なノンドープポリシリコン層を形成するのは難しいが、本明細書では、意図的に不純物を排除して堆積したポリシリコン層をノンドープポリシリコン層と呼び、必要に応じて濃度などの注釈をつけることとする）と高濃度のｐ型不純物を含有したｐ＋型ポリシリコン層の積層構造とすることで、ゲートからのホール注入時に、その注入効率を高める技術が開示されている。これは、ゲートに正の電圧を印加したときにノンドープシリコン層のバンドが曲がることを利用したものである。ノンドープシリコン層のバンドが曲がることで、メモリ絶縁膜とゲートの界面に量子順位を形成し、この量子準位のエネルギー分、ホールからみた絶縁膜のバリアの高さを低くし、高効率なホール注入を行うというものである。この方法によれば、ゲート電極と電荷蓄積層の間にあるバリア絶縁膜の薄膜化およびバリア障壁の低下をさせなくても、ゲートからの高効率ホール注入を可能とすることができる。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】米国特許第６２１５１４８号
【特許文献２】米国特許第５９６９３８３号
【特許文献３】米国特許第６４７７０８４号
【特許文献４】特開２００４−３０３９１８号公報
【特許文献５】特開２００８−２１１１６２号公報
【非特許文献】
【００２８】
【非特許文献１】「２００５年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミーティング、テクニカルダイジェスト（2005 IEEE, International Electron Device Meeting, Technical Digest）」、ｐ．５４７−５５０
【発明の概要】
【発明が解決しようとする課題】
【００２９】
前述したように、ホットキャリアを用いたキャリア注入は、シリコン基板１と電荷蓄積層である窒化シリコン膜との間にある絶縁膜が厚くても、注入を効率よく行えるという特徴がある。これは、ホットキャリアのエネルギーが、シリコンバンド上から測った絶縁膜のバリアポテンシャルの大きさに匹敵する程度のエネルギーを持つためである。しかし、高エネルギー状態のキャリアをシリコン基板１側から絶縁膜を介して注入することは、シリコン基板１のチャネルとゲート絶縁膜９５との界面に多数の欠陥を作り、読み出し時にそこにキャリアがトラップされることによって、しきい値電圧の劣化やばらつきといった読み出し時の不良が引き起こされる。
【００３０】
特に、チャネル直上のゲート絶縁膜９０である酸化シリコン膜のシリコンに対するバンドオフセットが、電子に対してよりも正孔に対して高いことから、ホットホール注入はホットエレクトロン注入よりも高エネルギーの正孔が必要となる。そのため、ホットホール注入を採用した場合、チャネルと絶縁膜との界面に与えるダメージは、ホットエレクトロン注入よりも深刻になる。
【００３１】
また、ソースサイドインジェクション（ＳＳＩ）やバンド間トンネルホットホール注入（ＢＴＢＴＨＨ注入）といったホットキャリア注入方式は、キャリアの注入が局所的に行なわれることから、電荷蓄積層（窒化シリコン膜）中に注入されたキャリアが時間と共に拡散していき、しきい値電圧の変動や電荷保持特性の劣化を引き起こすことが知られている。
【００３２】
これらの問題は、ホットキャリアを用いてシリコン基板から正孔を注入することによって、チャネル界面が劣化するために引き起こされる。また、高電界位置から局所的に注入されるために引き起こされると見ることができる。そのため、シリコン基板から正孔の注入を行う場合は、十分な電荷保持特性を保証する膜厚を確保しながら、低エネルギーで非局所的に正孔を注入できるようにすることが課題となる。
【００３３】
さらにＢＴＢＴＨＨ注入を行うときに発生するキャリア数は非常に多く、大部分がシリコン基板へ流れてしまうため、ホール注入時に大電流を供給する必要がある。このためメモリセル部以外の周辺回路領域のチャージポンプの面積が大きくなってしまい、モジュールサイズの削減を困難にしている。
【００３４】
前記非特許文献１は、上記課題を解決する方法として知られているが、シリコン基板側は、読み出し時にチャネルとして用いる必要があるため、チャネル特性を維持し、ディスターブによるしきい値電圧の変化を抑えるためには、酸化シリコン膜を厚く形成する必要がある。また、正孔の注入時には、このバリア膜を通して電荷移動をさせるため、チャネル界面を正孔が通過することになる。これにより、界面特性の劣化はやはり避けることができないものとなる。さらに、極薄の酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜は、書き込み・消去動作中にキャリアが窒化シリコン膜にトラップされると考えられ、そのキャリアのデトラップによるしきい値電圧の変動が避けられない。
【００３５】
界面を劣化させることのない非局所的な正孔注入方式として、ゲート電極からの非局所的な正孔注入が考えられる。しかし、酸化シリコンとシリコンとのバレンスバンドオフセットは４．７ｅＶと高いため、ゲート電極下の絶縁膜が厚い酸化シリコン膜である場合、ゲート電極からの正孔注入は困難である。
【００３６】
これに対し、特許文献４では、ゲート絶縁膜の構成をシリコン基板側から酸化シリコン膜、窒化シリコン膜、酸窒化シリコン（ＳｉＯＮ）膜の順番で積層する構造を採用している。
【００３７】
しかし、上記文献の場合、ゲート電極からの正孔注入は、ゲート電極に正電圧を印加した状態でホットキャリアでない正孔を注入する方式であるため、ゲート電極側からの正孔注入時にシリコン基板からの電子注入による消去効率低下が問題となる。特に、ゲート電極と電荷蓄積層との間にある絶縁膜の膜厚が厚いか、もしくはその絶縁膜の正孔に対するバリア障壁が高い場合には、正孔の注入量よりもシリコン基板からの電子注入量が勝ってしまい、消去が困難となる。また、当然のことながら、ホットキャリアを用いない正孔注入は、ホットキャリアを使うそれに比べて注入速度が悪く、書き換え速度が遅くなる。
【００３８】
これらの問題点を解決し、ゲート電極からの正孔注入を高い効率で実現するためには、ゲート電極と電荷蓄積層との間にある絶縁膜を薄くするか、ゲート電極中の正孔にとっての障壁に当たるバレンスバンドオフセットを低くする必要がある。ところが、ゲート電極と電荷蓄積層との間にある絶縁膜のバンドオフセットの低下および薄膜化は、いずれも窒化シリコン膜中にトラップされている電子および正孔の保持特性を悪化させてしまう。
【００３９】
前記特許文献に見るとおり、非局所的な正孔注入方式で、かつチャネル界面の劣化を抑制し、また消去に伴う電流も低減するにはゲート電極からの正孔注入が有効であることが分かる。そして、メモリの保持特性を損なわずにゲートからのホール注入効率を高めるためには、ゲートをノンドープのポリシリコン層と、不純物のドープされたｐ＋型ポリシリコン層の積層構造とすればよいこともわかる。この積層ゲート構造は、素子形成時に、ゲートをノンドープポリシリコン層とｐ＋型のポリシリコン層の２層にし、活性化アニールをレーザーアニールでおこなうだけでよいという点で、ゲートに新規材料の導入などといったプロセス上の大きな変更を伴わずに形成できるというメリットがある。そして、その効果の程は、単層ｐ＋型ゲートと比べ速度が一桁以上の高効率ホール注入を実現できるという非常に大きなものである。
【００４０】
しかしゲート構造をノンドープのポリシリコン層と、不純物のドープされたｐ＋型のポリシリコンの積層構造とするには、デバイス形成時の熱工程に気をつけなくてはならない。
【００４１】
以下に、ＭＯＮＯＳ形成のプロセスの一例を順に追いながら、課題について具体的に説
明する。
【００４２】
図１３〜図１７は、図１〜図５で示したようないわゆる１トランジスタ型のＭＯＮＯＳメモリ（ＮＲＯＭ型と呼ばれる）において、ゲートをノンドープのポリシリコンと不純物のドープされたポリシリコンの積層構造とした場合のプロセスを示したものである。図１におけるＡ−Ａ断面を図示しながら説明する。
【００４３】
まず、図１３に示すように、ｐ型のシリコン基板１の主面に公知の浅溝素子分離（ＳＴＩ：Shallow Trench Isolation）プロセスを用いて素子分離領域（図示せず）を形成する。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、シリコン基板１表面にｐ型ウエル領域（図示せず）を形成する。次に、シリコン基板１上にゲート絶縁膜９５を形成する。このゲート絶縁膜９５は、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３および酸化シリコン膜９４の４層膜からなる。
【００４４】
この４層膜の作り方は、例えばシリコン基板１の表面を熱酸化して膜厚４ｎｍの酸化シリコン膜９１を形成した後、ＣＶＤ（chemical vapor deposition）法を用いて酸化シリコン膜９１の上部に膜厚６ｎｍの窒化シリコン膜９２および膜厚５ｎｍの酸窒化シリコン膜９３を順次堆積する。ＣＶＤ法による窒化シリコン膜９２の堆積には、ＳｉＨ２Ｃｌ２＋ＮＨ３を原料ガスとして用いる。続いて、この原料ガスに酸化剤（Ｎ２Ｏ）を添加し、ＮＨ３の流量を制限することにより、酸窒化シリコン膜９３を形成する。酸窒化シリコン膜９３は、窒化シリコン膜９２よりもバンドギャップが大きいという特徴がある。ここでは、酸窒化シリコン膜９３中の酸素と窒素の組成比を１：１とする。その後、酸窒化シリコン膜９３上に膜厚１ｎｍ程度の薄い酸化シリコン膜９４を形成する。このような極めて薄い酸化シリコン膜９４は、酸窒化シリコン膜９３の表面をＩＳＳＧ（In-Situ Steam Generation）酸化することによって形成することができる。酸窒化シリコン膜９３の膜厚は、酸化シリコン膜９４による膜厚の減少を考慮して決定する。例えば以上のような工程により、ゲート絶縁膜を構成する４層の絶縁膜が得られる。
【００４５】
その後、ノンドープのアモルファスシリコン層を６ｎｍ程度堆積する。その後、Ｎ２雰囲気中で９００℃、３０分の熱処理を行いアモルファスシリコン層を結晶化させることでポリシリコン層５４を形成する。次に、成膜時にボロンのドープされたアモルファスシリコン層４８を１００ｎｍ堆積する。ボロンの濃度は７×１０２０／ｃｍ３とする。ここで、ゲート絶縁膜９５の上部に堆積したアモルファスシリコン層をＮ２アニールによってポリシリコン層５４へと結晶化するのは、ポリシリコンの方がアモルファスシリコンに比べて、その上に堆積されたボロンドープのアモルファスシリコン層４８からの不純物拡散を抑制できるからである。
【００４６】
次に、図１４に示すように、アモルファスシリコン層４８およびポリシリコン層５４からなるゲート電極をレジストをマスクとしたエッチングにより形成し、ゲート絶縁膜９５をウェットエッチングする。その後、シリコン基板１の表面にヒ素をイオン注入し、ｎ−型拡散層となる拡散層２０、３０を形成する。ｎ−型の拡散層２０、３０は、メモリセルをＬＤＤ（Lightly doped drain）構造にするために形成する。なおゲート加工前に、アモルファスシリコン層４８の上部に、低温で堆積可能なＣＶＤ法による酸化膜を５０〜１００ｎｍ程度堆積し、その後ゲート加工を行うことで、注入されるヒ素イオンは酸化膜中で止まり、ゲートのシリコンの中へ注入されるのを防ぐことができる。ＣＶＤ膜をアモルファスシリコン層４８の上部に堆積した場合は、図１７でのシリサイド工程前に、ゲート上部の酸化膜を除去すればよい。
【００４７】
ここでのヒ素の注入エネルギーは５ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。図１４の工程の問題点について以下に述べる。
【００４８】
ゲート絶縁膜９５は電荷蓄積膜およびバリア膜を含み、蓄積電荷によって情報を記憶するメモリにとっては最も重要な部位の一つである。そのためゲート絶縁膜９５のエッチングにはダメージの少ないウェットエッチを用いるのが望ましい。
【００４９】
これは、ドライエッチによるゲート絶縁膜９５のエッチングが、ゲート絶縁膜９５の端部にエッチングによるダメージを与える可能性があり、バリア膜である酸化シリコン膜９１、酸窒化シリコン膜９３、酸化シリコン膜９４に欠陥を生成させてしまう可能性があるためであり、この欠陥が電荷保持時のリークの一因となる可能性があるからである。
【００５０】
ウェットエッチによって処理する場合、まずゲート電極に最も近い薄膜酸化シリコン膜９４をフッ酸洗浄で除去する。その後、酸窒化シリコン膜９３を熱リン酸もしくはフッ酸を用いて除去する。酸窒化シリコン膜は、酸素含有量の多い場合はフッ酸で、酸素含有量が少ない場合は熱リン酸で除去することができる。またフッ酸によるエッチングの後熱リン酸によるエッチングを行うといった２重のエッチング処理でも除去できる。その後電荷蓄積膜である窒化シリコン膜９２を熱リン酸で除去する。この酸窒化シリコン膜９３および窒化シリコン膜９２を熱リン酸によってエッチングする際に、熱リン酸はポリシリコンおよびアモルファスシリコンも溶かす性質があるため、ゲート電極のシリコンも削ってしまうという問題がある。ウェットエッチによるゲート電極の削れは、多数メモリを形成したときのサンプル間の仕上がりのばらつきにつながり、結果メモリ特性のばらつきにつながる。
【００５１】
上記問題を解決するため、酸化シリコン膜９４をフッ酸によって除去した後、酸窒化シリコン膜９３除去時および、窒化シリコン膜９２を熱リン酸を用いて除去する場合には、熱リン酸処理の前に熱酸化を行い、図１５のようにゲート電極側壁を３〜５ｎｍ程度酸化し、酸化シリコン膜８９を形成する必要がある。なお、酸化シリコン膜９４は薄膜のため、図示しない。窒化シリコン膜および酸窒化シリコン膜は、シリコンに比べて酸化レートや酸化速度が遅く、ドライ酸化では１〜２ｎｍ程度の酸化しか出来ず、ＩＳＳＧ酸化などでも窒化シリコン膜の酸化レートはシリコンの６０〜７０パーセント程度である。そのため、一度熱酸化した後にフッ酸でライトエッチすることで、図１５のように、ゲート電極側壁に酸化シリコン膜８９を残しながら、酸窒化シリコン膜９３および窒化シリコン膜９２上の酸化膜が除去された状態を形成することができる。この後に熱リン酸による酸窒化シリコン膜および窒化シリコン膜の除去を行えば、酸化シリコン膜と窒化シリコン膜の選択比は高く、熱リン酸によってほぼ削れないので、ゲート電極の削れを抑制しながら酸窒化シリコン膜９３および窒化シリコン膜９２をエッチングすることができる。
【００５２】
ここで、熱酸化工程においては高温を必要とするため、ノンドープのポリシリコン層５４へアモルファスシリコン層４８の不純物（ドーパント）が拡散してきてしまい、積層構造のゲートが作れなくなってしまうという問題がある。
【００５３】
窒化シリコン膜９２を除去した後、酸化シリコン膜９１のエッチング前にｎ−型の拡散層２０および３０を形成するためにシリコン基板１にヒ素を注入することで、酸化シリコン膜９１をイオン注入のスルー膜として用いることができる。またヒ素イオン注入後、酸化シリコン膜９１をフッ酸で除去し、再度、酸化シリコン膜厚にして１ｎｍ程度の再酸化を行うことで、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３のポリシリコンゲート下で露出している部分を薄く酸化し、ヒ素イオン注入時に受けたダメージを回復させ、メモリの信頼性を向上させることができる。しかしこの工程も、導入した場合、高温を必要とするため、ノンドープのポリシリコン層５４へアモルファスシリコン層４８の不純物（ドーパント）が拡散してきてしまい、積層構造のゲートが作れなくなってしまうという問題がある。
【００５４】
次に、図１６に示すように、シリコン基板１上にＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜を堆積した後、酸化シリコン膜を異方性エッチングすることにより、ゲートの側壁にサイドウォール９６を形成する。続いて、シリコン基板１の表面にヒ素およびリンをイオン注入した後、活性化を行いヒ素およびリンを活性化することで、メモリセルのソース、ドレインとなる拡散層２１、３１を形成する。ここで、活性化アニールの際、従来技術のＲＴＡ（Rapid Thermal Anneal）を用いると、９５０℃〜１０００℃で１０秒以上の熱負荷をかけることとなる。ゲート電極としてノンドープのポリシリコン層と不純物のドープされたポリシリコンの積層構造を用いる場合、この工程においても熱拡散により、不純物のドープされたポリシリコンからドーパントが、ノンドープのポリシリコン層へ拡散してしまう。従って、ごく短時間の急熱急冷のプロセスが必要であり、レーザーアニール等を用いた１ｍｓｅｃ以下での活性化が要求される。不純物をシリコン基板に打ち込んだ後、レーザーアニールによる拡散層形成を行う場合、拡散層はレーザーアニールにより打ち込み直後のプロファイルから数ｎｍ程度しか広がらない。そのため打ち込みエネルギーを弱くしてシリコン基板表面に近いところに不純物濃度のピークを作るようなイオン注入を行った場合、浅い拡散層となり、後のシリサイド工程で拡散層を突き破るか、もしくは拡散層とｐ型のシリコン基板の接合部に近いところまでシリサイド化されてしまう。これはメモリ動作時およびトランジスタ動作時のチャネルリーク電流やシリコン基板へのリーク電流などの原因となり、特性不良となる。
【００５５】
一方で、注入エネルギーを高くして不純物を打ち込んだ後、レーザーアニールによる活性化を行うと、シリコン基板表面の拡散層の不純物濃度が低くなり、やはりシリコン基板へのリーク電流やチャネルリーク電流の原因となる。
【００５６】
したがって、レーザーアニールを用いて活性化を行う場合、良好なメモリトランジスタ特性を得るためには、拡散層への不純物打ち込みを多段打ちにして、深くて不純物濃度も高い注入プロファイルを形成する必要がある。
【００５７】
しかしながら注入エネルギーを高くしたシリコン基板への不純物注入や、多数回の不純物注入は、注入時にゲート電極を突き抜けてその下のゲート絶縁膜９５へも注入される不純物の量を多くし、ゲート絶縁膜９５へダメージをあたえてしまう。これは電荷蓄積膜をはさむバリア膜に欠陥を生じさせる原因となり、結果としてメモリの保持特性を損なう可能性がある。
【００５８】
また高濃度で多数回の不純物打ち込みは、ｐ型ゲート中に局所的にｎ型領域を作ってしまう可能性があり、動作上問題を起こす可能性がある。そのため不純物注入プロファイルの体積密度の最大値が、ｐ型ゲートのボロンの体積密度よりも低くなるような低濃度注入をすることが望ましい。
【００５９】
また、レーザーアニールによる活性化では、不純物拡散が少ないため、シリコン基板やチャネルと拡散層の間のｐｎ接合部の不純物プロファイルが急峻になってしまい、ＭＯＮＯＳ動作時のＧＩＤＬ（Gate Induced Drain Leakage）によるリーク電流を増大させる。また拡散層の急峻な接合プロファイルは、先に述べたアレイ動作時における書き込み・消去時の、非選択セルへの誤書き込み・誤消去（ディスターブ）の原因となる。
【００６０】
上記の理由から、拡散層の形成は注入エネルギーや注入回数を最小限にし、従来のＲＴＡによる熱活性化を用いて高濃度でブロードなプロファイルを持つ拡散層を形成することが望ましい。しかしながら、ノンドープシリコンと不純物のドープされたシリコンの積層構造では、ＲＴＡによる熱工程で不純物がノンドープシリコン層へ拡散してしまい、積層ゲート構造を維持することが難しい。
【００６１】
なお特許文献５には、ダミーのメモリゲートを作成しておいて、ダミーメモリゲートをマスクとして拡散層の不純物を打ち込み、活性化アニールをＲＴＡで行い、その後ダミーのメモリゲートをエッチングし、真のメモリゲート（積層ゲート）を形成するというプロセス（ダミーゲートプロセス）が記載されている。ダミーゲートプロセスを用いる場合には、工程数は増加するが、ＲＴＡによる拡散層活性化の熱不可は積層ゲートを堆積する前に掛かるため、上記の不純物注入の問題や、積層ゲート中の不純物の拡散の問題を回避することができる。
【００６２】
ゲートへの拡散層形成時のｎ型不純物注入は、先に述べたとおりゲート加工前に、ボロンドープされたアモルファスシリコン層４８の上部に、低温で堆積可能なＣＶＤ法による酸化膜を堆積しておけば、ゲート高さは高くなるが、注入されるヒ素イオンを酸化膜中で止め、ゲートのシリコン中へ注入されるのを抑制することができる。
【００６３】
次に、図１７に示すように、公知のサリサイドプロセスにより、アモルファスシリコン層４８、拡散層２１、３１のそれぞれの表面にシリサイド層５３を形成する。シリサイド層５３は、例えばＣｏシリサイドからなる。
【００６４】
なおサリサイドプロセスの前に、高温Ｈ２雰囲気中（７００℃程度）でのアニール処理を追加することで、ＭＯＮＯＳメモリの保持特性を改善させる効果が知られているが、やはり積層ゲート中のノンドープのポリシリコン層５４への不純物拡散を考慮すると、適用できない。
【００６５】
次に、シリコン基板１上に厚い層間絶縁膜を堆積した後、公知の配線プロセスにより、層間絶縁膜上に配線を形成する。以上の工程により、ＮＲＯＭ構造のＭＯＮＯＳ型メモリが完成する（図示せず）。
【００６６】
前述のとおり、ノンドープのポリシリコン層および不純物のドープされたポリシリコン層の積層構造で構成されたゲート電極を有するＭＯＮＯＳメモリの問題点として、メモリゲートを形成後に熱酸化や、ＲＴＡによる活性化アニール、高温Ｈ２アニールといった高温熱処理を伴うプロセスを使用できず、その結果メモリの信頼性を向上させることが難しいという課題がある。
【００６７】
高温過程を経てノンドープポリシリコン層へドーパントが拡散し、例えばｐ型の単層ゲートとなってしまっては、特許文献５にあるような高速消去かつ消去飽和Ｖｔｈも低くなるようなゲートからのトンネルホール注入は実現できない。
【００６８】
また、ノンドープのポリシリコンと不純物のドープされたポリシリコンのゲートを堆積した後に、高温の熱酸化やアニールなどのプロセスを除外し、レーザーアニールによる拡散層とゲートの活性化を行った場合でも、ノンドープポリシリコンへの不純物の拡散を完全には抑制することは出来ない。
【００６９】
図１８に、ノンドープのポリシリコンと、成膜時にボロンをドープされたポリシリコンを堆積した後に１２００℃、８００μｓｅｃのレーザーアニールを行った段階でのサンプルのＳＩＭＳ分析結果を示す。図１８中の破線は、ノンドープシリコン層と、成膜時に不純物をドープしたシリコン層の接合面の位置である。ノンドープポリシリコン層中のボロン濃度プロファイルは、ボロンドープポリシリコンとノンドープポリシリコン層の界面で急激に減少し、１×１０１８／ｃｍ３〜１×１０１９／ｃｍ３の間の低濃度領域を作成できている。しかしながらノンドープシリコン中のボロン濃度には下限があり、３×１０１８／ｃｍ３以下の濃度にまで拡散を抑えることは出来ていない。これはボロンドープされたポリシリコンの成膜時における拡散や、レーザーアニール時における拡散などによるものである。もちろん３×１０１８／ｃｍ３程度の低濃度領域を形成できていれば、ｐ＋型単層ゲートよりも高効率ホール注入は可能となるが、さらなる高効率ホール注入を目指すには、工夫が必要である。
【００７０】
本発明の目的は、メモリゲートの形成後に高温熱処理プロセスおよび通常プロセスにおける熱処理を経たメモリセルにおいて、ゲートからの高効率なトンネルホール注入を可能とし、メモリの性能および信頼性の向上させる技術を提供することである。
【００７１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００７２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００７３】
本願の一発明による半導体装置は、
第１導電型の半導体基板の主面に形成されたメモリセルを含む半導体装置であって、
前記メモリセルは、
ゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記ゲート電極の近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域およびドレイン領域とを有し、
前記ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記ゲート電極は、不純物濃度が５×１０１９／ｃｍ３以下であるポリシリコン層および前記ポリシリコン層上に形成されたメタル材料電極層を含むものである。
【発明の効果】
【００７４】
本願において開示される発明のうち、代表的なものによって得られる効果を説明すれば、以下のとおりである。
【００７５】
ゲートからキャリアを注入する不揮発性半導体メモリにおいて、キャリア注入の高効率化と、メモリの信頼性の向上を両立させることができる。
【図面の簡単な説明】
【００７６】
【図１】ホットキャリア注入方式を採用した従来のＭＯＮＯＳ型メモリの平面図である。
【図２】ホットキャリア注入方式を採用した従来のＭＯＮＯＳ型メモリの書き込み動作を示す断面図である。
【図３】ホットキャリア注入方式を採用した従来のＭＯＮＯＳ型メモリの消去動作を示す断面図である。
【図４】ホットキャリア注入方式を採用した従来のＭＯＮＯＳ型メモリの読み出し動作を示す断面図である。
【図５】１個のメモリセルを２ビットとして用いる従来のＭＯＮＯＳ型メモリの読み出し動作を示す断面図である。
【図６】従来のスプリットゲート型ＭＯＮＯＳメモリの平面図である。
【図７】従来のスプリットゲート型ＭＯＮＯＳメモリの断面図である。
【図８】従来のスプリットゲート型ＭＯＮＯＳメモリの等価回路図である。
【図９】従来のスプリットゲート型ＭＯＮＯＳメモリを用いたメモリアレイの回路図である。
【図１０】従来のスプリットゲート型ＭＯＮＯＳメモリの書き込み動作を示す図である。
【図１１】従来のスプリットゲート型ＭＯＮＯＳメモリの消去動作を示す図である。
【図１２】従来のメモリセルの断面図である。
【図１３】従来のＭＯＮＯＳの製造工程を示す断面図である。
【図１４】図１３に続くＭＯＮＯＳメモリの製造工程を示す断面図である。
【図１５】図１４に続くＭＯＮＯＳメモリの製造工程を示す断面図である。
【図１６】図１５に続くＭＯＮＯＳメモリの製造工程を示す断面図である。
【図１７】図１６に続くＭＯＮＯＳメモリの製造工程を示す断面図である。
【図１８】ノンドープポリシリコン／ｐ＋型ポリシリコン積層ゲートのＳＩＭＳ分析によるボロン濃度プロファイルである。
【図１９】本発明の実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】本発明の実施の形態１の消去動作原理の説明のためのバンド図である。
【図２５】ノンドープポリシリコンとｐ＋型ポリシリコンの積層ゲート電極構造を有する従来のＭＯＮＯＳの消去動作原理の説明のためのバンド図である。
【図２６】本発明の効果を示した消去特性の実験結果のグラフである。
【図２７】本発明の実施の形態２におけるスプリットゲートを有するＭＯＮＯＳ型メモリの平面図である。
【図２８】本発明の実施の形態２の半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の実造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】本発明の実施の形態２のアレイ動作時における、書き込み時の非選択セルが受けるディスターブの様子を示す断面図である。
【図３５】図３３に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】本発明の実施の形態２における不純物の拡散の様子の説明のための断面図である。
【図３８】本発明の実施の形態３の半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】本発明の実施の形態４の半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す断面図である。
【図４９】本発明の実施の形態５の半導体装置の製造工程を示す断面図である。
【図５０】図４９に続く半導体装置の製造工程を示す断面図である。
【図５１】図５０に続く半導体装置の製造工程を示す断面図である。
【図５２】図５１に続く半導体装置の製造工程を示す断面図である。
【図５３】図５２に続く半導体装置の製造工程を示す断面図である。
【図５４】本発明の実施の形態６の半導体装置の製造工程を示す断面図である。
【図５５】図５４に続く半導体装置の製造工程を示す断面図である。
【図５６】図５５に続く半導体装置の製造工程を示す断面図である。
【図５７】図５６に続く半導体装置の製造工程を示す断面図である。
【図５８】図５７に続く半導体装置の製造工程を示す断面図である。
【図５９】図５８に続く半導体装置の製造工程を示す断面図である。
【図６０】本発明の実施の形態７の半導体装置の製造工程を示す断面図である。
【図６１】図６０に続く半導体装置の製造工程を示す断面図である。
【図６２】図６１に続く半導体装置の製造工程を示す断面図である。
【図６３】図６２に続く半導体装置の製造工程を示す断面図である。
【図６４】図６３に続く半導体装置の製造工程を示す断面図である。
【図６５】図６４に続く半導体装置の製造工程を示す断面図である。
【図６６】本発明の実施の形態９の半導体装置の製造工程における不純物の拡散の様子を示す断面図である。
【図６７】本発明の実施の形態９の半導体装置の製造工程における不純物の拡散の様子を示す断面図である。
【発明を実施するための形態】
【００７７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００７８】
また、図面は模式的なものであり、厚みと平面寸法との関係や、各層の厚みの比率などは、以下の説明を参酌して判断すべきものである。
【００７９】
また、以下の実施の形態は、本発明の技術的思想を具現化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置、動作電圧等を実施の形態のように特定するものではない。
【００８０】
（実施の形態１）
以下に、本実施の形態のＮＲＯＭ型ＭＯＮＯＳセルの形成プロセスについて、図１９〜図２３を用いて説明する。
【００８１】
まず、ｐ型のシリコン基板１の主面に公知の浅溝素子分離プロセスを用いて素子分離領域（図示せず）を形成する。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、シリコン基板１表面にｐ型ウエル領域（図示せず）を形成する。次に図１９に示すように、シリコン基板１上にゲート絶縁膜９５を形成する。このゲート絶縁膜９５は、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３および酸化シリコン膜９４の４層膜からなる。
【００８２】
次に、ノンドープのアモルファスシリコン層を堆積する。ノンドープシリコン層の膜厚の効果に関しては後に述べるが、本実施の形態では１０ｎｍ堆積する。その後、Ｎ２雰囲気中で９００℃、３０分の熱処理を行いアモルファスシリコン層を結晶化し、ポリシリコン層５４を形成し、ＴｉＮからなるメタル材料電極層５９を１００ｎｍ堆積する。
【００８３】
次に、図２０に示すように、ポリシリコン層５４、メタル材料電極層５９をレジストをマスクとしてエッチングした後、ゲート絶縁膜９５をエッチングし、シリコン基板１の表面にヒ素をイオン注入し、ｎ−型の拡散層２０、３０を形成する。このときメタル材料電極層５９へもヒ素は注入されるが、ＴｉＮ構造は非常に高密度な構造であり、不純物のＴｉＮ中の飛程距離（Ｒｐ）は小さいため、低エネルギー注入では、ＴｉＮゲートの上部表面に近い部分にしかヒ素は注入されない。またＴｉＮ構造は非常に高密度な構造のため、熱処理などに伴うＴｉＮ中の不純物の拡散も非常に小さい。よって以後の高温熱処理を経ても、ＴｉＮ中に注入された不純物のノンドープシリコン膜への拡散はほぼない。ここでのヒ素の注入エネルギーは５〜１０ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。
【００８４】
またゲート絶縁膜９５のエッチングには、ＨＦおよび熱リン酸を用いて処理する。まずゲート絶縁膜の最上層の酸化シリコン膜をＨＦでエッチングした後、酸窒化シリコン膜９３をＨＦおよび熱リン酸でエッチングし、窒化シリコン膜９２を熱リン酸でエッチングし、酸化シリコン膜９１をＨＦでエッチングする。このとき、熱リン酸を用いる際にはポリシリコン層５４もエッチングしてしまうという問題があるので、熱リン酸の処理の前に、ポリシリコン層５４の側壁を３〜５ｎｍ程度酸化する必要がある。本構造では、ノンドープシリコン層に直接ｐ型およびｎ型不純物が接していないため、この熱酸化工程を経ても、ノンドープシリコン層へ不純物が拡散してくることはない。またこの際ＴｉＮ表面も薄く酸化されるが、後のゲート上へのコンタクト加工の際に、酸化された部分をエッチングして除去すればよい。
【００８５】
なお、ｎ−型の拡散層２０および３０を形成するためのヒ素の注入を、酸化シリコン膜９１のエッチング前に行えば、酸化シリコン膜９１をイオン注入のスルー膜として用いることができる。またヒ素イオン注入後、酸化シリコン膜９１をフッ酸で除去し、再度、酸化シリコン膜厚にして１ｎｍ程度の再酸化を行うことで、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３のポリシリコンゲート下で露出している部分を薄く酸化し、ヒ素イオン注入時に受けたダメージを回復させ、メモリの信頼性を向上させることができる。
【００８６】
次に、図２１に示すように、シリコン基板１上にＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜を堆積した後、酸化シリコン膜を異方性エッチングすることにより、ゲートの側壁にサイドウォール９６を形成する。続いて、シリコン基板１の表面にヒ素およびリンをイオン注入した後、活性化アニールを行いヒ素およびリンを活性化することで、メモリセルのソース、ドレインとなる拡散層２１、３１を形成する。ここで、活性化アニールは、１０００℃で１０秒程度とする。先に述べたとおり、注入されるヒ素およびリンは、ＴｉＮが高密度構造であるため、飛呈距離（Ｒｐ）およびその後の拡散は小さい。よってノンドープシリコン層とＴｉＮ層の積層ゲートの場合、本活性化アニールによるノンドープ層への不純物の拡散は殆どない。このため、レーザーアニールのような急熱急冷プロセスを使用せず拡散層を活性化することができる。
【００８７】
次に、図２２に示すように、公知のサリサイドプロセスにより、拡散層２１、３１のそれぞれの表面にシリサイド層５３を形成する。シリサイド層５３は、例えばＣｏシリサイドからなる。なお、サリサイドプロセスの前に、高温Ｈ２雰囲気中（７００℃程度）でのアニール処理を追加することで、ＭＯＮＯＳメモリの保持特性を改善させることができる。
【００８８】
次に、図２３に示すように、シリコン基板１上に厚い層間絶縁膜５１を堆積した後、公知の配線プロセスにより、層間絶縁膜５１上に配線６０を形成する。以上の工程により、ゲートがノンドープシリコンとメタルの積層構造のＮＲＯＭ型ＭＯＮＯＳが完成する。
【００８９】
本メモリの動作方式の一例として、書込み時に例えばゲートに１０Ｖ、ソースに８Ｖ、ドレインに０Ｖ、シリコン基板１に０Ｖを印加し、チャネルホットエレクトロンを用いて書込み、消去時にはゲートに正電圧（例えば１２Ｖ）を印加し、ゲートからのホール注入によって消去を行うことが考えられる。また、書込み時にゲートに負電圧（例えば−１２Ｖ）を印加し、消去時にゲートに正電圧（例えば１２Ｖ）を印加し、ゲートから電子とホールを注入して書き込み・消去を行うことが考えられる。本ゲート構造は、ゲートから電子を注入する場合にも、高効率注入を可能にする。
【００９０】
ここで、本実施の形態のノンドープポリシリコンとＴｉＮ（メタル）の積層ゲート電極が高効率ホール注入を可能とする理由を説明する。まず、特許文献５で記されているような、ノンドープポリシリコン（不純物濃度〜３×１０１８／ｃｍ３以上）とｐ＋型ポリシリコンの積層ゲート電極構造を有するＭＯＮＯＳにて、ゲートに正の電圧を印加したときのバンド図（図２５）と、本実施の形態のノンドープシリコンとＴｉＮ（メタル）の積層電極を有するＭＯＮＯＳにて、ゲートに正電圧を印加したときのバンド図（図２４）を記す。バンド図２４および図２５中の、符号９２ａは窒化シリコン膜、９３ａは酸窒化シリコン膜、５４ａはノンドープのポリシリコン層、５９ａはＴｉＮからなるメタル材料電極層、５０ａはｐ＋型ポリシリコン電極にあたる。図２４も図２５も、ノンドープのポリシリコン層５４ａは電荷密度が少ないため、バンドに曲がりが生じる。そして図２４も図２５も酸窒化シリコン膜９３ａとポリシリコン層５４ａとの間に、量子準位５４ｂを形成する。この量子準位５４ｂによって、ゲート中のホール（図中の白抜きの丸で表示）から見た酸窒化シリコン膜９３ａのバリア高さが量子準位エネルギー分減少し、バンド曲がりがほぼ無いｐ＋型ポリシリコンやｎ＋型ポリシリコンゲートを用いたＭＯＮＯＳと比べ、ホールのトンネル確率が上がり高効率ホール注入が可能となる。図２５の構造の場合、ホールの供給源としてｐ＋型のポリシリコン電極５０ａがある。
【００９１】
図２４の場合、ゲートにｐ型半導体のようなホールの供給源はないが、ゲートに正電圧をかけたときに、ノンドープのポリシリコン層５４ａにかかる電界によって加速された熱励起キャリアがアバランシェ降伏を起こし、電子ホールペアを生成させることができる。このうち一部のホールは、エネルギーを失い量子準位５４ｂの束縛状態から酸窒化シリコン膜９３ａをトンネル現象で通過する（図２４中のＡ）。
【００９２】
もう一部は、形成されている量子準位５４ｂよりもエネルギー的に高い位置から酸窒化シリコン膜９３ａをトンネル現象で通過することができる（図２４中のＢ）。この高いエネルギー位置からのトンネルホール注入が、従来よりも高効率なホール注入を実現している。
【００９３】
不純物濃度が低いほど、アバランシェ崩壊は低電界でも起きやすくなる。これは電圧印加時のポリシリコンのバンドの曲がりが、不純物濃度が低いほど大きく、距離も長くなるため、よりキャリアが加速しやすくなり、電子ホールペアを作りやすくなるからである。一般に１０１８／ｃｍ３程度以下の濃度であれば、０.１ＭＶ／ｃｍ以下の低電界でも、アバランシェ崩壊が発生することが知られている（例えば、S.M.Sze著 SEMICONDUCTOR D
EVICES Physics and Technology 2nd Editionや 小柳光正、岸野正剛著 ＶＬＳＩデバイスの物理）。濃度が１０１８／ｃｍ３程度以上の領域になると、バンド曲がりが起きている範囲は距離にすると短くなっていき、またバンドの曲がる量も小さくなってくるので、キャリアの加速が不十分でアバランシェ崩壊は起こりにくくなってくる。
【００９４】
なお、ｐｎ接合の場合には、濃度が１０１８／ｃｍ３程度以上の領域では、バンド間トンネルによる崩壊が現れるが、この崩壊にはより大きな電界が必要であり、ＭＯＳ構造では、ある程度ホールがゲート／絶縁膜界面に蓄積してバンド曲がりが小さくなると、バンド間トンネル現象はほぼ起こらない。
【００９５】
本実施の形態のノンドープシリコン／メタルゲート構造の効果を示す実験結果を図２６に示す。図２６は、シリコン基板側から酸化膜、窒化膜、酸窒化膜とゲート絶縁膜を形成し、ゲート構造をノンドープポリシリコンとｐ＋型ポリシリコンの積層（Ａ）もしくは、ノンドープポリシリコンとＴｉＮの積層（Ｂ）としたＭＯＮＯＳにおいて、ゲートに１２Ｖ、シリコン基板に０Ｖを印加したときの、時間（横軸）に対するフラットバンド電圧およびしきい値電圧（縦軸）のシフトである。ノンドープポリシリコンの堆積膜厚は両サンプルで同じである。また素子形成中の最大熱工程温度も４００℃以下であり、ノンドープポリシリコンとｐ＋型ポリシリコンの積層ゲート（Ａ）におけるノンドープポリシリコン中のボロン濃度の下限値は、図１８とほぼ変わらず３×１０１８／ｃｍ３〜５×１０１８／ｃｍ３程度である。ｐ＋型ポリシリコン中のボロン濃度は１０２０／ｃｍ３以上である。
【００９６】
この結果から、ノンドープポリシリコン／ＴｉＮ（メタル）構造のゲート（Ｂ）は、（Ａ）に比べてホールの注入量も、注入速度も圧倒的に上回っていることが分かる。これは上に述べたとおり、量子準位によってアシストされて高効率に注入されるホールのほかに、アバランシェ崩壊によって生成したホールが量子準位よりも高いエネルギー位置から注入されることによる。
【００９７】
以上の結果より、ノンドープポリシリコン層の不純物濃度は１０１８／ｃｍ３より小さいときに、従来の積層ゲート構造を用いた場合より高効率なゲートからのホール注入を実現できる。
【００９８】
また上記メカニズムは、ゲートから電子を注入する際にも同様のことが言えるため、ゲートからの電子注入にも有用である。
【００９９】
なお、ノンドープシリコン／ＴｉＮ（メタル）積層ゲート構造で、ゲートにてアバランシェ崩壊によって生成するホールが、書き換え中に絶縁膜に与えるダメージの影響は少ない。これは、アバランシェ崩壊で生成したホールのエネルギーはせいぜい１ｅＶ以下であり、バレンスバンド側のＳｉ／ＳｉＯＮ膜のバンドオフセットとくらべ半分以下の値である。よってホールは、あくまでトンネル現象によりＳｉＯＮ膜を通過するためダメージは少ない。
【０１００】
ノンドープシリコン／メタル積層ゲート構造ＭＯＮＯＳは、ゲートからのホール注入消去に要する時間が短いため、絶縁膜に電圧ストレスが掛かっている時間が短く、絶縁膜の劣化が良く抑えられている。さらに、電荷保持時にゲートのノンドープシリコン層のバンドが曲がることで、絶縁膜に掛かる電界が弱まる。これらの効果により、ノンドープシリコン／メタル積層ゲート構造ＭＯＮＯＳのデータ保持特性は優れている。
【０１０１】
ノンドープシリコン層の厚さについて、実験により本発明者らはノンドープ層＝８０〜１００ｎｍ程度までの動作を確認しており、高効率ホール注入の効果も確認している。ただしノンドープシリコン層を厚くし過ぎると、読み出し時にゲート電圧を掛けた際にもゲート空乏化の効果が効きすぎて読み出し不良を引き起こす。一方で５ｎｍより薄くなると、ノンドープ層のバンド曲がりの距離や大きさが小さくなり、高効率ホール注入の効果が減少していく。実使用上の読み出し特性などを考慮するとノンドープ層は５ｎｍ以上１００ｎｍ以下程度で用いるのがよい。
【０１０２】
（実施の形態２）
本実施の形態ではスプリットゲート型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。
【０１０３】
図２８〜図３７のそれぞれの図は、図２７のＣ−Ｃ線に沿った断面図である。図２７の符号５２は選択ゲート、５５はメモリゲート、９９はアクティブ領域に相当する。なお、ここでは、いわゆる０．１３μｍ世代相当のプロセス技術を用いて説明する。
【０１０４】
まず、図２８に示すように、ｐ型のシリコン基板１の主面に公知の浅溝素子分離プロセスを用いて素子分離領域を形成する（図示せず）。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、シリコン基板１の表面にｐ型ウエル領域（図示せず）を形成する。次に、シリコン基板１の表面を熱酸化して膜厚２．５ｎｍの酸化シリコン膜からなるゲート絶縁膜９０を形成した後、ゲート絶縁膜９０上にＣＶＤ法を用いて膜厚２００ｎｍ程度のポリシリコン層を堆積し、続いてこのポリシリコン層をドライエッチングすることにより、選択ゲート５２を形成する。
【０１０５】
次に、図２９に示すように、シリコン基板１上にゲート絶縁膜９５を形成する。このゲート絶縁膜９５は、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３および酸化シリコン膜９４の４層膜からなる。
【０１０６】
次に、ノンドープのポリシリコンからなるノンドープのポリシリコン層５４を堆積する。このポリシリコン層５４の部材としては、ノンドープのアモルファスシリコン層を用いても良く、その場合、堆積後にＮ２雰囲気中で９００℃、３０分の熱処理を行い、アモルファスシリコン層をポリシリコンへと結晶化させてもよい。ポリシリコン層５４の膜厚は、厚いほど消去速度が向上し消去飽和時のＶｔｈも低くなる。但し、あまり厚くしすぎると、メモリゲートへ電圧をかけた時の応答が遅くなり、読み出し特性を劣化させてしまう。本実施の形態では、ノンドープ層の厚さを例えば１０ｎｍとする。その後、シリコン基板１上にＴｉＮからなるメタル材料電極層５９を１００ｎｍ堆積する。
【０１０７】
次にメタル材料電極層５９および、ポリシリコン層５４をエッチバックし、図３０に示すようにサイドウォールを形成する。
【０１０８】
次に、図３１に示すように、フォトレジスト膜７０をマスクとしたドライエッチングで選択ゲート５２の一方の側壁のメモリゲートを除去し、他方の側壁のみにメタル材料電極層５９からなるメモリゲート５５を残す。
【０１０９】
次に、図３２に示すように、ゲート絶縁膜９５をエッチングし、シリコン基板１の表面にヒ素をイオン注入し、ｎ−型の拡散層２０、３０を形成する。ここでのヒ素の注入エネルギーは５ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。ｎ−型の拡散層２０、３０は、メモリセルをＬＤＤ構造にするために形成する。
【０１１０】
ゲート絶縁膜９５のエッチングには、ＨＦおよび熱リン酸を用いて処理する。まずゲート絶縁膜の最上層の酸化シリコン膜をＨＦでエッチングした後、酸窒化シリコン膜９３をＨＦおよび熱リン酸でエッチングし、窒化シリコン膜９２を熱リン酸でエッチングし、酸化シリコン膜９１をＨＦでエッチングする。このとき、熱リン酸を用いる際にはポリシリコン層５４もエッチングしてしまうので、熱リン酸の処理の前に、ポリシリコン層５４の側壁を３〜５ｎｍ程度酸化する必要がある。本構造では、ポリシリコン層５４に直接ｐ型およびｎ型不純物が接していないため、この熱酸化工程を経ても、ポリシリコン層５４へ不純物が拡散してくることはない。またＴｉＮ表面も薄く酸化されるが、メモリゲート５５へのコンタクト形成時に酸化された部分をエッチングにより除去すればよい。
【０１１１】
ここで、ｎ−型の拡散層２０および３０を形成するためのヒ素の注入を、酸化シリコン膜９１のエッチング前に行えば、酸化シリコン膜９１をイオン注入のスルー膜として用いることができる。また、ヒ素イオン注入後、酸化シリコン膜９１をフッ酸で除去し、再度、酸化シリコン膜厚にして１ｎｍ程度の再酸化を行うことで、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３のポリシリコンゲート下で露出している部分を薄く酸化し、ヒ素イオン注入時に受けたダメージを回復させ、メモリの信頼性を向上させることができる。
【０１１２】
次に、図３３に示すように、シリコン基板１上にＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜を堆積した後、酸化シリコン膜を異方性エッチングすることにより、選択ゲート５２の側壁およびメモリゲートの側壁にサイドウォール９６を形成する。続いて、シリコン基板１の上面にヒ素およびリンをイオン注入した後、ヒ素およびリンを活性化することで、メモリセルのソース、ドレインとなる拡散層２１、３１を形成する。例えば、ヒ素を３０ｋｅＶ、１×１０１５／ｃｍ２、リンを１５ｋｅＶ、５×１０１３／ｃｍ２で注入する。ここで、活性化アニールの際、従来技術のＲＴＡを用いると、９５０℃〜１０００℃で１０秒以上の熱負荷をかけることとなる。ゲート電極としてノンドープのポリシリコン層と不純物のドープされたポリシリコンの積層構造を用いた場合、この工程においても熱拡散により、不純物のドープされたポリシリコンから、ドーパントがノンドープのポリシリコンへ拡散してしまう。しかし、レーザーアニールなどのμｓｅｃオーダーの急熱急冷プロセスを用いた場合は、メモリセルの動作および信頼性を悪化させてしまう。またメモリのディスターブ耐性に対しても悪影響を与える。例えば図９のアレイにおいて、左上のセル（ＭＧＬ０、ＳＧＬ０、ＳＬ０、ＢＬ０で選択されるセル）に書き込みを行う場合、書込みセルの右下に位置する書き込み非選択のセル（ＭＧＬ１、ＳＧＬ１、ＳＬ０、ＢＬ１で選択されるセル）は、書込みセルとＳＬ０が共通である。ＳＳＩの書き込みには、電荷をメモリゲートと選択ゲート間で加速して電荷蓄積膜へ注入するため、メモリゲートとソースへ高電圧を印加している。そのため書込み非選択のセルにもソースに高い電圧が掛かっている。そのため、拡散層とシリコン基板間で強い電界が生じ、バンド間トンネル現象と電界加速現象によって高エネルギー電子ホールペアが生じ、この発生したキャリアが電荷蓄積膜へ注入されることで誤書込み、誤消去が起こる（図３４）。こういった現象は、拡散層とシリコン基板間で作られるｐｎ接合が急峻な接合であればあるほど深刻となる。
【０１１３】
本実施の形態では、メモリゲート５５はノンドープシリコンとＴｉＮの積層ゲート構造となっており、先に説明したとおりＴｉＮ中へ打ち込まれる拡散層の不純物の注入深さ（Ｒｐ）および不純物の熱拡散は非常に小さいため、ＲＴＡによる９５０℃〜１０００℃で１０秒以上の活性化アニールを行っても、ゲート中での不純物の拡散の心配はなく、問題を回避することができる。
【０１１４】
次に図３５に示すように、公知のサリサイドプロセスにより、選択ゲート５２、拡散層２１、３１のそれぞれの表面にシリサイド層５３を形成する。シリサイド層５３は、例えばＣｏシリサイドからなる。メモリゲートはＴｉＮ電極を用いているので、ポリシリコンシリサイドと同等かそれ以下の抵抗となる。
【０１１５】
なおサリサイドプロセスの前に、高温Ｈ２雰囲気中（７００℃程度）でのアニール処理を追加することで、ＭＯＮＯＳメモリの保持特性を改善させる効果が知られているが、本実施の形態のようなノンドープシリコンとＴｉＮの積層ゲート電極を用いている場合、ゲート中の不純物の拡散を心配する必要はないため、このような高温処理を行うことも可能である。
【０１１６】
次に、図３６に示すように、シリコン基板１上に厚い層間絶縁膜５１を堆積した後、公知の配線プロセスにより、層間絶縁膜５１上に配線６０を形成する。以上の工程により、ゲート電極側から正孔を注入することができるスプリットゲート構造のＭＯＮＯＳ型メモリが完成する。
【０１１７】
本メモリの動作方式／動作電圧の一例として、例えば、書込み時には選択ゲート５２に１．５Ｖ、メモリゲート５５に９Ｖ、メモリゲート側の拡散層２１へ５Ｖ、選択ゲート側の拡散層３１に０Ｖ、シリコン基板１に０Ｖを印加し、ソースサイドインジェクション（ＳＳＩ）方式を用いて窒化シリコン膜９２へ電子を注入する。消去は、例えばメモリゲート５５に１２Ｖ、選択ゲート５２と拡散層２１とシリコン基板１に０Ｖを印加して、メモリゲート５５からホールを注入することで消去を行う。
【０１１８】
また、書込み時にメモリゲート５５に負電圧（例えば−１２Ｖ）を印加し、消去時にメモリゲート５５に正電圧（例えば１２Ｖ）を印加し、メモリゲート５５から電子とホールを注入して書き込み消去を行うことが考えられる。
【０１１９】
本実施の形態では、拡散層の不純物注入時に、ノンドープのポリシリコン層５４の上部の露出した部分へも注入される（図３７の破線の円で示した部分）。但し本実施の形態のように、不純物注入時のポリシリコン層５４中への飛程距離（深さＲｐ）が、選択ゲート５２の高さ（本実施の形態では２００ｎｍ）に比べて十分に小さい場合、その後の熱拡散工程を経てもノンドープのポリシリコン層５４の角の部分（図３７の実線の円で示した部分）へ到達する不純物量は非常に少ない。本メモリにおいて、書込み消去時に電荷蓄積を担うのは主にメモリゲート５５とシリコン基板１にはさまれたゲート絶縁膜部であるため、ポリシリコン層５４のうちシリコン基板１と平行に堆積されている部分への不純物拡散が抑制されていれば、高効率ホール注入が実現できる。また、本実施の形態のようにノンドープのポリシリコン層５４の厚さが薄い場合、不純物の拡散速度は遅くなるため、ノンドープのポリシリコン層５４中をシリコン基板１方向へ拡散する不純物量は極めて少ない。
【０１２０】
また、本構造にてｎ型の拡散層２１および３１を形成した後に、図３７の破線の円で示したポリシリコン層５４の露出した部分を３ｎｍ程度酸化しておき、その後サリサイドプロセスによってシリサイド層５３を形成することで、選択ゲート５２とメモリゲート５５のシリサイドのショートによる不良の確率を低減することができる。なお、選択ゲート５２とメモリゲート５５の両方がシリコンの場合、両ゲートの表面をシリサイド化したときに、シリサイド部の体積が膨張するとゲート上部でショートする可能性がある。本実施の形態のように、メモリゲート５５がＴｉＮで、サリサイドプロセスによってシリサイドされない場合、ノンドープのポリシリコン層５４の上部をライト酸化しておけば、選択ゲート５２とメモリゲート５５間のショートの確率を低減できる。
【０１２１】
（実施の形態３）
本実施の形態ではＮＲＯＭ型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。
【０１２２】
特に本実施の形態では、いわゆるゲートラストプロセスを用いた場合のプロセスと構造を記す。
【０１２３】
まず、ｐ型のシリコン基板１の主面に公知の浅溝素子分離プロセスを用いて素子分離領域（図示せず）を形成する。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、シリコン基板１表面にｐ型ウエル領域（図示せず）を形成する。次に、図３８に示すように、シリコン基板１上に酸化シリコンからなる酸化シリコン膜８８を１５０ｎｍ形成した後、フォトレジストをマスクとして酸化シリコン膜８８を、ゲート形状にパターニングする。
【０１２４】
その後、図３９に示すように、シリコン基板１表面にヒ素を注入し、ｎ−型の拡散層２０、３０を形成する。ここでのヒ素の注入エネルギーは例えば、５ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。ｎ−型の拡散層２０、３０は、メモリセルをＬＤＤ構造にするために形成する。その後酸化シリコン膜を堆積しエッチバックすることでサイドウォール９６を形成する。サイドウォール９６は、酸化シリコン膜または窒化シリコン膜を用いる。その後、シリコン基板１の主面にヒ素およびリンを注入し、ｎ型拡散層領域となる拡散層２１、３１を形成する。その後、例えば１０００℃、１０秒程度の活性化アニールをＲＴＡによって行い、拡散層領域を活性化する。
【０１２５】
次に、図４０に示すように酸化シリコン膜８８およびサイドウォール９６をエッチング除去した後、シリコン基板１上にゲート絶縁膜９５を形成する。このゲート絶縁膜９５は、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３および酸化シリコン膜９４の４層を順次積層した４層膜からなる。
【０１２６】
次に、図４１に示すように、ノンドープのポリシリコン層５４およびメタル材料電極層５９を順次堆積する。
【０１２７】
次に、図４２に示すように、メタル材料電極層５９およびポリシリコン層５４を、フォトレジストをマスクとしてエッチングし、ゲート絶縁膜９５をＨＦおよび熱リン酸で除去する。熱リン酸を用いる場合には、ポリシリコン層５４の側壁を３〜５ｎｍ酸化する。その後ヒ素イオンをシリコン基板１に注入し、ｎ−型拡散層領域となる拡散層２０および３０を形成する。その後ＣＶＤ法によりサイドウォールとなる酸化シリコン膜を堆積しエッチバックすることで、サイドウォール９６を形成する。
【０１２８】
次に図４３に示すように、拡散層２１、３１上に選択的にシリサイド層５３を形成し、シリコン基板１上に厚い層間絶縁膜５１を堆積した後、公知の配線プロセスにより、層間絶縁膜５１上に配線６０を形成する。以上の工程により、ＮＲＯＭ構造のＭＯＮＯＳ型メモリが完成する。
【０１２９】
本実施の形態の製法によれば、拡散層を形成し、活性化アニールの後にノンドープポリシリコン／ＴｉＮ（メタル）積層ゲートを形成するので、拡散層を形成する際に不純物は一切メモリゲート５５のＴｉＮ中へ入ることがなく、ノンドープのポリシリコン層５４への不純物拡散をほぼ完全に防ぐことができる。これにより、高効率なゲートからのホール注入を実現できる。
【０１３０】
なお、本実施の形態ではダミーゲートとして酸化シリコン膜８８を形成したが、酸化シリコン膜８８の代わりに、ゲート絶縁膜９５、ポリシリコン層５４およびメタル材料電極層５９と同様のゲートをダミーゲートとして形成し、それを拡散層２１、３１の形成後に除去した後、ゲート絶縁膜９５、ポリシリコン層５４およびメタル材料電極層５９からなるゲートを再び形成してもよい。
【０１３１】
（実施の形態４）
本実施の形態ではＮＲＯＭ型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。
【０１３２】
特に本実施の形態では、いわゆるゲートラストプロセスを用いた場合のプロセスと構造を記す。
【０１３３】
まず、図４４に示すように、ｐ型のシリコン基板１の主面に公知の浅溝素子分離プロセスを用いて素子分離領域（図示せず）を形成する。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、シリコン基板１表面にｐ型ウエル領域（図示せず）を形成する。次に、シリコン基板１上にゲート絶縁膜９５を形成する。このゲート絶縁膜９５は、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３および酸化シリコン膜９４の４層膜からなる。その後に、ノンドープのポリシリコン層５４を１５０ｎｍ堆積する。
【０１３４】
次に、図４５に示すように、フォトレジストをマスクとしてポリシリコン層５４をゲート形状にパターニングし、ゲート絶縁膜９５のエッチングを行う。その後、シリコン基板１にヒ素を注入し、ｎ−型の拡散層２０、３０を形成する。ここでのヒ素の注入エネルギーは例えば、５ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。その後酸化シリコン膜を堆積しエッチバックすることでサイドウォール９６を形成する。その後、シリコン基板１の主面上にヒ素およびリンを注入し、ｎ型拡散層領域となる拡散層２１、３１を形成する。その後、例えば１０００℃、１０秒程度の活性化アニールをＲＴＡによって行い、拡散層領域を活性化する。
【０１３５】
次に、図４６に示すように、シリサイドプロセスによって、拡散層２１、３１上に選択的にシリサイド層５３を形成した後、層間絶縁膜５１（例えばＣＶＤ法による酸化シリコン膜など）を堆積しＣＭＰ（Chemical Mechanical Polishing）によって研磨することで、図４６のような形状を形成する。
【０１３６】
次に、図４７に示すように、ポリシリコン層５４を選択的にトレンチエッチングし、その後、ノンドープのポリシリコン層５４と、メタル材料電極層５９を堆積する。ノンドープのポリシリコン層５４は、ここでは１０ｎｍ堆積する。その後、ＣＭＰプロセスによってポリシリコン層５４とメタル材料電極層５９の一部を研磨することで、図４８のような形状を形成する。
【０１３７】
この後、公知の配線プロセスにより、拡散層２０、２１、３０および３１およびゲートへ導通する配線を層間絶縁膜５１の上部に形成し、本実施の形態のＮＲＯＭ型ＭＯＮＯＳメモリが完成する。
【０１３８】
本実施の形態の製法によれば、拡散層２０、２１、３０および３１を形成し、活性化アニールの後にノンドープポリシリコン／ＴｉＮ（メタル）積層ゲートを形成するので、拡散層２０、２１、３０および３１の不純物は一切ＴｉＮ中へ入ることがなく、ノンドープのポリシリコン層５４への不純物拡散をほぼ完全に防ぐことができる。これにより、高効率なゲートからのホール注入を実現できる。
【０１３９】
また、メタル材料電極層５９を堆積後に活性化アニールのような高温熱処理がないため、耐熱性の低いようなメタル材料も使用することができ、材料選択の幅が広がるため、ゲートの仕事関数制御がより容易になる。
【０１４０】
また、ノンドープのポリシリコン層５４は、図４８に示す円で囲んだ部分のように、角のとがった形状を持つことができる。ゲートからのキャリア注入時には、角の部分近傍で強い電界集中が生じることによって、より高効率な注入が可能となる。
【０１４１】
本製法で注意すべき点は、ポリシリコン層５４の厚さが厚すぎるとメタル材料電極層５９を埋め込むことができなくなる点である。またポリシリコン層５４が厚いと、メタル材料電極層５９によって及ぼせるチャネルへの電界効果の領域が少なくなり、読み出し時の電流の減少を招く。特にスケーリングの進んだ微細セルにおいては、そのゲート長を考慮した上で、ポリシリコン層５４の厚さを決定する必要がある。
【０１４２】
（実施の形態５）
本実施の形態ではＮＲＯＭ型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。
【０１４３】
特に本実施の形態では、いわゆるゲートラストプロセスを用いた場合のプロセスと構造を記す。
【０１４４】
まず、図４９に示すように、実施の形態４と同様の工程で、シリコン基板１の主面上にノンドープのポリシリコン層５４からなるゲート、拡散層２１、３１およびｎ−型の拡散層２０、３０を形成し、拡散層２１、３１上に選択的にシリサイド層５３を形成した後、層間絶縁膜５１を堆積しＣＭＰプロセスによって研磨する。
【０１４５】
次に図５０に示すように、ポリシリコン層５４を選択的にトレンチエッチングした後、図５１に示すように、ノンドープのポリシリコン層５４を堆積する。その後、ＣＭＰプロセスによって研磨することで、図５２のような形状を形成する。
【０１４６】
次に図５３に示すように、ノンドープのポリシリコン層５４上に選択的にシリサイド層５３を施す。
【０１４７】
この後、公知の配線プロセスにより、拡散層２０、２１、３０および３１およびゲート
へ導通する配線を層間絶縁膜５１の上部に形成する。
【０１４８】
こうして、ゲート電極をノンドープシリコンとメタル（シリサイド）の積層ゲートとすることができる。なおノンドープのポリシリコン層５４の高さは、ＣＭＰ工程によって削られる量や、サリサイド工程によってＳｉとＣｏなどのメタルとが反応する量を考慮して設定される。
【０１４９】
本実施の形態の製法によれば、拡散層２０、２１、３０および３１を形成し、活性化アニールの後にノンドープポリシリコン／シリサイド（メタル）積層ゲートを形成するので、拡散層２０、２１、３０および３１の不純物は一切ポリシリコン中へ入ることがなく、ノンドープのポリシリコン層５４への不純物拡散をほぼ完全に防ぐことができる。これにより、高効率なゲートからのホール注入を実現できる。
【０１５０】
（実施の形態６）
本実施の形態ではスプリットゲート型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。本実施の形態では特に、ダミーゲートを用いて拡散層形成をメモリゲート形成の前に行うプロセスを示す。
【０１５１】
まず、図５４に示すように、実施の形態４と同様の工程で、ｐ型のシリコン基板１の主面上に選択ゲートを形成し、シリコン基板１の表面をゲート絶縁膜９５、メタル材料電極層５９およびノンドープのポリシリコン層を順次堆積する。その後、ドライエッチングによりメタル材料電極層５９およびポリシリコン層をエッチバックし、選択ゲート５２の側壁にサイドウォール状にダミーのメモリゲート５５を形成した後、フォトレジスト膜７０をマスクとして選択ゲート５２の一方の側壁のダミーのメモリゲートを除去する。
【０１５２】
次に、図５５に示すように、フォトレジスト膜７０をアッシングにより除去し、シリコン基板１の上面にヒ素をイオン注入し、ｎ−型拡散層となる拡散層２０、３０を形成する。
【０１５３】
次に、図５６に示すように、シリコン基板１上にＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜を堆積した後、酸化シリコン膜を異方性エッチングすることにより、選択ゲート５２の側壁およびメモリゲート５５の側壁にサイドウォール９６を形成する。続いて、シリコン基板１の表面にヒ素およびリンをイオン注入した後、活性化を行いヒ素およびリンを活性化することで、メモリセルのソース、ドレインとなる拡散層２１、３１を形成する。
【０１５４】
次に、図５７に示すように、サイドウォール９６および、メタル材料電極層５９および、ポリシリコン層５４をエッチング除去する。
【０１５５】
次に、図５８に示すように、再度メモリゲート５５およびサイドウォール９６を形成する。つまり、シリコン基板１上にポリシリコン層５４を１０ｎｍ堆積し、ＴｉＮ膜を１００ｎｍ堆積し、その後エッチバックを行うことでサイドウォール状のメモリゲート５５を形成する。その後レジストをマスクとして選択ゲート５２の片側の側壁のサイドウォールを除去し、ゲート絶縁膜９５をＨＦおよび熱リン酸を用いて除去した後、サイドウォールとなる酸化シリコン膜を堆積した後にエッチバックし、サイドウォール９６を形成する。
【０１５６】
次に、図５９に示すように、公知のサリサイドプロセスにより、選択ゲート５２、拡散層２１、３１のそれぞれの表面にシリサイド層５３を形成する。メモリゲート５５はＴｉＮ電極を用いているので、ポリシリコンシリサイドと同等かそれ以下の抵抗となる。
【０１５７】
なおサリサイドプロセスの前に、高温Ｈ２雰囲気中（７００℃程度）でのアニール処理を追加することで、ＭＯＮＯＳメモリの保持特性を改善させる効果が知られているが、本実施の形態のようなノンドープシリコンとＴｉＮの積層ゲート電極を用いている場合、ゲート中の不純物の拡散を心配する必要はないため、このような高温処理を行うことも可能である。
【０１５８】
その後、シリコン基板１上に厚い層間絶縁膜５１を堆積した後、公知の配線プロセスにより、層間絶縁膜５１上に配線６０を形成する。以上の工程により、メモリゲート電極側から正孔を注入することができるスプリットゲート構造のＭＯＮＯＳ型メモリが完成する。
【０１５９】
本実施の形態の製法によれば、拡散層２０、２１、３０および３１を形成し、活性化アニールの後にノンドープポリシリコン／ＴｉＮ（メタル）積層ゲートを形成するので、拡散層２０、２１、３０および３１の不純物は一切ＴｉＮ中へ入ることがなく、ノンドープのポリシリコン層５４への不純物拡散を、ほぼ完全に防ぐことができる。これにより、高効率なゲートからのホール注入を実現できる。
【０１６０】
（実施の形態７）
本実施の形態ではスプリットゲート型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。本実施の形態では特に、ダミーゲートを用いて拡散層形成をメモリゲート形成の前に行うプロセスを示す。
【０１６１】
まず、図６０に示すように、ｐ型のシリコン基板１の主面上に、ゲート絶縁膜９０を備えた選択ゲート５２を形成し、シリコン基板１の表面にゲート絶縁膜９５を堆積した後、ノンドープのポリシリコン層５４を１００ｎｍ堆積する。
【０１６２】
次に、図６１に示すように、ポリシリコン層５４をエッチバックし、ダミーのメモリゲート５５を形成し、フォトレジスト膜をマスクとしたドライエッチングで選択ゲート５２の一方の側壁のダミーのメモリゲート５５を除去する。その後、シリコン基板１の表面にヒ素をイオン注入し、ｎ−型拡散層となる拡散層２０、３０を形成する。ここでのヒ素の注入エネルギーは２０ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。
【０１６３】
次に、図６２に示すように、シリコン基板１の主面上にＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜を堆積した後、酸化シリコン膜を異方性エッチングすることにより、選択ゲート５２の側壁およびメモリゲート５５の側壁にサイドウォール９６を形成する。続いて、シリコン基板１の表面にヒ素およびリンをイオン注入した後、活性化を行いヒ素およびリンを活性化することで、メモリセルのソース、ドレインとなる拡散層２１、３１を形成する。例えば、ヒ素を３０ｋｅＶ、３×１０１５／ｃｍ２、リンを２０ｋｅＶ、５×１０１３／ｃｍ２で注入する。活性化アニールは、従来技術のＲＴＡを用い、９５０℃〜１０００℃で１０秒程度の処理を行う。
【０１６４】
次に、図６３に示すように、サイドウォール９６および、メモリゲート５５をエッチング除去する。
【０１６５】
続いて、図６４に示すように、ノンドープのポリシリコン層を１００ｎｍ堆積し、その後エッチバックを行うことでサイドウォール状のメモリゲート５８を形成する。その後レジストをマスクとして選択ゲートの片側の側壁のサイドウォールを除去し、ゲート絶縁膜９５をＨＦおよび熱リン酸を用いて除去する。
【０１６６】
次に、図６５に示すように、シリコン基板１の主面上に酸化シリコン膜を堆積してエッチバックし、サイドウォール９６を形成する。その後、公知のサリサイドプロセスにより、選択ゲート５２、拡散層２１、３１、メモリゲート５８のそれぞれの表面にシリサイド層５３を形成する。
【０１６７】
なお、サリサイドプロセスの前に、高温Ｈ２雰囲気中（７００℃程度）でのアニール処理を追加することで、ＭＯＮＯＳメモリの保持特性を改善させる効果が知られているが、本実施の形態のようなノンドープシリコンのみをゲート電極に用いている場合、ゲート中の不純物の拡散を心配する必要はないため、このような高温処理を行うことも可能である。
【０１６８】
その後、図示はしないが、シリコン基板１上に厚い層間絶縁膜を堆積した後に、公知の配線プロセスにより層間絶縁膜上に配線を形成する。以上の工程により、ゲート電極側から正孔を注入することができるスプリットゲート構造のＭＯＮＯＳ型メモリが完成する。
【０１６９】
本実施の形態の製法によれば、拡散層２０、２１、３０および３１を形成し、活性化アニールの後にノンドープポリシリコン／ＴｉＮ（メタル）積層ゲートを形成するので、拡散層２０、２１、３０および３１の不純物は一切ＴｉＮ中へ入ることがなく、ノンドープのポリシリコン層５４への不純物拡散を、ほぼ完全に防ぐことができる。これにより、高効率なゲートからのホール注入を実現できる。
【０１７０】
（実施の形態８）
これまでの実施の形態１ないし７では、ゲートのノンドープポリシリコン中の不純物濃度は１０１８／ｃｍ３以下が望ましく、理想的には０／ｃｍ３に近いほうがホールの注入効率がより高くなると説明してきた。
【０１７１】
ゲートのポリシリコン層の不純物濃度をより低くすることでゲートは空乏化し、ＭＯＮＯＳトランジスタの初期しきい値電圧は下がる。よって、初期しきい値電圧の高いＭＯＮＯＳと比べ、消去状態（ホール蓄積状態）において、同量のホールを蓄積したときに、メモリのしきい値電圧はより下げられることになる。これによりメモリゲート電圧０Ｖにおいても大きな読み出し電流を得ることができる。読み出し電流の増加は、例えばマイコンに混載するメモリ用途でＭＯＮＯＳを用いる場合、モジュールの高速動作を可能にする。
【０１７２】
一方で、上に述べたような消去状態で高い読み出し電流を取る必要のない用途、もしくは、消去状態でもメモリのしきい値電圧が０Ｖよりも高い位置になくてはならない回路も存在する。
【０１７３】
その場合は、ノンドープシリコン／メタル積層ゲート構造のノンドープ層の不純物濃度を、１０１８〜５×１０１９／ｃｍ３程度として、しきい値電圧の高いＭＯＮＯＳを利用してもよい。もちろん、ゲートの不純物濃度を上げることでアバランシェ崩壊により発生するホール量は低下し、また電圧印加時のバンドの曲がり量やバンドが曲がる距離も減少するため、ホールの注入効率は低下する。しかしそれでもなお、ｐ＋型およびｎ＋型のポリシリコンゲート（＞１０２０／ｃｍ３）と比べれば、１０１８〜５×１０１９／ｃｍ３の濃度であれば、電圧印加時にゲート空乏化の効果は見え、ゲート中のポリシリコンのバンド曲がりによって形成された量子準位にアシストされて、高効率にホールを電荷蓄積膜に注入することができる。
【０１７４】
製法としては、これまでの実施の形態の中で示してきたプロセスにおいて、ゲートのポリシリコン堆積時に不純物濃度を調整すればよい。
【０１７５】
また、図６６および図６７に示すように、工程数も少なくシンプルな形成方法もある。すなわち、拡散層２０、３０または２１、３１の形成時にゲート上部９７に注入する不純物濃度を調整し、活性化アニール後のゲートの濃度を１０１８〜５×１０１９／ｃｍ３程度とすることで、不純物濃度を調整したゲートを形成することができる。特に、ゲートポリシリコン層５４の中でも、ゲート絶縁膜９５に近い部分（絶縁膜／ゲート界面から１０ｎｍ程度の領域）が１０１８〜５×１０１９／ｃｍ３程度の不純物濃度となっていれば効果はある。またスプリットゲート型ＭＯＮＯＳメモリの形成においても、同様の製法をとることができる。
【０１７６】
（実施の形態９）
これまで示してきたノンドープポリシリコン／メタル積層ゲート構造に準ずる製法を示す。本プロセスは工程数も少なくシンプルな形成方法である。例えばＮＲＯＭ型の場合を例にとって説明すると、図６６および図６７に示すように、ゲートを形成した後、拡散層２０、２１、３０および３１の形成時にゲート上部９７に注入する不純物濃度を調整し、活性化アニール後のゲートの不純物濃度を低くすることで、不純物濃度を調整したゲートを形成することができる。特に、活性化アニール時間も調整して、ゲートポリシリコン層５４の中でも、ゲート絶縁膜９５に近い部分（絶縁膜／ゲート界面から１０ｎｍ程度の領域）が十分低い不純物濃度となっていれば効果はある。
【０１７７】
その後はこれまで示した実施の形態と同じく、厚い層間絶縁膜を堆積した後、公知の配線プロセスにより、層間絶縁膜上に配線を形成する。以上の工程により、ゲート電極側から正孔を注入することができるＭＯＮＯＳ型メモリが完成する。またスプリットゲート型ＭＯＮＯＳの形成においても同様のことが言える。
【０１７８】
本実施の形態によれば、非常に簡素なプロセスにより、ノンドープポリシリコン／メタル積層ゲート構造に準ずる構造を形成することができる。ただし、拡散層形成時の不純物濃度や、その後の熱工程には十分留意する必要がある。
【０１７９】
（実施の形態１０）
これまでの実施の形態では、電荷蓄積膜として窒化シリコン膜を用いたＭＯＮＯＳ型メモリの実施の形態を示してきた。本発明は、電荷蓄積膜としてポリシリコンを用いたフローティングゲート型メモリにおいても、ゲートからのキャリア注入を用いた書換えを行う場合には有効である。
【０１８０】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１８１】
本発明は、不揮発性メモリを有する半導体記憶装置に適用することができる。
【符号の説明】
【０１８２】
１ シリコン基板
２０、２１、３０、３１ 拡散層
４０ 選択トランジスタ
４１ メモリトランジスタ
４８ アモルファスシリコン層
５０ ゲート電極
５１ 層間絶縁膜
５２ 選択ゲート
５３ シリサイド層
５４ ポリシリコン層
５５、５８ メモリゲート
５９ メタル材料電極層
６０ 配線
７０ フォトレジスト膜
８１ ホットホール
８２ 電子−正孔対
８８、８９、９１、９４ 酸化シリコン膜
９０、９５ ゲート絶縁膜
９２ 窒化シリコン膜
９３ 酸窒化シリコン膜
９６ サイドウォール
９７ ゲート上部
９９ アクティブ領域
ＢＬ０、ＢＬ１、ＢＬ２ ビット線
ＳＬ０ ソース線
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、不揮発性メモリを含む半導体装置およびその製造方法に関し、特に、ＭＯＮＯＳ構造を有する不揮発性メモリおよびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
現在、半導体素子を集積したＬＳＩ（Large Scale Integration）は、様々なシステムの制御に用いられており、社会を支えるインフラストラクチャとなってきている。今日のＬＳＩの動作は、プログラムに従って演算処理を行うことを基本としているため、多くの場合、プログラムを格納できることが必須の条件となっており、そのための半導体素子として、ＬＳＩに組み込まれた半導体メモリの一つである不揮発性メモリが極めて重要になってきている。ＬＳＩを様々な応用に用いるには、プログラムを組みかえることで対応させることが求められるため、書き換えが可能で、かつＬＳＩの電源を切っても記憶情報が残る不揮発性メモリは、無くてはならないものと言える。
【０００３】
代表的な不揮発性メモリとして、いわゆるフローティングゲート型メモリや、絶縁膜を電荷蓄積層に用いたメモリが知られている。特に、絶縁膜を積層し、それらの界面や膜中のトラップ等に電荷を蓄積する後者のメモリは、フローティングゲート型メモリのように新たな導電層を形成する必要がないので、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）−ＬＳＩプロセスと整合性よくメモリを形成できることが知られている。電荷蓄積層となる絶縁膜としては、電荷の保持特性と書き換え特性とを両立できることから、窒化シリコン膜と酸化シリコン膜とを積層させたものが広く用いられている。このような積層絶縁膜を備えた不揮発性メモリは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型メモリと通称されている。
【０００４】
ＭＯＮＯＳ型メモリの代表例として、メモリトランジスタと選択トランジスタとを直列に接続した２トランジスタセルがある。メモリトランジスタは、チャネルとゲート電極間にバイアスすることで発生するＦ−Ｎ（Fowler-Nordheim）トンネル電流および直接トンネル電流を用い、チャネル全面で電荷の注入・放出を行わせるようになっている。
【０００５】
しかし、上記のＭＯＮＯＳ型メモリは、電荷の注入・放出を行いながら、十分な電荷保持特性を持つことが要求されるので、これが種々の問題を引き起こす原因となっている。例えば、実用に際しては、電荷保持特性を十分に確保するために積層絶縁膜を厚くすると、書き込み・消去が困難になるので、書き込み・消去の時間が実用範囲を超えてしまう。
【０００６】
これに対し、電荷を放出する代わりに、異なる符号を持った２種類の電荷（電子と正孔）を、ホットキャリアを用いて注入することにより、記憶情報の書き換えを行なう方式が特許文献１（米国特許第６２１５１４８号）などで提案されている。これは、ホットキャリア注入を行うことにより、厚い絶縁膜であっても電荷の注入を効率的に行えるようにするものである。この方式によれば、局所的に電子と正孔を交互に注入することができるため、プレーナ型ＭＯＳトランジスタのチャネル方向の端部、すなわちソースおよびドレインの端部に、それぞれ別の電荷注入状態を作り、電荷情報として読み出すことが可能となる。
【０００７】
上記のホットキャリア注入方式を採用したＭＯＮＯＳ型メモリは、基本的にはＭＯＳトランジスタのデバイス構造を採用し、ゲート絶縁膜を通常の酸化シリコン膜から、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層絶縁膜に置き換えたものである。また、メモリアレイの構成法としては、ソース、ドレインを厚い素子分離酸化膜下に形成することや、ソース、ドレインをゲート電極の延在方向にライン状に形成して配線として用いることなども考えられている。いずれのメモリアレイにおいても、１つのメモリセルに着目すると、多くの場合、基本的なメモリセル動作は同様であり、以下に説明するものとなっている。
【０００８】
上記ＭＯＮＯＳ型メモリの平面配置と断面構造を図１〜図５に示す。図１〜図５において、符号１はシリコン基板、２０、３０はソース、ドレインを構成する拡散層、９１および９４は酸化シリコン膜、９２は窒化シリコン膜、５０はドープドポリシリコン層からなるゲート電極である。図１において、６１はコンタクト、９９はアクティブ領域、ＷＬはワード線を示す。
【０００９】
上記ＭＯＮＯＳ型メモリの書き込み動作、消去動作および読み出し動作を図２〜図５により説明する。ここで、図２〜図５のそれぞれの図は、図１のＡ−Ａ線における断面図を示している。
【００１０】
書き込み時には、図２に示すように、ゲート電極５０（ワード線ＷＬ）に１５Ｖ、拡散層２０（ビット線ＢＬ１）を０Ｖ、拡散層３０（ビット線ＢＬ２）を５Ｖとする。チャネルの電界によって加速された電子がホットキャリア状態となり、拡散層３０（ビット線ＢＬ２）端部近傍の窒化シリコン膜９２（電荷蓄積部）に注入される。このホットキャリアの生成法として、アバランシェ現象を用いることや、基板バイアス加速を用いることが知られている。
【００１１】
消去時には、図３に示すように、ゲート電極５０（ワード線ＷＬ）に−６Ｖ、拡散層２０（ビット線ＢＬ１）に０Ｖ、拡散層３０（ビット線ＢＬ２）に６Ｖを与える。拡散層３０（ビット線ＢＬ２）端部でバンド間トンネル現象により正孔を発生させ、拡散層３０（ビット線ＢＬ２）−シリコン基板１間バイアスで加速することにより、窒化シリコン膜９２（電荷蓄積部）に正孔を注入する。
【００１２】
読み出し時には、図４に示すように、ゲート電極５０（ワード線ＷＬ）に３Ｖ、拡散層２０（ビット線ＢＬ１）に１Ｖ、拡散層３０（ビット線ＢＬ２）に０Ｖを与えることにより、図４に示した矢印方向に流れるチャネル電流量を蓄積電荷情報として読み出す。すなわち、窒化シリコン膜９２（電荷蓄積部）に電子が注入されているときにはしきい値電圧が高く、チャネル電流は流れない。他方、正孔が注入されているときにはしきい値電圧が低く、多くのチャネル電流が流れる。
【００１３】
上記ＭＯＮＯＳ型メモリの場合、しきい値電圧は、読み出し時にソース側となる拡散層の端部近傍の窒化シリコン膜９２（電荷蓄積部）に注入された電荷に強く影響され、ドレイン側となる拡散層端部近傍の窒化シリコン膜９２（電荷蓄積部）の電荷状態には、それほど強く依存しない。そのため、上述した拡散層２０と拡散層３０とを入れ替えて用いることにより、１個のメモリセルを２ビットとして用いることもできる。窒化シリコン膜９２（電荷蓄積部）の拡散層２０（ビット線ＢＬ１）側に電子を、拡散層３０（ビット線ＢＬ２）側に正孔をそれぞれ注入し、拡散層２０（ビット線ＢＬ１）を読み出しているときの様子を図５に示す。ここでは、窒化シリコン膜９２（電荷蓄積部）の拡散層２０（ＢＬ１）側に正孔（白丸で示す）が、拡散層３０（ビット線ＢＬ２）側に電子（黒丸で示す）がそれぞれ蓄積される様子を示す。
【００１４】
特許文献２（米国特許第５９６９３８３号）および特許文献３（米国特許第６４７７０８４号）には、ＭＯＮＯＳ型メモリの他の例として、スプリットゲート構造と呼ばれるメモリセルが開示されている。このメモリセルは、基本的にはｎチャネル型ＭＯＳトランジスタをベースとした２個のＭＯＳトランジスタ（選択トランジスタ４０およびメモリトランジスタ４１）が、選択トランジスタ４０の脇にメモリトランジスタ４１を縦積みにした状態で連結されている。このメモリセルを等価回路で示したのが図８である。また、図６および図７は、図８に示す回路に対応するメモリセルの平面図および断面図であり、図７は、図６のＢ−Ｂ線に沿った断面図である。図中の符号２１、３１はｎ−型の拡散層、９０は酸化シリコン膜からなるゲート絶縁膜、５２は選択ゲート、９５は電荷蓄積膜となるゲート絶縁膜、５５はメモリゲート、９６は酸化シリコン膜からなるサイドウォールである。また図６の５２は選択ゲート、５５はメモリゲート、９９はアクティブ領域に相当する。
【００１５】
ここではまず、メモリセルの動作方法について説明し、その製造方法などについては、実施の形態や、本発明が解決する課題を説明するときに詳述する。また、このメモリセルを用いたメモリアレイの回路構成を図９に示す。選択トランジスタとメモリトランジスタのそれぞれのゲート電極（選択ゲート５２、メモリゲート５５）がＳＧＬ、ＭＧＬで示すワード線を構成し、選択トランジスタの拡散層３０がビット線を構成し、メモリトランジスタの拡散層２０がソース線を構成している。
【００１６】
上記メモリセルの代表的な書き込み・消去動作を図１０および図１１に示す。メモリゲート５５のゲート絶縁膜９５は、窒化シリコン膜を２層の酸化シリコン膜で挟み込んだＭＯＮＯＳ構造になっている。選択ゲート５２のゲート絶縁膜９０は、酸化シリコン膜で構成される。拡散層２０、３０は、それぞれ選択ゲート５２とメモリゲート５５をマスクとした不純物のイオン注入によって形成される。このメモリセルの基本的な動作として、（１）書き込み、（２）消去、（３）保持、（４）読み出し、の４つの状態が考えられる。ただし、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作も代表的なものを用いて説明するが、様々な異なる動作が考えられている。ここでは、２つのｎチャネル型ＭＯＳトランジスタ（選択トランジスタおよびメモリトランジスタ）で構成されたメモリセルについて述べるが、２つのｐチャネル型ＭＯＳトランジスタで構成されたメモリセルであっても、原理的には同様に説明できる。
【００１７】
まず、書き込み動作を図１０に示す。メモリゲート５５側の拡散層２０に正電位を与え、選択ゲート５２側の拡散層３０にシリコン基板１と同じ接地電位を与える。メモリゲート５５にシリコン基板１に対して高いゲートオーバードライブ電圧を加えることにより、メモリゲート５５下のチャネルをオン状態にする。ここで、選択ゲート５２の電位をしきい値電圧よりも０．１Ｖ〜０．２Ｖ程度高い値とすることにより、オン状態にする。このとき、選択ゲート５２およびメモリゲート５５の境界付近に最も強い電界が生じるため、多くのホットエレクトロンが発生してメモリゲート５５側のゲート絶縁膜９５に注入される。インパクトイオン化によるキャリアの発生の様子を符号８０で示した。また、電子を黒丸、正孔を白丸でそれぞれ示した。この現象は、ソースサイドインジェクション（Source side injection：ＳＳＩ）として知られているものである。
【００１８】
この方式によるホットエレクトロン注入の特徴として、電界が選択ゲート５２とメモリゲート５５の境界付近に集中するため、メモリゲート５５の選択ゲート５２側端部に集中的に注入が行なわれることである。また、フローティングゲート型メモリでは、電荷保持層が導電膜により構成されているが、絶縁膜型メモリでは、絶縁膜中に蓄積されることになるため、極めて狭い領域に電子が保持されることになる。
【００１９】
次に、消去動作を図１１に示す。メモリゲート５５に負電位を与えると共に、メモリゲート５５側の拡散層３０に正電位を与え、拡散層３０の端部のメモリゲート５５と拡散層３０とがオーバーラップした領域で強反転が生じるようにすることで、バンド間トンネル現象を引き起こし、ホットホール８１を生成させる。このメモリセルにおいては、発生した正孔がチャネル方向へ加速され、メモリゲート５５のバイアスにより引かれてゲート絶縁膜９５中に注入されることで消去動作が行なわれる。また、発生した正孔が２次的な電子−正孔対８２を発生させる。これらのキャリアもゲート絶縁膜９５中に注入される。すなわち、電子の電荷により上昇していたメモリゲート５５のしきい値電圧を、注入された正孔の電荷によって引き下げる。
【００２０】
電荷保持時は、電荷はゲート絶縁膜９５中に注入されたキャリアの電荷として保持される。ゲート絶縁膜９５中のバリア膜（酸化シリコン膜）のポテンシャル障壁は高く、良好に保持される。
【００２１】
また、読み出し時は、選択ゲート５２側の拡散層２０に正電位を与え、選択ゲート５２に正電位を与えることにより、選択ゲート５２下のチャネルをオン状態にする。ここで、書き込み・消去状態により与えられるメモリゲート５５のしきい値電圧差を判別できる適当なメモリゲート電位（すなわち、書き込み状態のしきい値電圧と消去状態のしきい値電圧の中間電位）を与えることで、保持していた電荷情報を電流として読み出す。
【００２２】
非特許文献１（「２００５年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミーティング、テクニカルダイジェスト（2005 IEEE, International Electron Device Meeting, Technical Digest）」、ｐ．５４７−５５０）には、ホットキャリアを用いずに正孔を注入する技術が記されている。酸化シリコン膜をバリア層として用いる従来の積層ゲート絶縁膜構造では、窒化シリコン膜とシリコン基板との間に形成された酸化シリコン膜が厚いために、チャネルから正孔をトンネル注入させることができなかった。そこで、非特許文献１では、この酸化シリコン膜に代えて、極薄の酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の積層膜を形成し、電界をかけたときにシリコン基板側から正孔がトンネルし易い状態を作っている。
【００２３】
特許文献４（特開２００４−３０３９１８号公報）には、ゲート絶縁膜の構成をシリコン基板側から酸化シリコン膜、窒化シリコン膜、酸窒化シリコン（ＳｉＯＮ）膜の順番で積層する構造を採用し、ゲート電極に正の電圧をかけてゲート電極側から正孔を注入する技術が開示されている。
【００２４】
このメモリセルの断面図を図１２に示す。符号２０はソースである拡散層、３０はドレインである拡散層、９１は酸化シリコン膜、９２は窒化シリコン膜、９３は酸窒化シリコン膜、５０はゲート電極である。電荷蓄積膜は窒化シリコン膜９２である。書き込み時には、シリコン基板１から電子をホットエレクトロン注入し、消去時には、ゲート電極５０から正孔を注入する。この方式によれば、ゲート電極５０側の絶縁膜を、酸化シリコンよりもバンドギャップが小さく、正孔に対する障壁の低い酸窒化シリコン（ＳｉＯＮ）で構成することにより、消去時に小さな電界で正孔をＦＮ（Fowler-Nordheim）トンネルさせることが可能となる。
【００２５】
なお、一般的にはゲート電極５０と酸窒化シリコン膜９３との界面に１ｎｍ程度の薄い酸化シリコン膜を挟み、ゲート電極５０を構成する多結晶シリコン膜と酸窒化シリコン膜９３との界面状態を良好にすることが考えられる（図示せず）。この場合、１ｎｍ程度の薄い酸化シリコン膜は、ゲート電極５０から正孔が直接トンネルできるため、正孔注入時の透過率を決める主因とはならない。正孔の注入効率を決める主因となるのは、酸窒化シリコン膜９３の膜厚および正孔に対するバンドオフセットである。
【００２６】
特許文献５（特開２００８-２１１１６２号公報）には、ゲート構造を、メモリ絶縁膜に近い側から、ノンドープのポリシリコン層（完全なノンドープポリシリコン層を形成するのは難しいが、本明細書では、意図的に不純物を排除して堆積したポリシリコン層をノンドープポリシリコン層と呼び、必要に応じて濃度などの注釈をつけることとする）と高濃度のｐ型不純物を含有したｐ＋型ポリシリコン層の積層構造とすることで、ゲートからのホール注入時に、その注入効率を高める技術が開示されている。これは、ゲートに正の電圧を印加したときにノンドープシリコン層のバンドが曲がることを利用したものである。ノンドープシリコン層のバンドが曲がることで、メモリ絶縁膜とゲートの界面に量子順位を形成し、この量子準位のエネルギー分、ホールからみた絶縁膜のバリアの高さを低くし、高効率なホール注入を行うというものである。この方法によれば、ゲート電極と電荷蓄積層の間にあるバリア絶縁膜の薄膜化およびバリア障壁の低下をさせなくても、ゲートからの高効率ホール注入を可能とすることができる。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】米国特許第６２１５１４８号
【特許文献２】米国特許第５９６９３８３号
【特許文献３】米国特許第６４７７０８４号
【特許文献４】特開２００４−３０３９１８号公報
【特許文献５】特開２００８−２１１１６２号公報
【非特許文献】
【００２８】
【非特許文献１】「２００５年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミーティング、テクニカルダイジェスト（2005 IEEE, International Electron Device Meeting, Technical Digest）」、ｐ．５４７−５５０
【発明の概要】
【発明が解決しようとする課題】
【００２９】
前述したように、ホットキャリアを用いたキャリア注入は、シリコン基板１と電荷蓄積層である窒化シリコン膜との間にある絶縁膜が厚くても、注入を効率よく行えるという特徴がある。これは、ホットキャリアのエネルギーが、シリコンバンド上から測った絶縁膜のバリアポテンシャルの大きさに匹敵する程度のエネルギーを持つためである。しかし、高エネルギー状態のキャリアをシリコン基板１側から絶縁膜を介して注入することは、シリコン基板１のチャネルとゲート絶縁膜９５との界面に多数の欠陥を作り、読み出し時にそこにキャリアがトラップされることによって、しきい値電圧の劣化やばらつきといった読み出し時の不良が引き起こされる。
【００３０】
特に、チャネル直上のゲート絶縁膜９０である酸化シリコン膜のシリコンに対するバンドオフセットが、電子に対してよりも正孔に対して高いことから、ホットホール注入はホットエレクトロン注入よりも高エネルギーの正孔が必要となる。そのため、ホットホール注入を採用した場合、チャネルと絶縁膜との界面に与えるダメージは、ホットエレクトロン注入よりも深刻になる。
【００３１】
また、ソースサイドインジェクション（ＳＳＩ）やバンド間トンネルホットホール注入（ＢＴＢＴＨＨ注入）といったホットキャリア注入方式は、キャリアの注入が局所的に行なわれることから、電荷蓄積層（窒化シリコン膜）中に注入されたキャリアが時間と共に拡散していき、しきい値電圧の変動や電荷保持特性の劣化を引き起こすことが知られている。
【００３２】
これらの問題は、ホットキャリアを用いてシリコン基板から正孔を注入することによって、チャネル界面が劣化するために引き起こされる。また、高電界位置から局所的に注入されるために引き起こされると見ることができる。そのため、シリコン基板から正孔の注入を行う場合は、十分な電荷保持特性を保証する膜厚を確保しながら、低エネルギーで非局所的に正孔を注入できるようにすることが課題となる。
【００３３】
さらにＢＴＢＴＨＨ注入を行うときに発生するキャリア数は非常に多く、大部分がシリコン基板へ流れてしまうため、ホール注入時に大電流を供給する必要がある。このためメモリセル部以外の周辺回路領域のチャージポンプの面積が大きくなってしまい、モジュールサイズの削減を困難にしている。
【００３４】
前記非特許文献１は、上記課題を解決する方法として知られているが、シリコン基板側は、読み出し時にチャネルとして用いる必要があるため、チャネル特性を維持し、ディスターブによるしきい値電圧の変化を抑えるためには、酸化シリコン膜を厚く形成する必要がある。また、正孔の注入時には、このバリア膜を通して電荷移動をさせるため、チャネル界面を正孔が通過することになる。これにより、界面特性の劣化はやはり避けることができないものとなる。さらに、極薄の酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜は、書き込み・消去動作中にキャリアが窒化シリコン膜にトラップされると考えられ、そのキャリアのデトラップによるしきい値電圧の変動が避けられない。
【００３５】
界面を劣化させることのない非局所的な正孔注入方式として、ゲート電極からの非局所的な正孔注入が考えられる。しかし、酸化シリコンとシリコンとのバレンスバンドオフセットは４．７ｅＶと高いため、ゲート電極下の絶縁膜が厚い酸化シリコン膜である場合、ゲート電極からの正孔注入は困難である。
【００３６】
これに対し、特許文献４では、ゲート絶縁膜の構成をシリコン基板側から酸化シリコン膜、窒化シリコン膜、酸窒化シリコン（ＳｉＯＮ）膜の順番で積層する構造を採用している。
【００３７】
しかし、上記文献の場合、ゲート電極からの正孔注入は、ゲート電極に正電圧を印加した状態でホットキャリアでない正孔を注入する方式であるため、ゲート電極側からの正孔注入時にシリコン基板からの電子注入による消去効率低下が問題となる。特に、ゲート電極と電荷蓄積層との間にある絶縁膜の膜厚が厚いか、もしくはその絶縁膜の正孔に対するバリア障壁が高い場合には、正孔の注入量よりもシリコン基板からの電子注入量が勝ってしまい、消去が困難となる。また、当然のことながら、ホットキャリアを用いない正孔注入は、ホットキャリアを使うそれに比べて注入速度が悪く、書き換え速度が遅くなる。
【００３８】
これらの問題点を解決し、ゲート電極からの正孔注入を高い効率で実現するためには、ゲート電極と電荷蓄積層との間にある絶縁膜を薄くするか、ゲート電極中の正孔にとっての障壁に当たるバレンスバンドオフセットを低くする必要がある。ところが、ゲート電極と電荷蓄積層との間にある絶縁膜のバンドオフセットの低下および薄膜化は、いずれも窒化シリコン膜中にトラップされている電子および正孔の保持特性を悪化させてしまう。
【００３９】
前記特許文献に見るとおり、非局所的な正孔注入方式で、かつチャネル界面の劣化を抑制し、また消去に伴う電流も低減するにはゲート電極からの正孔注入が有効であることが分かる。そして、メモリの保持特性を損なわずにゲートからのホール注入効率を高めるためには、ゲートをノンドープのポリシリコン層と、不純物のドープされたｐ＋型ポリシリコン層の積層構造とすればよいこともわかる。この積層ゲート構造は、素子形成時に、ゲートをノンドープポリシリコン層とｐ＋型のポリシリコン層の２層にし、活性化アニールをレーザーアニールでおこなうだけでよいという点で、ゲートに新規材料の導入などといったプロセス上の大きな変更を伴わずに形成できるというメリットがある。そして、その効果の程は、単層ｐ＋型ゲートと比べ速度が一桁以上の高効率ホール注入を実現できるという非常に大きなものである。
【００４０】
しかしゲート構造をノンドープのポリシリコン層と、不純物のドープされたｐ＋型のポリシリコンの積層構造とするには、デバイス形成時の熱工程に気をつけなくてはならない。
【００４１】
以下に、ＭＯＮＯＳ形成のプロセスの一例を順に追いながら、課題について具体的に説
明する。
【００４２】
図１３〜図１７は、図１〜図５で示したようないわゆる１トランジスタ型のＭＯＮＯＳメモリ（ＮＲＯＭ型と呼ばれる）において、ゲートをノンドープのポリシリコンと不純物のドープされたポリシリコンの積層構造とした場合のプロセスを示したものである。図１におけるＡ−Ａ断面を図示しながら説明する。
【００４３】
まず、図１３に示すように、ｐ型のシリコン基板１の主面に公知の浅溝素子分離（ＳＴＩ：Shallow Trench Isolation）プロセスを用いて素子分離領域（図示せず）を形成する。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、シリコン基板１表面にｐ型ウエル領域（図示せず）を形成する。次に、シリコン基板１上にゲート絶縁膜９５を形成する。このゲート絶縁膜９５は、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３および酸化シリコン膜９４の４層膜からなる。
【００４４】
この４層膜の作り方は、例えばシリコン基板１の表面を熱酸化して膜厚４ｎｍの酸化シリコン膜９１を形成した後、ＣＶＤ（chemical vapor deposition）法を用いて酸化シリコン膜９１の上部に膜厚６ｎｍの窒化シリコン膜９２および膜厚５ｎｍの酸窒化シリコン膜９３を順次堆積する。ＣＶＤ法による窒化シリコン膜９２の堆積には、ＳｉＨ２Ｃｌ２＋ＮＨ３を原料ガスとして用いる。続いて、この原料ガスに酸化剤（Ｎ２Ｏ）を添加し、ＮＨ３の流量を制限することにより、酸窒化シリコン膜９３を形成する。酸窒化シリコン膜９３は、窒化シリコン膜９２よりもバンドギャップが大きいという特徴がある。ここでは、酸窒化シリコン膜９３中の酸素と窒素の組成比を１：１とする。その後、酸窒化シリコン膜９３上に膜厚１ｎｍ程度の薄い酸化シリコン膜９４を形成する。このような極めて薄い酸化シリコン膜９４は、酸窒化シリコン膜９３の表面をＩＳＳＧ（In-Situ Steam Generation）酸化することによって形成することができる。酸窒化シリコン膜９３の膜厚は、酸化シリコン膜９４による膜厚の減少を考慮して決定する。例えば以上のような工程により、ゲート絶縁膜を構成する４層の絶縁膜が得られる。
【００４５】
その後、ノンドープのアモルファスシリコン層を６ｎｍ程度堆積する。その後、Ｎ２雰囲気中で９００℃、３０分の熱処理を行いアモルファスシリコン層を結晶化させることでポリシリコン層５４を形成する。次に、成膜時にボロンのドープされたアモルファスシリコン層４８を１００ｎｍ堆積する。ボロンの濃度は７×１０２０／ｃｍ３とする。ここで、ゲート絶縁膜９５の上部に堆積したアモルファスシリコン層をＮ２アニールによってポリシリコン層５４へと結晶化するのは、ポリシリコンの方がアモルファスシリコンに比べて、その上に堆積されたボロンドープのアモルファスシリコン層４８からの不純物拡散を抑制できるからである。
【００４６】
次に、図１４に示すように、アモルファスシリコン層４８およびポリシリコン層５４からなるゲート電極をレジストをマスクとしたエッチングにより形成し、ゲート絶縁膜９５をウェットエッチングする。その後、シリコン基板１の表面にヒ素をイオン注入し、ｎ−型拡散層となる拡散層２０、３０を形成する。ｎ−型の拡散層２０、３０は、メモリセルをＬＤＤ（Lightly doped drain）構造にするために形成する。なおゲート加工前に、アモルファスシリコン層４８の上部に、低温で堆積可能なＣＶＤ法による酸化膜を５０〜１００ｎｍ程度堆積し、その後ゲート加工を行うことで、注入されるヒ素イオンは酸化膜中で止まり、ゲートのシリコンの中へ注入されるのを防ぐことができる。ＣＶＤ膜をアモルファスシリコン層４８の上部に堆積した場合は、図１７でのシリサイド工程前に、ゲート上部の酸化膜を除去すればよい。
【００４７】
ここでのヒ素の注入エネルギーは５ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。図１４の工程の問題点について以下に述べる。
【００４８】
ゲート絶縁膜９５は電荷蓄積膜およびバリア膜を含み、蓄積電荷によって情報を記憶するメモリにとっては最も重要な部位の一つである。そのためゲート絶縁膜９５のエッチングにはダメージの少ないウェットエッチを用いるのが望ましい。
【００４９】
これは、ドライエッチによるゲート絶縁膜９５のエッチングが、ゲート絶縁膜９５の端部にエッチングによるダメージを与える可能性があり、バリア膜である酸化シリコン膜９１、酸窒化シリコン膜９３、酸化シリコン膜９４に欠陥を生成させてしまう可能性があるためであり、この欠陥が電荷保持時のリークの一因となる可能性があるからである。
【００５０】
ウェットエッチによって処理する場合、まずゲート電極に最も近い薄膜酸化シリコン膜９４をフッ酸洗浄で除去する。その後、酸窒化シリコン膜９３を熱リン酸もしくはフッ酸を用いて除去する。酸窒化シリコン膜は、酸素含有量の多い場合はフッ酸で、酸素含有量が少ない場合は熱リン酸で除去することができる。またフッ酸によるエッチングの後熱リン酸によるエッチングを行うといった２重のエッチング処理でも除去できる。その後電荷蓄積膜である窒化シリコン膜９２を熱リン酸で除去する。この酸窒化シリコン膜９３および窒化シリコン膜９２を熱リン酸によってエッチングする際に、熱リン酸はポリシリコンおよびアモルファスシリコンも溶かす性質があるため、ゲート電極のシリコンも削ってしまうという問題がある。ウェットエッチによるゲート電極の削れは、多数メモリを形成したときのサンプル間の仕上がりのばらつきにつながり、結果メモリ特性のばらつきにつながる。
【００５１】
上記問題を解決するため、酸化シリコン膜９４をフッ酸によって除去した後、酸窒化シリコン膜９３除去時および、窒化シリコン膜９２を熱リン酸を用いて除去する場合には、熱リン酸処理の前に熱酸化を行い、図１５のようにゲート電極側壁を３〜５ｎｍ程度酸化し、酸化シリコン膜８９を形成する必要がある。なお、酸化シリコン膜９４は薄膜のため、図示しない。窒化シリコン膜および酸窒化シリコン膜は、シリコンに比べて酸化レートや酸化速度が遅く、ドライ酸化では１〜２ｎｍ程度の酸化しか出来ず、ＩＳＳＧ酸化などでも窒化シリコン膜の酸化レートはシリコンの６０〜７０パーセント程度である。そのため、一度熱酸化した後にフッ酸でライトエッチすることで、図１５のように、ゲート電極側壁に酸化シリコン膜８９を残しながら、酸窒化シリコン膜９３および窒化シリコン膜９２上の酸化膜が除去された状態を形成することができる。この後に熱リン酸による酸窒化シリコン膜および窒化シリコン膜の除去を行えば、酸化シリコン膜と窒化シリコン膜の選択比は高く、熱リン酸によってほぼ削れないので、ゲート電極の削れを抑制しながら酸窒化シリコン膜９３および窒化シリコン膜９２をエッチングすることができる。
【００５２】
ここで、熱酸化工程においては高温を必要とするため、ノンドープのポリシリコン層５４へアモルファスシリコン層４８の不純物（ドーパント）が拡散してきてしまい、積層構造のゲートが作れなくなってしまうという問題がある。
【００５３】
窒化シリコン膜９２を除去した後、酸化シリコン膜９１のエッチング前にｎ−型の拡散層２０および３０を形成するためにシリコン基板１にヒ素を注入することで、酸化シリコン膜９１をイオン注入のスルー膜として用いることができる。またヒ素イオン注入後、酸化シリコン膜９１をフッ酸で除去し、再度、酸化シリコン膜厚にして１ｎｍ程度の再酸化を行うことで、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３のポリシリコンゲート下で露出している部分を薄く酸化し、ヒ素イオン注入時に受けたダメージを回復させ、メモリの信頼性を向上させることができる。しかしこの工程も、導入した場合、高温を必要とするため、ノンドープのポリシリコン層５４へアモルファスシリコン層４８の不純物（ドーパント）が拡散してきてしまい、積層構造のゲートが作れなくなってしまうという問題がある。
【００５４】
次に、図１６に示すように、シリコン基板１上にＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜を堆積した後、酸化シリコン膜を異方性エッチングすることにより、ゲートの側壁にサイドウォール９６を形成する。続いて、シリコン基板１の表面にヒ素およびリンをイオン注入した後、活性化を行いヒ素およびリンを活性化することで、メモリセルのソース、ドレインとなる拡散層２１、３１を形成する。ここで、活性化アニールの際、従来技術のＲＴＡ（Rapid Thermal Anneal）を用いると、９５０℃〜１０００℃で１０秒以上の熱負荷をかけることとなる。ゲート電極としてノンドープのポリシリコン層と不純物のドープされたポリシリコンの積層構造を用いる場合、この工程においても熱拡散により、不純物のドープされたポリシリコンからドーパントが、ノンドープのポリシリコン層へ拡散してしまう。従って、ごく短時間の急熱急冷のプロセスが必要であり、レーザーアニール等を用いた１ｍｓｅｃ以下での活性化が要求される。不純物をシリコン基板に打ち込んだ後、レーザーアニールによる拡散層形成を行う場合、拡散層はレーザーアニールにより打ち込み直後のプロファイルから数ｎｍ程度しか広がらない。そのため打ち込みエネルギーを弱くしてシリコン基板表面に近いところに不純物濃度のピークを作るようなイオン注入を行った場合、浅い拡散層となり、後のシリサイド工程で拡散層を突き破るか、もしくは拡散層とｐ型のシリコン基板の接合部に近いところまでシリサイド化されてしまう。これはメモリ動作時およびトランジスタ動作時のチャネルリーク電流やシリコン基板へのリーク電流などの原因となり、特性不良となる。
【００５５】
一方で、注入エネルギーを高くして不純物を打ち込んだ後、レーザーアニールによる活性化を行うと、シリコン基板表面の拡散層の不純物濃度が低くなり、やはりシリコン基板へのリーク電流やチャネルリーク電流の原因となる。
【００５６】
したがって、レーザーアニールを用いて活性化を行う場合、良好なメモリトランジスタ特性を得るためには、拡散層への不純物打ち込みを多段打ちにして、深くて不純物濃度も高い注入プロファイルを形成する必要がある。
【００５７】
しかしながら注入エネルギーを高くしたシリコン基板への不純物注入や、多数回の不純物注入は、注入時にゲート電極を突き抜けてその下のゲート絶縁膜９５へも注入される不純物の量を多くし、ゲート絶縁膜９５へダメージをあたえてしまう。これは電荷蓄積膜をはさむバリア膜に欠陥を生じさせる原因となり、結果としてメモリの保持特性を損なう可能性がある。
【００５８】
また高濃度で多数回の不純物打ち込みは、ｐ型ゲート中に局所的にｎ型領域を作ってしまう可能性があり、動作上問題を起こす可能性がある。そのため不純物注入プロファイルの体積密度の最大値が、ｐ型ゲートのボロンの体積密度よりも低くなるような低濃度注入をすることが望ましい。
【００５９】
また、レーザーアニールによる活性化では、不純物拡散が少ないため、シリコン基板やチャネルと拡散層の間のｐｎ接合部の不純物プロファイルが急峻になってしまい、ＭＯＮＯＳ動作時のＧＩＤＬ（Gate Induced Drain Leakage）によるリーク電流を増大させる。また拡散層の急峻な接合プロファイルは、先に述べたアレイ動作時における書き込み・消去時の、非選択セルへの誤書き込み・誤消去（ディスターブ）の原因となる。
【００６０】
上記の理由から、拡散層の形成は注入エネルギーや注入回数を最小限にし、従来のＲＴＡによる熱活性化を用いて高濃度でブロードなプロファイルを持つ拡散層を形成することが望ましい。しかしながら、ノンドープシリコンと不純物のドープされたシリコンの積層構造では、ＲＴＡによる熱工程で不純物がノンドープシリコン層へ拡散してしまい、積層ゲート構造を維持することが難しい。
【００６１】
なお特許文献５には、ダミーのメモリゲートを作成しておいて、ダミーメモリゲートをマスクとして拡散層の不純物を打ち込み、活性化アニールをＲＴＡで行い、その後ダミーのメモリゲートをエッチングし、真のメモリゲート（積層ゲート）を形成するというプロセス（ダミーゲートプロセス）が記載されている。ダミーゲートプロセスを用いる場合には、工程数は増加するが、ＲＴＡによる拡散層活性化の熱不可は積層ゲートを堆積する前に掛かるため、上記の不純物注入の問題や、積層ゲート中の不純物の拡散の問題を回避することができる。
【００６２】
ゲートへの拡散層形成時のｎ型不純物注入は、先に述べたとおりゲート加工前に、ボロンドープされたアモルファスシリコン層４８の上部に、低温で堆積可能なＣＶＤ法による酸化膜を堆積しておけば、ゲート高さは高くなるが、注入されるヒ素イオンを酸化膜中で止め、ゲートのシリコン中へ注入されるのを抑制することができる。
【００６３】
次に、図１７に示すように、公知のサリサイドプロセスにより、アモルファスシリコン層４８、拡散層２１、３１のそれぞれの表面にシリサイド層５３を形成する。シリサイド層５３は、例えばＣｏシリサイドからなる。
【００６４】
なおサリサイドプロセスの前に、高温Ｈ２雰囲気中（７００℃程度）でのアニール処理を追加することで、ＭＯＮＯＳメモリの保持特性を改善させる効果が知られているが、やはり積層ゲート中のノンドープのポリシリコン層５４への不純物拡散を考慮すると、適用できない。
【００６５】
次に、シリコン基板１上に厚い層間絶縁膜を堆積した後、公知の配線プロセスにより、層間絶縁膜上に配線を形成する。以上の工程により、ＮＲＯＭ構造のＭＯＮＯＳ型メモリが完成する（図示せず）。
【００６６】
前述のとおり、ノンドープのポリシリコン層および不純物のドープされたポリシリコン層の積層構造で構成されたゲート電極を有するＭＯＮＯＳメモリの問題点として、メモリゲートを形成後に熱酸化や、ＲＴＡによる活性化アニール、高温Ｈ２アニールといった高温熱処理を伴うプロセスを使用できず、その結果メモリの信頼性を向上させることが難しいという課題がある。
【００６７】
高温過程を経てノンドープポリシリコン層へドーパントが拡散し、例えばｐ型の単層ゲートとなってしまっては、特許文献５にあるような高速消去かつ消去飽和Ｖｔｈも低くなるようなゲートからのトンネルホール注入は実現できない。
【００６８】
また、ノンドープのポリシリコンと不純物のドープされたポリシリコンのゲートを堆積した後に、高温の熱酸化やアニールなどのプロセスを除外し、レーザーアニールによる拡散層とゲートの活性化を行った場合でも、ノンドープポリシリコンへの不純物の拡散を完全には抑制することは出来ない。
【００６９】
図１８に、ノンドープのポリシリコンと、成膜時にボロンをドープされたポリシリコンを堆積した後に１２００℃、８００μｓｅｃのレーザーアニールを行った段階でのサンプルのＳＩＭＳ分析結果を示す。図１８中の破線は、ノンドープシリコン層と、成膜時に不純物をドープしたシリコン層の接合面の位置である。ノンドープポリシリコン層中のボロン濃度プロファイルは、ボロンドープポリシリコンとノンドープポリシリコン層の界面で急激に減少し、１×１０１８／ｃｍ３〜１×１０１９／ｃｍ３の間の低濃度領域を作成できている。しかしながらノンドープシリコン中のボロン濃度には下限があり、３×１０１８／ｃｍ３以下の濃度にまで拡散を抑えることは出来ていない。これはボロンドープされたポリシリコンの成膜時における拡散や、レーザーアニール時における拡散などによるものである。もちろん３×１０１８／ｃｍ３程度の低濃度領域を形成できていれば、ｐ＋型単層ゲートよりも高効率ホール注入は可能となるが、さらなる高効率ホール注入を目指すには、工夫が必要である。
【００７０】
本発明の目的は、メモリゲートの形成後に高温熱処理プロセスおよび通常プロセスにおける熱処理を経たメモリセルにおいて、ゲートからの高効率なトンネルホール注入を可能とし、メモリの性能および信頼性の向上させる技術を提供することである。
【００７１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００７２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００７３】
本願の一発明による半導体装置は、
第１導電型の半導体基板の主面に形成されたメモリセルを含む半導体装置であって、
前記メモリセルは、
ゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記ゲート電極の近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域およびドレイン領域とを有し、
前記ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記ゲート電極は、不純物濃度が５×１０１９／ｃｍ３以下であるポリシリコン層および前記ポリシリコン層上に形成されたメタル材料電極層を含むものである。
【発明の効果】
【００７４】
本願において開示される発明のうち、代表的なものによって得られる効果を説明すれば、以下のとおりである。
【００７５】
ゲートからキャリアを注入する不揮発性半導体メモリにおいて、キャリア注入の高効率化と、メモリの信頼性の向上を両立させることができる。
【図面の簡単な説明】
【００７６】
【図１】ホットキャリア注入方式を採用した従来のＭＯＮＯＳ型メモリの平面図である。
【図２】ホットキャリア注入方式を採用した従来のＭＯＮＯＳ型メモリの書き込み動作を示す断面図である。
【図３】ホットキャリア注入方式を採用した従来のＭＯＮＯＳ型メモリの消去動作を示す断面図である。
【図４】ホットキャリア注入方式を採用した従来のＭＯＮＯＳ型メモリの読み出し動作を示す断面図である。
【図５】１個のメモリセルを２ビットとして用いる従来のＭＯＮＯＳ型メモリの読み出し動作を示す断面図である。
【図６】従来のスプリットゲート型ＭＯＮＯＳメモリの平面図である。
【図７】従来のスプリットゲート型ＭＯＮＯＳメモリの断面図である。
【図８】従来のスプリットゲート型ＭＯＮＯＳメモリの等価回路図である。
【図９】従来のスプリットゲート型ＭＯＮＯＳメモリを用いたメモリアレイの回路図である。
【図１０】従来のスプリットゲート型ＭＯＮＯＳメモリの書き込み動作を示す図である。
【図１１】従来のスプリットゲート型ＭＯＮＯＳメモリの消去動作を示す図である。
【図１２】従来のメモリセルの断面図である。
【図１３】従来のＭＯＮＯＳの製造工程を示す断面図である。
【図１４】図１３に続くＭＯＮＯＳメモリの製造工程を示す断面図である。
【図１５】図１４に続くＭＯＮＯＳメモリの製造工程を示す断面図である。
【図１６】図１５に続くＭＯＮＯＳメモリの製造工程を示す断面図である。
【図１７】図１６に続くＭＯＮＯＳメモリの製造工程を示す断面図である。
【図１８】ノンドープポリシリコン／ｐ＋型ポリシリコン積層ゲートのＳＩＭＳ分析によるボロン濃度プロファイルである。
【図１９】本発明の実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】本発明の実施の形態１の消去動作原理の説明のためのバンド図である。
【図２５】ノンドープポリシリコンとｐ＋型ポリシリコンの積層ゲート電極構造を有する従来のＭＯＮＯＳの消去動作原理の説明のためのバンド図である。
【図２６】本発明の効果を示した消去特性の実験結果のグラフである。
【図２７】本発明の実施の形態２におけるスプリットゲートを有するＭＯＮＯＳ型メモリの平面図である。
【図２８】本発明の実施の形態２の半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の実造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】本発明の実施の形態２のアレイ動作時における、書き込み時の非選択セルが受けるディスターブの様子を示す断面図である。
【図３５】図３３に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】本発明の実施の形態２における不純物の拡散の様子の説明のための断面図である。
【図３８】本発明の実施の形態３の半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】本発明の実施の形態４の半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す断面図である。
【図４９】本発明の実施の形態５の半導体装置の製造工程を示す断面図である。
【図５０】図４９に続く半導体装置の製造工程を示す断面図である。
【図５１】図５０に続く半導体装置の製造工程を示す断面図である。
【図５２】図５１に続く半導体装置の製造工程を示す断面図である。
【図５３】図５２に続く半導体装置の製造工程を示す断面図である。
【図５４】本発明の実施の形態６の半導体装置の製造工程を示す断面図である。
【図５５】図５４に続く半導体装置の製造工程を示す断面図である。
【図５６】図５５に続く半導体装置の製造工程を示す断面図である。
【図５７】図５６に続く半導体装置の製造工程を示す断面図である。
【図５８】図５７に続く半導体装置の製造工程を示す断面図である。
【図５９】図５８に続く半導体装置の製造工程を示す断面図である。
【図６０】本発明の実施の形態７の半導体装置の製造工程を示す断面図である。
【図６１】図６０に続く半導体装置の製造工程を示す断面図である。
【図６２】図６１に続く半導体装置の製造工程を示す断面図である。
【図６３】図６２に続く半導体装置の製造工程を示す断面図である。
【図６４】図６３に続く半導体装置の製造工程を示す断面図である。
【図６５】図６４に続く半導体装置の製造工程を示す断面図である。
【図６６】本発明の実施の形態９の半導体装置の製造工程における不純物の拡散の様子を示す断面図である。
【図６７】本発明の実施の形態９の半導体装置の製造工程における不純物の拡散の様子を示す断面図である。
【発明を実施するための形態】
【００７７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００７８】
また、図面は模式的なものであり、厚みと平面寸法との関係や、各層の厚みの比率などは、以下の説明を参酌して判断すべきものである。
【００７９】
また、以下の実施の形態は、本発明の技術的思想を具現化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置、動作電圧等を実施の形態のように特定するものではない。
【００８０】
（実施の形態１）
以下に、本実施の形態のＮＲＯＭ型ＭＯＮＯＳセルの形成プロセスについて、図１９〜図２３を用いて説明する。
【００８１】
まず、ｐ型のシリコン基板１の主面に公知の浅溝素子分離プロセスを用いて素子分離領域（図示せず）を形成する。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、シリコン基板１表面にｐ型ウエル領域（図示せず）を形成する。次に図１９に示すように、シリコン基板１上にゲート絶縁膜９５を形成する。このゲート絶縁膜９５は、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３および酸化シリコン膜９４の４層膜からなる。
【００８２】
次に、ノンドープのアモルファスシリコン層を堆積する。ノンドープシリコン層の膜厚の効果に関しては後に述べるが、本実施の形態では１０ｎｍ堆積する。その後、Ｎ２雰囲気中で９００℃、３０分の熱処理を行いアモルファスシリコン層を結晶化し、ポリシリコン層５４を形成し、ＴｉＮからなるメタル材料電極層５９を１００ｎｍ堆積する。
【００８３】
次に、図２０に示すように、ポリシリコン層５４、メタル材料電極層５９をレジストをマスクとしてエッチングした後、ゲート絶縁膜９５をエッチングし、シリコン基板１の表面にヒ素をイオン注入し、ｎ−型の拡散層２０、３０を形成する。このときメタル材料電極層５９へもヒ素は注入されるが、ＴｉＮ構造は非常に高密度な構造であり、不純物のＴｉＮ中の飛程距離（Ｒｐ）は小さいため、低エネルギー注入では、ＴｉＮゲートの上部表面に近い部分にしかヒ素は注入されない。またＴｉＮ構造は非常に高密度な構造のため、熱処理などに伴うＴｉＮ中の不純物の拡散も非常に小さい。よって以後の高温熱処理を経ても、ＴｉＮ中に注入された不純物のノンドープシリコン膜への拡散はほぼない。ここでのヒ素の注入エネルギーは５〜１０ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。
【００８４】
またゲート絶縁膜９５のエッチングには、ＨＦおよび熱リン酸を用いて処理する。まずゲート絶縁膜の最上層の酸化シリコン膜をＨＦでエッチングした後、酸窒化シリコン膜９３をＨＦおよび熱リン酸でエッチングし、窒化シリコン膜９２を熱リン酸でエッチングし、酸化シリコン膜９１をＨＦでエッチングする。このとき、熱リン酸を用いる際にはポリシリコン層５４もエッチングしてしまうという問題があるので、熱リン酸の処理の前に、ポリシリコン層５４の側壁を３〜５ｎｍ程度酸化する必要がある。本構造では、ノンドープシリコン層に直接ｐ型およびｎ型不純物が接していないため、この熱酸化工程を経ても、ノンドープシリコン層へ不純物が拡散してくることはない。またこの際ＴｉＮ表面も薄く酸化されるが、後のゲート上へのコンタクト加工の際に、酸化された部分をエッチングして除去すればよい。
【００８５】
なお、ｎ−型の拡散層２０および３０を形成するためのヒ素の注入を、酸化シリコン膜９１のエッチング前に行えば、酸化シリコン膜９１をイオン注入のスルー膜として用いることができる。またヒ素イオン注入後、酸化シリコン膜９１をフッ酸で除去し、再度、酸化シリコン膜厚にして１ｎｍ程度の再酸化を行うことで、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３のポリシリコンゲート下で露出している部分を薄く酸化し、ヒ素イオン注入時に受けたダメージを回復させ、メモリの信頼性を向上させることができる。
【００８６】
次に、図２１に示すように、シリコン基板１上にＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜を堆積した後、酸化シリコン膜を異方性エッチングすることにより、ゲートの側壁にサイドウォール９６を形成する。続いて、シリコン基板１の表面にヒ素およびリンをイオン注入した後、活性化アニールを行いヒ素およびリンを活性化することで、メモリセルのソース、ドレインとなる拡散層２１、３１を形成する。ここで、活性化アニールは、１０００℃で１０秒程度とする。先に述べたとおり、注入されるヒ素およびリンは、ＴｉＮが高密度構造であるため、飛呈距離（Ｒｐ）およびその後の拡散は小さい。よってノンドープシリコン層とＴｉＮ層の積層ゲートの場合、本活性化アニールによるノンドープ層への不純物の拡散は殆どない。このため、レーザーアニールのような急熱急冷プロセスを使用せず拡散層を活性化することができる。
【００８７】
次に、図２２に示すように、公知のサリサイドプロセスにより、拡散層２１、３１のそれぞれの表面にシリサイド層５３を形成する。シリサイド層５３は、例えばＣｏシリサイドからなる。なお、サリサイドプロセスの前に、高温Ｈ２雰囲気中（７００℃程度）でのアニール処理を追加することで、ＭＯＮＯＳメモリの保持特性を改善させることができる。
【００８８】
次に、図２３に示すように、シリコン基板１上に厚い層間絶縁膜５１を堆積した後、公知の配線プロセスにより、層間絶縁膜５１上に配線６０を形成する。以上の工程により、ゲートがノンドープシリコンとメタルの積層構造のＮＲＯＭ型ＭＯＮＯＳが完成する。
【００８９】
本メモリの動作方式の一例として、書込み時に例えばゲートに１０Ｖ、ソースに８Ｖ、ドレインに０Ｖ、シリコン基板１に０Ｖを印加し、チャネルホットエレクトロンを用いて書込み、消去時にはゲートに正電圧（例えば１２Ｖ）を印加し、ゲートからのホール注入によって消去を行うことが考えられる。また、書込み時にゲートに負電圧（例えば−１２Ｖ）を印加し、消去時にゲートに正電圧（例えば１２Ｖ）を印加し、ゲートから電子とホールを注入して書き込み・消去を行うことが考えられる。本ゲート構造は、ゲートから電子を注入する場合にも、高効率注入を可能にする。
【００９０】
ここで、本実施の形態のノンドープポリシリコンとＴｉＮ（メタル）の積層ゲート電極が高効率ホール注入を可能とする理由を説明する。まず、特許文献５で記されているような、ノンドープポリシリコン（不純物濃度〜３×１０１８／ｃｍ３以上）とｐ＋型ポリシリコンの積層ゲート電極構造を有するＭＯＮＯＳにて、ゲートに正の電圧を印加したときのバンド図（図２５）と、本実施の形態のノンドープシリコンとＴｉＮ（メタル）の積層電極を有するＭＯＮＯＳにて、ゲートに正電圧を印加したときのバンド図（図２４）を記す。バンド図２４および図２５中の、符号９２ａは窒化シリコン膜、９３ａは酸窒化シリコン膜、５４ａはノンドープのポリシリコン層、５９ａはＴｉＮからなるメタル材料電極層、５０ａはｐ＋型ポリシリコン電極にあたる。図２４も図２５も、ノンドープのポリシリコン層５４ａは電荷密度が少ないため、バンドに曲がりが生じる。そして図２４も図２５も酸窒化シリコン膜９３ａとポリシリコン層５４ａとの間に、量子準位５４ｂを形成する。この量子準位５４ｂによって、ゲート中のホール（図中の白抜きの丸で表示）から見た酸窒化シリコン膜９３ａのバリア高さが量子準位エネルギー分減少し、バンド曲がりがほぼ無いｐ＋型ポリシリコンやｎ＋型ポリシリコンゲートを用いたＭＯＮＯＳと比べ、ホールのトンネル確率が上がり高効率ホール注入が可能となる。図２５の構造の場合、ホールの供給源としてｐ＋型のポリシリコン電極５０ａがある。
【００９１】
図２４の場合、ゲートにｐ型半導体のようなホールの供給源はないが、ゲートに正電圧をかけたときに、ノンドープのポリシリコン層５４ａにかかる電界によって加速された熱励起キャリアがアバランシェ降伏を起こし、電子ホールペアを生成させることができる。このうち一部のホールは、エネルギーを失い量子準位５４ｂの束縛状態から酸窒化シリコン膜９３ａをトンネル現象で通過する（図２４中のＡ）。
【００９２】
もう一部は、形成されている量子準位５４ｂよりもエネルギー的に高い位置から酸窒化シリコン膜９３ａをトンネル現象で通過することができる（図２４中のＢ）。この高いエネルギー位置からのトンネルホール注入が、従来よりも高効率なホール注入を実現している。
【００９３】
不純物濃度が低いほど、アバランシェ崩壊は低電界でも起きやすくなる。これは電圧印加時のポリシリコンのバンドの曲がりが、不純物濃度が低いほど大きく、距離も長くなるため、よりキャリアが加速しやすくなり、電子ホールペアを作りやすくなるからである。一般に１０１８／ｃｍ３程度以下の濃度であれば、０.１ＭＶ／ｃｍ以下の低電界でも、アバランシェ崩壊が発生することが知られている（例えば、S.M.Sze著 SEMICONDUCTOR D
EVICES Physics and Technology 2nd Editionや 小柳光正、岸野正剛著 ＶＬＳＩデバイスの物理）。濃度が１０１８／ｃｍ３程度以上の領域になると、バンド曲がりが起きている範囲は距離にすると短くなっていき、またバンドの曲がる量も小さくなってくるので、キャリアの加速が不十分でアバランシェ崩壊は起こりにくくなってくる。
【００９４】
なお、ｐｎ接合の場合には、濃度が１０１８／ｃｍ３程度以上の領域では、バンド間トンネルによる崩壊が現れるが、この崩壊にはより大きな電界が必要であり、ＭＯＳ構造では、ある程度ホールがゲート／絶縁膜界面に蓄積してバンド曲がりが小さくなると、バンド間トンネル現象はほぼ起こらない。
【００９５】
本実施の形態のノンドープシリコン／メタルゲート構造の効果を示す実験結果を図２６に示す。図２６は、シリコン基板側から酸化膜、窒化膜、酸窒化膜とゲート絶縁膜を形成し、ゲート構造をノンドープポリシリコンとｐ＋型ポリシリコンの積層（Ａ）もしくは、ノンドープポリシリコンとＴｉＮの積層（Ｂ）としたＭＯＮＯＳにおいて、ゲートに１２Ｖ、シリコン基板に０Ｖを印加したときの、時間（横軸）に対するフラットバンド電圧およびしきい値電圧（縦軸）のシフトである。ノンドープポリシリコンの堆積膜厚は両サンプルで同じである。また素子形成中の最大熱工程温度も４００℃以下であり、ノンドープポリシリコンとｐ＋型ポリシリコンの積層ゲート（Ａ）におけるノンドープポリシリコン中のボロン濃度の下限値は、図１８とほぼ変わらず３×１０１８／ｃｍ３〜５×１０１８／ｃｍ３程度である。ｐ＋型ポリシリコン中のボロン濃度は１０２０／ｃｍ３以上である。
【００９６】
この結果から、ノンドープポリシリコン／ＴｉＮ（メタル）構造のゲート（Ｂ）は、（Ａ）に比べてホールの注入量も、注入速度も圧倒的に上回っていることが分かる。これは上に述べたとおり、量子準位によってアシストされて高効率に注入されるホールのほかに、アバランシェ崩壊によって生成したホールが量子準位よりも高いエネルギー位置から注入されることによる。
【００９７】
以上の結果より、ノンドープポリシリコン層の不純物濃度は１０１８／ｃｍ３より小さいときに、従来の積層ゲート構造を用いた場合より高効率なゲートからのホール注入を実現できる。
【００９８】
また上記メカニズムは、ゲートから電子を注入する際にも同様のことが言えるため、ゲートからの電子注入にも有用である。
【００９９】
なお、ノンドープシリコン／ＴｉＮ（メタル）積層ゲート構造で、ゲートにてアバランシェ崩壊によって生成するホールが、書き換え中に絶縁膜に与えるダメージの影響は少ない。これは、アバランシェ崩壊で生成したホールのエネルギーはせいぜい１ｅＶ以下であり、バレンスバンド側のＳｉ／ＳｉＯＮ膜のバンドオフセットとくらべ半分以下の値である。よってホールは、あくまでトンネル現象によりＳｉＯＮ膜を通過するためダメージは少ない。
【０１００】
ノンドープシリコン／メタル積層ゲート構造ＭＯＮＯＳは、ゲートからのホール注入消去に要する時間が短いため、絶縁膜に電圧ストレスが掛かっている時間が短く、絶縁膜の劣化が良く抑えられている。さらに、電荷保持時にゲートのノンドープシリコン層のバンドが曲がることで、絶縁膜に掛かる電界が弱まる。これらの効果により、ノンドープシリコン／メタル積層ゲート構造ＭＯＮＯＳのデータ保持特性は優れている。
【０１０１】
ノンドープシリコン層の厚さについて、実験により本発明者らはノンドープ層＝８０〜１００ｎｍ程度までの動作を確認しており、高効率ホール注入の効果も確認している。ただしノンドープシリコン層を厚くし過ぎると、読み出し時にゲート電圧を掛けた際にもゲート空乏化の効果が効きすぎて読み出し不良を引き起こす。一方で５ｎｍより薄くなると、ノンドープ層のバンド曲がりの距離や大きさが小さくなり、高効率ホール注入の効果が減少していく。実使用上の読み出し特性などを考慮するとノンドープ層は５ｎｍ以上１００ｎｍ以下程度で用いるのがよい。
【０１０２】
（実施の形態２）
本実施の形態ではスプリットゲート型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。
【０１０３】
図２８〜図３７のそれぞれの図は、図２７のＣ−Ｃ線に沿った断面図である。図２７の符号５２は選択ゲート、５５はメモリゲート、９９はアクティブ領域に相当する。なお、ここでは、いわゆる０．１３μｍ世代相当のプロセス技術を用いて説明する。
【０１０４】
まず、図２８に示すように、ｐ型のシリコン基板１の主面に公知の浅溝素子分離プロセスを用いて素子分離領域を形成する（図示せず）。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、シリコン基板１の表面にｐ型ウエル領域（図示せず）を形成する。次に、シリコン基板１の表面を熱酸化して膜厚２．５ｎｍの酸化シリコン膜からなるゲート絶縁膜９０を形成した後、ゲート絶縁膜９０上にＣＶＤ法を用いて膜厚２００ｎｍ程度のポリシリコン層を堆積し、続いてこのポリシリコン層をドライエッチングすることにより、選択ゲート５２を形成する。
【０１０５】
次に、図２９に示すように、シリコン基板１上にゲート絶縁膜９５を形成する。このゲート絶縁膜９５は、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３および酸化シリコン膜９４の４層膜からなる。
【０１０６】
次に、ノンドープのポリシリコンからなるノンドープのポリシリコン層５４を堆積する。このポリシリコン層５４の部材としては、ノンドープのアモルファスシリコン層を用いても良く、その場合、堆積後にＮ２雰囲気中で９００℃、３０分の熱処理を行い、アモルファスシリコン層をポリシリコンへと結晶化させてもよい。ポリシリコン層５４の膜厚は、厚いほど消去速度が向上し消去飽和時のＶｔｈも低くなる。但し、あまり厚くしすぎると、メモリゲートへ電圧をかけた時の応答が遅くなり、読み出し特性を劣化させてしまう。本実施の形態では、ノンドープ層の厚さを例えば１０ｎｍとする。その後、シリコン基板１上にＴｉＮからなるメタル材料電極層５９を１００ｎｍ堆積する。
【０１０７】
次にメタル材料電極層５９および、ポリシリコン層５４をエッチバックし、図３０に示すようにサイドウォールを形成する。
【０１０８】
次に、図３１に示すように、フォトレジスト膜７０をマスクとしたドライエッチングで選択ゲート５２の一方の側壁のメモリゲートを除去し、他方の側壁のみにメタル材料電極層５９からなるメモリゲート５５を残す。
【０１０９】
次に、図３２に示すように、ゲート絶縁膜９５をエッチングし、シリコン基板１の表面にヒ素をイオン注入し、ｎ−型の拡散層２０、３０を形成する。ここでのヒ素の注入エネルギーは５ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。ｎ−型の拡散層２０、３０は、メモリセルをＬＤＤ構造にするために形成する。
【０１１０】
ゲート絶縁膜９５のエッチングには、ＨＦおよび熱リン酸を用いて処理する。まずゲート絶縁膜の最上層の酸化シリコン膜をＨＦでエッチングした後、酸窒化シリコン膜９３をＨＦおよび熱リン酸でエッチングし、窒化シリコン膜９２を熱リン酸でエッチングし、酸化シリコン膜９１をＨＦでエッチングする。このとき、熱リン酸を用いる際にはポリシリコン層５４もエッチングしてしまうので、熱リン酸の処理の前に、ポリシリコン層５４の側壁を３〜５ｎｍ程度酸化する必要がある。本構造では、ポリシリコン層５４に直接ｐ型およびｎ型不純物が接していないため、この熱酸化工程を経ても、ポリシリコン層５４へ不純物が拡散してくることはない。またＴｉＮ表面も薄く酸化されるが、メモリゲート５５へのコンタクト形成時に酸化された部分をエッチングにより除去すればよい。
【０１１１】
ここで、ｎ−型の拡散層２０および３０を形成するためのヒ素の注入を、酸化シリコン膜９１のエッチング前に行えば、酸化シリコン膜９１をイオン注入のスルー膜として用いることができる。また、ヒ素イオン注入後、酸化シリコン膜９１をフッ酸で除去し、再度、酸化シリコン膜厚にして１ｎｍ程度の再酸化を行うことで、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３のポリシリコンゲート下で露出している部分を薄く酸化し、ヒ素イオン注入時に受けたダメージを回復させ、メモリの信頼性を向上させることができる。
【０１１２】
次に、図３３に示すように、シリコン基板１上にＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜を堆積した後、酸化シリコン膜を異方性エッチングすることにより、選択ゲート５２の側壁およびメモリゲートの側壁にサイドウォール９６を形成する。続いて、シリコン基板１の上面にヒ素およびリンをイオン注入した後、ヒ素およびリンを活性化することで、メモリセルのソース、ドレインとなる拡散層２１、３１を形成する。例えば、ヒ素を３０ｋｅＶ、１×１０１５／ｃｍ２、リンを１５ｋｅＶ、５×１０１３／ｃｍ２で注入する。ここで、活性化アニールの際、従来技術のＲＴＡを用いると、９５０℃〜１０００℃で１０秒以上の熱負荷をかけることとなる。ゲート電極としてノンドープのポリシリコン層と不純物のドープされたポリシリコンの積層構造を用いた場合、この工程においても熱拡散により、不純物のドープされたポリシリコンから、ドーパントがノンドープのポリシリコンへ拡散してしまう。しかし、レーザーアニールなどのμｓｅｃオーダーの急熱急冷プロセスを用いた場合は、メモリセルの動作および信頼性を悪化させてしまう。またメモリのディスターブ耐性に対しても悪影響を与える。例えば図９のアレイにおいて、左上のセル（ＭＧＬ０、ＳＧＬ０、ＳＬ０、ＢＬ０で選択されるセル）に書き込みを行う場合、書込みセルの右下に位置する書き込み非選択のセル（ＭＧＬ１、ＳＧＬ１、ＳＬ０、ＢＬ１で選択されるセル）は、書込みセルとＳＬ０が共通である。ＳＳＩの書き込みには、電荷をメモリゲートと選択ゲート間で加速して電荷蓄積膜へ注入するため、メモリゲートとソースへ高電圧を印加している。そのため書込み非選択のセルにもソースに高い電圧が掛かっている。そのため、拡散層とシリコン基板間で強い電界が生じ、バンド間トンネル現象と電界加速現象によって高エネルギー電子ホールペアが生じ、この発生したキャリアが電荷蓄積膜へ注入されることで誤書込み、誤消去が起こる（図３４）。こういった現象は、拡散層とシリコン基板間で作られるｐｎ接合が急峻な接合であればあるほど深刻となる。
【０１１３】
本実施の形態では、メモリゲート５５はノンドープシリコンとＴｉＮの積層ゲート構造となっており、先に説明したとおりＴｉＮ中へ打ち込まれる拡散層の不純物の注入深さ（Ｒｐ）および不純物の熱拡散は非常に小さいため、ＲＴＡによる９５０℃〜１０００℃で１０秒以上の活性化アニールを行っても、ゲート中での不純物の拡散の心配はなく、問題を回避することができる。
【０１１４】
次に図３５に示すように、公知のサリサイドプロセスにより、選択ゲート５２、拡散層２１、３１のそれぞれの表面にシリサイド層５３を形成する。シリサイド層５３は、例えばＣｏシリサイドからなる。メモリゲートはＴｉＮ電極を用いているので、ポリシリコンシリサイドと同等かそれ以下の抵抗となる。
【０１１５】
なおサリサイドプロセスの前に、高温Ｈ２雰囲気中（７００℃程度）でのアニール処理を追加することで、ＭＯＮＯＳメモリの保持特性を改善させる効果が知られているが、本実施の形態のようなノンドープシリコンとＴｉＮの積層ゲート電極を用いている場合、ゲート中の不純物の拡散を心配する必要はないため、このような高温処理を行うことも可能である。
【０１１６】
次に、図３６に示すように、シリコン基板１上に厚い層間絶縁膜５１を堆積した後、公知の配線プロセスにより、層間絶縁膜５１上に配線６０を形成する。以上の工程により、ゲート電極側から正孔を注入することができるスプリットゲート構造のＭＯＮＯＳ型メモリが完成する。
【０１１７】
本メモリの動作方式／動作電圧の一例として、例えば、書込み時には選択ゲート５２に１．５Ｖ、メモリゲート５５に９Ｖ、メモリゲート側の拡散層２１へ５Ｖ、選択ゲート側の拡散層３１に０Ｖ、シリコン基板１に０Ｖを印加し、ソースサイドインジェクション（ＳＳＩ）方式を用いて窒化シリコン膜９２へ電子を注入する。消去は、例えばメモリゲート５５に１２Ｖ、選択ゲート５２と拡散層２１とシリコン基板１に０Ｖを印加して、メモリゲート５５からホールを注入することで消去を行う。
【０１１８】
また、書込み時にメモリゲート５５に負電圧（例えば−１２Ｖ）を印加し、消去時にメモリゲート５５に正電圧（例えば１２Ｖ）を印加し、メモリゲート５５から電子とホールを注入して書き込み消去を行うことが考えられる。
【０１１９】
本実施の形態では、拡散層の不純物注入時に、ノンドープのポリシリコン層５４の上部の露出した部分へも注入される（図３７の破線の円で示した部分）。但し本実施の形態のように、不純物注入時のポリシリコン層５４中への飛程距離（深さＲｐ）が、選択ゲート５２の高さ（本実施の形態では２００ｎｍ）に比べて十分に小さい場合、その後の熱拡散工程を経てもノンドープのポリシリコン層５４の角の部分（図３７の実線の円で示した部分）へ到達する不純物量は非常に少ない。本メモリにおいて、書込み消去時に電荷蓄積を担うのは主にメモリゲート５５とシリコン基板１にはさまれたゲート絶縁膜部であるため、ポリシリコン層５４のうちシリコン基板１と平行に堆積されている部分への不純物拡散が抑制されていれば、高効率ホール注入が実現できる。また、本実施の形態のようにノンドープのポリシリコン層５４の厚さが薄い場合、不純物の拡散速度は遅くなるため、ノンドープのポリシリコン層５４中をシリコン基板１方向へ拡散する不純物量は極めて少ない。
【０１２０】
また、本構造にてｎ型の拡散層２１および３１を形成した後に、図３７の破線の円で示したポリシリコン層５４の露出した部分を３ｎｍ程度酸化しておき、その後サリサイドプロセスによってシリサイド層５３を形成することで、選択ゲート５２とメモリゲート５５のシリサイドのショートによる不良の確率を低減することができる。なお、選択ゲート５２とメモリゲート５５の両方がシリコンの場合、両ゲートの表面をシリサイド化したときに、シリサイド部の体積が膨張するとゲート上部でショートする可能性がある。本実施の形態のように、メモリゲート５５がＴｉＮで、サリサイドプロセスによってシリサイドされない場合、ノンドープのポリシリコン層５４の上部をライト酸化しておけば、選択ゲート５２とメモリゲート５５間のショートの確率を低減できる。
【０１２１】
（実施の形態３）
本実施の形態ではＮＲＯＭ型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。
【０１２２】
特に本実施の形態では、いわゆるゲートラストプロセスを用いた場合のプロセスと構造を記す。
【０１２３】
まず、ｐ型のシリコン基板１の主面に公知の浅溝素子分離プロセスを用いて素子分離領域（図示せず）を形成する。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、シリコン基板１表面にｐ型ウエル領域（図示せず）を形成する。次に、図３８に示すように、シリコン基板１上に酸化シリコンからなる酸化シリコン膜８８を１５０ｎｍ形成した後、フォトレジストをマスクとして酸化シリコン膜８８を、ゲート形状にパターニングする。
【０１２４】
その後、図３９に示すように、シリコン基板１表面にヒ素を注入し、ｎ−型の拡散層２０、３０を形成する。ここでのヒ素の注入エネルギーは例えば、５ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。ｎ−型の拡散層２０、３０は、メモリセルをＬＤＤ構造にするために形成する。その後酸化シリコン膜を堆積しエッチバックすることでサイドウォール９６を形成する。サイドウォール９６は、酸化シリコン膜または窒化シリコン膜を用いる。その後、シリコン基板１の主面にヒ素およびリンを注入し、ｎ型拡散層領域となる拡散層２１、３１を形成する。その後、例えば１０００℃、１０秒程度の活性化アニールをＲＴＡによって行い、拡散層領域を活性化する。
【０１２５】
次に、図４０に示すように酸化シリコン膜８８およびサイドウォール９６をエッチング除去した後、シリコン基板１上にゲート絶縁膜９５を形成する。このゲート絶縁膜９５は、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３および酸化シリコン膜９４の４層を順次積層した４層膜からなる。
【０１２６】
次に、図４１に示すように、ノンドープのポリシリコン層５４およびメタル材料電極層５９を順次堆積する。
【０１２７】
次に、図４２に示すように、メタル材料電極層５９およびポリシリコン層５４を、フォトレジストをマスクとしてエッチングし、ゲート絶縁膜９５をＨＦおよび熱リン酸で除去する。熱リン酸を用いる場合には、ポリシリコン層５４の側壁を３〜５ｎｍ酸化する。その後ヒ素イオンをシリコン基板１に注入し、ｎ−型拡散層領域となる拡散層２０および３０を形成する。その後ＣＶＤ法によりサイドウォールとなる酸化シリコン膜を堆積しエッチバックすることで、サイドウォール９６を形成する。
【０１２８】
次に図４３に示すように、拡散層２１、３１上に選択的にシリサイド層５３を形成し、シリコン基板１上に厚い層間絶縁膜５１を堆積した後、公知の配線プロセスにより、層間絶縁膜５１上に配線６０を形成する。以上の工程により、ＮＲＯＭ構造のＭＯＮＯＳ型メモリが完成する。
【０１２９】
本実施の形態の製法によれば、拡散層を形成し、活性化アニールの後にノンドープポリシリコン／ＴｉＮ（メタル）積層ゲートを形成するので、拡散層を形成する際に不純物は一切メモリゲート５５のＴｉＮ中へ入ることがなく、ノンドープのポリシリコン層５４への不純物拡散をほぼ完全に防ぐことができる。これにより、高効率なゲートからのホール注入を実現できる。
【０１３０】
なお、本実施の形態ではダミーゲートとして酸化シリコン膜８８を形成したが、酸化シリコン膜８８の代わりに、ゲート絶縁膜９５、ポリシリコン層５４およびメタル材料電極層５９と同様のゲートをダミーゲートとして形成し、それを拡散層２１、３１の形成後に除去した後、ゲート絶縁膜９５、ポリシリコン層５４およびメタル材料電極層５９からなるゲートを再び形成してもよい。
【０１３１】
（実施の形態４）
本実施の形態ではＮＲＯＭ型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。
【０１３２】
特に本実施の形態では、いわゆるゲートラストプロセスを用いた場合のプロセスと構造を記す。
【０１３３】
まず、図４４に示すように、ｐ型のシリコン基板１の主面に公知の浅溝素子分離プロセスを用いて素子分離領域（図示せず）を形成する。また、ホウ素のイオン注入および活性化アニール処理を行うことにより、シリコン基板１表面にｐ型ウエル領域（図示せず）を形成する。次に、シリコン基板１上にゲート絶縁膜９５を形成する。このゲート絶縁膜９５は、酸化シリコン膜９１、窒化シリコン膜９２、酸窒化シリコン膜９３および酸化シリコン膜９４の４層膜からなる。その後に、ノンドープのポリシリコン層５４を１５０ｎｍ堆積する。
【０１３４】
次に、図４５に示すように、フォトレジストをマスクとしてポリシリコン層５４をゲート形状にパターニングし、ゲート絶縁膜９５のエッチングを行う。その後、シリコン基板１にヒ素を注入し、ｎ−型の拡散層２０、３０を形成する。ここでのヒ素の注入エネルギーは例えば、５ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。その後酸化シリコン膜を堆積しエッチバックすることでサイドウォール９６を形成する。その後、シリコン基板１の主面上にヒ素およびリンを注入し、ｎ型拡散層領域となる拡散層２１、３１を形成する。その後、例えば１０００℃、１０秒程度の活性化アニールをＲＴＡによって行い、拡散層領域を活性化する。
【０１３５】
次に、図４６に示すように、シリサイドプロセスによって、拡散層２１、３１上に選択的にシリサイド層５３を形成した後、層間絶縁膜５１（例えばＣＶＤ法による酸化シリコン膜など）を堆積しＣＭＰ（Chemical Mechanical Polishing）によって研磨することで、図４６のような形状を形成する。
【０１３６】
次に、図４７に示すように、ポリシリコン層５４を選択的にトレンチエッチングし、その後、ノンドープのポリシリコン層５４と、メタル材料電極層５９を堆積する。ノンドープのポリシリコン層５４は、ここでは１０ｎｍ堆積する。その後、ＣＭＰプロセスによってポリシリコン層５４とメタル材料電極層５９の一部を研磨することで、図４８のような形状を形成する。
【０１３７】
この後、公知の配線プロセスにより、拡散層２０、２１、３０および３１およびゲートへ導通する配線を層間絶縁膜５１の上部に形成し、本実施の形態のＮＲＯＭ型ＭＯＮＯＳメモリが完成する。
【０１３８】
本実施の形態の製法によれば、拡散層２０、２１、３０および３１を形成し、活性化アニールの後にノンドープポリシリコン／ＴｉＮ（メタル）積層ゲートを形成するので、拡散層２０、２１、３０および３１の不純物は一切ＴｉＮ中へ入ることがなく、ノンドープのポリシリコン層５４への不純物拡散をほぼ完全に防ぐことができる。これにより、高効率なゲートからのホール注入を実現できる。
【０１３９】
また、メタル材料電極層５９を堆積後に活性化アニールのような高温熱処理がないため、耐熱性の低いようなメタル材料も使用することができ、材料選択の幅が広がるため、ゲートの仕事関数制御がより容易になる。
【０１４０】
また、ノンドープのポリシリコン層５４は、図４８に示す円で囲んだ部分のように、角のとがった形状を持つことができる。ゲートからのキャリア注入時には、角の部分近傍で強い電界集中が生じることによって、より高効率な注入が可能となる。
【０１４１】
本製法で注意すべき点は、ポリシリコン層５４の厚さが厚すぎるとメタル材料電極層５９を埋め込むことができなくなる点である。またポリシリコン層５４が厚いと、メタル材料電極層５９によって及ぼせるチャネルへの電界効果の領域が少なくなり、読み出し時の電流の減少を招く。特にスケーリングの進んだ微細セルにおいては、そのゲート長を考慮した上で、ポリシリコン層５４の厚さを決定する必要がある。
【０１４２】
（実施の形態５）
本実施の形態ではＮＲＯＭ型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。
【０１４３】
特に本実施の形態では、いわゆるゲートラストプロセスを用いた場合のプロセスと構造を記す。
【０１４４】
まず、図４９に示すように、実施の形態４と同様の工程で、シリコン基板１の主面上にノンドープのポリシリコン層５４からなるゲート、拡散層２１、３１およびｎ−型の拡散層２０、３０を形成し、拡散層２１、３１上に選択的にシリサイド層５３を形成した後、層間絶縁膜５１を堆積しＣＭＰプロセスによって研磨する。
【０１４５】
次に図５０に示すように、ポリシリコン層５４を選択的にトレンチエッチングした後、図５１に示すように、ノンドープのポリシリコン層５４を堆積する。その後、ＣＭＰプロセスによって研磨することで、図５２のような形状を形成する。
【０１４６】
次に図５３に示すように、ノンドープのポリシリコン層５４上に選択的にシリサイド層５３を施す。
【０１４７】
この後、公知の配線プロセスにより、拡散層２０、２１、３０および３１およびゲート
へ導通する配線を層間絶縁膜５１の上部に形成する。
【０１４８】
こうして、ゲート電極をノンドープシリコンとメタル（シリサイド）の積層ゲートとすることができる。なおノンドープのポリシリコン層５４の高さは、ＣＭＰ工程によって削られる量や、サリサイド工程によってＳｉとＣｏなどのメタルとが反応する量を考慮して設定される。
【０１４９】
本実施の形態の製法によれば、拡散層２０、２１、３０および３１を形成し、活性化アニールの後にノンドープポリシリコン／シリサイド（メタル）積層ゲートを形成するので、拡散層２０、２１、３０および３１の不純物は一切ポリシリコン中へ入ることがなく、ノンドープのポリシリコン層５４への不純物拡散をほぼ完全に防ぐことができる。これにより、高効率なゲートからのホール注入を実現できる。
【０１５０】
（実施の形態６）
本実施の形態ではスプリットゲート型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。本実施の形態では特に、ダミーゲートを用いて拡散層形成をメモリゲート形成の前に行うプロセスを示す。
【０１５１】
まず、図５４に示すように、実施の形態４と同様の工程で、ｐ型のシリコン基板１の主面上に選択ゲートを形成し、シリコン基板１の表面をゲート絶縁膜９５、メタル材料電極層５９およびノンドープのポリシリコン層を順次堆積する。その後、ドライエッチングによりメタル材料電極層５９およびポリシリコン層をエッチバックし、選択ゲート５２の側壁にサイドウォール状にダミーのメモリゲート５５を形成した後、フォトレジスト膜７０をマスクとして選択ゲート５２の一方の側壁のダミーのメモリゲートを除去する。
【０１５２】
次に、図５５に示すように、フォトレジスト膜７０をアッシングにより除去し、シリコン基板１の上面にヒ素をイオン注入し、ｎ−型拡散層となる拡散層２０、３０を形成する。
【０１５３】
次に、図５６に示すように、シリコン基板１上にＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜を堆積した後、酸化シリコン膜を異方性エッチングすることにより、選択ゲート５２の側壁およびメモリゲート５５の側壁にサイドウォール９６を形成する。続いて、シリコン基板１の表面にヒ素およびリンをイオン注入した後、活性化を行いヒ素およびリンを活性化することで、メモリセルのソース、ドレインとなる拡散層２１、３１を形成する。
【０１５４】
次に、図５７に示すように、サイドウォール９６および、メタル材料電極層５９および、ポリシリコン層５４をエッチング除去する。
【０１５５】
次に、図５８に示すように、再度メモリゲート５５およびサイドウォール９６を形成する。つまり、シリコン基板１上にポリシリコン層５４を１０ｎｍ堆積し、ＴｉＮ膜を１００ｎｍ堆積し、その後エッチバックを行うことでサイドウォール状のメモリゲート５５を形成する。その後レジストをマスクとして選択ゲート５２の片側の側壁のサイドウォールを除去し、ゲート絶縁膜９５をＨＦおよび熱リン酸を用いて除去した後、サイドウォールとなる酸化シリコン膜を堆積した後にエッチバックし、サイドウォール９６を形成する。
【０１５６】
次に、図５９に示すように、公知のサリサイドプロセスにより、選択ゲート５２、拡散層２１、３１のそれぞれの表面にシリサイド層５３を形成する。メモリゲート５５はＴｉＮ電極を用いているので、ポリシリコンシリサイドと同等かそれ以下の抵抗となる。
【０１５７】
なおサリサイドプロセスの前に、高温Ｈ２雰囲気中（７００℃程度）でのアニール処理を追加することで、ＭＯＮＯＳメモリの保持特性を改善させる効果が知られているが、本実施の形態のようなノンドープシリコンとＴｉＮの積層ゲート電極を用いている場合、ゲート中の不純物の拡散を心配する必要はないため、このような高温処理を行うことも可能である。
【０１５８】
その後、シリコン基板１上に厚い層間絶縁膜５１を堆積した後、公知の配線プロセスにより、層間絶縁膜５１上に配線６０を形成する。以上の工程により、メモリゲート電極側から正孔を注入することができるスプリットゲート構造のＭＯＮＯＳ型メモリが完成する。
【０１５９】
本実施の形態の製法によれば、拡散層２０、２１、３０および３１を形成し、活性化アニールの後にノンドープポリシリコン／ＴｉＮ（メタル）積層ゲートを形成するので、拡散層２０、２１、３０および３１の不純物は一切ＴｉＮ中へ入ることがなく、ノンドープのポリシリコン層５４への不純物拡散を、ほぼ完全に防ぐことができる。これにより、高効率なゲートからのホール注入を実現できる。
【０１６０】
（実施の形態７）
本実施の形態ではスプリットゲート型ＭＯＮＯＳセルにおいて、高効率なホール注入ができるノンドープポリシリコン／メタル積層ゲート構造を備えたメモリセルの構造および製法を記す。本実施の形態では特に、ダミーゲートを用いて拡散層形成をメモリゲート形成の前に行うプロセスを示す。
【０１６１】
まず、図６０に示すように、ｐ型のシリコン基板１の主面上に、ゲート絶縁膜９０を備えた選択ゲート５２を形成し、シリコン基板１の表面にゲート絶縁膜９５を堆積した後、ノンドープのポリシリコン層５４を１００ｎｍ堆積する。
【０１６２】
次に、図６１に示すように、ポリシリコン層５４をエッチバックし、ダミーのメモリゲート５５を形成し、フォトレジスト膜をマスクとしたドライエッチングで選択ゲート５２の一方の側壁のダミーのメモリゲート５５を除去する。その後、シリコン基板１の表面にヒ素をイオン注入し、ｎ−型拡散層となる拡散層２０、３０を形成する。ここでのヒ素の注入エネルギーは２０ｋｅＶ、ドーズ量は２×１０１５ａｔｏｍ／ｃｍ２とする。
【０１６３】
次に、図６２に示すように、シリコン基板１の主面上にＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜を堆積した後、酸化シリコン膜を異方性エッチングすることにより、選択ゲート５２の側壁およびメモリゲート５５の側壁にサイドウォール９６を形成する。続いて、シリコン基板１の表面にヒ素およびリンをイオン注入した後、活性化を行いヒ素およびリンを活性化することで、メモリセルのソース、ドレインとなる拡散層２１、３１を形成する。例えば、ヒ素を３０ｋｅＶ、３×１０１５／ｃｍ２、リンを２０ｋｅＶ、５×１０１３／ｃｍ２で注入する。活性化アニールは、従来技術のＲＴＡを用い、９５０℃〜１０００℃で１０秒程度の処理を行う。
【０１６４】
次に、図６３に示すように、サイドウォール９６および、メモリゲート５５をエッチング除去する。
【０１６５】
続いて、図６４に示すように、ノンドープのポリシリコン層を１００ｎｍ堆積し、その後エッチバックを行うことでサイドウォール状のメモリゲート５８を形成する。その後レジストをマスクとして選択ゲートの片側の側壁のサイドウォールを除去し、ゲート絶縁膜９５をＨＦおよび熱リン酸を用いて除去する。
【０１６６】
次に、図６５に示すように、シリコン基板１の主面上に酸化シリコン膜を堆積してエッチバックし、サイドウォール９６を形成する。その後、公知のサリサイドプロセスにより、選択ゲート５２、拡散層２１、３１、メモリゲート５８のそれぞれの表面にシリサイド層５３を形成する。
【０１６７】
なお、サリサイドプロセスの前に、高温Ｈ２雰囲気中（７００℃程度）でのアニール処理を追加することで、ＭＯＮＯＳメモリの保持特性を改善させる効果が知られているが、本実施の形態のようなノンドープシリコンのみをゲート電極に用いている場合、ゲート中の不純物の拡散を心配する必要はないため、このような高温処理を行うことも可能である。
【０１６８】
その後、図示はしないが、シリコン基板１上に厚い層間絶縁膜を堆積した後に、公知の配線プロセスにより層間絶縁膜上に配線を形成する。以上の工程により、ゲート電極側から正孔を注入することができるスプリットゲート構造のＭＯＮＯＳ型メモリが完成する。
【０１６９】
本実施の形態の製法によれば、拡散層２０、２１、３０および３１を形成し、活性化アニールの後にノンドープポリシリコン／ＴｉＮ（メタル）積層ゲートを形成するので、拡散層２０、２１、３０および３１の不純物は一切ＴｉＮ中へ入ることがなく、ノンドープのポリシリコン層５４への不純物拡散を、ほぼ完全に防ぐことができる。これにより、高効率なゲートからのホール注入を実現できる。
【０１７０】
（実施の形態８）
これまでの実施の形態１ないし７では、ゲートのノンドープポリシリコン中の不純物濃度は１０１８／ｃｍ３以下が望ましく、理想的には０／ｃｍ３に近いほうがホールの注入効率がより高くなると説明してきた。
【０１７１】
ゲートのポリシリコン層の不純物濃度をより低くすることでゲートは空乏化し、ＭＯＮＯＳトランジスタの初期しきい値電圧は下がる。よって、初期しきい値電圧の高いＭＯＮＯＳと比べ、消去状態（ホール蓄積状態）において、同量のホールを蓄積したときに、メモリのしきい値電圧はより下げられることになる。これによりメモリゲート電圧０Ｖにおいても大きな読み出し電流を得ることができる。読み出し電流の増加は、例えばマイコンに混載するメモリ用途でＭＯＮＯＳを用いる場合、モジュールの高速動作を可能にする。
【０１７２】
一方で、上に述べたような消去状態で高い読み出し電流を取る必要のない用途、もしくは、消去状態でもメモリのしきい値電圧が０Ｖよりも高い位置になくてはならない回路も存在する。
【０１７３】
その場合は、ノンドープシリコン／メタル積層ゲート構造のノンドープ層の不純物濃度を、１０１８〜５×１０１９／ｃｍ３程度として、しきい値電圧の高いＭＯＮＯＳを利用してもよい。もちろん、ゲートの不純物濃度を上げることでアバランシェ崩壊により発生するホール量は低下し、また電圧印加時のバンドの曲がり量やバンドが曲がる距離も減少するため、ホールの注入効率は低下する。しかしそれでもなお、ｐ＋型およびｎ＋型のポリシリコンゲート（＞１０２０／ｃｍ３）と比べれば、１０１８〜５×１０１９／ｃｍ３の濃度であれば、電圧印加時にゲート空乏化の効果は見え、ゲート中のポリシリコンのバンド曲がりによって形成された量子準位にアシストされて、高効率にホールを電荷蓄積膜に注入することができる。
【０１７４】
製法としては、これまでの実施の形態の中で示してきたプロセスにおいて、ゲートのポリシリコン堆積時に不純物濃度を調整すればよい。
【０１７５】
また、図６６および図６７に示すように、工程数も少なくシンプルな形成方法もある。すなわち、拡散層２０、３０または２１、３１の形成時にゲート上部９７に注入する不純物濃度を調整し、活性化アニール後のゲートの濃度を１０１８〜５×１０１９／ｃｍ３程度とすることで、不純物濃度を調整したゲートを形成することができる。特に、ゲートポリシリコン層５４の中でも、ゲート絶縁膜９５に近い部分（絶縁膜／ゲート界面から１０ｎｍ程度の領域）が１０１８〜５×１０１９／ｃｍ３程度の不純物濃度となっていれば効果はある。またスプリットゲート型ＭＯＮＯＳメモリの形成においても、同様の製法をとることができる。
【０１７６】
（実施の形態９）
これまで示してきたノンドープポリシリコン／メタル積層ゲート構造に準ずる製法を示す。本プロセスは工程数も少なくシンプルな形成方法である。例えばＮＲＯＭ型の場合を例にとって説明すると、図６６および図６７に示すように、ゲートを形成した後、拡散層２０、２１、３０および３１の形成時にゲート上部９７に注入する不純物濃度を調整し、活性化アニール後のゲートの不純物濃度を低くすることで、不純物濃度を調整したゲートを形成することができる。特に、活性化アニール時間も調整して、ゲートポリシリコン層５４の中でも、ゲート絶縁膜９５に近い部分（絶縁膜／ゲート界面から１０ｎｍ程度の領域）が十分低い不純物濃度となっていれば効果はある。
【０１７７】
その後はこれまで示した実施の形態と同じく、厚い層間絶縁膜を堆積した後、公知の配線プロセスにより、層間絶縁膜上に配線を形成する。以上の工程により、ゲート電極側から正孔を注入することができるＭＯＮＯＳ型メモリが完成する。またスプリットゲート型ＭＯＮＯＳの形成においても同様のことが言える。
【０１７８】
本実施の形態によれば、非常に簡素なプロセスにより、ノンドープポリシリコン／メタル積層ゲート構造に準ずる構造を形成することができる。ただし、拡散層形成時の不純物濃度や、その後の熱工程には十分留意する必要がある。
【０１７９】
（実施の形態１０）
これまでの実施の形態では、電荷蓄積膜として窒化シリコン膜を用いたＭＯＮＯＳ型メモリの実施の形態を示してきた。本発明は、電荷蓄積膜としてポリシリコンを用いたフローティングゲート型メモリにおいても、ゲートからのキャリア注入を用いた書換えを行う場合には有効である。
【０１８０】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１８１】
本発明は、不揮発性メモリを有する半導体記憶装置に適用することができる。
【符号の説明】
【０１８２】
１ シリコン基板
２０、２１、３０、３１ 拡散層
４０ 選択トランジスタ
４１ メモリトランジスタ
４８ アモルファスシリコン層
５０ ゲート電極
５１ 層間絶縁膜
５２ 選択ゲート
５３ シリサイド層
５４ ポリシリコン層
５５、５８ メモリゲート
５９ メタル材料電極層
６０ 配線
７０ フォトレジスト膜
８１ ホットホール
８２ 電子−正孔対
８８、８９、９１、９４ 酸化シリコン膜
９０、９５ ゲート絶縁膜
９２ 窒化シリコン膜
９３ 酸窒化シリコン膜
９６ サイドウォール
９７ ゲート上部
９９ アクティブ領域
ＢＬ０、ＢＬ１、ＢＬ２ ビット線
ＳＬ０ ソース線
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に形成されたメモリセルを含む半導体装置であって、
前記メモリセルは、
ゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記ゲート電極の近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域およびドレイン領域とを有し、
前記ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記ゲート電極は、不純物濃度が５×１０１９／ｃｍ３以下であるポリシリコン層および前記ポリシリコン層上に形成されたメタル材料電極層を含むことを特徴とする半導体装置。
【請求項２】
前記ポリシリコン層中の不純物濃度は１×１０１８／ｃｍ３以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ポリシリコン層中の不純物濃度は１×１０１８／ｃｍ３以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記メタル材料電極層はＴｉＮを含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記メタル材料電極層はシリサイドを含むことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ポリシリコン層の厚さは５ｎｍ〜１００ｎｍであることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記ゲート電極から電荷を注入することで記憶装置への書き込みおよび消去を行うことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記ゲート電極からホールを注入することで記憶装置への消去を行うことを特徴とする請求項１記載の半導体装置。
【請求項９】
第１導電型の半導体基板の主面に形成されたメモリセルを含む半導体装置であって、
前記メモリセルは、
第１ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第２ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン領域とを有し、
前記第２ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記メモリゲートは、不純物濃度が５×１０１９／ｃｍ３以下であるポリシリコン層および前記ポリシリコン層上に形成されたメタル材料電極層を含むことを特徴とする半導体装置。
【請求項１０】
前記ポリシリコン層中の不純物濃度は１×１０１８／ｃｍ３以上であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記ポリシリコン層中の不純物濃度は１×１０１８／ｃｍ３以下であることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記メタル材料電極層はＴｉＮを含むことを特徴とする請求項９記載の半導体装置。
【請求項１３】
前記メタル材料電極層はシリサイドを含むことを特徴とする請求項９記載の半導体装置。
【請求項１４】
前記ポリシリコン層の厚さは５ｎｍ〜１００ｎｍであることを特徴とする請求項９記載の半導体装置。
【請求項１５】
前記メモリゲートから電荷を注入することで記憶装置への書き込みおよび消去を行うことを特徴とする請求項９記載の半導体装置。
【請求項１６】
前記メモリゲートからホールを注入することで記憶装置への消去を行うことを特徴とする請求項９記載の半導体装置。
【請求項１７】
第１導電型の半導体基板の主面に形成されたメモリセルを含む半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上に電位障壁膜を形成する工程と、
（ｂ）前記（ａ）工程の後、前記電位障壁膜上に電荷保持膜を形成することによって、前記電位障壁膜と前記電荷保持膜を含む第１ゲート絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第１ゲート絶縁膜上に不純物濃度が５×１０１９／ｃｍ３以下であるポリシリコン層を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記ポリシリコン層上にメタル材料電極層を形成し、前記ポリシリコン層および前記メタル材料電極層を含む第１ゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１ゲート電極の側面に絶縁膜からなる第１サイドウォールを異方性エッチングにより形成する工程と、
（ｆ）前記半導体基板に不純物を導入することによって、前記メモリセルのソースおよびドレイン領域をそれぞれ形成する工程と、
を有し、
前記（ｃ）および前記（ｄ）工程において、前記第１ゲート電極を形成する際、前記ポリシリコン層および前記メタル材料電極層の２層により前記第１ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
前記（ｃ）工程において、前記ポリシリコン層中の不純物濃度を１×１０１８／ｃｍ３以上にすることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記（ｃ）工程において、前記ポリシリコン層中の不純物濃度を１×１０１８／ｃｍ３以下にすることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２０】
前記（ｄ）工程において、前記メタル材料電極層をＴｉＮを含む材料で形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２１】
前記（ｄ）工程において、前記メタル材料電極層をシリサイドを含む材料で形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２２】
前記（ｃ）工程において、前記ポリシリコン層の厚さを５ｎｍ〜１００ｎｍで形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２３】
前記（ｆ）工程の後、前記第１ゲート絶縁膜、前記第１ゲート電極および前記第１サイドウォールを除去した後、前記（ａ）ないし（ｅ）工程と同様の工程を行い、前記第１ゲート絶縁膜、前記第１ゲート電極および前記第１サイドウォールの形成領域に第２ゲート絶縁膜、第２ゲート電極および第２サイドウォールを形成し、前記ポリシリコン層に不純物が拡散することを防ぐことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２４】
第１導電型の半導体基板の主面に形成された、選択ゲートおよびメモリゲートを有するメモリセルを含む半導体装置の製造方法であって、
（ａ）前記半導体基板上に第１ゲート絶縁膜を介して前記選択ゲートを形成する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板の主面上に電位障壁膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記電位障壁膜上に電荷保持膜を形成することによって、前記電位障壁膜と前記電荷保持膜を含む第２ゲート絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に不純物濃度が５×１０１９／ｃｍ３以下であるポリシリコン層を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上にメタル材料電極層を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記第２ゲート絶縁膜、前記ポリシリコン層および前記メタル材料電極層のそれぞれの一部をエッチングにより除去することにより、前記選択ゲートの一方の側面に、前記ポリシリコン層および前記メタル材料電極層を含む第１メモリゲートを形成する工程と、
（ｇ）前記（ｆ）工程の後、前記選択ゲートの側面に絶縁膜からなる第１サイドウォールを異方性エッチングにより形成する工程と、
（ｈ）前記半導体基板に不純物を導入することによって、前記メモリセルのソースおよびドレイン領域をそれぞれ形成する工程と、
を有し、
前記（ｄ）ないし（ｆ）工程において、前記第１メモリゲートを形成する際、前記ポリシリコン層および前記メタル材料電極層の２層により前記第１メモリゲートを形成することを特徴とする半導体装置の製造方法。
【請求項２５】
前記（ｄ）工程において、前記ポリシリコン層中の不純物濃度を１×１０１８／ｃｍ３以上にすることを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２６】
前記（ｄ）工程において、前記ポリシリコン層中の不純物濃度を１×１０１８／ｃｍ３以下にすることを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２７】
前記（ｅ）工程において、前記メタル材料電極層をＴｉＮを含む材料で形成することを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２８】
前記（ｅ）工程において、前記メタル材料電極層をシリサイドを含む材料で形成することを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２９】
前記（ｄ）工程において、前記ポリシリコン層の厚さを５ｎｍ〜１００ｎｍで形成することを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項３０】
前記（ｈ）工程の後、前記第１メモリゲートおよび前記第１サイドウォールを除去した後、前記（ａ）ないし（ｇ）工程と同様の工程を行い、前記第１メモリゲートおよび前記第１サイドウォールの形成領域に第２メモリゲートおよび第２サイドウォールを形成し、前記ポリシリコン層に不純物が拡散するのを防ぐことを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項１】
第１導電型の半導体基板の主面に形成されたメモリセルを含む半導体装置であって、
前記メモリセルは、
ゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記ゲート電極の近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域およびドレイン領域とを有し、
前記ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記ゲート電極は、不純物濃度が５×１０１９／ｃｍ３以下であるポリシリコン層および前記ポリシリコン層上に形成されたメタル材料電極層を含むことを特徴とする半導体装置。
【請求項２】
前記ポリシリコン層中の不純物濃度は１×１０１８／ｃｍ３以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ポリシリコン層中の不純物濃度は１×１０１８／ｃｍ３以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記メタル材料電極層はＴｉＮを含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記メタル材料電極層はシリサイドを含むことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ポリシリコン層の厚さは５ｎｍ〜１００ｎｍであることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記ゲート電極から電荷を注入することで記憶装置への書き込みおよび消去を行うことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記ゲート電極からホールを注入することで記憶装置への消去を行うことを特徴とする請求項１記載の半導体装置。
【請求項９】
第１導電型の半導体基板の主面に形成されたメモリセルを含む半導体装置であって、
前記メモリセルは、
第１ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第２ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン領域とを有し、
前記第２ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記メモリゲートは、不純物濃度が５×１０１９／ｃｍ３以下であるポリシリコン層および前記ポリシリコン層上に形成されたメタル材料電極層を含むことを特徴とする半導体装置。
【請求項１０】
前記ポリシリコン層中の不純物濃度は１×１０１８／ｃｍ３以上であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記ポリシリコン層中の不純物濃度は１×１０１８／ｃｍ３以下であることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記メタル材料電極層はＴｉＮを含むことを特徴とする請求項９記載の半導体装置。
【請求項１３】
前記メタル材料電極層はシリサイドを含むことを特徴とする請求項９記載の半導体装置。
【請求項１４】
前記ポリシリコン層の厚さは５ｎｍ〜１００ｎｍであることを特徴とする請求項９記載の半導体装置。
【請求項１５】
前記メモリゲートから電荷を注入することで記憶装置への書き込みおよび消去を行うことを特徴とする請求項９記載の半導体装置。
【請求項１６】
前記メモリゲートからホールを注入することで記憶装置への消去を行うことを特徴とする請求項９記載の半導体装置。
【請求項１７】
第１導電型の半導体基板の主面に形成されたメモリセルを含む半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上に電位障壁膜を形成する工程と、
（ｂ）前記（ａ）工程の後、前記電位障壁膜上に電荷保持膜を形成することによって、前記電位障壁膜と前記電荷保持膜を含む第１ゲート絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第１ゲート絶縁膜上に不純物濃度が５×１０１９／ｃｍ３以下であるポリシリコン層を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記ポリシリコン層上にメタル材料電極層を形成し、前記ポリシリコン層および前記メタル材料電極層を含む第１ゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１ゲート電極の側面に絶縁膜からなる第１サイドウォールを異方性エッチングにより形成する工程と、
（ｆ）前記半導体基板に不純物を導入することによって、前記メモリセルのソースおよびドレイン領域をそれぞれ形成する工程と、
を有し、
前記（ｃ）および前記（ｄ）工程において、前記第１ゲート電極を形成する際、前記ポリシリコン層および前記メタル材料電極層の２層により前記第１ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
前記（ｃ）工程において、前記ポリシリコン層中の不純物濃度を１×１０１８／ｃｍ３以上にすることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記（ｃ）工程において、前記ポリシリコン層中の不純物濃度を１×１０１８／ｃｍ３以下にすることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２０】
前記（ｄ）工程において、前記メタル材料電極層をＴｉＮを含む材料で形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２１】
前記（ｄ）工程において、前記メタル材料電極層をシリサイドを含む材料で形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２２】
前記（ｃ）工程において、前記ポリシリコン層の厚さを５ｎｍ〜１００ｎｍで形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２３】
前記（ｆ）工程の後、前記第１ゲート絶縁膜、前記第１ゲート電極および前記第１サイドウォールを除去した後、前記（ａ）ないし（ｅ）工程と同様の工程を行い、前記第１ゲート絶縁膜、前記第１ゲート電極および前記第１サイドウォールの形成領域に第２ゲート絶縁膜、第２ゲート電極および第２サイドウォールを形成し、前記ポリシリコン層に不純物が拡散することを防ぐことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２４】
第１導電型の半導体基板の主面に形成された、選択ゲートおよびメモリゲートを有するメモリセルを含む半導体装置の製造方法であって、
（ａ）前記半導体基板上に第１ゲート絶縁膜を介して前記選択ゲートを形成する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板の主面上に電位障壁膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記電位障壁膜上に電荷保持膜を形成することによって、前記電位障壁膜と前記電荷保持膜を含む第２ゲート絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に不純物濃度が５×１０１９／ｃｍ３以下であるポリシリコン層を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上にメタル材料電極層を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記第２ゲート絶縁膜、前記ポリシリコン層および前記メタル材料電極層のそれぞれの一部をエッチングにより除去することにより、前記選択ゲートの一方の側面に、前記ポリシリコン層および前記メタル材料電極層を含む第１メモリゲートを形成する工程と、
（ｇ）前記（ｆ）工程の後、前記選択ゲートの側面に絶縁膜からなる第１サイドウォールを異方性エッチングにより形成する工程と、
（ｈ）前記半導体基板に不純物を導入することによって、前記メモリセルのソースおよびドレイン領域をそれぞれ形成する工程と、
を有し、
前記（ｄ）ないし（ｆ）工程において、前記第１メモリゲートを形成する際、前記ポリシリコン層および前記メタル材料電極層の２層により前記第１メモリゲートを形成することを特徴とする半導体装置の製造方法。
【請求項２５】
前記（ｄ）工程において、前記ポリシリコン層中の不純物濃度を１×１０１８／ｃｍ３以上にすることを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２６】
前記（ｄ）工程において、前記ポリシリコン層中の不純物濃度を１×１０１８／ｃｍ３以下にすることを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２７】
前記（ｅ）工程において、前記メタル材料電極層をＴｉＮを含む材料で形成することを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２８】
前記（ｅ）工程において、前記メタル材料電極層をシリサイドを含む材料で形成することを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２９】
前記（ｄ）工程において、前記ポリシリコン層の厚さを５ｎｍ〜１００ｎｍで形成することを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項３０】
前記（ｈ）工程の後、前記第１メモリゲートおよび前記第１サイドウォールを除去した後、前記（ａ）ないし（ｇ）工程と同様の工程を行い、前記第１メモリゲートおよび前記第１サイドウォールの形成領域に第２メモリゲートおよび第２サイドウォールを形成し、前記ポリシリコン層に不純物が拡散するのを防ぐことを特徴とする請求項２４記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【公開番号】特開２０１１−２９６３１（Ｐ２０１１−２９６３１Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２０１０−１４９４６８（Ｐ２０１０−１４９４６８）
【出願日】平成２２年６月３０日（２０１０．６．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２２年６月３０日（２０１０．６．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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