【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】誤書込みを防止することが可能な記憶装置を提供する。
【解決手段】複数のメモリセルが直列に接続されたＮＡＮＤセルユニットと、ＮＡＮＤセルユニットの一方の端子に接続する第１の選択トランジスタと、ＮＡＮＤセルユニットの他方の端子に接続する第２の選択トランジスタと、第１の選択トランジスタと接続するソース線と、該ソース線と交差し、且つ第２の選択トランジスタと接続するビット線とを有し、第１の選択トランジスタ及び第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタである。 （もっと読む）

【課題】微細化された不揮発性半導体記憶装置で、隣接セル間の寄生容量によるセル間干渉とトランジスタ特性の劣化を従来に比して抑制する。
【解決手段】チャネル半導体上にゲート誘電体膜２１、フローティングゲート電極２２、トンネル誘電体膜２３および制御ゲート電極２４が順に積層され、フローティングゲート電極２２と制御ゲート電極２４は、トンネル誘電体膜２３側に曲率を有する尖端部２５，２６を有する。また、トンネル誘電体膜２３のキャパシタンスがゲート誘電体膜２１のキャパシタンスと同等以下となるようにトンネル誘電体膜２３とゲート誘電体膜２１の厚さが調整される。さらに、制御ゲート電極２４の尖端部２６からフローティングゲート電極２２に電子を注入する処理と、フローティングゲート電極２２の尖端部２６から制御ゲート電極２４に電子を抜き取る処理とを、チャネル半導体と制御ゲート電極２４との間に印加される電圧によって制御する。 （もっと読む）

【課題】低消費電力、低減されたリーク問題、および単純なプロセスを伴った新規なフラッシュメモリ、新規なプログラミング方法、およびそのセンシングスキームを提供する。
【解決手段】ワード線２１８、第１のビット線２０４、および第２のビット線２０６を備えた不揮発性メモリセル２００を動作させる方法は、メモリセル２００をプログラミングする工程を有し、そのプログラミングする工程が、高い正電圧のバイアスを第１のビット線に印加し、接地バイアスを第２のビット線に印加し、高い負電圧のバイアスをワード線に印加することを備え、正帯電ホールが誘電体層２１２を介してトラッピング層２１４に突き抜けるようにする。 （もっと読む）

【課題】不揮発性メモリを構成するメモリセルのサイズを縮小できる技術を提供する。
【解決手段】本発明では、ソース線Ｓ１がメモリセルＭＣ１ＡとメモリセルＭＣ８Ａで共通となっている。これにより、メモリセルＭＣ１ＡやメモリセルＭＣ８Ａごとに電気的に独立したソース線を設ける必要がなく、メモリセルのサイズを縮小化することができる。具体的に、共通するソース線Ｓ１は、ビット線Ｄ１やビット線Ｄ８と並行するように配置されているのではなく、選択ゲート線ＣＧＬ１やメモリゲート線ＭＧＬ１と並行するように延在している。これにより、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａ間の間隔を狭めることができるので、メモリセルアレイ全体の占有面積を縮小化することができる。このソース線Ｓ１は、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂとも共通化されている。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】ゲート電極から電荷蓄積層に電荷を注入する不揮発性メモリにおいて、従来のゲート構造に比べて電荷の注入効率、電荷保持特性および信頼性を共に向上させる。
【解決手段】電荷蓄積層を構成する窒化シリコン膜に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極からの電荷注入を高効率で行うために、メモリセルのゲート電極を、ノンドープのポリシリコン層５４とメタル材料電極層５９の２層膜で構成する。 （もっと読む）

【課題】不揮発性メモリにおいて、データの書き換え回数増加時における動作信頼性を向上できる技術を提供する。
【解決手段】基板１上に、ボトム酸化膜７Ａと電荷蓄積層８Ａとトップ酸化膜９Ａからなる積層絶縁膜を介して、ゲート電極９Ａが形成され、ボトム酸化膜７Ａの膜厚はトップ酸化膜９Ａの膜厚よりも厚く形成されている。このように構成されているメモリセルにおいて、書き込みおよび消去となる電荷蓄積層８Ａへの電荷のやり取りは、ゲート電極１０Ａと電荷蓄積層８Ａとの間で行う。 （もっと読む）

【課題】電荷トラップ型の不揮発性半導体メモリにおいて、消費電流を低減すること。
【解決手段】不揮発性半導体メモリは、半導体基板１、第１ゲート電極ＷＧ、第２ゲート電極ＣＧ、電荷トラップ膜２２、及びトンネル絶縁膜２３を備える。第１ゲート電極ＷＧは、半導体基板１の表面上に第１ゲート絶縁膜１０を介して形成される。第２ゲート電極ＣＧは、半導体基板１の表面上に第２ゲート絶縁膜２０を介して形成され、第１ゲート電極ＷＧと絶縁膜２０を介して隣接する。電荷トラップ膜２２は、半導体基板１と第１ゲート電極ＷＧと第２ゲート電極ＣＧとに囲まれたトラップ領域ＲＴ中に少なくとも形成される。トンネル絶縁膜２３は、電荷トラップ膜２２と第２ゲート電極ＣＧとの間に形成される。プログラムあるいは消去において、ＦＮトンネル方式により、第２ゲート電極ＣＧから電荷トラップ膜２２へトンネル絶縁膜２３を通して電子が注入される （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供する。
【解決手段】半導体記憶装置が、支持基板と、支持基板上に形成された埋込み酸化膜と、埋込み酸化膜上に形成されたＳＯＩ層とで形成された半導体基板と、半導体基板に設定されたトランジスタ形成領域およびキャパシタ形成領域のＳＯＩ層の間を絶縁分離する素子分離層と、トランジスタ形成領域のＳＯＩ層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、キャパシタ形成領域のＳＯＩ層に形成された、ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するＭＯＳキャパシタと、ＭＯＳキャパシタのキャパシタ電極の周縁部に形成された、埋込み酸化膜に向かって拡大する傾斜した凹面を有する突起部と、ＭＯＳＦＥＴのチャネル領域上から、キャパシタ電極のＭＯＳＦＥＴ側の端部の突起部上に延在し、チャネル領域およびキャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極とを備える。 （もっと読む）

【課題】メモリセルに記憶された情報が破壊されるディスターブの発生が抑制された不揮発性半導体記憶装置およびその動作方法を提供する。
【解決手段】不揮発性半導体記憶装置は、シリコン基板１ａと、第１および第２ソース／ドレイン領域ＳＤＬａ，ＳＤＲａと、電荷トラップ層ＣＴと、ゲート電極層ＧＥとを備えている。電荷トラップ層ＣＴは第１および第２ソース／ドレイン領域ＳＤＬａ，ＳＤＲａに挟まれるシリコン基板１ａの主表面上に設けられている。ゲート電極層ＧＥは、電荷トラップ層ＣＴ上にｐ型半導体により形成され、かつ書込動作を行なうために電荷トラップ層ＣＴに正孔を注入することができるように構成されている。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供する。
【解決手段】絶縁膜３上に形成された半導体層４とで形成された半導体基板と、半導体基板に設定されたトランジスタ形成領域の半導体層に形成されたソース層１８とドレイン層１９、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、半導体基板に設定されたキャパシタ形成領域の半導体層に形成された、ソース層と同じ型の不純物を拡散させたキャパシタ電極２３を有するＭＯＳキャパシタと、を備えた半導体記憶装置であって、ＭＯＳキャパシタのキャパシタ電極２３を多角形に形成して、その周囲に絶縁膜に向かって拡大する斜面を設け、ＭＯＳＦＥＴのチャネル領域上から、キャパシタ電極２３のＭＯＳＦＥＴ側の端部の角部上に延在し、チャネル領域およびキャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極１６を設ける。 （もっと読む）

【課題】ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置において、不揮発性メモリ領域の面積を縮小する。
【解決手段】メモリゲート電極１１Ａに、局所的に電界が集中するコーナー部１１ｃｎを設け、メモリゲート電極１１Ａ中の電荷をＦＮトンネル動作によりゲート絶縁膜２ａ中の電荷蓄積部に注入する消去方式を用いる。ＦＮトンネルにより消去時の消費電流を低減できるため、メモリモジュールの電源回路面積を低減できる。また、書込みディスターブ耐性を向上できるために、より簡易なメモリアレイ構成を採用してメモリアレイ面積を低減できる。両者の効果を併せてメモリモジュールの面積を大幅に低減し製造コストを低減できる。また、書込み消去の注入電荷中心が一致するため書換え耐性が向上する。 （もっと読む）

【課題】書込、読み出し、消去時間を改善した、トンネル障壁構造を有するメモリデバイスを提供する。
【解決手段】メモリデバイスは、制御電極９からトンネル障壁構造２を通り抜けて電荷を書き込むメモリノード１を有する。この蓄積された電荷はソース／ドレイン経路４の伝導性に影響を与え、この経路の伝導性をモニターすることによりデータが読み出せる。電荷障壁構造は多重トンネル障壁構造により構成される。この障壁構造は、メモリノードを形成するシリコンの多結晶層１を被覆する、厚さ３ｎｍのポリシリコン層１６と厚さ１ｎｍのＳｉ₃Ｎ₄層１５を交互に積層したものからなる。ショットキ障壁構造、および電気絶縁マトリクス内に分散された、メモリノードとして機能する伝導性のナノスケール伝導島３０，３６，４４を含む他の障壁構造２も開示されている。 （もっと読む）

【課題】有機ＦＥＴの応用の一つとして、外部からの刺激、例えば、外部からの光に応答する光メモリのようなメモリ機能を有する、外部刺激応答性素子の基本的な原理・構成を提供すること。
【解決手段】有機半導体層、ソース電極、ドレイン電極及びゲート電極を有し、該ソース電極と該ドレイン電極の間のチャネル領域が該有機半導体層からなり、該有機半導体層と該ゲート電極がゲート絶縁層によって隔てられている有機電界効果トランジスタにおいて、前記ゲート電極が、前記ゲート絶縁層側から順番に配置された、フローティングゲート電極、光照射等の外部刺激に応答して導電性となる性質を有する第２絶縁層、コントロールゲート電極から構成されていることを特徴とする有機電界効果トランジスタである。 （もっと読む）

【課題】トンネル絶縁膜の膜質の劣化を防止し、且つメモリセルアレイ及び周辺回路の動作速度の低下を防止する不揮発性半導体記憶装置を提供する。
【解決手段】複数個のメモリセルトランジスタ及びそのメモリセルトランジスタを選択する選択トランジスタを配置したメモリセルアレイと、メモリセルアレイを制御する周辺回路とを備える半導体記憶装置であって、メモリセルトランジスタは、ゲート絶縁膜１２と、ゲート絶縁膜１２上の浮遊ゲート電極１３と、浮遊ゲート電極１３上に配置され、半導体記憶装置のデータ書込み及びデータ消去動作における電界印加時の通過電荷量がゲート絶縁膜１２より多い電極間絶縁膜１４と、電極間絶縁膜１４上の制御ゲート電極１５とを備える。 （もっと読む）

フローティングゲートトンネリング素子をシールドする方法とその構造体。標準的なＣＭＯＳプロセスを用いて、電界酸化物に囲まれた基板内に形成された第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上にフローティングゲートを配置する工程と、前記フローティングゲートを囲むようにフローティングゲートシールド層を形成する工程を含む方法。前記フローティングゲートは、前記第１のドープウェル領域内の活性領域上の第１のフローティングゲート部および前記第２のドープウェル領域内の活性領域上の第２のフローティングゲート部を含む。前記第１のドープウェル領域と前記第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、前記第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっている。トンネリングの方向は、前記ドープウェル領域の１つに高電圧を印加することにより決定される。
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【課題】半導体装置に設けられた不揮発性メモリ回路部の面積を小さくする。
【解決手段】フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の電荷注入放出部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。容量部Ｃは、データ書き込み・消去用の電荷注入放出部ＣＷＥとデータ読み出し用のＭＩＳ・ＦＥＴＱＲとの間に配置した。データ書き込み・消去用の電荷注入放出部ＣＷＥでは、チャネル全面のＦＮトンネル電流によりデータの書き込みおよび消去を行う。 （もっと読む）

【課題】メモリ素子の信頼性が浅いトレンチ隔離構造によって生じるバードビーク効果によって影響されず、動作速度が非常に速い、メモリ素子の動作方法を提供すること。
【解決手段】不揮発性メモリ素子の動作方法を提供する。素子は、半導体基板、スタック層、および基板の表面下に配置し、チャネル領域によって分離されたソース領域とドレイン領域を備えたメモリセルを有する。スタック層は、チャネル領域上に配置した絶縁層、絶縁層上に配置した電荷蓄積層、電荷蓄積層上の多層トンネリング誘電体構造、および多層トンネリング誘電体構造上に配置したゲートを有する。ゲートに負のバイアスを供給し、−ＦＮトンネリングによって、多層トンネリング誘電体構造を介して電荷蓄積層に電子を注入し、素子の閾値電圧を増大させる。ゲートに正のバイアスを供給し、＋ＦＮトンネリングによって、多層トンネリング誘電体構造を介して電荷蓄積層に正孔を注入し、素子の閾値電圧を減少させる。 （もっと読む）

【課題】近接セル間干渉の影響を低減した半導体記憶装置を提供する。
【解決手段】シリコン基板４上に第一の絶縁膜５ａを介して面方向に所定間隔で形成された浮遊ゲート６ａ層と、当該浮遊ゲート６ａ層上に第二の絶縁膜９を介して形成された制御ゲート１０ａ層とを備えることとし、シリコン基板４上の浮遊ゲート６ａ層間に第三の絶縁膜５ｂを介して選択エピ層１２が形成されるようにする。このような構成とすることにより、浮遊ゲート６ａ層間の静電容量を低減させ、隣接セル間干渉の影響を低減することが可能となる。 （もっと読む）